JP5914613B2 - Ｍビットメモリセル用のｍ＋ｎビットプログラミングおよびｍ＋ｌビット読出し - Google Patents

Ｍビットメモリセル用のｍ＋ｎビットプログラミングおよびｍ＋ｌビット読出し Download PDF

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Description

本発明の開示は、概ね半導体メモリに関し、特に、本発明の開示は、２以上のビット数の情報のデータ値を通信するためにアナログ信号を用いる、ソリッドステート不揮発性メモリデバイス及びシステムに関する。
電子機器は、通常ある種の大容量記憶デバイスを使用可能な状態で保持する。その一般的な例がハードディスクドライブ（ＨＤＤ）である。ＨＤＤは、比較的低コストで大量に記憶でき、現行の消費者用のＨＤＤでも、１テラバイトを超える容量を有する。
ＨＤＤは、一般的に回転磁気媒体であるプラッタにデータを記憶する。データは、典型的にはプラッタ上に反転磁束パターンとして記憶される。典型的なＨＤＤにデータを記憶するには、プラッタを高速で回転させつつ、プラッタ上を浮動する記録ヘッドで一連の磁気パルスを生成して、プラッタ上の磁気粒子を、データを表すように整列させる。典型的なＨＤＤからデータを読み出すには、高速で回転するプラッタ上で浮動する磁気抵抗型読出ヘッドに抵抗電荷が誘導される。実地では、得られるデータ信号は、データパターンの磁束反転の結果である振幅ピークと底値とを有するアナログ信号である。そのためＰＲＭＬ（partial response maximum likelihood）と呼ばれるデジタル信号処理技術が、アナログデータ信号をサンプリングして、データ信号を生成するための対応するデータパターンを推定し特定するために用いられている。
ＨＤＤは、その機械的性質故の難点がある。すなわち、ＨＤＤは、衝撃、振動または強い磁界による損傷ないし過剰な読出し書込みエラーを起こしやすい。その上、ＨＤＤは、携帯電子機器においては比較的電力消費量が大きい部品である。
大容量記憶デバイスの別の例には、ソリッドステートデバイス（ＳＳＤ）がある。回転媒体にデータを記憶する代わりに、ＳＳＤでは、データを記憶するのに複数の半導体メモリデバイスを用いるが、ホストシステムにとって典型的ＨＤＤ同様に扱えるようにするインターフェースとフォームファクタを備えている。ＳＳＤのメモリデバイスは、一般的には不揮発性フラッシュメモリデバイスである。
フラッシュメモリデバイスは、広範囲の電子的用途のための不揮発性メモリのソースとして開発され普及している。フラッシュメモリデバイスは、一般的に、高記憶密度、高信頼性、低電力消費を可能とする単一トランジスタメモリを用いている。電荷蓄積ノード（例えば、フローティングゲートまたはトラッピング層またはその他の物理的現象）をプログラムすることによるセルの閾値電圧の変化が、各セルのデータ値状態を決定する。フラッシュメモリおよびその他の不揮発性メモリの一般的な用途には、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム機、電気器具、車、ワイヤレス機器、携帯電話、取り外し可能なメモリモジュールがあり、不揮発性メモリの用途は更に拡大している。
ＨＤＤと違って、ＳＳＤの動作は、そのソリッドステートな性質故に、一般的に振動、衝撃、磁界の影響を受けない。同様に、可動部品がないため、ＳＳＤはＨＤＤよりも電力消費量が低い。しかしながら、ＳＳＤは、今のところ同じフォームファクタのＨＤＤに比べて記憶容量が遙かに低く、またビット当たりのコストもかなり高い。
上記の理由、および当業者であれば本明細書を読んで理解することで明らかになる他の理由から、当分野には、従来技術に代わる大容量記憶デバイスへの需要がある。
本発明の開示の一実施形態によるメモリデバイスの概略ブロック図である。 図１のメモリデバイスに設置可能なＮＡＮＤメモリアレイの一例の一部を示す概略図である。 本発明の開示の一実施形態によるソリッドステート大容量記憶デバイスの概略ブロック図である。 本発明の開示の一実施形態によるメモリ装置から読出し書込みチャネルにより受け取り可能なデータ信号を概念的に示す波形図である。 本発明の開示の一実施形態による電子システムの概略ブロック図である。 本発明の実施形態による不揮発性メモリの閾値電圧論理窓状態を詳細に説明する詳細図である。 本発明の実施形態による不揮発性メモリの閾値電圧論理窓状態を詳細に説明する詳細図である。 アナログデータ通信を用いる本発明の開示の一実施形態による電子システムの概略ブロック図である。 デジタルデータ通信を用いる本発明の開示の一実施形態による電子システムの概略ブロック図である。 デジタルデータ通信を用いる本発明の開示の一実施形態による電子システムの概略ブロック図である。
以下の本発明の実施形態の詳細な説明において、その一部を成す添付の図面を参照するが、図面は、それらの実施形態を実用化しうる特定の実施形態を説明するために示すものである。これらの実施形態は、当業者が発明を実施するのに十分な詳細さで説明されており、本発明の開示の範囲を逸脱することなく、その他の実施形態を用いたり、過程や、電気的または機械的な変形を行ったりすることができることは理解できるはずである。したがって、以下の詳細な説明は限定的な意味に捉えるべきではない。
従来のソリッドステートメモリデバイスは、データを二値信号の形で受け渡す。典型例では、接地電位がデータのビットの第１論理レベル、例えばデータ値「０」を表し、電源電位がデータのビットの第２論理レベル、例えばデータ値「１」を表す。マルチレベルセル（ＭＬＣ）では、例えば、各範囲につき２００ｍＶの４つの異なる閾値電圧（Ｖｔ）範囲を割り当てることができ、各範囲が特定のデータ状態に対応している。これにより、４つのデータ値またはビットパターンを表している。典型例では、各範囲間に、閾値電圧Ｖｔ分布が重複しないようにするための０．２Ｖから０．４Ｖのデッドスペースまたはマージンが設けられる。セルのＶｔが第１範囲内であれば、そのセルは論理「１１」状態を記憶しているとみなすことができ、これは一般的に、セルのデータ消去状態とみなされる。セルのＶｔが第２範囲内であれば、そのセルは論理「１０」状態を記憶しているとみなすことができる。セルのＶｔが第３範囲内であれば、そのセルは論理「００」状態を記憶しているとみなすことができる。そしてセルのＶｔが第４範囲内であれば、そのセルは論理「０１」状態を記憶しているとみなすことができる。
上記のような従来のＭＬＣ装置をプログラムするとき、一般的には先ず、複数セルを１つのブロックとして、上記データ消去状態に対応するようデータ消去する。１つのセルブロックのデータ消去後に、必要であれば、各セルの最下位ビット（ＬＳＢ）が先ずプログラムされる。例えば、ＬＳＢが「１」の場合、プログラムする必要はないが、ＬＳＢが「０」の場合は、対象となるメモリセルのＶｔが、論理状態「１１」に対応するＶｔ範囲から論理状態「１０」に対応するＶｔ範囲に移行させられる。ＬＳＢをプログラムした後に、各セルの最上位ビット（ＭＳＢ）が同様にして、必要なセルにおいてＶｔをシフトすることによってプログラムされる。従来のメモリデバイスのＭＬＣを読み出すとき、１つ以上の読出し動作によって、一般的に、セル電圧のＶｔがどの範囲にあるかを特定する。例えば、最初の読出し動作によって、対象となるメモリセルのＶｔは、ＭＳＢが１であることを示しているか、あるいは０であることを示しているかを特定することができ、２回目の読出し動作によって、対象となるメモリセルのＶｔは、ＬＳＢが１であることを示しているのか、あるいは０であることを示しているのかを特定することができる。しかし、いずれの場合も、対象となるメモリセルの読出し動作からは、各セルに記憶されているビット数に関わらず、１つのビットしか取り出せない。このようなマルチプログラム読出し動作の問題は、各ＭＬＣに記憶されるビット数が増えるにつれて益々問題となっている。そのようなプログラムまたは読出し動作は２進動作なので、つまり、それぞれセル毎に単一ビットの情報をプログラムし、または取り出すので、各ＭＬＣに記憶するビット数が増えるほど、動作時間が長くなる。
図示の実施形態のメモリデバイスも、データをメモリセルにＶｔ範囲として記憶する。しかし従来のメモリデバイスと異なり、プログラミングと読出し動作は、ＭＬＣデータ値の個別のビットとしてのデータ信号ではなく、ＭＬＣデータ値の完全なビットパターンのような、ＭＬＣデータ値を完全に表すデータ信号を用いることができる。例えば、２ビットＭＬＣ装置において、セルのＬＳＢをプログラムした後にＭＳＢをプログラムする代わりに、対象となる閾値電圧を、それらの２ビットのビットパターンを表すようにプログラムすることができる。つまり、第１ビットのために第１の閾値電圧にプログラムし、第２ビットのために第２の閾値電圧にシフトし、等々を行うのではなく、メモリセルが目的の閾値電圧を得るまでそのメモリセルに対して一連のプログラム化および確定動作を行うのである。同様に、１つのセルに記憶されている各ビットを特定する多重読出し動作を用いる代わりに、セルの閾値電圧を特定して、セルの完全なデータ値またはビットパターンを表す単一の信号として転送することができる。多様な実施形態のメモリデバイスは、従来のメモリデバイスにおいて行われるように単にメモリセルの閾値電圧が所定の標準閾値を上回るか下回るかを確認するだけではない。それに代わり、予想される一連の閾値電圧に亘り、そのメモリセルの実際の閾値電圧を表す１つの電圧信号が生成される。この方式の利点は、セルカウント当たりのビット数が多いほど重要となる。例えば、メモリセルが８ビットの情報を記憶していたとすれば、一回の読出し動作で、８ビットの情報を表す１つのアナログデータ信号が取り出されることになる。
図１は、本発明の開示の一実施形態によるメモリデバイス１０１の概略ブロック図である。メモリデバイス１０１は、行列に配列されたメモリセルのアレイ１０４を備える。以下に多様な実施形態を主にＮＡＮＤメモリアレイに関して説明するが、多様な実施形態は、メモリアレイ１０４の特定の１つの構成に限定されない。本発明の実施形態に適した他のアレイ構造の例としては、ＮＯＲアレイ、ＡＮＤアレイ、およびバーチャルグランドアレイが挙げられる。しかし一般的に、本明細書に記載の実施形態は、各メモリセルの閾値電圧を表す１つのデータ信号を生成することができるアレイ構造であれば、いかなるものにも適応できる。
行復号化（行デコード）回路１０８および列復号化（列デコード）回路１１０は、メモリデバイス１０１に供給されるアドレス信号を復号化するためのものである。アドレス信号は、メモリアレイ１０４にアクセスするために受け取られ復号化される。メモリデバイス１０１は、さらに、メモリデバイス１０１への命令、アドレスおよびデータの入力ならびにメモリデバイス１０１からのデータおよび状態情報の出力を管理する入出力（Ｉ／Ｏ）制御回路１１２を備える。アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２と列復号化回路１０８および行復号化回路１１０との間に接続されており、復号化に先立ってアドレス信号をラッチする。命令レジスタ１２４は、Ｉ／Ｏ制御回路１１２と制御論理回路１１６との間に接続されており、入力された命令をラッチする。制御論理回路１１６は、命令に応答してメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０に向けて状態情報を発する。制御論理回路１１６は、行復号化回路１０８と列復号化回路１１０とに接続されており、行復号化回路１０８と列復号化回路１１０とをアドレスに応じて制御する。
制御論理回路１１６は、サンプル・ホールド回路１１８にも接続されている。サンプル・ホールド回路１１８はデータを、入力データであれ出力データであれ、アナログ電圧レベルの形でラッチする。例えば、サンプル・ホールド回路は、メモリセルに書き込むべきデータを表す入力電圧信号またはメモリセルから検知された閾値電圧を表す出力電圧信号をサンプリングするための、コンデンサまたはその他のアナログ記憶素子を含むものとすることができる。サンプル・ホールド回路１１８は更に、サンプリングされた電圧を増幅および／または一時記憶して、より強いデータ信号を外部装置に提供するように構成してもよい。
アナログ電圧信号の処理は、ＣＭＯＳ撮像素子技術の分野で周知の方式に類似の方式をとることができる。そこでは、入射光に応じて撮像素子の画素に生ずる電荷レベルがコンデンサに蓄積される。このような電荷レベルが、第２入力として基準コンデンサを有する差動増幅器を用いて電圧信号に変換される。次にこの差動増幅器の出力が、アナログ／デジタル変換器（ＡＤＣ）へと送られて、光の強度を表すデジタル値が得られる。本発明の実施形態では、メモリセルの読出しのためにはそのメモリセルの実際の閾値電圧を表す電圧レベルに応じて、またはメモリセルをプログラムするためには目標閾値電圧を表す電圧レベルに応じて、電荷をコンデンサに蓄積することができる。この電荷を、第２入力として接地入力または他の基準信号を有する作動増幅器を用いて、アナログ電圧に変換することができる。次に作動増幅器の出力を、読出し動作の場合、メモリデバイスから出力するためにＩ／Ｏ制御回路１１２に送ることができる。あるいは、メモリデバイスをプログラムするときの１つ以上の確認動作の際の比較のために用いることができる。なお、Ｉ／Ｏ制御回路１１２は、読出しデータをアナログ信号からデジタルビットパターンに変換したり、書込みデータをデジタルビットパターンからアナログ信号に変換したりするために、適宜、アナログ／デジタル変換機能およびデジタル／アナログ変換機能（ＤＡＣ）を備えることができ、それによりメモリデバイス１０１は、アナログデータインターフェースまたはデジタルデータインタフェースのいずれとも通信可能にすることができる。
書込み動作中、メモリアレイ１０４の対象となるメモリセルのＶｔレベルがサンプル・ホールド回路１１８に保持されたレベルに一致するまで、それらのメモリセルがプログラムされる。この動作は、一例として、保持電圧レベルを対象メモリセルの閾値電圧と比較する差動検知デバイスを用いて行われる。従来のメモリプログラミングとほぼ同様に、対象メモリセルにプログラミングパルスを加えて、その閾値電圧が所望の値以上になるまで増加させてもよい。読出し動作では、対象メモリセルのＶｔレベルがサンプル・ホールド回路１１８に送られ、ＡＤＣ／ＤＡＣ機能がメモリデバイス外にあるかメモリデバイス内にあるかに応じて、直接アナログ信号として、またはアナログ信号を表すデジタル値として外部プロセッサ（図１には図示せず）に転送される。
セルの閾値電圧は、様々な方法で特定することができる。例えば、ワードライン電圧を、対象メモリセルがアクティブになった時点でサンプリングする方法がある。あるいは、昇圧電圧を対象メモリセルの一方のソース−ドレイン側に加えて、閾値電圧を、対象メモリセルの制御ゲート電圧と他方のソース−ドレイン側の電圧との間の差として取り出してもよい。その電圧をコンデンサに加えることで、電荷がコンデンサと共有されて、サンプリングされた電圧が記憶される。なお、サンプリング電圧が閾値電圧と同じである必要はなく、閾値電圧を表す値であればよい。例えば、昇圧電圧をメモリセルの一方のソース−ドレイン側に加え、既知の電圧をその制御ゲートに加える場合、メモリセルの他方のソース−ドレイン側に生ずる電圧がメモリセルの閾値電圧を表すので、その電圧をデータ信号として取り出すことができる。
サンプル・ホールド回路１１８は、キャッシュ機能、つまり各データ値のための複数の記憶領域、を備えてもよく、それによりメモリデバイス１０１は、第１のデータ値を外部プロセッサに送っている間に次のデータ値を読み出したり、第１のデータ値をメモリアレイ１０４に書き込んでいる間に次のデータ値を受け取ったりすることができる。状態レジスタ１２２が、外部プロセッサへ出力する状態情報をラッチするために、Ｉ／Ｏ制御回路１１２と制御論理回路１１６との間に接続されている。
メモリデバイス１０１は、制御リンク１３２を介して、制御論理回路１１６に制御信号を受け取る。制御信号には、チップ有効化信号ＣＥ＃、コマンドラッチ有効化信号ＣＬＥ、アドレスラッチ有効化信号ＡＬＥおよび書込み有効化信号ＷＥ＃が含まれるものとすることができる。メモリデバイス１０１は、多重化入出力（Ｉ／Ｏ）バス１３４を介して、外部プロセッサから、命令（命令信号の形で）、アドレス（アドレス信号の形で）およびデータ（データ信号の形で）を受け取り、Ｉ／Ｏバス１３４を介して、外部プロセッサにデータを出力する。
特定の例において、命令は、Ｉ／Ｏバス１３４の入出力（Ｉ／Ｏ）端子［７：０］を介してＩ／Ｏ制御回路１１２に受信され、命令レジスタ１２４に書き込まれる。アドレスは、Ｉ／Ｏバス１３４の入出力（Ｉ／Ｏ）端子［７：０］を介してＩ／Ｏ制御回路１１２に受信され、アドレスレジスタ１１４に書き込まれる。データは、８個のパラレル信号を受信可能なデバイスに対しては入出力（Ｉ／Ｏ）端子［７：０］を介して、また１６個のパラレル信号を受信可能なデバイスに対しては入出力（Ｉ／Ｏ）端子［１５：０］を介して、Ｉ／Ｏ制御回路１１２に受信され、サンプル・ホールド回路１１８に転送される。また、データの出力は、８個のパラレル信号を送信可能なデバイスに対しては入出力（Ｉ／Ｏ）端子［７：０］を介して、１６個のパラレル信号を送信可能なデバイスに対しては入出力（Ｉ／Ｏ）端子［１５：０］を介して行える。当業者であれば、更に別の回路や信号を設けることができることは自明であろう。また図１のメモリデバイスは、本発明の開示の実施形態に的を絞れるように簡略化されていることも自明であろう。さらに、図１のメモリデバイスを、多様な信号の受信と出力のために広く用いられている従来技術に従って説明してきたが、本明細書に明記していない限り、特定の信号や上記のＩ／Ｏ構成によって本発明の多様な実施形態が限定されないことを付言しておく。例えば、命令信号とアドレス信号は、データ信号を受信する入力端とは別の入力端で受信してもよいし、あるいは、データ信号をＩ／Ｏバス１３４の１つのＩ／Ｏラインを介してシリアル送信してもよい。データ信号が、個々のビットではなくビットパターンを表すので、８ビットデータ信号のシリアル通信も、個々のビットを表す８個の信号をパラレル通信するのと同様に有効といえる。
図２は、図１のメモリアレイ１０４に設けることができるＮＡＮＤメモリアレイ２００の一例の一部の概略を示す。図２に示すように、ＮＡＮＤメモリアレイ２００は、ワードライン２０２１〜２０２Ｎと、交差するビットライン２０４１〜２０４Ｍを含む。デジタル環境におけるアドレス指定を容易にするため、ワードライン２０２の数とビットライン２０４の数は、一般的にそれぞれ２のべき乗である。
メモリアレイ２００は、ＮＡＮＤストリング２０６１〜２０６Ｍを含む。各ＮＡＮＤストリングは、トランジスタ２０８１〜２０８Ｎを含み、各トランジスタがワードライン２０２とビットライン２０４の交差点に配置されている。トランジスタ２０８は、図２ではフローティングゲートトランジスタとして示されており、データ記憶のための不揮発性メモリを表す。各ＮＡＮＤストリング２０６のフローティングゲートトランジスタ２０８は、１つ以上のソース選択ゲート２１０、例えば電界効果トランジスタ（ＦＥＴ）と、１つ以上のドレイン選択ゲート２１２、例えばＦＥＴとの間で、ソースからドレインへと直列接続されている。各ソース選択ゲート２１０は、ローカルビットライン２０４とソース選択ライン２１４との交差点に配置されており、各ドレイン選択ゲート２１２は、ローカルビットライン２０４とドレイン選択ライン２１５との交差点に配置されている。
各ソース選択ゲート２１０のソースは、共有ソースライン２１６に接続されている。各ソース選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８のソースに接続されている。例えば、ソース選択ゲート２１０１のドレインは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８１のソースに接続されている。各ソース選択ゲート２１０の制御ゲートは、ソース選択ライン２１４に接続されている。所与のＮＡＮＤストリング２０６に対して複数のソース選択ゲート２１０が用いられている場合、これらは、共有ソースライン２１６と、その所与のＮＡＮＤストリング２０６の第１のフローティングゲートトランジスタ２０８との間に直列接続されることになる。
各ドレイン選択ゲート２１２のドレインは、ドレイン接点で、対応するＮＡＮＤストリングのためのローカルビットライン２０４に接続されている。例えば、ドレイン選択ゲート２１２１のドレインは、ドレイン接点で、対応するＮＡＮＤストリング２０６１のためのローカルビットライン２０４１に接続されている。各ドレイン選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８のドレインに接続されている。例えば、ドレイン選択ゲート２１２１のソースは、対応するＮＡＮＤストリング２０６１のフローティングゲートトランジスタ２０８Ｎのドレインに接続されている。所与のＮＡＮＤストリング２０６に対して複数のソース選択ゲート２１２が用いられている場合、これらは、対応するビットライン２０４と、その所与のＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎとの間に直列接続されることになる。
フローティングゲートトランジスタ２０８の典型的構造には、図２に示すように、ソース２３０と、ドレイン２３２と、フローティングゲート２３４と、制御ゲート２３６とが含まれる。フローティングゲートトランジスタ２０８は、制御ゲート２３６がワードライン２０２に接続されている。フローティングゲートトランジスタ２０８の一列が、所与の１つのローカルビットライン２０４に接続されたＮＡＮＤストリング２０６である。フローティングゲートトランジスタ２０８の一行が、所与の１つのワードライン２０２に共に接続されたトランジスタである。ＮＲＯＭ、磁気または強誘電体トランジスタ、およびその他の２つ以上の閾値電圧範囲を呈するようプログラム可能なトランジスタ等の別の形態のトランジスタ２０８を、本発明の開示の実施形態で用いてもよい。
多様な実施形態のメモリデバイスを、大容量記憶デバイスに有利に用いることができる。多様な実施形態にとって、これらの大容量記憶デバイスは、従来のＨＤＤと同様のフォームファクタと通信バスインターフェースを採用することができるので、様々な用途においてＨＤＤに代えて用いることができる。ＨＤＤで一般に用いられるいくつかのフォームファクタには、現行パーソナルコンピュータや大型デジタルメディアレコーダに通常使用されている、３．５型、２．５型、およびＰＣＭＣＩＡ(Personal Computer Memory Card International Association)仕様、ならびに携帯電話、携帯情報端末（ＰＤＡ）、デジタルメディアプレーヤ等の小型パーソナル電気器具に通常使用されている１．８型および１型がある。一般に用いられるバスインターフェースとしては、ＵＳＢ（universal serial bus）、ＩＤＥ（integrated drive electronics）とも呼ばれるＡＴＡ（advanced technology attachment）インターフェース 、シリアルＡＴＡ （ＳＡＴＡ)、ＳＣＳＩ（small computer systems interface）、およびＩＥＥＥ（the Institute of Electrical and Electronics Engineers）１３９４規格のインターフェースが挙げられる。以上いくつかの種類のフォームファクタと通信バスインターフェースを列挙したが、本発明の実施形態は、特定のフォームファクタや通信規格に限定されない。更に、実施形態がＨＤＤのフォームファクタや通信インターフェースに準拠する必要はない。
図３は、本発明の開示の一実施形態によるソリッドステート大容量記憶デバイス３００の概略ブロック図である。大容量記憶デバイス３００は、本発明の開示の一実施形態によるメモリデバイス３０１と、読出し書込みチャネル３０５とコントローラ３１０とを備えている。読出し書込みチャネル３０５は、メモリデバイス３０１から受け取ったデータ信号のアナログ／デジタル変換、ならびにコントローラ３１０から受け取ったデータ信号のデジタル／アナログ変換を行うためのものである。コントローラ３１０は、大容量記憶デバイス３００と外部プロセッサ（図３には図示せず）の間のバスインターフェース３１５を介した通信のためのものである。なお、メモリデバイス３０１’により破線で示すように、読出し書込みチャネル３０５は、１つ以上の更に別のメモリデバイスに対して用いてもよい。通信用の１つのメモリデバイス３０１の選択は、マルチビットチップイネーブル信号またはその他のマルチプレックス方式により行うことができる。
メモリデバイス３０１は、アナログインターフェース３２０とデジタルインターフェース３２５とを介して１つの読出し書込みチャネル３０５に接続される。アナログインターフェース３２０は、メモリデバイス３０１と読出し書込みチャネル３０５との間のアナログデータ信号の送受信のために設けられ、デジタルインターフェース３２５は、制御信号、命令信号およびアドレス信号を読出し書込みチャネル３０５からメモリデバイス３０１に送るためのものである。デジタルインターフェース３２５は、更に、状態信号をメモリデバイス３０１から読出し書込みチャネル３０５に送ることができる。アナログインターフェース３２０とデジタルインターフェース３２５は、図１のメモリデバイス１０１に関して述べたように、信号ラインを共有するようにしてもよい。図３の実施形態は、メモリデバイスに対する双方向アナログ／デジタルインターフェースを示すが、図１に関して述べたように、読出し書込みチャネル３０５の機能を適宜メモリデバイス３０１に組み込んで、メモリデバイス３０１が、制御信号、命令信号、状態信号、アドレス信号およびデータ信号の送信のためにデジタルインターフェースのみ用いてコントローラ３１０と直接通信するようにしてもよい。
読出し書込みチャネル３０５は、データインターフェース３３０や制御インターフェース３３５のような１つ以上のインターフェースを介してコントローラ３１０に接続される。データインターフェース３３０は、読出し書込みチャネル３０５とコントローラ３１０との間のデジタル信号の送受信のためのものである。制御インターフェース３３５は、コントローラ３１０から読出し書込みチャネル３０５に制御信号、命令信号およびアドレス信号を送るためのものである。制御インターフェース３３５は、更に、状態信号を読出し書込みチャネル３０５からコントローラ３１０に送るために用いることができる。制御インターフェース３３５とデジタルインターフェース３２５を結ぶ破線で示すように、状態信号および命令／制御信号を、コントローラ３１０とメモリデバイス３０１との間で直接送受信してもよい。
図３においては２つの別個のデバイスとして示したが、読出し書込みチャネル３０５とコントローラ３１０の機能を１つの集積回路によって実施してもよい。さらに、メモリデバイス３０１を別個のデバイスのままにすれば、実施形態を異なるフォームファクタと通信インターフェースに適合させる際の融通性は高いが、メモリデバイス３０１も集積回路であるので、大容量記憶デバイス３００全体を、１つの集積回路装置として製造することも可能であろう。
読出し書込みチャネル３０５は、少なくともデジタルデータストリームからアナログデータストリームへの変換およびその逆の変換を行うように構成された信号処理部である。デジタルデータストリームは、データ信号を二値電圧レベルの形で、つまり、第１の二値データ値、例えば０、を有するビットを表す第１電圧レベルと、第２の二値データ値、例えば１、を有するビットを表す第２電圧レベルの形で提供する。アナログデータストリームは、データ信号を、２段階より多いレベルを有するアナログ電圧の形で、異なる電圧レベルまたは範囲が、２ビット以上の異なるビットパターンに対応するようにして提供する。例えば、メモリセル毎に２ビットを記憶するよう構成されたシステムにおいて、アナログデータストリームの電圧レベルのうちの第１電圧レベルないし範囲を、ビットパターン「１１」に対応させることができ、アナログデータストリームの電圧レベルのうちの第２電圧レベルないし範囲を、ビットパターン「１０」に対応させることができ、アナログデータストリームの電圧レベルのうちの第３電圧レベルないし範囲を、ビットパターン「００」に対応させることができ、アナログデータストリームの電圧レベルのうちの第４電圧レベルないし範囲を、ビットパターン「０１」に対応させることができる。このようにして、多様な実施形態による１つのアナログデータ信号は、２つ以上のデジタルデータ信号に変換され、またその逆の変換も行える。
実地では、制御信号および命令信号は、コントローラ３１０を介してメモリデバイス３０１にアクセスするためにバスインターフェース３１５に受信される。また、アドレスとデータ値も、どのようなアクセスが望まれているかに応じて、例えば書込みなのか、読出しなのか、フォーマット化なのか等に応じて、バスインターフェース３１５で受信することもできる。共有バスシステムでは、バスインターフェース３１５は、その他の多様なデバイスと共にバスに接続されることになる。通信を特定のデバイスに向けるために、識別値をバスに設けて、それに続く命令にバス上のどのデバイスが応動すべきかを示すようにしてもよい。識別値が、大容量記憶デバイス３００に受信された値と一致したら、コントローラ３１０は、それに続く命令をバスインターフェース３１５で受け入れる。識別値が一致しなければ、コントローラ３１０は、それに続く通信を無視する。同様に、バス上での衝突を避けるため、共有バス上の多様なデバイスが、個々にバスの制御を行なう間、他のデバイスにアウトバウンド通信を中止するよう指示を出すようにしてもよい。バス共有と衝突回避のためのプロトコルは、周知であるのでここでは詳細に触れない。コントローラ３１０は、次に命令、アドレスおよびデータ信号を、処理のために読出し書込みチャネル３０５に送り出す。なお、コントローラ３１０から読出し書込みチャネル３０５に送り出される命令、アドレスおよびデータ信号は、バスインターフェース３１５に受信されたのと同じ信号でなくてもよい。例えば、バスインターフェース３１５のための通信規格が読出し書込みチャネル３０５またはメモリデバイス３０１の通信規格と異なっていてもよい。この場合、コントローラ３１０は、メモリデバイス３０１にアクセスする前に命令および／またはアドレス方式を翻訳するようにするとよい。また、コントローラ３１０が、１つ以上のメモリデバイス３０１内で負荷平準化を行うようにし、それにより所与の論理アドレスに対してメモリデバイス３０１の物理的アドレスが経時的に変化するようにしてもよい。これにより、コントローラ３１０は、外部デバイスからの論理アドレスで、対象メモリデバイス３０１の物理アドレスを突き止められるようになる。
書込み要求のためには、命令信号およびアドレス信号に加えて、コントローラ３１０は読出し書込みチャネル３０５にデジタルデータを送る。例えば、１６ビットのデータ語に対して、コントローラ３１０は、第１または第２の二値論理レベルを有する１６個の個別の信号を送ることになる。すると読出し書込みチャネル３０５は、デジタルデータ信号を、そのデジタルデータ信号のビットパターンを表すアナログデータ信号に変換する。上記の例を引き続き用いると、読出し書込みチャネル３０５はデジタル／アナログ変換を用いて１６個の個別のデジタルデータ信号を、所望の１６ビットデータパターンを表す電位レベルを有する単一のアナログ信号に変換する。１つの実施形態では、デジタルデータ信号のビットパターンを表すアナログデータ信号は、対象メモリセルの所望の閾値電圧を示す。しかし、単一トランジスタから成るメモリセルのプログラミングにおいて、隣接するメモリセルをプログラムすることによって、先にプログラムされたセルの閾値電圧が増加することがしばしばある。そのため、別の実施形態では、読出し書込みチャネル３０５は、このような予想される閾値電圧の変化を考慮に入れて、閾値電圧を示すべきアナログデータ信号を、最終的な所望の閾値電圧よりも低く調整することができるようにする。コントローラ３１０からのデジタルデータ信号を変換した後、読出し書込みチャネル３０５は、個々のメモリセルをプログラムするために、アナログデータ信号と共に書込み命令とアドレス信号をメモリデバイス３０１に送る。プログラミングは、セル毎に行うことができるが、一般的には、１回の動作で１ページ分のデータがプログラミングされる。典型的メモリアレイ構造では、１ページ分のデータには、１本のワードラインに接続された１つおきのメモリセルが含まれる。
読出し要求のためには、コントローラは、命令とアドレス信号を読出し書込みチャネル３０５に送る。読出し書込みチャネル３０５は、読出し命令とアドレス信号をメモリデバイス３０１に送る。これに応答して、読出しを行った後、メモリデバイス３０１は、アドレス信号と読出し命令によって定められるメモリセルの閾値電圧を表すアナログデータ信号を返送する。メモリデバイス３０１は、アナログデータ信号をパラレル方式で、あるいはシリアル方式で送ることができる。
アナログデータ信号は、離散的電圧パルスとしてではなく、実質的に連続したアナログ信号ストリームとして転送してもよい。この場合、読出し書込みチャネル３０５は、ＰＲＭＬ（partial response maximum likelihood）と呼ばれるＨＤＤアクセス方式で用いられているのと同様の信号処理を採用することができる。従来のＨＤＤのＰＲＭＬ処理において、ＨＤＤの読出しヘッドが、ＨＤＤプラッタの読出し動作の間に検出された磁束反転変化を表すアナログ信号ストリームを出力する。読出しヘッドによって検出される磁束変化に応じて生成されるこのアナログ信号の真のピーク値と底値とを捉えようとするのではなく、信号を定期的にサンプリングすることで信号パターンを表すデジタル値を生成する。次にこのデジタル値を、アナログ信号パターン生成の元となる磁気変化の推定パターンを特定するために分析することができる。これと同様な処理を、本発明の開示の実施形態に用いることができる。メモリデバイス３０１からのアナログ信号をサンプリングすることで、ＰＲＭＬ処理を、アナログ信号生成の元となる閾値電圧の推定パターンを特定するために用いることができる。
図４は、本発明の開示の実施形態による、メモリデバイス３０１から読出し書込みチャネル３０５に受信されうるデータ信号４５０を概念的に示す波形図である。データ信号４５０は、定期的にサンプリングすることで、サンプリングされた電圧レベルの振幅値からデータ信号４５０を表すデジタル値を生成することができる。一実施形態では、データ信号４５０が安定状態にある箇所でサンプリングを行うように、サンプリングをデータ出力に同期させることができる。そのような実施形態を、時間ｔ１、ｔ２、ｔ３およびｔ４に破線で示すようなサンプリング位置として示す。しかし、もし同期されたサンプリング位置がずれると、データのサンプル値が安定状態の値とは大きく異なってしまうことがある。そこで別の実施形態において、データが安定状態値になると推定される位置を、例えばデータサンプルにより示される特性曲線の傾斜変化を観察することによって特定できるように、サンプリングレートを上げてもよい。そのような実施形態を、時間ｔ５、ｔ６、ｔ７およびｔ８に破線で示すようなサンプリング位置として示す。この例では、時間ｔ６とｔ７におけるデータサンプルの間の特性曲線が安定状態を示すといえる。そのような実施形態では、サンプリングレートとデジタル値の精度との間のトレードオフが行われる。つまりサンプリングレートを上げるほどデジタル値の精度が上がるが、処理時間も増える。サンプリングがデータ出力に同期されるのか、あるいはより高頻度のサンプリングを用いるのかに関わらず、デジタル値を用いて、アナログ信号パターンを生成するのに、どの入力電圧レベルが関与していた可能性が高いかを予測することができる。次いで、このようにして予想される入力電圧レベルのパターンから、読み出される個々のメモリセルの推定データ値を予測することができる。
メモリデバイス３０１からデータ値を読み出す際にエラーが起こることを考慮して、読出し書込みチャネル３０５にエラー修正機能を設けてもよい。エラー修正は、予期されるエラーからの回復のために、ＨＤＤに限らずメモリデバイスには通常用いられている機能である。典型的に、メモリデバイスはユーザーデータを一組のメモリ領域に記憶し、エラー修正コード（ＥＣＣ）を別の一組のメモリ領域に記憶する。読出し動作の間、ユーザーデータ読出し要求に応答してユーザーデータとＥＣＣとが読み出される。周知のアルゴリズムを用いて、読出し動作により得られたユーザーデータがＥＣＣと比較される。エラーがＥＣＣの範囲内であれば、そのエラーは修正される。
図５は、本発明の開示による電子システムの概略ブロック図である。電子システムの例としては、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム機、電気器具、車、ワイヤレス機器、携帯電話等を挙げることができる。
電子システムは、ホストプロセッサ５００を備えており、そのプロセッサ５００には効率を上げるためにキャッシュメモリ５０２を設けてもよい。プロセッサ５００は通信バス５０４に接続されている。プロセッサ５００の制御の元に他の多様なデバイスを通信パス５０４に接続することができる。例えば、電子システムには、ランダムアクセスメモリ（ＲＡＭ）５０６と、キーボード、タッチパッド、ポインター等の１つ以上の入力デバイス５０８と、ビデオコントローラ５１２と、１つ以上の大容量記憶デバイス５１４とを設けることができる。少なくとも１つの大容量記憶デバイス５１４には、バス５０４との通信のためのデジタルバスインターフェース５１５と、本発明の開示の実施形態による、２ビット以上のデータのデータバターンを表すデータ信号を転送するためのアナログインターフェースを有する１つ以上のメモリデバイスと、バスインターフェース５１５から受け取ったデジタルデータ信号のデジタル／アナログ変換およびメモリデバイスから受け取ったアナログデータ信号のアナログ／デジタル変換を行うよう構成された信号処理部とを有する。
ＭビットメモリセルのためのＭ＋ＮビットプログラミングおよびＭ＋Ｌビット読出し
上記のようなマルチレベルセルおよびシステムにおけるものを含むメモリ内の不揮発性メモリセルの閾値電圧は、一般的に、記憶値を示す範囲（「論理窓」、窓、Ｖｔ分布、閾値電圧レベル、または閾値状態とも呼ばれる）が割り当てられる。上記のように、一般的に、各範囲の間に、デッドスペースまたはマージン（余白、空隙、バッファ、緩衝用余白、緩衝領域または緩衝帯とも呼ばれる）が、論理窓のＶｔ分布の重複を防止するために設けられる。これらの範囲つまり論理窓は、一般的に、メモリの動作において、それを表すデータ値および／または範囲つまりＶｔ分布に割り当てられた公称閾値電圧レベルによって参照される。例えば、図６Ａに詳細に示すように、２ビットセル型ＭＬＣの一例では、論理状態「１１」、「０１」、「１０」および「００」を表すために４つの２００ｍＶの論理窓が各セルにおいて設定され、各状態の間には２００ｍＶ〜４００ｍＶの緩衝領域が設けられている。このメモリの例では、論理状態「１０」に対応するＶｔ範囲が０．８Ｖ〜１．０Ｖに割り当てられており、公称閾値電圧レベルは０．９Ｖである。所定のＶｔ論理窓に対する公称閾値電圧は、一般的に、メモリセルをその論理状態にプログラムするためにメモリセルに加えるべき目標電圧レベル（セルのバラツキやプログラミング過剰または不足のために正確には達成されないのが一般的であるが）として用いられる。不揮発性メモリを（例えば読出しまたは確認動作の一部として）読み出すつまり検出するときに、検出されたメモリセルの閾値電圧は、論理窓により規定される閾値電圧範囲（つまり対応する公称閾値電圧ないし論理状態）のうちの１つと照合される。これにより、メモリセルの状態をデジタルデータとして解釈することができ、その後に処理したりメモリセルから転送したりすることができる。
現代の不揮発性メモリが確実に記憶・読出しを行うことのできる状態／論理窓の有効数は、多くの要因により制限されている。そのような要因としては、不揮発性メモリデバイスや不揮発性メモリセルプロセスにおいて達成可能な閾値電圧範囲に制限があること、プログラムされた閾値電圧の精度不良や、メモリセルのプログラミング障害や読出し障害が起こりうること（これは一般的に、構造体のサイズおよび加工を含むメモリセル特性に関する）、論理窓間に分離緩衝部を設けなければならないこと（この緩衝部のサイズが、メモリセルのプログラミング精度不良やＶｔ障害やセル特性故に変動することもある）が挙げられる。このため、メモリや関連回路を、より高い電圧分解能でプログラムし読み出すことができたとしても、確実にプログラムし読出せるようにするには、物理的に、１つのセルに対して限られた数の閾値電圧範囲つまり論理窓しか規定することができない。このように制限される、１つのメモリデバイスやセルやプロセスに対する論理窓の数は、典型的に、各セルに２進値の記憶を行うことにより更に制限される。そのため、使用可能な論理窓の数は、物理的窓の限界値より下の、最も近い２のべき乗まで（つまり各セルにおいて、１，２，４，５または６ビットを表すために、それぞれ２，４，８，１６，３２または６４個の論理窓に）制限される。
例えば図６Ａにおいては、利用可能な電圧範囲が−１．０Ｖ〜１．８Ｖのメモリセルにおいて、４つの状態（各セルに２ビットが記憶される２２状態）が規定されており、各状態が２００ｍＶの論理窓ないし範囲を有し、隣接する状態との間に４００ｍＶのバッファが設けられている。状態「１１」（消去状態）は、−１Ｖ〜−０．８Ｖに設定され、状態「０１」は、−０．４Ｖ〜−０．２Ｖに設定され、状態「００」は、０．２Ｖ〜０．４Ｖに設定され、状態「１０」は、０．８Ｖ〜１．０Ｖに設定されている。しかし、アレイの各メモリセルは、−１．０Ｖ〜１．８Ｖの利用可能電圧範囲を有し、利用可能論理窓ないし範囲の最小値が２００ｍＶで、範囲間の最小バッファ値が２００ｍＶであるので、図６Ｂに詳細を示すように、７つの状態まで可能である（すなわち、−１Ｖ〜−０．８Ｖが状態０、−０．６Ｖ〜−０．４Ｖが状態１、−０．２Ｖ〜−０Ｖが状態２、０．２Ｖ〜０．４Ｖが状態３、０．６Ｖ〜０．８Ｖが状態４、１．０Ｖ〜１．２Ｖが状態５、１．４Ｖ〜１．６Ｖが状態６を表し、残りの２００ｍＶつまり１．６Ｖ〜１．８Ｖを未利用閾値電圧範囲とする、状態０〜６）。
本発明の実施形態は、セルのプログラムされた状態（例えば、割り当てられたデータビット数に対応するデータ状態）を記憶するのに用いられるＶｔ範囲つまり論理窓の規定数よりも多い数のプログラム範囲および／または検出範囲を用いて、プログラム化および／または読出しを、より高い精度（本明細書では、これを、より高い電圧レベル分解能、またはより細かい窓電圧レベル段階ともいう）で行う。これは、セルのプログラミングまたは読出しの間に、デジタル信号処理（ＤＳＰ）ユニットのようなプロセッサまたはコントローラが、多様なデータコードやデータ符号化／複合化技術、例えば低密度パリティチェック（ＬＤＰＣ）、ターボ、トレリス符号化変調、ＰＲＭＬ等、を用いてセル毎にできるだけ多くの数のビットを精度高く記憶できるようにするため、更に細分化し、かつ（所謂ソフトビットと呼ばれる）相関情報を提供するものである。なお、本発明の実施形態を、デジタル通信とアナログ通信を利用するＮＡＮＤ構造の不揮発性メモリアレイおよびデバイスに関して説明しているが、当業者であれば、本明細書で開示する概念が、ＮＯＲアレイ、ＡＮＤアレイ、ＯＲアレイ、および仮想接地アレイを含むがこれらに限定されない他の不揮発性メモリアレイ構造および相応のメモリデバイスに適用可能であることは自明といえよう。
不揮発性メモリセルのプログラミングおよび検出（読出しとも言われる）において、本発明の実施形態では、不揮発メモリセルの利用可能閾値電圧範囲を、より大きい数の範囲に分割することで、メモリデバイスに対するプログラミングおよび／または読出しつまり検出における電圧分解能（プログラミングまたは検出の精度ともいわれる）を、セルの規定の論理窓によって要求されるより高いものにすることができる。なお、本発明のいくつかの実施形態において、このように高められたプログラミングおよび／または検出の電圧分解能は、メモリセルが確実に記憶できる論理窓つまり閾値電圧範囲の最大数より大きい値とすることができる。また、プログラミング動作の分解能は、読出ないし検出動作の分解能と異なっていてもよい。ひとつの実施形態では、プログラミング動作の電圧分解能を、読出し動作の電圧分解能より低くして、読出し精度とデータ読出し符号化性能を向上させる。本発明の別の実施形態では、プログラミング動作の電圧分解能を、読出し動作の電圧分解能より高くして、プログラミング精度とデータ障害補償性能を向上させ、これにより、データ記憶の安定性を高め、ひいては、読出し精度を高める。
上記のように、プログラミング動作の際、本発明の多様な実施形態では、プログラムされる不揮発性メモリの利用可能な閾値電圧範囲を、規定の数の論理窓つまり閾値電圧状態よりも多い数の電圧範囲（公称電圧レベルまたは電圧段階ともいわれる）に分割することで、要求されるより高い電圧分解能でのプログラミングをおこなう。これにより、選択されたデータ状態をセルの規定の論理窓にプログラムするのに必要なプログラミング電圧段階の分解能よりも高い分解能つまり細分化を行うことができる。このようにしてプログラミング精度が向上すると、プログラムされた閾値電圧を、より正確に目標対象閾値電圧範囲に設定することができ、その後に、より信頼性の高い読出し確認動作を行うことができる。さらに、プログラミング精度が向上すると、セルのプログラムされた閾値電圧を、予期されるプログラム障害や隣接セルとの結合作用を予防するために予め印加しておくこともできるようになる。具体的には、データがメモリアレイの複数行に書き込まれつつある場合、隣接したメモリセルの最終的なプログラムされた状態が分かる。このような場合、所定のセルにプログラムされた閾値電圧を、予期される隣接セルとの結合および障害作用を考慮して、より高いプログラミング電圧分解能でプログラムすることができる。このようにして、結果的に得られるセルの最終的なプログラムされた閾値電圧は、アレイ部分をプログラムした後、セルの、意図する論理窓／状態／閾値電圧範囲内になる。
メモリのメモリセルのプログラムされた閾値電圧は、上記のマルチレベルセルおよびシステムのそれも含めて、様々な形および様々な理由で劣化しうる。プログラム障害は、このような多くの閾値電圧劣化の原因のうちの１つである。プログラム障害は、後続のメモリセルのプログラミングが、先にプログラムされたメモリセルのプログラムされた閾値電圧に影響するときに起きる。いくつかの場合、構造体サイズが縮小され且つ論理窓ないし閾値電圧範囲およびバッファマージンがより小さくなった現代のメモリセルにおいては特に、プログラム障害によって、セルのプログラムされた閾値電圧がずれて、（例えば、セルの閾値電圧が、論理窓間のバッファマージン内に入り込むほどずれた場合のように）読出し時にエラーを起こしたり、セルの状態が、元のプログラムされた状態とは全く異なる状態として読み出されたりすることがある。
ＮＡＮＤ構造の不揮発性メモリデバイスおよびアレイにおけるメモリセルのプログラム障害を予測し補償するような方法の１つが、METHODS AND APPARATUS UTILIZING PREDICTED COUPLING EFFECT IN THE PROGRAMMING OF NON-VOLATILE MEMORYという名称で、２００８年７月１０日に出願された米国特許出願第１２／１３６，５４６号に詳細に記載されている。
プログラム障害は、一般的に、隣接するセル間の容量結合と、共通のワードライン、ソースライン、ビットラインおよび基盤接続部に選択されたメモリセルとして接続された隣接する（禁止された）不揮発性メモリセルに大きなプログラミング電圧が加わることとによって起こる。一般的にいって、プログラム障害が起きると、後続のプログラムされるメモリセルは、先にプログラムされた隣接メモリセルの閾値電圧を引き上げる傾向がある。例えば、不揮発性メモリセルは、典型的に、所望の閾値電圧にプログラムされる前に、消去、つまり初期閾値電圧に戻される。この初期閾値電圧は、通常負電圧、例えば−１Ｖである。それからメモリセルは、順次所望の閾値電圧（例えば目標閾値電圧）にプログラムされる。プログラミングは、一般的に、一連の、電圧が増加するプログラミングパルスを加えて、フローティングゲートに蓄積される電荷を増加させる過程を含み、パルスを加える毎に、メモリセルが所望の閾値電圧に達したかどうかを確かめる確認動作を行うのが一般的である。この過程は、ワードラインの論理ページに対して、例えばそのワードラインの偶数列または奇数列といった論理ページに対して行われる。個々のメモリセルが所望の閾値電圧に達すると、これらのメモリセルは、それ以上のプログラムミングを禁止される。ワードラインの所定のページに沿った全てのメモリセルが所望の閾値電圧に達すると、プログラミングが停止され、ワードラインの次のページのメモリセル、または次の隣接するワードラインの１つのページに沿ったメモリセルがプログラムされる。この過程は、１列のメモリセルの各ワードラインに沿ったメモリセルがプログラムされるまで繰り返される。
次のワードラインに沿った、または隣接する列のメモリセルがプログラムされるにつれ、それらの増加する閾値電圧が、先行するワードラインならびに隣接する列の先にプログラムされたメモリセルの閾値電圧を、フローティングゲート間の結合効果によって増加させる。この結果、これらの先にプログラムされたメモリセルの閾値電圧が増加する。この閾値電圧の増加は僅かだが、それがメモリセル毎に多くのビット数のデータを記憶する能力を妨げる可能性がある。メモリセルが、セル毎により多くのビット数のデータを記憶するような用いられ方になっているので、このような結合作用は、いっそう問題となってきている。なぜなら、各ビットパターンに関連付けられた閾値Ｖｔの範囲が更に狭くなっており、Ｖｔ範囲間のマージンも一般的に小さくなっているため、そのようなＶｔのズレの許容範囲も狭いからである。そこで、引き続いてプログラムされるメモリセルの結合作用を予測することで、結合作用を利用して、所定のビットパターンに対する閾値電圧の分布を、予期しないＶｔのズレを減らすことで有利に狭めることができる。これにより、より識別しやすいＶｔ範囲を得やすくなり、メモリセル毎のデータビット数を上げることができ、および／または、Ｖｔ範囲間のマージンを広げることができる。それにより、高い信頼性でメモリセルの正しいデータ値を読み取ることができる。
本発明の多様な実施形態におけるプログラミング動作の間、プログラムされる不揮発性メモリセルの利用可能閾値電圧が、メモリセルの所定数の論理窓ないし状態を定めるのに必要な数より多い数の（例えば、より高い分解能の）電圧範囲に分割される。これにより、プログラムされた閾値電圧を、より正確に目標閾値電圧範囲内に納めることができ、その後に行われる読出し確認動作の信頼性を高めることができる。例えば、図６Ｂの上記のセルにおいて、不揮発性メモリセルは、−１．０Ｖ〜１．８Ｖの利用可能電圧範囲を有し、７つの、各々２００ｍＶの規定の状態ないし範囲ないし論理窓を記憶し、論理窓間に２００ｍＶのマージンが設けられている（−１Ｖ〜−０．８Ｖが状態０、−０．６Ｖ〜−０．４Ｖが状態１、−０．２Ｖ〜−０Ｖが状態２、０．２Ｖ〜０．４Ｖが状態３、０．６Ｖ〜０．８Ｖが状態４、１．０Ｖ〜１．２Ｖが状態５、１．４Ｖ〜１．６Ｖが状態６を表す）。プログラム障害が起きると、プログラムされたセルの閾値電圧（Ｖｔ）が５０ｍＶずれることが予想される。それ故、プログラミング分解能は、５０ｍＶ以下の段階幅で閾値電圧をプログラムするように選定すれば、プログラム障害に対する補償を行える。例えば、後続のメモリセルのプログラミングにおいて５０ｍＶのプログラム障害が予想されるときに、セルの最終的閾値電圧を（公称閾値電圧が０．７Ｖの）状態４に対応する０．６Ｖ〜０．８Ｖの範囲の中心に設定するには、閾値電圧を０．６５Ｖにプログラムすることが考えられる。
本発明の一実施例において、規定される論理窓ないし状態の数は、２進数（つまり２Ｍ、ここでＭはメモリセルに記憶すべきユーザーデータのビット数である）とされる。メモリセルにおけるプログラミング分解能の電圧範囲／状態の数も、２進数に選定される（つまり２Ｍ＋Ｎ個の閾値電圧範囲／状態を用いる。ここでＮはプログラミングデータのために用いられる余剰のビット数である）。しかし、余剰的プログラミング状態の数と規定のプログラムされる閾値電圧論理窓の数は、２進数でなくてもよく、後述するように、ビットの整数値を表すものでなくてもよい。また、プログラミング分解能は、Ｍ＋Ｎビットのプログラムされたデータの下位ビット（例えば、Ｍ＋Ｎ−１ビット、Ｍ＋Ｎ−２ビット等）によって表される分解能をマスクオフすることによって、効果的にオンザフライで変化させることができる。さらに、プログラミング分解能および／または精度を高めると、それと引き替えに、閾値電圧を段階的に所望の目標値にするために用いられる各プログラミングサイクルにおける閾値電圧ステップがより細かくなるので、プログラミング動作が遅くなることを付言しておく。
読出し、確認または検出動作において、本発明の多様な実施形態は、論理窓ないし閾値電圧範囲の規定数により要求される分解能よりも高い分解能で選択されたメモリセルの閾値電圧を検出するので、論理窓ないし閾値電圧範囲つまりセルの状態の規定数よりも高い検出閾値電圧分解能が、メモリデバイスに対して（公称閾値電圧範囲において）得られる。なお、検出閾値電圧範囲は、典型的には論理窓間の緩衝領域も跨ぐことになる。これにより、読出ないし検出精度が向上し、閾値電圧が論理窓から外れてしまった場合の近似ベースのエラー修正を行うことができる。これにより、メモリデバイスは、「近似」または「推定」読出しにおいて、Ｖｔのズレおよび障害を補正することができる（例えば、以前は単に１つの読出しエラーが報告され、そのエラーを修正するために演算上徹底的なＥＣＣエラー修正アルゴリズムを開始したが、簡易ＥＣＣコードチェックを用いて確認することで、正しくプログラムされたセルの論理状態の推定を行うことができる）。さらに、一実施形態において、読出ないし検出分解能を向上させることで、データプログラミングにおいて、データ読出分解能を上げる本発明の実施形態と組み合わせて用いることでデータの読出復元を確実にする（つまり信頼性とエラー修正機能を向上させる）データ符号化技術の利用が可能になる。このようなデータ符号化技術として、畳み込み符号化を挙げることできるが、これに限定されない。畳み込み符号化は、軟判定を行い且つ最適な復号化を達成する確率的復号化技術を利用するために情報の更なる細分化を用い、これにより、メモリの全体的エラー率を低下させるものであり、ＰＲＭＬ、ＬＤＰＣ（低密度パリティチェック）、ターボ、およびトレリス変調符号化を含む。
本発明の多様な実施形態における読出ないし検出動作に際して、検出される不揮発性メモリの利用可能な閾値電圧範囲を、論理窓つまりメモリセルの状態の規定数よりも多い数の閾値電圧範囲に分割される。このように検出分解能を上げることにより、検出される閾値電圧を正確に読んで、規定の閾値電圧範囲に置くことができ、これにより、より信頼性の高い読出および／または確認動作を行うことができる。上記のプログラミングの例を引くと、不揮発性メモリセルは、−１．０Ｖ〜１．８Ｖの利用可能閾値電圧範囲を有し、５つの、各々４００ｍＶの規定の状態ないし論理窓を記憶し、論理窓間に２００ｍＶのマージンが設けられている（−１Ｖ〜−０．６Ｖが状態０、−０．４Ｖ〜０Ｖが状態１、０．２Ｖ〜０．６Ｖが状態２、０．８Ｖ〜１．２Ｖが状態３、１．４Ｖ〜１．８Ｖが状態４を表す）。プログラム障害が起きると、プログラムされたセルの閾値電圧（Ｖｔ）が、論理窓ないし範囲内で±５０ｍＶずれることが予想される。それ故、正確な閾値電圧読出しと、起こりうる閾値電圧のズレによるエラーを補償ないし補正を行えるようにするために、プログラミング分解能を、２５ｍＶ以下の分解能で閾値電圧を検出するように選定する。
本発明の一実施例において、読み出される論理窓ないし状態の数は、２進数（つまり２Ｍ、ここでＭはメモリセルに記憶されたユーザーデータのビット数である）とされ、他方、メモリセルにおける読出し分解能レベルの数も、２進数に選定される（つまり２Ｍ＋Ｌ個のデジタル化されたレベルないし電圧範囲が用いられる。ここでＬはレベルデータまたは読出しデータを検出する際に用いられる余剰ビット数である）。しかし、上記のように、余剰的検出レベルの数および閾値電圧論理窓の規定数は、２進数でなくてもよい。なお、読出し分解能および／または精度を高めると、それと引き替えに、読み出される閾値電圧ステップがより細かくなり且つ信号設定回数が増えるので、読出し検出動作が遅くなることと、検出された閾値電圧データの余剰的Ｌビットを選択的にマスクオフすることによって、読出し分解能をオンザフライで変化させることができることを付言しておく。
本発明の一実施形態において、読出し動作に、対応するプログラミング動作よりも高い分解能を用いることで、読出し時に処理に用いることができるデータ量が増える。したがって、２Ｍ＋Ｎプログラミング範囲ないし状態と２Ｍ＋Ｌの読出しデジタル化範囲ないし状態とを利用する２進的実施例において、ＬはＮより大きくなる。
図７は、メモリコントローラ７０４に接続された本発明の実施形態のアナログＮＡＮＤ構造の不揮発性メモリデバイス７０２を有するシステム７００の概略図を示す。図７において、不揮発性メモリデバイス７０２に書き込むべきデータは、コントローラ７０４の内部デジタル信号処理部（ＤＳＰ）７０６により処理され、デジタル信号処理部からは、メモリデバイス７０２内の選択された書き込みすべき各メモリセルに対して、Ｍビットのデジタルデータ７０８を付加的プログラミング分解能のＮビット７１０と組み合わせて出力する。この、選択されたメモリセルの各々に対するＭ＋Ｎビット７０８，７１０のプログラムデータは、Ｍ＋Ｎビットのデジタル／アナログ変換器（ＤＡＣ）７１２によって変換されて、アナログデータ信号７１４として不揮発性メモリデバイス７０２に出力される。不揮発性メモリデバイス７０２内部で、Ｍ＋Ｎビットアナログデータ信号７１４は、プログラム動作において、ＮＡＮＤ構造のメモリアレイ７１６のうちの選択された１つのセルを読出し／書込み回路７１８によってプログラムするのに用いられる。
アクセスでは、不揮発性メモリデバイスアレイ７１６から選択された１つ以上のメモリセルが読出し／書込み回路７１８によって検出される。検出されたデータ７２６は、次にバッファ７２０され、そして不揮発性メモリデバイス７０２から、接続されたメモリコントローラ７０４にアナログ信号として転送される。メモリコントローラ７０４内では、アナログデータ値信号が、アナログ／デジタル変換器７２２でアナログ値からデジタル値に変換され、Ｍ＋Ｌビットに高められた読出し分解能７２４で出力される。この、各セルに対するＭ＋Ｌビットの読出し分解能で検出された閾値電圧は、次に各メモリセルからのＭビットの記憶データを処理し読み出すためにＤＳＰ７０６に接続される。
なお、コントローラ７０４からメモリデバイス７０２にアナログデータ信号を転送するアナログ信号バス７１４の形態は多様であってよく、それにはパラレル信号バス、シリアル信号バス、双方向信号バス、および単方向送受信用信号バスが含まれるが、これらに限定されない。
本発明の多様な実施形態のプログラム速度および読出し速度も、精度ないし分解能とそれにより導き出せる利点（プログラム補正、読出し符号化アルゴリズム）との兼ね合いをみて選定することができる。例えば、閾値電圧窓の数を減らすこと、および／またはプログラム動作電圧分解能を粗くすることで、可能な公称閾値電圧プログラム範囲の総数（つまり規定数の状態ないし論理窓を記憶するのに必要な数を上回る電圧範囲）を減らし、且つ要求されるプログラミング動作精度を落とすことにより（これにより、プログラミングサイクルの回数を、プログラムされた目標公称電圧レベルによって規定される電圧範囲内に収まるまで減らすことにより）、プログラム速度を上げることができる。これにより、プログラミング精度とプログラム障害にたいする補償能力が（また、それにより、その後の読出し動作の精度と信頼性が）低下するが、要求される精度を低下させることにより、プログラミングサイクルの速度を上げることができるという効果が得られる。これは、対応する読出しに要求される精度を下げるという波及効果ももたらす。
同様に、閾値電圧窓の数を減らすこと、および／または読出し動作電圧分解能を粗くすることで、可能な公称閾値電圧読出しレベルの総数（つまり規定の複数の状態で記憶されている電圧値を読み出すのに必要な数を超える数の読出し電圧ステップ）を減らし、且つ要求される読出し動作精度を落とすことにより、読出し速度を上げることができる。このように、要求される精度を減らす上で、可能な読出し閾値電圧範囲ないし状態の余剰数（つまり読出し閾値電圧分解能）を減らすことで、読出し時間およびビットラインを最終的電圧に設定するのに必要な時間が短縮される。しかし、この場合、正しい状態を推定することにより閾値電圧のズレを補正する能力も低下し、上記の符号化アルゴリズムの有効性が低下するが、対応するプログラミング動作に要求される精度も下がる。
図７において述べたように、本発明の多様な実施形態は、Ｍビットのデータを各セルに記憶するためにＭ＋Ｎ個のプログラムされたデータ値を表すアナログデータ信号を処理生成するよう構成されたメモリデバイスを備える。これは、データ値を不揮発性メモリセル上の閾値電圧範囲として記憶することによって可能になる。ビット毎にプログラミング動作を行う従来のマルチレベルセル技術と異なり、本発明の多様な実施形態では、所望のビットパターンまたはデータに対して直接１つの目標閾値電圧にプログラムすることができる。同様に、個別のビットを読み出す代わりに、本発明の多様な実施形態では、対象メモリセルの閾値電圧を表す、つまりＭビットのデータを記憶する各セルから読み出されるＭ＋Ｌビットを表す１つのデータ信号を生成する。
なお、本発明の多様な実施形態では、データ信号を、２以上のビット数のビットパターンを表すアナログ信号として送受信することができるが、メモリデバイス内で、アナログ信号または選択された閾値電圧範囲ないし状態を、個々のビットを表すデジタル信号の送受信が可能なように変換することもできる。また、アナログデータ信号を用いる際、単一のアナログデータ信号は２ビットまたは４ビットまたはそれ以上のビット数の情報を表すことができるので、各プログラムまたは読出し動作はメモリセル毎に複数ビットを同時に処理するようになり、データ転送速度をメモリ密度と共に上げることができる。
図８および図９に詳細を示すように、本発明の他の実施形態には、各セルにＭビットの情報を記憶するためにＭ＋Ｎ個のプログラムされたデータ値を表すデジタル信号を受け取り、処理するよう構成されたメモリデバイスも含まれる。これらのデジタル信号は、メモリデバイス内部で、閾値電圧を表すアナログ値に変換するかまたは閾値電圧範囲により規定されるメモリセル状態を直接選択することによって、選択されたメモリセルにおいて閾値電圧をプログラムするのに用いられる。さらに、本発明の多様な実施形態では、メモリデバイスは、Ｍビットのデータを記憶する各セルから読み出されるＭ＋Ｌビットを表すデータ信号を生成し送信するよう構成される。
図８に概略図を示すシステム８００では、本発明の一実施形態のＮＡＮＤ構造の不揮発性メモリデバイス８０２が、デジタル通信とデジタルデータのアナログ変換とを用いるメモリコントローラ８０４に接続されている。不揮発性メモリデバイス８０２に書き込むべきデータは、コントローラ８０４の内部デジタル信号処理部（ＤＳＰ）８０６によって処理され、この信号処理部は、不揮発性メモリデバイス８０２内の書き込みすべき選択された各メモリセルに対して、Ｍビットのデータ８０８を、付加的プログラミング分解能のＮビット８１０と組み合わせて出力する。この、プログラムすべき選択されたメモリセルの各々に対するＭ＋Ｎビット８０８，８１０のプログラムデータは、次に、デジタル値としてメモリデバイス８０２に転送８１４され、不揮発性メモリデバイス８０２の内部で、Ｍ＋Ｎビットのデジタル／アナログ変換器（ＤＡＣ）８１２によってアナログデータ信号７１４に変換される。Ｍ＋Ｎビットアナログデータ信号８２８は、プログラム動作において、読出し／書込み回路８１８によって、メモリアレイ８１６の１つ以上の選択されたセルをプログラムするのに用いられる。
アクセスでは、不揮発性メモリデバイスアレイ８１６の選択された１つ以上のメモリセルが読出し／書込み回路８１８によって検出される。検出された（１つまたは複数の）閾値電圧８２６は、次に、必要であればバッファ８２０され、そして、不揮発性メモリデバイス８０２のアナログ／デジタル変換器８２２で、Ｍ＋Ｌビットに高められた読出し分解能でアナログ値からデジタル値に変換される。この、各セルに対するＭ＋Ｌビット８２４の読出し分解能の検出された閾値電圧は、不揮発性メモリデバイス８０２から、接続されているメモリコントローラ８０４に転送され、それから各メモリセルに記憶されたＭビットのデータを処理し読み出すためにＤＳＰ８０６に接続される。
図９に概略図を示すシステム９００では、本発明の一実施形態の不揮発性メモリデバイス９０２が、デジタル通信を用いるメモリコントローラ９０４に接続されている。９０２に書き込むべきデータは、コントローラ９０４の内部デジタル信号処理部（ＤＳＰ）９０６によって処理され、この信号処理部は、不揮発性メモリデバイス９０２内の書き込むべき選択された各メモリセルに対して、Ｍビットのデータ９０８を、付加的プログラミング分解能のＮビット９１０と組み合わせて出力する。この、プログラムすべき選択されたメモリセルの各々に対するＭ＋Ｎビット９０８，９１０のプログラムデータは、次に、デジタル値としてメモリデバイス９０２に転送９１４される。不揮発性メモリデバイス９０２の内部で、Ｍ＋Ｎビット９０８，９１０のプログラムデータは、プログラム動作において、検知増幅器（sense amplifier）および読出し／書込み回路９１８によって、Ｍ＋Ｎビットのデジタルデータにより直接選択される１つの閾値論理窓状態とプログラミング閾値電圧レベルを用いて、メモリアレイ９１６の選択されたセル内にプログラムされる。
アクセスでは、不揮発性メモリデバイスアレイ９１６から選択された１つ以上のメモリセルが読出し／書込み回路９１８によって検出され、検出された閾値電圧が、高められた読出し分解能の１つのデジタル値に当てはめられる。この閾値電圧を検出してデジタル値に当てはめる処理は、上記のいずれの方法で行ってもよく、その方法には、従来のマルチパス読出し、ワードラインランプ電圧読出し、またはソースフォロア読出しが含まれるが、これらに限定されない。この検出閾値電圧のデジタル値は、Ｉ／Ｏバッファ９２０に一時記憶され、そして、不揮発性メモリデバイス９０２から、Ｍ＋Ｌビットに高められた読出し分解能で出力９２６される。不揮発性メモリデバイス９０２から、接続されているメモリコントローラ９０４に転送した後、この各セルに対するＭ＋Ｌビット９２４の読出し分解能の検出された閾値電圧は、各メモリセルに記憶されたＭビットのデータを処理し読み出すためＤＳＰ９０６に接続される。
なお、図８および図９の、デジタルデータをコントローラ８０４，９０４からメモリデバイス８０２，９０２に転送するデジタルバス８１４，９１４の形態は多様であってよく、それにはパラレルデータバス、シリアルデータバス、双方向データバス、および単方向送受信用データバスを含むが、これらに限定されない。
上記のように、メモリセルは、一般的には、ある２進数のＶｔ範囲ないし論理窓に分割され、それより大きい数の区別可能な（２進数ではない）範囲ないし窓を正確に記憶することができるが、そのセルに、ある範囲の複数の２進数またはビットパターンの一部を表す１つ以上のビットを記憶できるようにしている。本発明の多様な実施形態では、セルの電圧範囲として確実に利用できる数を最大として、２進数ではない個数の規定のＶｔ電圧範囲ないし論理窓を用いる。そのようにすると、これらの実施形態では、上記のような、選択された数の規定の状態を記憶するのに必要なよりも高いプログラミング分解能および／またはより高い読出ないし検出分解能を、アレイのメモリセルのプログラミングおよび読出しにも用いることができる。
２進数ではない数の規定の状態を各メモリセルに記憶するとき、本発明の多様な実施形態では、各セルの２進数ではない数の規定のＶｔ範囲ないし論理窓を用いて、各セルに、実質的に「小数」の２値状態を記憶することができる。従来は、不揮発性メモリセルに１つ以上のビットを記憶するとき、複数のビットで表わされる２進数またはビットパターンは、メモリセルがより多くの状態を正確に記憶できる場合でも、各セルの２進数の状態にマッピングされる。例えば、６ビットの２進数またはパターンを記憶するには、６４通りの状態を取ることができる必要がある。これを、セル毎に２ビット記憶するＮＬＣセルにマッピングするには、３つのセルが必要であり、各セルは、４通りの状態のうちの１つにプログラムされる｛２^６＝（２^２）^３＝４^３＝６４｝。小数個のビットを記憶するとき、各不揮発性メモリセルが確実に取ることのできる２進数ではない個数の状態が、データを複数のセルに亘って記憶するのに用いられ、それにより、メモリデバイスの記憶密度が高まる（例えば、各セルが取り得る余剰な個数の状態を、付加的データを記憶するために用いることができる）。そのようにするとき、選択されたビット数のデータを、選択された数の関連する不揮発性メモリセルによって得られる状態に符号化する。これらのセルは、最小基本数のセルまたはメモリセルユニットとも呼ばれる。例えば、３つのＭＬＣセルが、各々６通りの状態（Ｖｔ範囲ないし論理窓）を確実に記憶することができる場合、グループ（例えば関連づけられた一組のセル）として、それらのセルは６^３＝２１６通りの異なる状態を記憶することができる。２１６通りの状態には、７ビットの二値データを簡単に割り当てることができる｛７ビットのデータとは、２^７＝１２８通りの状態が必要ということを意味する｝。なお、単一メモリセルのＭＬＣ符号化と同様に、メモリセルグループの利用可能な状態全部を使用しなくても２進桁（例えばビット）のマッピングを行える。これにより、選択された数のビットを、より便利に、関連づけられたメモリセル同士をグループ化したものにおいて、利用可能な数のセル状態に割り当てないし符号化することができる。本出願人は、更に、（上記の例の３つのＭＬＣセルにおける２１６−１２８＝８８個の状態のような）データ記憶に利用されないメモリセル状態があれば、１つの実施形態において、それらを、利用される有効状態の間のマージンの増大、障害作用やデータ符号化（ＰＲＭＬ／トレリス／ＬＤＰＣ／ターボ等）に備えた調整、またはエラー修正データおよび／またはメモリデバイスのオーバーヘッドデータの記憶のために用いることができることを追記しておく。
ただし、このような方法では、データは、整数個のビットを個々のセルに記憶するのではなく、選択された基本数のメモリセルにより得られる状態に符号化されるので、整数でない数のビットが各セルに記憶されることもあり、それはつまり、記憶されたデータを復号化するには複数のセルを読み出さなければならないことを意味する。さらに、記憶されたデータは、マージンが狭く、データ状態の冗長度が低いので、障害やエラーの影響を受けやすくなる。
以上特定の実施形態を図示説明してきたが、当業者であれば、図示の特定の実施形態に代えて、同様の目的を達成するよう計算されたいかなる構成を用いてもよいことは自明であろう。本発明の開示の多様な応用も当業者にとって自明であろう。したがって、この出願は、本発明の開示のあらゆる応用もしくは変形を網羅することを意図するものである。
結論
要求されるより高い閾値電圧分解能でメモリアレイ内のセルをプログラムし、および／または読み出すメモリデバイス、およびプログラミング、および／または読出し処理を説明した。これにより、不揮発性メモリセルのプログラミングにおいて、閾値電圧を、選択された状態／論理窓／閾値電圧範囲内で細かいステップでプログラムできるようになるので、プログラミング中に閾値電圧をより高い精度で設定できるようになると共に、次の隣接するメモリセルのプログラミングによるプログラム障害を予め補償できるようになる。つまり、次のメモリセルのプログラミングにより起きるプログラム障害によって、セルが、最終的に、選択された閾値電圧値またはその近似値となるようにする。これにより、その後に行われる任意のセルの読出し確認動作の精度が向上する。メモリセルの読出し検出において、閾値電圧分解能ないし細分度が高められると、メモリセルの実際のプログラム状態を、より高精度に解釈することができると共に、畳み込み符号化のような、メモリ全体のエラー率を下げる軟判定を行うために情報の付加的細分化を用いるデータ符号化復号化技術を、より有効に利用することができる。この構成は、その他の復号化技術、例えばＰＲＭＬ、トレリス符号変調、およびその他のＬＤＰＣやターボのような確率的復号化技術を用いる先進的符号で最適な復号化を達成することを可能とし、それによりメモリの全体的エラー率を低下させる。
以上、本明細書では特定の実施形態を図示説明してきたが、当業者であれば、図示の特定の実施形態に代えて、同様の目的を達成するよう計算されたいかなる構成を用いてもよいことは自明であろう。本発明の様々な応用も当業者にとって自明であろう。したがって、この出願は、本発明の開示のあらゆる応用もしくは変形を網羅することを意図するものである。本発明を限定するのは、以下の請求の範囲およびその均等形態のみであることを明記しておく。

Claims (14)

  1. メモリデバイスの作動方法であって、
    第１のデータ値を、複数の論理窓状態を有するメモリセルの複数の目標閾値電圧のうちの１つに割り当てることと、
    前記メモリセルを、前記目標閾値電圧のうちの１つにプログラムすることと、
    を含み、
    ここにおいて、前記複数の論理窓状態の数が、前記複数の目標閾値電圧の数より少なく、前記複数の論理窓状態の数が２のべき乗個であり、前記複数の目標閾値電圧の数が２のべき乗個ではない方法。
  2. 前記メモリセルがＭビットのマルチレベルセルであり、前記複数の論理窓状態の数が、２のＭ乗個であることを含む請求項１の方法。
  3. 前記複数の目標閾値電圧の数が２のＭ乗個よりも多く、２の（Ｍ＋１）乗個よりも少ないことを含む請求項２の方法。
  4. Ｍビットの入力データを受信することと、
    前記入力データに追加データを加えて前記第１のデータ値を示すプログラムデータを生成することを含む請求項２又は３の方法。
  5. 前記メモリセルを、前記目標閾値電圧のうちの１つにプログラムする前に、前記プログラムデータをデジタルデータからアナログデータに変換することを含む請求項４の方法。
  6. 前記複数の論理窓状態は、前記メモリセルの利用可能な閾値電圧範囲内に、互いに隣接する２つの状態の間の閾値電圧の差が第１の値となるように設定された複数の状態であり、前記複数の目標閾値電圧の各々は、対応する閾値電圧範囲を有し、かつ、前記利用可能な閾値電圧範囲内に、互いに隣接する２つの閾値電圧範囲の間の閾値電圧の差が第２の値となるように設定されており、前記第１の値が前記第２の値よりも大きいことを含む請求項１乃至５のいずれかの方法。
  7. 前記複数の目標閾値電圧の数は、前記メモリセルの使用可能な、重複しないプログラミング範囲の最大数に等しい請求項１乃至６のいずれかの方法。
  8. 前記メモリセルから第２のデータ値を読み出すことをさらに含み、前記第２のデータ値のビット数が前記第１のデータ値のビット数と異なることを含む請求項１の方法
  9. 前記第２のデータ値のビット数が前記第１のデータ値のビット数よりも大きいことを含む請求項８の方法
  10. Ｍビットの入力データを受信することと、
    前記入力データに第１の追加データを加えて前記第１のデータ値を示すプログラムデータを生成することと、
    前記メモリセルから第２のデータ値を示すリードデータを読み出すことと、
    前記リードデータから前記入力データと第２の追加データとを生成することと、
    を含む請求項１の方法。
  11. 前記第２の追加データのビット数が前記第１の追加データのビット数と異なることを含む請求項１０の方法。
  12. 前記第２の追加データのビット数が前記第１の追加データのビット数よりも大きいことを含む請求項１０の方法。
  13. 前記リードデータをアナログデータからデジタルデータに変換して、前記入力データと前記第２の追加データとを生成することを含む請求項１０の方法。
  14. 前記第２の追加データから前記入力データを復元することをさらに含む請求項１０の方法。
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