JP5207090B2 - Ｎａｎｄ型フラッシュ中のメモリセルの検出 - Google Patents

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Description

本開示は、概して半導体メモリに関し、１以上のより具体的な実施の形態においては、本開示は、例えば２ビット以上の情報を表すデータ値等のデータ値を通信するためにアナログ信号を利用するソリッドステート不揮発性半導体メモリ及びシステムに関する。
通常、電子機器には、電子機器に適用可能な何らかのタイプの大容量記憶装置を有している。一般的な例としては、ハードディスクドライブ（ＨＤＤ）がある。ＨＤＤは、比較的低コストで大容量の記憶が可能であり、現在、１テラバイト超の容量の消費者向けＨＤＤを入手することが可能である。
ＨＤＤは、一般には、回転する磁気媒体上あるいは円盤状の記録媒体（プラッタ）上にデータを記憶する。データは、概して、プラッタ上の磁束反転パターンとして記憶される。典型的なＨＤＤにデータを書き込むためには、プラッタを高速で回転させ、同時にプラッタ上に浮かぶ書き込みヘッドが磁気パルスの列を生成してプラッタ上の向きを調整し、データを表現する。典型的なＨＤＤからデータを読み出すためには、高速で回転しているプラッタ上に浮かぶ磁気抵抗読み出しヘッドに抵抗変化を生じさせる。実際に、結果として生じるデータ信号はアナログ信号であって、その信号のピークと谷はデータパターンの磁束反転の結果である。そこで、部分応答最尤（ＰＲＭＬ）と呼ばれるデジタル信号処理技術が用いられており、ＰＲＭＬによれば、アナログデータ信号をサンプリングして尤もらしいデータパターンを判断することにより、データ信号を生成する。
ＨＤＤは、その機械的な特性によりある欠点を持っている。ＨＤＤは、衝撃、振動あるいは強磁場により損傷を受けやすい、あるいは過剰な読み出し／書き込みエラーが生じやすい。加えて、ＨＤＤは、可搬電子機器の中では比較的電力を大量に消費する。
別の大容量記憶装置の例としては、ソリッドステートドライブ（ＳＳＤ）がある。ＳＳＤは、回転する媒体上にデータを記憶する代わりに、半導体メモリデバイスを用いてデータを記憶するが、ホストシステムにはＳＳＤが典型的なＨＤＤであるかのように見えるようにするインタフェース及びフォームファクタを含んでいる。ＳＳＤのメモリデバイスは、通常は、不揮発性フラッシュメモリデバイスである。
フラッシュメモリデバイスは、広い範囲の電子応用に対する不揮発性メモリのポピュラーな供給源にまで発展してきた。フラッシュメモリデバイスには、一般的に、高密度、高信頼性及び低消費電力を可能とする１トランジスタ・メモリセルを用いる。セルの閾値電圧の変化は、電荷蓄積もしくはトラップ層のプログラミング、または他の物理現象を通じて閾値各セルのデータ値を決定している。フラッシュメモリや他の不揮発性メモリは、パーソナルコンピュータ、個人用携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電化製品、車両、無線装置、携帯電話、リムーバブル・メモリモジュールに広く使用されており、不揮発性メモリの用途は拡大し続けている。
ＨＤＤとは異なり、ＳＳＤの動作はその固体的特性により、振動、衝撃あるいは磁場の影響を受けにくい。同様に、ＳＳＤは、可動部品を持たないため、ＨＤＤと比較して低い電力要求をする。しかし、現状では、ＳＳＤは、同様のフォームファクタのＨＤＤと比較すると記憶容量が大幅に低く、１ビット当たりのコストが著しく高い。
上述の理由から、また、当業者にとっては本願明細書を読み、理解すれば明らかな他の理由から、大容量記憶装置の分野には、代替選択肢が必要である。
開示のある実施形態に係るメモリデバイスの概略ブロック図である。 図１のメモリデバイスにおいて見られる実施例のＮＡＮＤメモリアレイ部分の概略図である。 本開示のある実施形態に係るソリッドステート大容量記憶装置のブロック概略図である。 開示の実施形態に係るメモリデバイスが、リード／ライトチャネルで受け取るデータ信号を概念的に示した波形図である。 開示の実施形態に係る電子システムの略ブロック図である。 本発明の実施形態に係るＮＡＮＤアレイ及び電圧検知を詳細に示す図である。 本発明の実施形態に係るＮＡＮＤアレイ及びサンプルホールド回路を詳細に示す図である。 本発明の実施形態に係るＮＡＮＤアレイ及びサンプルホールド回路を詳細に示す図である。
以下の本実施形態の詳細な説明においては、本実施形態の一部をなし、本実施形態を実施する場合の所定の実施形態を説明するために示す図面を参照する。これらの実施形態は、当業者が本発明を実施することができる程度に十分に詳細に記載されており、他の実施形態に利用可能な程度に理解でき、本開示の範囲を離れることなく、種々に工程変更や、電気的あるいは機械的な変更を加え得るものと理解できるものである。したがって、以下の詳細な記述は、意味を限定して解釈すべきでない。
従来のソリッドステートメモリ装置（デバイス）は、２値信号の形でデータを受け渡す（パスする）。典型的には、接地電位がデータのビットの第１の論理レベル、例えば「０」のデータ値を表し、一方、供給電位がデータのビットの第２の論理レベル、例えば「１」のデータ値を表す。マルチレベルセル（ＭＬＣ）には、例えば、各範囲が２００ｍＶからなる４つの異なる閾値電圧（Ｖｔ）範囲が割り当てられていてもよく、各範囲は、別個のデータ状態に対応している。このため、４つの閾値電圧は、４つのデータ値またはビットパターンを表している。典型的には、各範囲の間には、０．２〜０．４Ｖのデッドスペースやマージンを設け、Ｖｔの分布に重複のないようにしている。セルのＶｔが第１の範囲内にある場合は、セルは、論理状態・１１を記憶していると見なされ、一般的には、セルは、消去状態とみなされる。Ｖｔが第２の範囲内にある場合は、セルは、論理状態・１０を記憶しているとみなされる。Ｖｔが第３の範囲内にある場合は、セルは、論理状態・００を記憶しているとみなされる。そして、Ｖｔが第４の範囲内にある場合は、セルは、論理状態・０１を記憶しているとみなされる。
上記のような従来のＭＬＣ装置をプログラムする際には、セルは、一般的には、まず、１つのブロックとして、消去状態に対応するようにデータ消去される。セルの１つのブロックを消去した後、必要な場合には、各セルの最下位ビット（ＬＳＢ）が最初にプログラムされる。例えば、ＬＳＢが１であれば、プログラミングは不要であるが、ＬＳＢが０であれば、対象となるメモリセルのＶｔを、１１の論理状態に対応するＶｔの範囲から、１０の論理状態に対応するＶｔの範囲へと移行させる。ＬＳＢをプログラムすると、各セルの最上位ビット（ＭＳＢ）が同様にプログラムされ、必要な場合には、Ｖｔをシフトする。従来のメモリデバイスにおいてＭＬＣを読み出す際には、一般的には、セル電圧がＶｔのどの範囲に入るかを、１または複数の読み出し動作により判断する。例えば、第１の読み出し動作で対象メモリセルのＭＳＢが１を示すか、あるいは０を示すかを判断し、第２の読み出し動作で対象メモリセルのＬＳＢが１を示すか、あるいは０を示すかを判断する。しかし、いずれの場合も、各セルに記憶されているビット数にかかわらず、対象メモリセルからの読み出し動作では、１つのビットしか戻されない。この複数のプログラム動作及び読み出し動作についての問題は、各ＭＬＣにより多くのビットが記憶されるようになるにつれて、ますます厄介なものとなってきている。このような各プログラム動作や読み出し動作はそれぞれ２進動作、すなわち、各動作はセル当たり単一のビットをプログラムし、返すものであることから、各ＭＬＣに記憶するビットが増えるほど、動作時間が長くなってしまう。
実施の形態に係るメモリデバイスは、データをメモリセル上にＶｔの範囲として記憶する。しかし、従来のメモリデバイスとは異なり、プログラム及び読み出し動作は、離散ＭＬＣビットデータ値としてのデータ信号を利用するのではなく、例えば全ビットパターン等の完全なＭＬＣデータ値の完全な表現としてのデータ信号を利用することができる。例えば２ビットＭＬＣ装置においては、セルのＬＳＢをプログラムしてからセルのＭＳＢをプログラムする代わりに、ターゲットの閾値電圧をプログラムして２ビットのビットパターンを表すことができる。すなわち、第１のビットに対して第１の閾値電圧をプログラムし、第２のビットに対して第２の閾値電圧にシフトし、などを行うのではなく、メモリセルが目標の閾値電圧を得るまでメモリセルに対して一連のプログラム及び確認動作を行う。同様に、セルに記憶されている各ビットを判断するために複数回の読み出し動作をいる代わりに、セルの閾値電圧は、完全なデータ値またはセルのビットパターンを表す単一の信号として判断され、パスされることとなる。様々な実施形態のメモリデバイスは、メモリセルが従来のメモリ装置において行っていたように、閾値電圧が名目上の閾値を上回るか、あるいは下回るかを確認することはしない。その代わりに、閾値電圧が取りうる連続領域に渡ってメモリセルの実際の閾値電圧を表す電圧信号が生成される。このような方法の利点は、セルカウント当たりのビット数が増加するほど、重要になってくる。例えば、もし仮にメモリセルが８ビット分の情報を記憶するのであれば、１回の読み出し動作で８ビット分の情報を表す単一のアナログデータ信号が返ってくることとなる。
図１は、開示のある実施形態に係るメモリデバイス１０１の概略ブロック図である。メモリデバイス１０１は、行方向及び列方向に配置されるメモリセルアレイ１０４を含む。以下の各種の実施形態についての記述は主にＮＡＮＤメモリアレイを参照してなされるが、各種の実施形態は、所定のメモリアレイ１０４の構造に限定されるものではない。本実施形態に適した他のアレイ構造には、ＮＯＲアレイ、ＡＮＤアレイ及び仮想グランドアレイ等を含む。しかし、一般的には、本明細書に記載される実施形態は、各メモリセルの閾値電圧を示すデータ信号を生成することが可能ないかなるアレイ構造にも適用可能である。
行方向復号（行デコード）回路１０８及び列方向復号（列デコード）回路１１０は、メモリデバイス１０１に与えられたアドレス信号を復号（デコード）するために設けられる。アドレス信号は、アクセスメモリアレイ１０４にアクセスするために受信され、復号される。また、メモリデバイス１０１は、メモリデバイス１０１からの出力データや状態（ステータス）情報だけでなく、メモリデバイス１０１宛のコマンド、アドレス及びデータの入力を管理する入力／出力（Ｉ／Ｏ）制御回路１１２を含む。アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２と行方向復号化回路１０８及び列方向復号回路１１０との間に接続されており、復号に先立ち、アドレス信号をラッチする。コマンドレジスタ１２４は、Ｉ／Ｏ制御回路１１２と制御ロジック１１６との間に接続されており、入力されるコマンドをラッチする。制御ロジック１１６は、コマンドに応じてメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０のための状態（ステータス）情報を生成する。制御ロジック１１６は、行方向復号回路１０８及び列方向復号回路１１０と接続されており、アドレスに応じて、行方向復号回路１０８や列方向復号回路１１０を制御する。
また、制御ロジック１１６は、サンプルホールド回路１１８にも接続されている。サンプルホールド回路１１８は、アナログ電圧レベルの形で入力または出力されるデータをラッチする。例えば、サンプルホールド回路は、メモリセルに書き込むべきデータを表す入力される電圧信号、またはメモリセルから検知された閾値電圧を表す出力される電圧信号のいずれかをサンプリングするためのコンデンサやその他のアナログ記憶装置を有し得る。サンプルホールド回路１１８は、更に、より強いデータ信号を外部装置に供給するために、サンプリングされた電圧を増幅及び／またはバッファリングすることとしてもよい。
アナログ電圧信号の取扱いについては、ＣＭＯＳイメージャー（撮像装置）技術分野の公知の方法と同様の方法を利用することができる。ＣＭＯＳイメージャー技術分野においては、入射照明に応じて撮像装置の画素において生成される電荷レベルは、コンデンサに蓄えられる。これら電荷レベルは、リファレンスキャパシタとともに差動増幅器を用いて、差動増幅器への第２の入力としての電圧信号に変換される。そして、差動増幅器からの出力を、ＡＤ（アナログ・デジタル）変換（ＡＤＣ）装置をパスさせることで、照度を表すデジタル値を得る。本実施形態においては、それぞれメモリセルの読み出しあるいはプログラムを行うための、メモリセルの実際の閾値電圧あるいはターゲットの閾値電圧を示す電圧レベルをかけた場合には、コンデンサに電荷が蓄えられる。この電荷は、第２の入力として接地入力やその他の基準信号を有する差動増幅器を用いて、アナログ電圧に変換される。差動増幅器の出力は、読み出し動作の場合には、メモリデバイスから出力するためにＩ／Ｏ制御回路１１２をパスし得るし、あるいは、メモリデバイスのプログラミングの場合には、１または複数の確認動作期間内に比較をするために用いられ得る。読み出しデータをアナログ信号からデジタルビットパターンに変換するために、また、書き込みデータをデジタルビットパターンからアナログ信号に変換するために、Ｉ／Ｏ制御回路１１２は、任意にＡＤ変換機能やＤＡ変換（ＤＡＣ）機能を含むこととしてもよく、これにより、メモリデバイス１０１は、アナログデータインタフェースやデジタルデータインタフェースとの通信に適応させることが可能となる。
書き込み動作中は、メモリアレイ１０４の対象メモリセルは、Ｖｔレベルを表す電圧がサンプルホールド回路１１８において保持されているレベルと一致するまでプログラムされる。これは、一例としては、差動センシング装置を用いて保持する電圧レベルを対象メモリセルの閾値電圧を比較することにより達成される。従来のメモリのプログラミングと同じように、所望の値に到達するまで、あるいは所望の値を超えるまでの間、閾値電圧を増加させるように、プログラミングパルスが対象メモリセルにかけられてもよい。読み出し動作においては、ＡＤＣ／ＤＡＣ機能がメモリデバイスの外部に備えられるか、内部に備えられるかにより、アナログ信号として、またはアナログ信号のデジタル表現として対象メモリセルのＶｔレベルを直接に外部プロセッサ（図１においては不図示）に転送するために、対象メモリセルのＶｔレベルは、サンプルホールド回路１１８にパスされる。
セルの閾値電圧は、各種方法により決定される。例えば、対象メモリセルが起動した時点でワード線電圧をサンプリングすることができる。もう一つの方法としては、ブースト電圧を対象メモリセルの第１のソース／ドレイン側に印加して、閾値電圧を、制御ゲート電圧と他方のソース／ドレイン側の電圧との間の差分として取り出すこともできる。コンデンサに電圧をかけることにより、電荷はコンデンサと共有されてサンプル電圧に蓄電することが可能となる。サンプル電圧は、閾値電圧と同等である必要はないが、ただその電圧を表していればよい点に留意すべきである。例えば、ブースト電圧をメモリセルの第１のソース／ドレイン側にかけ、既知の電圧を制御ゲートにかける場合には、メモリセルの第２のソース／ドレイン側に生じる電圧は、その生じた電圧はメモリセルの閾値電圧を表すので発生電圧のデータ信号とされ得る。
サンプルホールド回路１１８は、メモリデバイス１０１が第１のデータ値を外部プロセッサに渡している間に次のデータ値を読み出したり、第１のデータ値をメモリアレイ１０４に書き込んでいる間に次のデータ値を受信したりすることができるよう、キャッシュ、すなわち、データ値ごとの複数の格納先を含むこととしてもよい。状態（ステータス）レジスタ１２２は、Ｉ／Ｏ制御回路１１２と制御ロジック１１６との間に接続され、外部プロセッサへの出力のための状態（ステータス）情報をラッチする。
メモリデバイス１０１は、制御ロジック１１６において、制御リンク１３２からの制御信号を受信する。制御信号は、チップ・イネーブルＣＥ♯、コマンド・ラッチ・イネーブルＣＬＥ、アドレス・ラッチ・イネーブルＡＬＥ及びライト・イネーブルＷＥ♯を含むこととすることができる。メモリデバイス１０１は、（コマンド信号の形での）コマンド、（アドレス信号の形での）アドレス及び（データ信号の形での）データを外部プロセッサから多重化入力／出力（Ｉ／Ｏ）バス１３４を通じて受信し、Ｉ／Ｏバス１３４を通じて外部プロセッサにデータを出力する。
具体例を挙げると、コマンドについては、Ｉ／Ｏ制御回路１１２において、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて受信され、コマンドレジスタ１２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２において、バス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて受信され、アドレスレジスタ１１４に書き込まれる。データは、Ｉ／Ｏ制御回路１１２において、装置が８の並列信号を受信可能な入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて、あるいは、装置が１６の並列信号を受信可能な入力／出力（Ｉ／Ｏ）ピン［１５：０］を通じて受信され、サンプルホールド回路１１８に転送される。また、データは、装置が８の並列信号を転送可能な入力／出力（Ｉ／Ｏ）ピン［７：０］または１６の並列信号を転送可能な入力／出力（Ｉ／Ｏ）ピン［１５：０］を通じて出力される。当業者であれば、更に回路や信号を備えることが可能なこと、図１のメモリデバイスは、開示の実施形態に焦点を合わせるために簡略化されていることについては理解されるところである。更には、図１のメモリデバイスは、各種信号の受信及び出力に関しては、一般的な従来技術にしたがって記載されているが、各種の実施形態については、ここでの記載に係わらず、所定の信号やＩ／Ｏの構成には限定されない。例えば、コマンド信号やアドレス信号は、データ信号を受信する入力とは別個の入力で受信することもできる。あるいは、データ信号は、Ｉ／Ｏバス１３４の単一のＩ／Ｏ線を通じてシリアル転送することもできる。データ信号は、個々のビットではなく、ビットパターンを表しているので、８ビットのデータ信号についてのシリアル通信は、個々のビットを表す８の信号についてのパラレル通信と同等に効率的である。
図２は、図１のメモリアレイ１０４において見られる実施例のＮＡＮＤメモリアレイ２００部分の概略図である。図２に示すとおり、メモリアレイ２００は、ワード線２０２１〜２０２Ｎ及び交差するビット線２０４１〜２０４Ｍを含む。デジタル環境におけるアドレッシングを簡略化するために、ワード線２０２の数及びビット線２０４の数については、一般的に、それぞれ２のべき乗としている。
メモリアレイ２００は、ＮＡＮＤストリング２０６１〜２０６Ｍを含む。ＮＡＮＤストリングのそれぞれは、トランジスタ２０８１〜２０８Ｎを含み、それぞれワード線２０２とビット線２０４とが交差する位置に配置されている。トランジスタ２０８は、図２においては、フローティングゲートトランジスタとして描かれており、データ記憶のための不揮発性メモリを表している。各ＮＡＮＤストリング２０６中のフローティングゲートトランジスタ２０８は、例えば電界効果トランジスタ（ＦＥＴ）のような、１または複数のソース・セレクトゲート２１０と、例えばＦＥＴのような、１または複数のドレイン・セレクトゲート２１２との間のソース−ドレイン間に直列に接続される。各ソース・セレクトゲート２１０は、ローカルビット線２０４及びソースセレクト線２１４の交差する位置に配置され、一方、各ドレイン・セレクトゲート２１２は、ローカルビット線２０４及びドレインセレクト線２１５の交差する位置に配置される。
各ソース・セレクトゲート２１０のソースは、共通ソース線２１６と接続される。各ソース・セレクトゲート２１０のドレインは、対応するＮＡＮＤストリング２０６のうち、最初のフローティングゲートトランジスタ２０８のソースと接続される。例えば、ソース・セレクトゲート２１０１のドレインは、対応するＮＡＮＤストリング２０６１のうち、フローティングゲートトランジスタ２０８１のソースと接続される。各ソース・セレクトゲート２１０の制御ゲートは、ソースセレクト線２１４と接続される。複数のソース・セレクトゲート２１０をＮＡＮＤストリング２０６に利用する場合には、共通ソース線２１６とＮＡＮＤストリング２０６の最初のフローティングゲートトランジスタ２０８との間に直列に接続される。
各ドレイン・セレクトゲート２１２のドレインは、ドレイン接触において対応するＮＡＮＤストリングのうち、ローカルビット線２０４と接続される。例えば、ドレイン・セレクトゲート２１２１のドレインは、ドレイン接触において対応するＮＡＮＤストリング２０６１のうち、ローカルビット線２０４１と接続される。各ドレイン・セレクトゲート２１２のソースは、対応するＮＡＮＤストリング２０６のうち、最後のフローティングゲートトランジスタ２０８のドレインと接続される。例えば、ドレイン・セレクトゲート２１２１のソースは、対応するＮＡＮＤストリング２０６１のうち、最後のフローティングゲートトランジスタ２０８Ｎのドレインと接続される。複数のドレイン・セレクトゲート２１２をＮＡＮＤストリング２０６に利用する場合には、対応するビット線２０４とＮＡＮＤストリング２０６の最後のフローティングゲートトランジスタ２０８Ｎとの間に直列に接続される。
フローティングゲートトランジスタ２０８の典型的な構造では、図２に示すとおり、ソース２３０及びドレイン２３２、フローティングゲート２３４、並びに制御ゲート２３６を含む。フローティングゲートトランジスタ２０８は、ワード線２０２と接続された制御ゲート２３６を有する。フローティングゲートトランジスタ２０８の列は、特定のローカルビット線２０４と接続されたＮＡＮＤストリング２０６をなす。フローティングゲートトランジスタ２０８の行は、通常は特定のワード線２０２と共通に接続されたトランジスタをなす。２以上の閾値電圧範囲の中の１つをとるようにプログラムすることのできる例えばＮＲＯＭ、磁気トランジスタや強誘電体トランジスタ及び他のトランジスタ等の、他の形のトランジスタ２０８を開示の実施形態で利用することも可能である。
各種の実施形態に係るメモリデバイスを、大容量記憶装置で有効に利用することができる。各種の実施形態によれば、大容量記憶装置は、フォームファクタや通信バスインタフェースは従来のＨＤＤと同様としてよく、これにより、様々に応用して従来のドライブを置き換えることが可能となる。ＨＤＤの共通のフォームファクタには、通常は携帯電話、携帯情報端末（ＰＤＡ）及びデジタルメディアプレーヤ等の小型のパーソナル機器に用いられている１．８や１フォームファクタだけでなく、現在のパーソナルコンピュータやより大きなデジタルメディアレコーダで用いられている３．５、２．５及びＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協議会）フォームファクタを含む。共通のバスインタフェースには、ＵＳＢ、（集積化されたドライブ電子機器またはＩＤＥとしても知られる）ＡＴＡ、シリアルＡＴＡ（ＳＡＴＡ）、ＳＣＳＩ及びＩＥＥＥ１３９４標準等を含む。各種のフォームファクタや通信インタフェースを挙げているが、実施形態は、所定のフォームファクタや通信標準に限定されるものではない。更には、実施形態は、ＨＤＤフォームファクタや通信インタフェースに適合する必要はない。図３は、本開示のある実施形態に係るソリッドステート大容量記憶装置３００のブロック概略図である。
大容量記憶装置３００は、開示の実施形態に係るメモリデバイス３０１、リード／ライトチャネル３０５及びコントローラ３１０を含む。リード／ライトチャネル３０５は、コントローラ３１０から受信したデータ信号のデジタル−アナログ変換だけでなく、メモリデバイス３０１から受信したデータ信号のアナログ−デジタル変換を行う。コントローラ３１０は、バスインタフェース３１５を介して、大容量記憶装置３００と外部プロセッサ（図３においては不図示）との間の通信を行う。リード／ライトチャネル３０５は、破線で記載するメモリデバイス３０１’のように、１または複数の追加のメモリデバイスに対しても処理を行う。マルチビットチップイネーブル信号や他の多重化スキームにより、通信を行うメモリデバイス３０１を１つ選択することができる。
メモリデバイス３０１は、リード／ライトチャネル３０５とアナログインタフェース３２０及びデジタルインタフェース３２５を介して接続されている。アナログインタフェース３２０は、メモリデバイス３０１とリード／ライトチャネル３０５との間のアナログデータ信号の受け渡しを行う。一方、デジタルインタフェース３２５は、リード／ライトチャネル３０５からメモリデバイス３０１への制御信号、コマンド信号及びアドレス信号を受け渡す。デジタルインタフェース３２５は、メモリデバイス３０１からリード／ライトチャネル３０５への状態信号を更に受け渡すこととしてもよい。アナログインタフェース３２０及びデジタルインタフェース３２５は、図１のメモリデバイス１０１に関して記載したように、信号線を共有することとしてもよい。図３の実施形態においては、メモリデバイスへの双系統アナログ／デジタルインタフェースを記載しているが、リード／ライトチャネル３０５の機能は、図１に関して述べたとおり、任意にメモリデバイス３０１に包含される構成としてもよい。これにより、メモリデバイス３０１は、制御信号、コマンド信号、状態信号、アドレス信号及びデータ信号を受け渡すためのデジタルインタフェースのみを利用して、コントローラ３１０と直接通信することができる。
リード／ライトチャネル３０５は、データインタフェース３３０や制御インタフェース３３５のように、１または複数のインタフェースを介してコントローラ３１０と接続される。データインタフェース３３０は、リード／ライトチャネル３０５とコントローラ３１０との間のデジタルデータ信号を受け渡す。制御インタフェース３３５は、コントローラ３１０からリード／ライトチャネル３０５への制御信号、コマンド信号及びアドレス信号の受け渡しを行う。制御インタフェース３３５は、リード／ライトチャネル３０５からコントローラ３１０への状態信号を更に受け渡すこととしてもよい。また、更には、制御インタフェース３３５をデジタルインタフェース３２５と接続させる破線で示しているように、状態信号やコマンド／制御信号は、コントローラ３１０とメモリデバイス３０１との間を直接受け渡させることとしてもよい。
図３においては２つの装置を明確に表しているが、代わりに、リード／ライトチャネル３０５及びコントローラ３１０は、単一の集積回路装置により実現されることとしてもよい。そして、メモリデバイス３０１については、フォームファクタや通信インタフェースが異なる実施形態に適応させるときにより柔軟に提供することができるため、分離された装置としているのに対し、大容量記憶装置３００については、これについても集積回路であるため、全体を単一の集積回路装置で組み立てることとしてもよい。
リード／ライトチャネル３０５は、少なくともデジタルデータストリームをアナログデータストリームに、またこれとは逆の変換をするために構成される信号処理部である。デジタルデータストリームは、２値の電圧レベルの形でのデータ信号として出される。すなわち、第１の電圧レベルは、第１のバイナリ・データ値、例えば０のビットであることを示し、第２の電圧レベルは、第２のバイナリ・データ値、例えば１のビットであることを示す。アナログデータストリームは、２以上のレベルを有するアナログ電圧の形でのデータ信号として出され、２またはそれ以上のビットの異なるビットパターンと対応する電圧レベルまたは電圧範囲を有している。例えば、メモリセル当たり２ビットを記憶するシステムにおいては、アナログデータストリームの第１の電圧レベルまたは電圧レベルの範囲は、ビットパターン１１に対応し、アナログデータストリームの第２の電圧レベルまたは電圧レベルの範囲は、ビットパターン１０に対応し、アナログデータストリームの第３の電圧レベルまたは電圧レベルの範囲は、ビットパターン００に対応し、アナログデータストリームの第４の電圧レベルまたは電圧レベルの範囲は、ビットパターン０１に対応する。このように、各種の実施形態に合致するアナログデータ信号の２以上のデジタルデータ信号への変換、及び逆の変換がなされる。
実際には、制御信号やコマンド信号は、コントローラ３１０を通じてメモリデバイス３０１にアクセスするためのバスインタフェース３１５にて受信される。例えばライト、リード、フォーマット等のどのタイプのアクセスが所望かによっては、アドレスとデータ値もまたバスインタフェース３１５にて受信される可能性がある。共有バスシステムにおいては、バスインタフェース３１５は、各種の他の装置と一緒にバスに接続されている。所定の装置への通信を命令するために、識別値がバス上のいずれの装置が次のコマンドで動く予定であるかを示すバス上に配置されることとしてもよい。識別値が大容量記憶装置３００から取得した値と一致すれば、コントローラ３１０は、バスインタフェース３１５で次のコマンドを受け入れる。識別値が一致しなければ、コントローラ３１０は、次の通信は無視する。同様に、バス上での衝突を避けるために、共有バス上の各種装置は、装置が個々にバスを制御している間は、他の装置に対してアウトバンド通信を止めるよう命令する。バス共有や衝突回避のためのプロトコルについては、公知であるので、ここでは詳細な説明はしない。コントローラ３１０は、次に、処理の用にコマンド、アドレス及びデータ信号をリード／ライトチャネル３０５に受け渡す。ここで、コントローラ３１０からリード／ライトチャネル３０５へと通されたコマンド、アドレス及びデータ信号は、バスインタフェース３１５において受け取った同一の信号である必要はない点に留意すべきである。例えば、バスインタフェース３１５の通信標準は、リード／ライトチャネル３０５またはメモリデバイス３０１の通信標準と異なっていてもよい。この状況においては、コントローラ３１０は、メモリデバイス３０１にアクセスするよりも先に、コマンド及び／またはアドレススキームを変換しておくことができる。また、コントローラ３１０は、１以上のメモリデバイス３０１内の負荷を平準化しておき、メモリデバイス３０１の物理アドレスを経時的に与えられた物理アドレスに変換していくこととしてもよい。このようにして、コントローラ３１０は、外部装置からの物理アドレスを、対象のメモリデバイス３０１の物理アドレスへと割り当てる。
コントローラ３１０は、書き込み要求のため、コマンドやアドレス信号に加えてデジタルデータ信号をリード／ライトチャネル３０５に渡す。例えば、１６ビットのデータワードに対して、コントローラ３１０は、第１または第２の論理レベルの１６の個々の信号を渡す。すると、リード／ライトチャネル３０５は、デジタルデータ信号を、デジタルデータ信号のビットパターンを表すアナログデータ信号に変換する。先の例を継続すると、リード／ライトチャネル３０５は、デジタル−アナログ変換を用いて、１６の個々のデジタルデータ信号を、所望の１６ビットのデータパターンを表すポテンシャルレベルを有する単一のアナログ信号に変換する。ある実施形態では、デジタルデータ信号のビットパターンを表すアナログデータ信号は、対象メモリセルの所望の閾値電圧を表している。しかし、１トランジスタ・メモリセルのプログラミングにおいては、近隣のメモリセルのプログラミングにより過去にプログラムしたメモリセルの閾値電圧が増大する、ということがしばしば起こる。このようにして、他の実施形態では、リード／ライトチャネル３０５は、このようなタイプの閾値電圧の予期される変化を考慮に入れ、最終的な所望の閾値電圧よりも低い閾値電圧を表すように、アナログデータ信号を調整することができる。コントローラ３１０からのデジタルデータ信号を変換した後、リード／ライトチャネル３０５は、個々のメモリセルをプログラムするときに使用するためのアナログデータ信号とともに、書き込み要求とアドレス信号をメモリデバイス３０１に渡す。プログラミングは、セル単位を基本としてなされることもあるが、動作ごとに１ページ分のデータに対して行われるのが一般的である。典型的なメモリアレイ構造では、１ページ分のデータは、１本のワード線に接続された１つおきのメモリセルを含む。
コントローラは、読み出し要求のため、コマンドやアドレス信号をリード／ライトチャネル３０５に渡す。リード／ライトチャネル３０５は、リードコマンドとアドレス信号とをメモリデバイス３０１に渡す。読み出し動作が完了すると、メモリデバイス３０１は、これに答えて、アドレス信号とリードコマンドとから定義されるメモリセルの閾値電圧を表したアナログデータ信号を返す。メモリデバイス３０１は、アナログデータ信号をパラレル形式で転送してもよいし、シリアル形式で転送してもよい。
アナログデータ信号は、個々の電圧パルスとして転送されるだけでなく、実質的には連続するアナログ信号の流れ（ストリーム）として転送されることとしてもよい。この状況においては、リード／ライトチャネル３０５は、ＰＲＭＬまたは部分応答最尤と呼ばれるＨＤＤアクセスで用いられている処理と同様の信号処理を採用することとしてもよい。従来のＨＤＤのＰＲＭＬ処理においては、ＨＤＤの読取ヘッドは、ＨＤＤのプラッタの読み出し動作期間中の磁束変化を表すアナログ信号の流れを出力する。磁束変化に応じて生じるこのアナログ信号の正確なピークや谷をキャプチャーしようとする、というよりは、むしろ、信号は、周期的にサンプリングされ、信号パターンのデジタル表現が生成されている。こうして、このデジタル表現を分析して、アナログ信号パターンの生成に関係する適当な磁束反転の尤もらしいパターンを判断する。これと同様の処理タイプを、本開示の実施形態に適用することが可能である。メモリデバイス３０１からのアナログ信号をサンプリングすることにより、ＰＲＭＬ処理を採用して、アナログ信号の生成に関係する閾値電圧の尤もらしいパターンを判断することが可能である。
図４は、開示の実施形態に係るメモリデバイス３０１が、リード／ライトチャネル３０５で受け取るデータ信号４５０を概念的に示した波形図である。データ信号４５０は、定期的にサンプリングされ、データ信号４５０のデジタル表現がサンプリングされた電圧レベルの振幅により生成される。ある実施形態によれば、サンプリングはデータ出力と同期されており、サンプリングはデータ信号４５０の定常状態である期間に行われる。このような実施形態は、時間ｔ１、ｔ２、ｔ３及びｔ４において破線で示すサンプリングによって表現されている。しかし、サンプリングの同期が取れなくなると、サンプルのデータ値は、定常状態の値とは大きく異なってきてしまう。代替の実施形態においては、サンプリングレートを増加させて、データサンプルが示す勾配の変化を観測することにより、定常状態の値がどの当たりで発生しそうかについて判断することを可能としている。そのような実施形態は、時刻ｔ５、ｔ６、ｔ７及びｔ８において破線で示すサンプリングによって表現されている。これらの時刻においては、時刻ｔ６とｔ７のデータのサンプルの勾配は、定常状態を示すこともあり得る。そのような実施形態では、サンプリングレートと表現の精度との間で妥協を図っている。より高いサンプリングレートでは、より正確な表現に繋がるが、処理時間も増加することとなる。サンプリングがデータ出力と同期しているか、あるいはより高頻度でサンプリングを行うかにはよらず、デジタル表現は、入力される電圧レベルのいずれがアナログ信号パターンを生成することに関係していそうかを予測するのに利用可能である。同様に、個々の読み出されるメモリセルのデータ値の尤もらしいデータ値は、入力される電圧レベルのこの予測パターンから予測可能である。
リード／ライトチャネル３０５は、メモリデバイス３０１からのデータ値の読み出しでエラーが生じそうであることを認識した場合には、エラー修正をすることもできる。エラー修正は、通常は、ＨＤＤだけでなくメモリデバイスにおいて行われ、これにより、予測されるエラーから復帰できる。一般的には、メモリデバイスはユーザデータを第１の格納場所に、エラー修正コード（ＥＣＣ）を第２の格納場所に保存している。読み出し動作中、ユーザデータ及びＥＣＣの両方が、ユーザデータの読み出し要求に応じて読み出される。公知のアルゴリズムを用いて、読み出し動作で返ってきたユーザデータをＥＣＣと比較する。エラーがＥＣＣの範囲内であれば、エラー修正を行う。
図５は、開示の実施形態に係る電子システムの略ブロック図である。例えば、電子システムには、パーソナルコンピュータ、ＰＤＡ、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、コンピュータゲーム、電化製品、車両、無線装置、携帯電話等を含み得る。
電子システムは、ホストプロセッサ５００を含み、ホストプロセッサ５００はプロセッサ５００の効率を上げるためのキャッシュメモリ５０２を有し得る。プロセッサ５００は、通信バス５０４と接続されている。各種デバイスが、プロセッサ５００の制御の下で通信バス５０４に接続され得る。例えば、電子システムは、ランダムアクセスメモリ（ＲＡＭ）５０６、キーボード、タッチパッド、ポインティングデバイス等の１以上の入力デバイス５０８、オーディオコントローラ５１０、ビデオコントローラ５１２、１以上の大容量記憶装置５１４を有し得る。少なくとも１台の大容量記憶装置５１４は、バス５０４と通信を行うためのデジタルバスインタフェース５１５と、２以上のビットデータのデータパターンを表すデータ信号を転送するためのアナログインタフェースを有する開示の実施形態に係る１以上のメモリデバイスと、バスインタフェース５１５から受け取ったデジタルデータ信号をデジタル・アナログ変換したり、メモリデバイスから受け取ったアナログ信号をアナログ・デジタル変換したりするように構成された信号処理部とを含む。
上記のとおり、メモリのメモリセルについての閾値電圧の検知については、複数の方法で実現できる。本発明の１以上の実施形態では、ソースフォロアーのようなＮＡＮＤストリングを動作させることにより、ＮＡＮＤ型アーキテクチャフラッシュメモリアレイのような不揮発性ＮＡＮＤ型メモリアレイにおいて電圧を検知する。（例えば読み出し動作や確認動作等の）検知動作においては、最大の閾値電圧（Ｖｔ）がプログラムされるときであっても、（Ｖｃｃ等の）ソース線にかかる昇圧された電圧が印加されることによって、ＮＡＮＤ型アーキテクチャフラッシュメモリアレイのＮＡＮＤストリング内のセルについてのプログラムされた閾値電圧を検知し、（Ｖｃｃあるいはそれ以上のＶｐａｓｓの）昇圧された通過電圧をストリングの非選択セルのゲートに印加することでパスゲートとして動作させて動作モードを通じてパスに配置し、読み出しゲート電圧（Ｖｇ）を選択セルのゲートに印加することで動作モードとする。選択メモリセルは、読み出しゲート電圧からセルの閾値電圧を減算（Ｖｇ−Ｖｔ）したところを、（ソース線からのストリングを通じて流れる電流に伴う）接続ビット線上の電圧に設定する。公知の読み出しゲート電圧（Ｖｇ）に対するＡＤＣ（例えば読み出しチャネルのＡＤＣ）を用いて直接的あるいは間接的に検知されるこのセルの電圧は、サンプリングされて、例えばプログラム動作においてセルにプログラムされた電圧を確認するためのサンプリングされたターゲットのデータ電圧等の基準電圧と比較される。
上記のとおり、従来は、ＮＡＮＤフラッシュメモリセルに記憶するデータの検知は、一般的には、通過電圧（Ｖｐａｓｓ）をＮＡＮＤメモリセルストリングの非選択ワード線に印加してパストランジスタとして動作させ、読み出し電圧（Ｖｇ）を検知するために選択されたメモリセルのゲートと接続された選択ワード線に印加させることによりなされていた。ＮＡＮＤストリングと関連付けられた（例えばビット線等の）センス線は、公知のプリチャージ電圧レベルまでプリチャージされ、ＮＡＮＤストリングに接続される。印加された読み出し電圧がセルのＶｔよりも高ければ、選択トランジスタがオンになり、ソース線への電流が流れて、ビット線のプリチャージ電圧が放電され、これは、電荷を共有するセンスアンプにより検知される。単一の論理レベルセル（ＳＬＣ）の実装では、これが一般的な単一検知動作である。すなわち、セルが印加された読み出し電圧の下でオンになれば、消去状態（論理１）であり、セルがオンにならなければ、プログラムされている（論理０）。マルチレベルセルの実装では、読み出し電圧（Ｖｇ）は、一般的には、セルの閾値電圧（Ｖｔ）を判定するための順次的な検知動作において段階的に変化する。プログラムされた閾値電圧（Ｖｔ）以上のレベルの読み出し電圧（Ｖｇ）がワード線に印加されているときは、セルはオンとなり、可能な閾値の範囲が入っているのはいずれの論理ウィンドウであるかを判定することが可能となる。こうして、セルの対応するプログラムデータ値を判定することが可能となる。
アナログ回路では、電界効果トランジスタ（ＦＥＴ）ソースフォロアーアンプは、実効出力抵抗が低いため、一般的には、最終段階のアナログアンプとして使用される。ソースフォロアーアンプ回路では、ドレインは、パワー・レール電源に接続され、入力は、コントロールゲートに接続される。一方、アンプの出力はソースから取られる。その名が意味するとおり、ソースフォロアーアンプにおいては、ソースは、ＦＥＴの入力／出力ゲートの電圧に追従する。この出力は、一般的には、ＦＥＴの閾値電圧により弱められる（ＦＥＴが動作モードであることが要求される）。出力はアンプに設計されている増幅因子だけ増幅され得る一方、ソースフォロアーアンプは、一般的には、バッファとして使用される。
図６は、本発明の実施形態に係るＮＡＮＤ型アーキテクチャフラッシュアレイの概略図を示す。図６のＮＡＮＤ型メモリアレイは、説明のためのものであり、これに限定されるものではなく、本発明の他のＮＡＮＤ型メモリアレイ実施形態については、本開示の恩恵によって、当業者であれば、自明のことであることに留意すべきである。
図６においては、アレイのＮＡＮＤストリングは、ビット線２０４及びソース線２１６に接続されている。ＮＡＮＤメモリストリングでは、一連のメモリセル２０８０〜２０８３１は、ソースからドレインに並んで接続され、ＮＡＮＤストリングを形成している。図６のＮＡＮＤストリングが３２個のセルをその内部に有することとして記載されているのに対して、ＮＡＮＤストリングのセルの個数は異なることとしてもよく、例えば８個、１６個、３２個、６４個あるいはそれ以上のセルを含むこととしてもよいが、個数はこれらには限定されないことに留意すべきである。ワード線２０２ｘは、アレイのＮＡＮＤストリングを横切って接続し、隣接するメモリセル２０８ｘのコントロールゲートと接続しており、隣接するメモリストリングから単一のメモリセル２０８ｘを選択可能となっている。各ＮＡＮＤメモリストリングにおいては、不純物（一般的にはＮ＋）をドープした領域は、各ゲート絶縁膜の間に形成され、隣接するメモリセル２０８ｘのソース領域やドレイン領域を形成し、更にコネクタとして動作し、ＮＡＮＤストリングのセル同士を接続している。ＮＡＮＤメモリストリングのそれぞれは、ＮＡＮＤストリングの両方の端部に形成され、ＮＡＮＤストリングの対向する端をビット線２０４及びソース線２１６に選択的に接続するセレクトゲート２１０、２１２に接続されている。セレクトゲート２１０、２１２はそれぞれセレクトゲートコントロール線と接続され、ＮＡＮＤストリングの、それぞれ関連するビット線２０４及びソース線２１６への接続を制御する。
図６のソースフォロアーの検知動作では、昇圧された読み出し通過電圧（Ｖｐａｓｓ）が非選択のメモリセルのワード線（ワード線２０２３１−２０２Ｎ＋１、２０２Ｎ−１−２０２０と接続されているメモリセル２０８３１−２０８Ｎ＋１、２０８Ｎ−１−２０８０）に印加され、これにより、記憶されているデータ値により制限を受けない方法で電流を流すことが可能となる。（Ｖｃｃ以上のような）昇圧された電圧Ｖｓｏｕｒｃｅがソース線２１６に印加され、一方、セレクトゲート電圧（ＶＳＧＤとＶＳＧＳ）もまた、セレクトゲートＦＥＴのゲートに印加され、ＮＡＮＤストリングをそれぞれソース線２１６及びビット線２０４に接続している。読み出しゲート電圧（Ｖｇ）は、選択メモリセル２０８Ｎを動作（アクティブ）モードで動作するために、選択メモリセル２０８Ｎと接続されたワード線２０２Ｎに印加される。そうすると、電流（Ｉｂｉａｓ）が、選択メモリセル２０８Ｎを介して、ＮＡＮＤストリングを通じてソース線２１６からビット線２０４へと流れる。これにより、メモリセル２０８Ｎがソースフォロアーであるかのように動作し、ビット線２０４の列の電圧を、選択メモリセル２０８Ｎの印加した読み出し電圧から選択セル２０８Ｎのプログラムされた閾値電圧を減算した電圧（Ｖｇ−Ｖｔ）まで上昇させる。印加された読み出しゲート電圧は既知であるため、選択セル２０８Ｎの閾値電圧は、アナログ−デジタル変換機（ＡＤＣ）により、ビット線２０４から直接的に検出することもできるし、あるいは、後段での比較またはメモリデバイスから転送するために、閾値電圧を示すものをサンプリングしてサンプルホールド回路１１８内のコンデンサに保持することもできる。代替の実施形態においては、ビット線２０４は、中間電圧あるいはＶｃｃ／２等の既知の電圧に充電されており、これにより、検知動作が高速化される点に留意すべきである。
上記のとおり、本発明の実施形態に係るＮＡＮＤアーキテクチャフラッシュ／ＥＥＰＲＯＭメモリのプログラミングにおいては、メモリセルは、プログラミング電圧（例えば一連のプログラミング電圧パルス）を１以上のＮＡＮＤストリングの選択メモリセルのコントロールゲートに印加して、電荷をフローティングゲートに配置して閾値電圧を変更することにより、アナログ電圧レベルとともにプログラミングされる。そうして、プログラムされた閾値電圧は、例えば、前述のソースフォロアーの検知等のような、確認動作において選択メモリセルを検出することにより、サンプルホールド回路１１８に保持されているターゲットの電圧レベルと照合して確認がなされる。ターゲットの電圧以上のメモリセルについては、昇圧されたチャネルへの電圧（例えば結合したビット線２０４）の印加により、更にプログラムされないように抑制することができ、一方、確認に失敗した（ターゲットの電圧未満のＶｔを有する）セルについては、（一般的には、チャネルをビット線２０４を通じて設置していることにより）低プログラミング電圧を有し、（プログラミングワード線電圧または増加させたプログラミング電圧で）更なるプログラミングパルスが印加される。このプログラム及び確認の周期は、ターゲット電圧のプログラムに成功するまで繰り返される、あるいは、全てのターゲットの電圧の確認に成功し、プログラム動作が失敗したと見なされることがなく、所定の回数の反復が行われるまで繰り返される。
読み出し動作に関しては、確認動作で、昇圧された読み出し電圧（Ｖｐａｓｓ）が非選択メモリセルのワード線（２０８３１−２０８Ｎ＋１、２０８Ｎ−１−２０８０）に印加されると、記憶するデータ値により制限を受けない方法で電流が流れ、昇圧された電圧Ｖｓｏｕｒｃｅがソース線２１６に印加される。確認読み出しゲート電圧（Ｖｇ）がメモリセル２０８Ｎに接続されているワード線２０２Ｎに印加され、選択メモリセル２０８Ｎを動作モードで動作させる。すると、電流（Ｉｂｉａｓ）がＮＡＮＤストリングを通じて流れ、ビット線２０４の列の電圧は、選択セル２０８Ｎの印加した読み出し電圧からプログラムした閾値電圧を減算した電圧（Ｖｏｕｔ＝Ｖｇ−Ｖｔ）まで上昇する。こうしてビット線２０４上のＮＡＮＤストリングにより表されるビット線電圧は、例えばサンプルホールド回路１１８によりサンプリングすることができ、ビット線電圧は、ターゲットの電圧あるいはターゲットの電圧を示すものと照合して比較されることで、プログラムされ、次のプログラム周期では禁止されるセルを選択することができる。この比較では、ビット線２０４のサンプリングされた電圧は、まず、ビット線電圧を読み出しゲート電圧から減算（Ｖｇ−Ｖｏｕｔ＝Ｖｔ）することによって、選択メモリセル２０８Ｎの閾値電圧（Ｖｔ）を示す電圧に変換され、次に、サンプルホールド回路１１８に保持されているターゲットの電圧レベルと比較される。
検出中は、非選択メモリセル（選択セル２０８Ｎのソース側の２０８３１−２０８Ｎ＋１とドレイン側の２０８Ｎ−１−２０８０）は、完全なパスゲートとしての振舞いはしないので、内部抵抗によって検知動作に更なる電圧降下がもたらされる点にも留意すべきである。検出エラーは、主に、ソース側の非選択メモリセル２０８３１−２０８Ｎ＋１の抵抗によるものであり、次に、ドレイン側の非選択メモリセル２０８Ｎ−１−２０８０の抵抗によるものである。ビット線２０４上に現れる電圧は、印加した読み出し電圧からプログラムした閾値電圧を減算し、ソース側のセルの抵抗降下を減算している（Ｖｏｕｔ＝Ｖｇ−Ｖｔ−Ｒｓｏｕｒｃｅ−ｓｉｄｅ＊Ｉｂｉａｓ）ので、より正確に表現されている。この抵抗は、プログラム−確認周期において選択メモリセルの閾値電圧をプログラミングすることで相殺することができ、プログラミングは、非選択セルのＩＲの降下を、ビット線２０４上で測定されたセル２０８Ｎの測定閾値電圧（Ｖｔ）をサンプルホールド回路１１８に保持されているターゲット電圧とマッチングすることにより相殺する閾値（閾値ビット線２０４上で測定される電圧には、メモリセルのプログラムされた閾値電圧Ｖｔだけでなく、非選択のソース側のメモリセルのＩＲ降下Ｒｓｏｕｒｃｅ−ｓｉｄｅ＊Ｉｂｉａｓによる電圧が含まれており、ソース側の抵抗降下を相殺するために、プログラムされた閾値電圧は、事実上低下する。）。ストリングのメモリセルのプログラミング手順を選択することを通じて、この検知エラーを低減させることができ、これにより、選択メモリセル２０８Ｎのプログラミング時には、非選択セルの抵抗パターンの安定した抵抗パターン、特に、ソース側のメモリセル（２０８Ｎ−１−１０８０）に現れる抵抗パターンを保証する。
図７Ａ及び図７Ｂは、本発明の実施形態に係るＮＡＮＤアーキテクチャアレイ及びサンプルホールド回路の概略図である。図７Ａにおいては、１つのアレイ中の複数のＮＡＮＤストリングのうち、一のＮＡＮＤストリングが、ソースとともにドレインに接続されてＮＡＮＤストリングを形成している一連のメモリセル２０８０−２０８３１を有する。ＮＡＮＤストリングは、セレクトゲート２１０、２１２を通じてそれぞれビット線２０４及びソース線２１６にも接続されている。ワード線２０２ｘは、アレイのＮＡＮＤストリングを通じて接続し、隣接するメモリセル２０８ｘについての、単一のメモリセル２０８ｘを隣接するメモリストリングから選択可能とするコントロールゲートと接続している。ビット線２０４は列方向復号回路１１０のカラムマルチプレクサを通じて電流バイアスソース及びサンプルホールド回路１１８と接続されている。また、サンプルホールド回路１１８は、比較器とビット線抑止回路を包含している。
図７Ｂは、本発明の実施形態に係るサンプルホールド回路１１８の詳細図である。図７Ｂにおいては、サンプルホールド回路１１８は、列方向復号回路１１０の（「ｃｏｌｕｍｎ ｍｕｘ」として知られる）カラムマルチプレクサと接続されている。また、サンプルホールド回路１１８は、Ｉ／Ｏバス７０２とも接続されている。サンプルホールド回路１１８の内部では、ビット線のサンプリングコンデンサＣ２、７０６が、（一般的には、パスゲートまたはスイッチとして動作するＦＥＴトランジスタである）スイッチＳ３、７１６を介して、カラムマルチプレクサ１１０により選択されるビット線２０４と接続されている。更には、サンプルホールド回路１１８は、スイッチＳ１、７１２を通じてＩ／Ｏバス７０２と接続され、主にアナログ電圧レベルとして入力される入力データをサンプリングする入力データサンプリングコンデンサＣ１、７０４も含む。アンプ（またはオペアンプ）７０８も、サンプルホールド回路１１８に接続されている。オペアンプ７０８は、メモリの動作のモードに依存するため、コンデンサＣ１、７０４とコンデンサＣ２、７０６の電圧を比較するための比較器として、あるいは、コンデンサＣ２、７０６からＩ／Ｏバス７０２にかかるサンプリングされたビット線電圧を出力するための単一のアンプ／出力バッファとして構成され、動作し得る。比較器として動作するために、コンデンサＣ１、７０４はスイッチＳ２、７１４を通してオペアンプ７０８の入力と接続されている。一方、スイッチＳ４、７１８は、アンプ７０８のフィードバック経路を無効とするため、オープンとなっている。こうして、コンデンサＣ１、７０４の電圧は、出力に現れる結果を利用して、オペアンプ７０８の内部差動増幅器と高オープン回路利得とにより、（オペアンプ７０８の他方の入力と接続された）コンデンサＣ２、７０６の電圧と比較される。出力バッファとして動作するためには、スイッチＳ２、７１４は、コンデンサＣ１、７０４と切断するためにオープンとされ、スイッチＳ４、７１８は、フィードバック経路を有効として、オペアンプ７０８に単一の利得増幅器として動作させるためにクローズとされて、コンデンサＣ２、７０６の電圧をバッファリングし、アンプ７０８の出力で電圧を伝える。
図７Ａ及び図７Ｂのメモリにおける検知動作では、非選択メモリセルのワード線（２０８３１−２０８Ｎ＋１、２０８Ｎ−１−２０８０）に昇圧された読み出し通過電圧（Ｖｐａｓｓ）を印加することにより、バイアス条件がＮＡＮＤストリングに適用され、これにより、保持されているデータ値に制限を受けない方法で電流を流すことが可能となる。（Ｖｃｃまたはそれ以上に）昇圧された電圧Ｖｓｏｕｒｃｅがソース線２１６に印加され、一方、セレクトゲート電圧（ＶＳＧＤ及びＶＳＧＳ）がセレクトゲートＦＥＴのゲートに印加され、ＮＡＮＤストリングをソース線２１６及びビット線２０４にそれぞれ接続している。読み出しゲート電圧（Ｖｇａｔｅ）は、選択メモリセル２０８Ｎ（図７Ａに示す例では、選択セル２０８１５）と接続されたワード線２０２Ｎに印加され、動作モードで動作する。そうすると、電流（Ｂ／Ｌ電流）が、選択メモリセル２０８Ｎから、ＮＡＮＤストリングを通じてソース線２１６からビット線２０４へと流れ、ビット線２０４の電圧が、印加した読み出し電圧から選択メモリセル２０８Ｎのプログラムされた閾値電圧を減算した電圧（Ｖｇａｔｅ−Ｖｔ）に上昇する。ビット線２０４は、列方向アドレス復号回路１１０のカラムマルチプレクサにより選択され、サンプルホールド回路１１８と接続される。検知の準備においては、サンプルホールド回路１１８は、コンデンサＣ１、７０４を孤立させるためにスイッチＳ１、７０２とスイッチＳ２、７１４とをオフに切り替え、コンデンサＣ２、７０６についても、スイッチＳ３、７１６をオフに切り替えることにより、ビット線２０４から孤立させる。更には、スイッチＳ５、７２０についてもオフに切り替えて、ビット線抑止回路７１０を孤立させている。一方、スイッチＳ４、７１８についてはオンにして、出力バッファ／単一の利得増幅器としてのオペアンプ７０８と接続している。一旦選択ビット線２０４上の電圧（ＶｓｅｎｓｏｒまたはＶｏｕｔ）が一定になると、サンプルホールド回路１１８が、スイッチＳ３、７１６をオンにしてコンデンサＣ２、７０６をビット線２０４に接続することにより、サンプリングを行う。コンデンサＣ２、７０６によりサンプリングされたビット線２０４の電圧は、オペアンプ７０８によりバッファリングされ、クローズされているスイッチＣｏｌ＿Ｓｅｌ７２２により出力するために、Ｉ／Ｏバス７０２に接続することができる。ここで、一旦ビット線電圧（Ｖｓｅｎｓｅ）がコンデンサＣ２、７０６によりサンプリングされてしまえば、スイッチＳ３、７１６はオフにして、ビット線２０４から孤立させてしまってもよく、こうすることで、サンプリングされた電圧がメモリから読み出されている間にアレイを次の検知周期を開始させることが可能となる点に留意すべきである。また、上記のとおり、ゲート電圧（Ｖｇａｔｅ）からサンプリングしたビット線電圧（Ｖｓｅｎｓｅ）を差し引くことにより、選択メモリセルの閾値電圧は、サンプリングされたビット線電圧（Ｖｓｅｎｓｅ）から判定可能な点についても留意すべきである。例えば、セルのＶｔ＝Ｖｇａｔｅ−Ｖｓｅｎｓｅである。
図７Ａ及び図７Ｂのメモリのプログラム動作及び確認動作では、入力データ電圧がまずサンプリングされ、ターゲットとしてのコンデンサＣ１、７０４に保持され、あるいは、スイッチＳ１、７１２をオンにしてコンデンサＣ１、７０４をＩ／Ｏバス７０２に接続することにより、所望の閾値電圧が、サンプリングされ、保持される。スイッチＳ２、７１４は、一般的には、この処理中はオフにされる。コンデンサＣ１、７０４がＩ／Ｏバス７０２上に発現される電圧にまで充電されると、スイッチＳ１、７１２は、所望の入力データ電圧をキャプチャーするためにオフに切り替えられる。そうすると、チャネルを接地するか、あるいは低電圧をチャネルに印加して、フローティングゲートに電荷を配置することにより、メモリセル２０８Ｎ（図７Ａの例では、選択セル２０８１５）が選択され、プログラムされる。選択メモリセル２０８Ｎの閾値電圧は、確認動作において、選択メモリセル２０８Ｎを再選択して検知して、検知した閾値電圧をコンデンサＣ１、７０４に保持されているターゲットの電圧と比較することにより確認される。
確認動作を実現するため、スイッチＳ４、７１８をオフにして、オペアンプ７０８を比較器として構成させ、スイッチＳ５、７２０をオンにしてスイッチＣｏｌ＿Ｓｅｌ７２２をオフにする（ことで、オペアンプ７０８の出力をＩ／Ｏバス７０２から切断する）ことにより、オペアンプ７０８の出力をビット線抑止回路７１０に接続している。更に、スイッチＳ１、７１２がオフ状態のままにされる一方で、スイッチＳ２、７１４は、オンに切り替えられてコンデンサＣ１、７０４に収納されているターゲットの電圧をオペアンプ７０８の入力に接続している。バイアス条件の検知がＮＡＮＤストリングに適用されて、昇圧された読み出し通過電圧（Ｖｐａｓｓ）を非選択メモリのビット線（２０８３１−２０８Ｎ＋１、２０８Ｎ−１−２０８０）に印加する一方で、セレクトゲート電圧（ＶＳＧＤとＶＳＧＳ）は、セレクトゲートＦＥＴのゲートに印加され、ＮＡＮＤストリングをソース線２１６及びビット線２０４にそれぞれ接続する。昇圧された電圧、Ｖｓｏｕｒｃｅ、がソース線２１６に印加され、読み出しゲート電圧（Ｖｇａｔｅ）は、選択メモリセル２０８Ｎと接続されたワード線２０２Ｎに印加されて、選択メモリセル２０８Ｎは動作モードとなる。ＮＡＮＤストリングを通じてソース線２１６からビット線２０４に流れる電流（Ｂ／Ｌ電流）は、選択セル２０８Ｎの印加された読み出し電圧からプログラムされた閾値電圧を減算した電圧まで、カラムビット線２０４の電圧を上昇させる。ビット線２０４は、列方向アドレス復号回路１１０のカラムマルチプレクサにより選択されて、サンプルホールド回路１１８に接続される。一旦選択ビット線２０４の電圧（ＶｓｅｎｓｅまたはＶｏｕｔ）が一定になると、スイッチＳ３、７１６をオンにしてコンデンサＣ２、７０６をビット線２０４に接続することにより、選択ビット線２０４の電圧はサンプルホールド回路１１８によってサンプリングされる。ビット線２０４の電圧は、コンデンサＣ２、７０６によってサンプリングしたものである。比較器として構成されるオペアンプは、それぞれコンデンサＣ１、７０４及びコンデンサＣ２、７０６からの入力に接続されているターゲットの電圧及び検知したビット線の各電圧とを比較する。もし選択メモリセル２０８Ｎの検知電圧（コンデンサＣ２、７０６でサンプリングされ、保持されている電圧）がターゲットの電圧（コンデンサＣ１、７０４でサンプリングされ、保持されている電圧）よりも低ければ、オペアンプ７０８の出力は高（ハイ）であり、接続されているビット線抑止回路７１０のインバーターの出力は低（ロー）であって、これは、更にプログラミングパルスが必要なことを意味する。もしコンデンサＣ２、７０６でサンプリングされ、保持されている選択メモリセル２０８Ｎの検知電圧が、コンデンサＣ１、７０４で保持されているターゲットの電圧よりも高ければ、オペアンプ７０８の出力は低であり、接続されているビット線抑止回路７１０のインバーターの出力は高である。これは、更なるプログラミングパルスは不要であることを意味する。ある実施形態においては、このビット線抑止回路７１０の出力を、選択メモリセルのチャネルに接続された電圧を設定するために使用し、これにより、ビット線抑止回路７１０の出力が低か高かにより、選択メモリセルのチャネルに接続された電圧を、（プログラムの）低や接地電位か、（プログラム抑止の）高電位にそれぞれ設定している。このプログラム及び確認の周期は、ターゲット電圧のプログラムに成功するまで繰り返される、あるいは、全てのターゲットの電圧の検証に成功し、プログラム動作が失敗したと見なされることがなく、所定の回数の反復が行われるまで繰り返される。ある実施形態においては、検知されるターゲットの電圧は、所望のＶｓｅｎｓｅで表されるが、直接的にメモリセルの閾値電圧が表される訳ではない（例えば、セルのＶｔ＝Ｖｇａｔｅ−Ｖｓｅｎｓｅより、Ｖｔａｒｇｅｔ＝Ｖｓｅｎｓｅ＝Ｖｇａｔｅ−セルのＶｔ）点に留意すべきである。また、他の実施形態においては、コンデンサＣ２、７０６でサンプリングされ、保持されるＶｓｅｎｓｅは、コンデンサＣ１、７０４に保持されているターゲットの閾値電圧と比較する前にＶｇａｔｅを減算することにより、まず選択メモリセル２０８Ｎの検知閾値電圧に変換される点についても留意すべきである。
所定の実施形態は、ここで説明してきたとおりであるが、当業者であれば、同様の目的を達することができるよう、各種の変更をし、上記の所定の実施形態を置き換えることが可能である。開示の応用の多くは、当業者であれば自明である。したがって、本願は、開示の応用や変形例の全てをカバーするものである。
＜結論＞
アナログ電圧ＮＡＮＤアーキテクチャ不揮発性メモリデータの読み出し／確認処理及びその回路は、ソースフォロアー電圧の検知を利用することで、不揮発性のセル内のアナログ電圧を検知することについて記述してきた。ソースフォロアーの検知動作及び読み出し動作においては、ＮＡＮＤアーキテクチャフラッシュメモリアレイのＮＡＮＤストリングにおけるセルのプログラムされた閾値電圧は、（例えばＶｃｃ等の）ソース線の昇圧された電圧を印加することにより読み出され、昇圧された通過電圧（Ｖｐａｓｓ）は、ストリングの非選択セルのゲートに配置されて動作モードを通じて経路上に配置されるようにされ、読み出しゲート電圧（Ｖｇ）は、選択セルのゲートに印加される。選択メモリセルは、ソースフォロアーアンプとして動作し、このことから、ソース線からストリングを通じて案がれる電流とともに、読み出しゲート電圧のからセルの閾値電圧を減算して、接続されているビット線上の電圧を設定する。これにより、（例えば読み出しチャネルのＡＤＣ等の）ＡＤＣを用いて、既知の読み出しゲート電圧（Ｖｇ）に対するセルの電圧を直接検知することが可能となる。あるいは、例えばサンプリングしたターゲットのデータ電圧等のように、基準電圧をサンプリングして比較することで、プログラム動作でセルにプログラムした電圧を確認することが可能となる。
所定の実施形態は、ここで説明してきたとおりであるが、当業者であれば、同様の目的を達することができるよう、各種の変更をし、上記の所定の実施形態を置き換えることが可能である。本発明の応用の多くは、当業者であれば自明である。したがって、本願は、本発明の応用や変形例の全てをカバーするものである。この発明は、クレーム及びこれから自明な事項に限定されることを意図するものであることは明白である。

Claims (19)

  1. ＮＡＮＤアーキテクチャ不揮発性メモリ装置であって、
    複数のＮＡＮＤストリングに配置された複数の不揮発性メモリセルを有するＮＡＮＤメモリアレイと、
    前記ＮＡＮＤメモリアレイの前記複数の不揮発性メモリセルの制御及び／またはアクセスを行う回路部と、
    を備え、
    前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、
    前記ＮＡＮＤストリングをソース線及びビット線に接続し、
    前記ソース線に昇圧されたソース電圧（Ｖｓｏｕｒｃｅ）を印加し、
    前記ＮＡＮＤストリングの１以上の非選択メモリセル上のコントロールゲートに接続された１以上のワード線に通過電圧（Ｖｐａｓｓ）を印加し、
    前記選択メモリセルのコントロールゲートに接続されたワード線に読み出しゲート電圧を印加する
    ことにより、前記ＮＡＮＤメモリアレイのＮＡＮＤメモリセルストリングの選択メモリセルの閾値電圧を検知するようにされ、
    前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、前記ビット線と接続されるサンプルホールド回路で前記ビット線上に現れる前記閾値電圧をサンプリングし、該サンプルホールド回路は、
    第１のスイッチを通してＩ／Ｏバスと接続され、第２のスイッチを通してビット線抑止回路と接続されるアンプと、
    前記閾値電圧をサンプリングするよう構成され、前記アンプの第１の入力、及び第３のスイッチを通して前記ビット線と接続される第１のコンデンサと、
    ターゲットのアナログ電圧を保持するよう構成され、前記アンプの第２の入力、及び第４のスイッチを通してデータＩ／Ｏと接続される第２のコンデンサと、
    前記アンプと並列に接続される第５のスイッチと、を有し、
    前記第５のスイッチがオープンで、前記第２のスイッチがクローズであるときに、前記アンプが、前記ターゲットのアナログ電圧の前記閾値電圧との比較を前記ビット線抑止回路に出力するよう構成され、前記第５のスイッチ及び第１のスイッチの両方がクローズであるときに、前記アンプが、さらに、前記閾値電圧を前記Ｉ／Ｏバスへと出力するための単一の利得増幅器として動作するよう構成される
    ことを特徴とするＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  2. 前記接続されたビット線上に現れる電圧は、前記読み出しゲート電圧（Ｖｇ）から前記ＮＡＮＤメモリセルストリングの前記選択メモリセルについての閾値電圧を減算した電圧であることを示す
    ことを特徴とする請求項１記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  3. 前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、前記ＮＡＮＤメモリアレイのＮＡＮＤメモリセルストリングの中から前記選択メモリセルについての閾値電圧を検知する一方で、更に、
    選択電圧ＶＳＧＤを前記ＮＡＮＤメモリセルストリングのドレインセレクトゲートに印加し、
    選択電圧ＶＳＧＳを前記ＮＡＮＤメモリセルストリングのソースセレクトゲートに印加し、
    前記ＮＡＮＤメモリセルストリングの前記ビット線にバイアス電流を印加する
    ことを特徴とする請求項１記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  4. 前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、前記保持した電圧を、外部装置に転送する前に増幅し、及び／またはバッファリングする
    ことを特徴とする請求項１記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  5. 前記ＮＡＮＤアーキテクチャ不揮発性のメモリ装置は、選択メモリセルの所望の閾値電圧を表すアナログデータ信号を受信する
    ことを特徴とする請求項１記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  6. 前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、プログラム周期及び確認周期において、
    前記サンプルホールド回路の前記選択メモリセルについての前記所望の閾値電圧を示す値を保持し、
    前記プログラム周期において、前記選択メモリを
    前記選択メモリセルのコントロールゲートの電圧をプログラミングし、
    該選択メモリセルのチャネルにかかる低電圧をプログラミングする
    ことによりプログラムし、
    前記選択メモリセルの閾値電圧を
    前記ＮＡＮＤストリングをビット線及びソース線に接続し、
    該ソース線に、昇圧されたソース電圧（Ｖｓｏｕｒｃｅ）を印加し、
    該ＮＡＮＤストリングの１以上の非選択メモリセルのコントロールゲートに接続されている１以上のワード線に、通過電圧（Ｖｐａｓｓ）を印加し、
    該選択メモリセルのコントロールゲートと接続されているワード線に、読み出しゲート電圧（Ｖｇ）を印加する
    ことにより検知し、
    前記選択メモリセルの前記検知した閾値電圧を示す値を、該選択メモリセルの前記所望の閾値電圧を示す保持されている値と比較をし、
    前記検知した閾値電圧が前記所望の閾値電圧未満である場合には、更にプログラム周期とし、前記選択メモリセルの該閾値電圧を増加させる
    ことにより前記選択セルをプログラムする
    ことを特徴とする請求項５記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  7. 前記選択メモリセルの閾値電圧を検知し、該検知した選択メモリセルの閾値電圧を該選択メモリセルの前記所望の閾値電圧と比較する処理において、更に、前記読み出し電圧（Ｖｇ）から前記ＮＡＮＤメモリセルストリングの該選択メモリセルについての該閾値電圧（Ｖｔ）を減算した電圧を示す前記接続したビット線（Ｖｏｕｔ）に表される電圧を読み出し、該接続したビット線に表される電圧を読み出しゲート電圧（Ｖｇ）から差し引いて、該選択メモリセルの閾値電圧（Ｖｔ）を示す電圧を取得し、該選択メモリセルの閾値電圧（Ｖｔ）を示す電圧を、保持されている、該所望の閾値電圧を示す電圧と比較する
    ことを特徴とする請求項６記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  8. 前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、アナログ−デジタル変換器（ＡＤＣ）を用いて前記ビット線上に表される電圧のサンプリングを行うことにより、該接続されたビット線上に表され、前記ＮＡＮＤメモリセルストリングの前記選択メモリセルについての前記閾値電圧を示す電圧を検知する
    ことを特徴とする請求項１記載のＮＡＮＤアーキテクチャ不揮発性メモリ装置。
  9. ２ビット以上の情報を有するデータ値を示すアナログデータ信号を送受信するように構成されたＮＡＮＤアーキテクチャ不揮発性メモリ装置と、
    外部装置と通信を行うコントローラと、
    前記コントローラ及びメモリ装置と接続されたリード／ライトチャネルと、
    を備え、
    前記リード／ライトチャネルは、前記メモリ装置から受信したアナログ信号を前記コントローラに送信するためのデジタル信号に変換し、前記コントローラから受信したデジタル信号を前記メモリ装置に送信するためのアナログ信号に変換し、
    前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、ソースフォロアー検知動作において、該ＮＡＮＤアーキテクチャ不揮発性メモリ装置のＮＡＮＤメモリアレイのうち、１以上のＮＡＮＤメモリセルストリングの中から１以上の選択されたメモリセルについての閾値電圧を、
    各ＮＡＮＤストリングをビット線及びソース線に接続し、
    前記ソース線に昇圧されたソース電圧（Ｖｓｏｕｒｃｅ）を接続し、
    通過電圧（Ｖｐａｓｓ）を、各ＮＡＮＤストリングの１以上の非選択メモリセルのコントロールゲートに接続された１以上のワード線に接続し、
    読み出しゲート電圧（Ｖｇ）を、各ＮＡＮＤストリングの前記選択メモリセルのコントロールゲートに接続されたワード線に接続する
    ことにより読み出し、
    前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、前記ビット線と接続されるサンプルホールド回路で前記ビット線上に現れる前記閾値電圧をサンプリングし、該サンプルホールド回路は、
    第１のスイッチを通してＩ／Ｏバスと接続され、第２のスイッチを通してビット線抑制回路と接続されるアンプと、
    前記閾値電圧をサンプリングするよう構成され、前記アンプの第１の入力及び第３のスイッチを通して前記ビット線と接続される第１のコンデンサと、
    ターゲットのアナログ電圧を保持するよう構成され、前記アンプの第２の入力及び第４のスイッチを通じてデータＩ／Ｏと接続される第２のコンデンサと、
    前記アンプと並列に接続される第５のスイッチと、を有し、
    前記第５のスイッチがオープンで、前記第２のスイッチがクローズであるときに、前記アンプが、前記ターゲットのアナログ電圧の前記閾値電圧との比較を前記ビット線抑止回路に出力するよう構成され、前記第５のスイッチ及び第１のスイッチの両方がクローズであるときに、前記アンプが、さらに、前記閾値電圧を前記Ｉ／Ｏバスへと出力するための単一の利得増幅器として動作するよう構成される
    ことを特徴とする大容量記憶装置。
  10. 前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置は、更に、
    プログラミング電圧を前記選択メモリセルのコントロールゲートに、および該選択メモリセルのチャネルにプログラム低電位を印加することにより、プログラムおよび確認周期において前記選択メモリにプログラミングし、
    各ＮＡＮＤストリングをビット線及びソース線に接続し、
    前記ソース線に昇圧されたソース電圧（Ｖｓｏｕｒｃｅ）を接続し、
    通過電圧（Ｖｐａｓｓ）を、各ＮＡＮＤストリングの１以上の非選択メモリセルのコントロールゲートに接続された１以上のワード線に接続し、
    読み出しゲート電圧（Ｖｇ）を、各ＮＡＮＤストリングの前記選択メモリセルのコントロールゲートに接続されたワード線に接続する、ことによりソースフォロワー検知動作中に前記選択メモリセルが表す閾値電圧を検出し、
    前記選択メモリセルを表す検出された閾値電圧を、受信したアナログ信号を表す収納された電圧レベルと比較し、
    もしメモリセルの閾値の表示が関連する収納された電圧レベルより小さいことが分かったならば、メモリセルにさらにプログラムおよび確認周期を与えることによって前記選択メモリセルについてのメモリセルの閾値電圧を増加させる、
    ことにより、サンプルホールド回路に、書き込み動作において受信したアナログ信号を示す電圧レベルを保持し、プログラム及び確認動作において、読み出し閾値電圧の示す値が該保持した電圧レベル以上になるまで、該書き込み動作の選択メモリセルをプログラムするように構成されることを特徴とする請求項９記載の大容量記憶装置。
  11. 前記ＮＡＮＤアーキテクチャ不揮発性メモリ装置はさらに、
    前記１つ以上の選択メモリセルの各メモリセルの読み出しゲート電圧（Ｖｇ）から閾値電圧（Ｖｔ）を引いた差を表す、接続したビット線上に現れる電圧（Ｖｏｕｔ）を検出し、
    前記１つ以上の選択メモリセルの各メモリセルに対する閾値電圧（Ｖｔ）を示す電圧を得るために、前記接続したビット線上に現れる電圧（Ｖｏｕｔ）を、読み出しゲート電圧（Ｖｇ）から減じる、
    ことにより、１つ以上の選択メモリセルの閾値電圧を表す電圧レベルを有するメモリ装置から送信するためのソースフォロアー動作から、アナログデータ信号を生成するように構成されることを特徴とする請求項９記載の大容量記憶装置。
  12. 不揮発性メモリ装置のＮＡＮＤメモリセルストリングの選択メモリセルから閾値電圧を検出する方法であって、
    前記ＮＡＮＤメモリセルストリングをビット線およびソース線に接続すること、
    昇圧されたソース電圧（Ｖｓｏｕｒｃｅ）を前記ソース線に印加すること、
    通過電圧（Ｖｐａｓｓ）を、前記ＮＡＮＤメモリセルストリングの１つ以上の非選択メモリセル上のコントロールゲートに接続された１つ以上のワード線に印加すること、
    読み出しゲート電圧（Ｖｇ）を、前記ＮＡＮＤメモリセルストリングの前記選択されたメモリセル上のコントロールゲートに接続されたワード線に印加すること、および
    前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルを読み出すこと、
    第１のスイッチを通してＩ／Ｏバスと接続され、第２のスイッチを通してビット線抑止回路と接続されるアンプと、ビット線電圧をサンプリングするよう構成され、前記アンプの第１の入力、及び第３のスイッチを通して前記ビット線と接続される第１のコンデンサと、ターゲットのアナログ電圧を保持するよう構成され、前記アンプの第２の入力、及び第４のスイッチを通してデータＩ／Ｏと接続される第２のコンデンサと、前記アンプと並列に接続される第５のスイッチと、を有するサンプルホールド回路を通じて前記閾値電圧を表す電圧レベルをサンプリングすること
    を含み、前記サンプルホールド回路は、
    前記第５のスイッチがオープンで、前記第２のスイッチがクローズであるときに、前記ターゲットのアナログ電圧の電圧レベルとの比較を前記ビット線抑止回路に出力し、
    前記第５のスイッチ及び第１のスイッチの両方がクローズであるときに、バッファリングした電圧レベルを、単一の利得増幅器として動作する前記アンプからＩ／Ｏバスへと
    出力することにより動作する、ことを特徴とする方法。
  13. さらに、
    前記メモリ装置から、前記選択されたメモリセルの前記閾値電圧レベルを表す前記電圧を送信すること、
    を含むことを特徴とする請求項１２の方法。
  14. 前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルを読み出すことはさらに、前記読み出しゲート電圧（Ｖｇ）から前記ＮＡＮＤメモリセルストリングの選択メモリセルの閾値電圧（Ｖｔ）を引いた差を表す、接続したビット線上に現れる電圧を検出することを含む、請求項１２の方法。
  15. 前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルを読み出すことはさらに、前記読み出しゲート電圧（Ｖｇ）から前記ＮＡＮＤメモリセルストリングの前記選択メモリセルの各メモリセルの閾値電圧（Ｖｔ）を引いた差を表す、接続されたビット線上に現れる電圧（Ｖｏｕｔ）を検出すること、および前記接続されたビット線上に現れる電圧（Ｖｏｕｔ）を、読み出しゲート電圧（Ｖｇ）から減じることを含む、請求項１２の方法。
  16. 前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルを読み出すことはさらに、アナログからデジタルへの変換器（ＡＤＣ）を用いて、前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルを検出すること、およびサンプルホールド回路中で前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルをサンプリングすることのうちの一つを含む、請求項１２の方法。
  17. さらに、
    ＮＡＮＤメモリセルストリングの選択メモリセルの所望の閾値電圧を表すアナログデータ信号を受信すること、
    前記選択メモリセルの前記所望の閾値電圧を、サンプルホールド回路に収納すること、
    プログラミング電圧を前記選択メモリセルの前記コントロールゲートに、プログラム低電位を前記選択メモリセルのチャネルに印加することによって、プログラム周期中に前記選択メモリセルをプログラミングすること、
    前記ＮＡＮＤメモリセルストリングをビット線およびソース線に接続すること、
    昇圧されたソース電圧（Ｖｓｏｕｒｃｅ）を前記ソース線に印加すること、
    通過電圧（Ｖｐａｓｓ）を、前記ＮＡＮＤメモリセルストリングの１つ以上の非選択メモリセル上のコントロールゲートに接続された１つ以上のワード線に印加すること、
    読み出しゲート電圧（Ｖｇ）を、前記ＮＡＮＤメモリセルストリングの前記選択されたメモリセル上のコントロールゲートに接続されたワード線に印加すること、および
    前記ビット線から、前記選択されたメモリセルの前記閾値電圧を表す電圧レベルを読み出すこと、
    によって、選択メモリセルから閾値電圧を読み出すこと、
    前記選択メモリセルの前記閾値電圧を、前記選択されたメモリセルの前記収納された所望の閾値電圧と比較すること、ならびに
    もし前記メモリセルの検出された閾値電圧が前記収納された所望の閾値電圧より小さいことが分かったならば、さらにプログラム周期を与えることによって前記選択されたメモリセルの閾値電圧を増加させること、
    を含む請求項１２の方法。
  18. 前記ビット線から、前記選択メモリセルの前記閾値電圧を表す電圧レベルを読み出すこと、および記選択されたメモリセルの前記閾値電圧を、前記選択メモリセルの前記収納された所望の閾値電圧と比較することはさらに、前記読み出しゲート電圧（Ｖｇ）から前記ＮＡＮＤメモリセルストリングの前記選択メモリセルの閾値電圧（Ｖｔ）を引いた差を表す、接続されたビット線上に現れる電圧（Ｖｏｕｔ）を読み出すこと、前記選択メモリセルの閾値電圧（Ｖｔ）を示す電圧を得るために、前記接続されたビット線上に現れる電圧（Ｖｏｕｔ）を、読み出しゲート電圧（Ｖｇ）から減じること、および前記選択メモリセルの前記閾値電圧（Ｖｔ）を、前記選択メモリセルの前記収納された所望の閾値電圧と比較すること、を含む請求項１７の方法。
  19. さらに、
    前記選択メモリセルの前記閾値電圧を表す電圧レベルによって表されるデータビットパターンに対応する２つ以上のデジタルデータ信号を生成すること、および
    前記デジタルデータ信号をホストプロセッサに送信すること、
    を含む、請求項１２の方法。
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