KR101192454B1 - 낸드 플래시에서 메모리 셀의 감지 방법 - Google Patents

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KR101192454B1
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프랭키 에프. 루파바
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마이크론 테크놀로지, 인크.
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Abstract

소스 폴로워 전압 감지를 활용하여 비휘발성 셀들의 아날로그 전압들을 감지하는 아날로그 전압 NAND 아키텍쳐 비휘발성 메모리 데이터 판독/검증 처리 및 회로가 기재되어 있으며, 소스 폴로워 감지 또는 판독 동작에서, 소스 라인에 상승된 전압을 인가함으로써 NAND 아키텍쳐 플래시 메모리 어레이의 NAND 스트링 내의 셀의 프로그래밍된 문턱 전압이 판독되고, 스트링의 선택되지 않은 셀들의 게이트들에 상승된 통과 전압(Vpass)가 위치되어, 이들을 동작의 통과 모드에 위치시키고, 선택된 셀의 게이트에 판독 게이트 전압(Vg)이 인가된다. 선택된 메모리 셀은 소스 폴로워로서 동작하여 결합된 비트 라인 상의 전압을 판독 게이트 전압에서 셀의 문턱 전압을 뺀 전압(Vg - Vt)으로 설정하여, 셀의 전압이 직접 감지 또는 샘플링되도록 한다.

Description

낸드 플래시에서 메모리 셀의 감지 방법{SENSING OF MEMORY CELLS IN NAND FLASH}
본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 하나 이상의 특정 실시예에서, 본 발명은 2개 이상의 비트의 정보를 표현하는 등의, 데이터 값들을 전달하기 위하여 아날로그 신호를 활용하는 고체상태 비휘발성 메모리 장치 및 시스템에 관한 것이다.
전자 장치들은 보통 이들에게 이용가능한 몇몇 종류의 벌크 저장 장치를 갖는다. 공통적인 예로서는 하드 디스크 드라이브(HDD)가 있다. HDD는 비교적 낮은 비용으로 많은 양을 저장할 수 있고, 현재의 소비자 HDD들은 1 테라바이트 이상의 용량이 이용가능하다.
HDD는 일반적으로 회전하는 자기 매체 또는 플래터 상에 데이터를 저장한다. 통상 플래터 상의 자속의 역전의 패턴으로 데이터가 저장된다. 통상적인 HDD에 데이터를 기입하기 위하여, 플래터는 고속으로 회전하면서, 플래터 위에서 부유하는 기입 헤드가 일련의 자기 펄스를 생성하여, 플래터 상의 자기 입자들을 정렬하여 데이터를 표현한다. 통상적인 HDD로부터 데이터를 판독하기 위하여, 자기 저항성 판독 헤드가 고속으로 회전하는 플래터 상에서 유동함에 따라서, 자기 저항성 판독 헤드에서 저항 변환이 유도된다. 실제에서, 결과 데이터 신호는 그 피크와 밸리가 데이터 패턴의 자속 역전의 결과들인 아날로그 신호이다. 그 후, 아날로그 데이터 신호를 샘플링하여 데이터 신호 발생을 담당하는 유사 데이터 패턴을 판정하기 위하여 부분 응답 최대 유사도(PRML: Partial Response Maximum Likelihood)라고 하는 디지털 신호 처리 기법이 사용된다.
HDD는 그 기계적 특성으로 인하여 특정한 단점을 갖는다. HDD는 충격, 진동, 또는 강력한 자장으로 인한 손상 또는 과도한 판독/기입 오류에 취약하다. 또한, 이들은 휴대용 전자 장치들에서 비교적 큰 전력의 사용자들이다.
벌크 저장 장치의 또 다른 예로서는 SSD(Solid State Drive)가 있다. 회전하는 매체 상에 데이터를 저장하는 대신에, SSD는 데이터 저장을 위하여 반도체 메모리 소자를 활용하지만, 그들이 통상적인 HDD인 것처럼 그들의 호스트 시스템에 나타나도록 하는 인터페이스 및 폼 팩터를 포함한다. SSD의 메모리 소자는 통상 비휘발성 플래시 메모리 소자이다.
플래시 메모리 소자는 광범위한 전자 어플리케이션들의 비휘발성 메모리의 대중적인 소스로 개발되었다. 플래시 메모리 소자는 통상 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소모를 가능하게 하는 원 트랜지스터 메모리 셀을 사용한다. 전하 저장 또는 트랩핑 층들의 프로그래밍 또는 기타의 물리적 현상을 통한 셀의 문턱 전압의 변화는 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 기타의 비휘발성 메모리의 일상적인 사용으로는, 퍼스널 컴퓨터, PDA(Personal Digital Assistant), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 어플라이언스, 자동차, 무선 장치, 휴대 전화, 및 탈착식 메모리 모듈을 포함하며, 비휘발성 메모리의 사용은 계속 확장되고 있다.
HDD와는 달리, SSD의 동작은 그들의 고체 상태 특성으로 인하여 일반적으로 진동, 충격, 또는 자기장 문제를 겪지 않는다. 마찬가지로, 움직이는 부분들이 없어서, SSD는 HDD보다는 저전력의 요구사항을 가진다. 그러나, SSD는 현재 동일한 폼 팩터의 HDD에 비하여 훨씬 더 낮은 저장 용량을 가지며, 훨씬 더 높은 비트 당 비용을 갖는다.
전술한 이유로, 또한 본 명세서를 읽고 이해함에 따라 당업자에게 명백하게 될 기타의 이유로, 대안의 벌크 저장장치 옵션에 대한 요구가 당업계에 존재한다고 하겠다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 간략화된 블록도이다.
도 2는 도 1의 메모리 장치에서 발견될 수 있는 일례의 NAND 메모리 어레이의 일부의 개략도이다.
도 3은 본 발명의 일 실시예에 따른 고체상태 벌크 저장장치의 개략 블록도이다.
도 4는 본 발명의 일 실시예에 따른 판독/기입 채널에 의해 메모리 장치로부터 수신될 수 있는 데이터 신호를 개념적으로 나타낸 파형도이다.
도 5는 본 발명의 일 실시예에 따른 전자 시스템의 개략 블록도이다.
도 6은 본 발명의 일 실시예에 따른 NAND 어레이 및 전압 감지의 상세도이다.
도 7a 및 도 7b은 본 발명의 일 실시예에 따른 NAND 어레이 및 샘플 및 홀드 회로의 상세도이다.
본 실시예의 이하의 상세한 설명에서, 상세한 설명의 일부를 이루며, 실시예들이 실시될 수 있는 구체적인 실시예들의 예시가 도시되어 있는 첨부 도면들에 대하여 참조한다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 자세하게 기재되어 있으며, 기타의 실시예들이 활용될 수도 있고, 공정상, 전기적 또는 기계적 변경이 본 발명의 범주로부터 일탈하지 않고서 이루어질 수 있다는 것을 이해하기 바란다. 따라서, 이하의 상세한 설명은 한정적 의미로 해석되어서는 안된다.
전통적인 고체상태 메모리 장치는 이진 신호의 형태로 데이터를 전달한다. 통상적으로, 접지 전위는 데이터의 비트의 제1 논리 레벨, 예컨대, '0'의 데이터 값을 나타내는 반면, 공급 전위는 데이터의 비트의 제2 논리 레벨, 예컨대, '1'의 데이터 값을 나타낸다. 멀티 레벨 셀(MLC: Multi-level Cell)에서는, 예를 들어, 각각의 범위가 별개의 데이터 상태에 해당하도록 하여, 각각의 범위가 200 mV인 4개의 상이한 문턱 전압(Vt) 범위가 할당될 수 있으며, 이에 의해 4개의 데이터 값 또는 비트 패턴들을 나타낸다. 통상적으로, Vt 분포가 중첩하는 것을 방지하기 위하여 각각의 범위 사이에 0.2 V 내지 0.4 V의 데드 스페이스 또는 마진(dead space or margin)이 있다. 셀의 Vt가 제1 범위 내에 있다면, 셀은 논리 11의 상태를 저장하는 것으로 생각될 수 있으며, 통상적으로, 셀의 소거 상태로 간주된다. Vt가 제2 범위 내에 있으면, 셀은 논리 10의 상태를 저장하는 것으로 생각될 수 있다. Vt가 제3 범위 내에 있다면, 셀은 논리 00의 상태를 저장하는 것으로 생각될 수 있다. Vt가 제4 범위 내에 있다면, 셀은 논리 01의 상태를 저장하는 것으로 생각될 수 있다.
전술한 바와 같이 전통적인 MLC 장치를 프로그래밍하는 경우, 소거 상태에 해당하도록 셀들은 일반적으로 블록으로서 먼저 소거된다. 셀들의 블록의 소거에 이어서, 필요에 따라서, 각 셀의 최하위 비트(LSB)가 먼저 프로그래밍된다. 예를 들어, LSB가 1이면, 프로그래밍이 필요하지 않지만, LSB가 0이면, 목표 메모리 셀의 Vt가 11의 논리 상태에 해당하는 Vt 범위로부터 10의 논리 상태에 해당하는 Vt 범위로 이동된다. LSB의 프로그래밍에 이어서, 각 셀의 최상위 비트(MSB)가 마찬가지의 방식으로 프로그래밍되며, 필요한 경우 Vt를 천이시킨다. 전통적인 메모리 장치의 MLC를 판독하는 경우, 하나 이상의 판독 동작들에서 일반적으로 셀 전압의 Vt가 어느 범위에 해당하는지에 대하여 판정한다. 예를 들어, 제1 판독 동작에서 목표 메모리 셀의 Vt는 MSB가 1 또는 0을 나타내는지 여부를 판정할 수 있는 반면, 제2 판독 동작에서 목표 메모리 셀의 Vt는 LSB가 1인지 0인지를 나타내는지 여부를 판정할 수 있다. 그러나, 각각의 경우, 얼마나 많은 비트가 각 셀에 저장되는지에 상관없이 목표 메모리 셀의 판독 동작으로부터 하나의 비트가 반환된다. 이러한 다수의 프로그램 및 판독 동작의 문제는 각각의 MLC에 더 많은 비트들이 저장됨에 따라서 더욱 문제가 된다. 각각의 이러한 프로그램 또는 판독 동작은 이진 동작이기 때문에, 즉, 각각은 셀당 단일 비트의 정보를 프로그램하거나 반환하기 때문에, 각각의 MLC에 더 많은 비트를 저장하는 것은 동작 시간을 더 길게 만든다.
예시하는 실시예의 메모리 장치는 메모리 셀들의 Vt 범위로서 데이터를 저장한다. 그러나, 전통적인 메모리 장치에 반하여, 프로그램 및 판독 동작에서는 MLC 데이터 값들의 이산 비트들로서가 아니라, 그 전체 비트 패턴과 같은 MLC 데이터 값의 전체 표현으로서 데이터 신호들을 활용할 수 있다. 예를 들어, 2 비트의 MLC 장치에서, 셀의 LSB를 프로그래밍한 후 그 셀의 MSB를 프로그래밍하는 것이 아니라, 그러한 2개 비트의 비트 패턴을 나타내는 목표 문턱 전압이 프로그래밍될 수 있다. 즉, 제1 비트에 대한 제1 문턱 전압에 대하여 프로그래밍하고, 제2 비트에 대한 제2 문턱 전압으로 천이하는 등으로 하는 대신에, 메모리 셀이 그 목표 문턱 전압을 획득할 때까지, 일련의 프로그램 및 검증 동작들이 그 메모리 셀에 적용되게 된다. 마찬가지로, 다수의 판독 동작들을 활용하여 셀에 저장된 각 비트를 판정하는 것이 아니라, 셀의 완전한 데이터 값 또는 비트 패턴을 나타내는 단일 신호로서 셀의 문턱 전압이 판정되어 전달될 수 있다. 다양한 실시예의 메모리 장치는, 전통적인 메모리 장치에서와 같이, 메모리 셀이 일부 공칭 문턱 전압의 상하의 문턱 전압을 갖는지 여부에 대하여 단지 조사하지만은 않는다. 대신에, 가능한 문턱 전압의 연속치에 걸친 메모리 셀의 실제 문턱 전압을 나타내는 전압 신호가 생성된다. 이러한 접근법의 장점은 셀당 비트 수가 증가됨에 따라 더 커진다. 예를 들어, 메모리 셀이 8비트 정보를 저장하고자 하는 경우, 단일 판독 동작이 8비트의 정보를 나타내는 단일 아날로그 데이터 신호를 반환할 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(101)의 간략화된 블록도이다. 메모리 장치(101)는 행과 열로 배열된 메모리 셀의 어레이(104)를 포함한다. 다양한 실시예들을 NAND 메모리 어레이를 참조하여 주로 설명하게 되지만, 다양한 실시예들은 메모리 어레이(104)의 특정한 아키텍쳐로 한정되지는 않는다. 본 실시예에 적합한 다른 어레이 아키텍쳐의 몇몇 예들로는, NOR 어레이, AND 어레이, 및 가상 접지 어레이를 포함한다. 그러나, 일반적으로, 본 명세서에 기재된 실시예들은 각 메모리 셀의 문턱 전압을 표시하는 데이터 신호의 발생을 가능하게 하는 임의의 어레이 아키텍쳐에 적용가능하다.
메모리 장치(101)에 제공되는 어드레스 신호들을 디코드하기 위하여 행 디코드 회로(108) 및 열 디코드 회로(110)가 제공된다. 어드레스 신호들이 수신되고 디코드되어 메모리 어레이(104)에 액세스한다. 메모리 장치(101)는 또한 메모리 장치(101)로부터의 데이터 및 상태 정보의 출력뿐만 아니라 메모리 장치(101)로의 커맨드, 어드레스, 및 데이터의 입력을 관리하기 위하여 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 I/O 제어 회로(112)와 행 디코드 회로(108)와 열 디코드 회로(110) 사이에 결합되어, 디코딩 전에 어드레스 신호들을 래치시킨다. 커맨드 레지스터(124)는 I/O 제어 회로(112)와 제어 논리(116) 사이에 결합되어 들어오는 커맨드들을 래치시킨다. 제어 논리(116)는 커맨드에 응답하여 메모리 어레이(104)에 대한 액세스를 제어하며, 외부 프로세서(130)에 대한 상태 정보를 생성한다. 제어 논리(116)는 행 디코드 회로(108) 및 열 디코드 회로(110)에 결합되어, 어드레스에 응답하여 행 디코드 회로(108) 및 열 디코드 회로(110)를 제어한다.
제어 논리(116)는 또한 샘플 및 홀드 회로(118)에 결합된다. 샘플 및 홀드 회로(118)는 아날로그 전압 레벨의 형태로 들어오는 또는 나가는 데이터를 래치시킨다. 예를 들어, 샘플 및 홀드 회로는 메모리 셀에 기입될 데이터를 표현하는 들어오는 전압 신호 또는 메모리 셀로부터 감지되는 문턱 전압을 표현하는 나가는 전압 신호 중 하나를 샘플링하기 위한 커패시터 또는 기타의 아날로그 저장 장치들을 포함할 수 있다. 샘플 및 홀드 회로(118)는 샘플링된 전압의 증폭 및/또는 버퍼링을 제공하여 외부 장치에 더 강한 데이터 신호를 제공할 수 있다.
아날로그 전압 신호의 핸들링은 입사하는 조사광에 응답하여 이미저(imager)의 픽셀들에서 생성되는 전하 레벨들이 커패시터들에 저장되는, CMOS 이미저 기술의 영역에 공지된 접근법과 유사한 접근법을 취할 수 있다. 이러한 전하 레벨들은 그 후 차동 증폭기에 대한 제2 입력으로서 기준 커패시터를 갖는 차동 증폭기를 이용하여 전압 신호들로 변환된다. 그 후, 차동 증폭기의 출력은 조명광의 강도를 나타내는 디지털 값을 얻기 위하여 아날로그-디지털 변환(ADC) 장치들에 전달된다. 본 실시예에서, 전하를 각각 메모리 셀을 판독하거나 프로그래밍하기 위한 메모리 셀의 실제 또는 목표 문턱 전압을 나타내는 전압 레벨로 하는 것에 응답하여, 전하가 커패시터에 저장될 수 있다. 그 후, 이 전하는 제2 입력으로서 접지 입력 또는 기타의 기준 신호를 갖는 차동 증폭기를 이용하여 아날로그 전압으로 변환될 수 있다. 그 후, 차동 증폭기의 출력은 판독 동작의 경우 메모리 장치로부터의 출력을 위하여 I/O 제어 회로(112)에 전달되거나, 메모리 장치의 프로그래밍에서 하나 이상의 검증 동작 시에 비교를 위하여 사용될 수 있다. 여기서, I/O 제어 회로(112)는 옵션으로서 아날로그-디지털 변환 기능 및 디지털-아날로그 변환 기능(DAC)을 포함하여, 메모리 장치(101)가 아날로그 또는 디지털 데이터 인터페이스와 통신하도록 적응될 수 있도록, 판독된 데이터를 아날로그 신호에서 디지털 비트 패턴으로 변환할 수 있으며, 기입 데이터를 디지털 비트 패턴에서 아날로그 신호로 변환할 수 있다.
기입 동작시, Vt 레벨을 나타내는 전압들이 샘플 및 홀드 회로(118)에 유지되는 레벨들과 일치할 때까지 메모리 어레이(104)의 목표 메모리 셀들이 프로그래밍된다. 이는, 일례로서, 유지되는 전압 레벨을 목표 메모리 셀의 문턱 전압과 비교하기 위하여 차동 감지 장치를 이용하여 성취될 수 있다. 전통적인 메모리 프로그래밍과 매우 유사하게, 원하는 값에 도달하거나 이를 초과할 때까지 그 문턱 전압을 증가시키도록 목표 메모리 셀에 프로그래밍 펄스들이 인가될 수 있다. 판독 동작에서, 메모리 장치 외부 또는 그 내부에 ADC/DAC 기능이 제공되는지 여부에 따라서, 직접 아날로그 신호로서 또는 아날로그 신호의 디지털화된 표현으로서 외부 프로세서(도 1에서 도시 생략)에 이송하기 위하여, 목표 메모리 셀의 Vt 레벨들이 샘플 및 홀드 회로(118)에 전달된다.
다양한 방식으로 셀들의 문턱 전압들이 판정될 수 있다. 예를 들어, 목표 메모리 셀이 활성화되는 시점에서 워드 라인 전압이 샘플링될 수 있다. 다른 방법으로서, 목표 메모리 셀의 제1 소스/드레인 측에 승압된 전압이 인가될 수 있으며, 자신의 제어 게이트 전압과 자신의 그외의 소스/드레인 측의 전압과의 차이로서 문턱 전압이 구해질 수 있다. 커패시터에 전압을 결합시킴으로써, 샘플링된 전압을 저장하도록 커패시터와 전하가 공유되게 된다. 여기서, 샘플링된 전압은 문턱 전압과 반드시 일치할 필요는 없으며, 단순히 그 전압을 나타내는 것이다. 예를 들어, 메모리 셀의 제1 소스/드레인 측에 승압된 전압을 인가하고, 공지의 전압을 그 제어 게이트에 인가하는 경우, 메모리 셀의 제2 소스/드레인 측에서 나타나는(developed) 전압이 메모리 셀의 문턱 전압을 나타내므로, 그 나타나는 전압이 데이터 신호로서 구해질 수 있다.
샘플 및 홀드 회로(118)는, 메모리 장치(101)가 제1 데이터 값을 외부 프로세서에 전달하는 한편 다음 데이터 값을 판독하거나, 제1 데이터 값을 메모리 어레이(104)에 기입하는 한편 다음 데이터 값을 수신할 수 있도록, 캐싱(caching), 즉, 각각의 데이터 값에 대하여 다수의 저장 위치를 포함할 수 있다. I/O 제어 회로(112)와 제어 논리(116) 사이에 상태 레지스터(122)가 결합되어, 외부 프로세에 대한 출력을 위하여 상태 정보를 래치시킨다.
메모리 장치(101)는 제어 링크(132)를 통해 제어 논리(116)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 및 기입 인에이블(WE#)을 포함할 수 있다. 메모리 장치(101)는 외부 프로세서로부터 다중 입출력(I/O) 버스(134)를 통해 (커맨드 신호의 형태로) 커맨드, (어드레스 신호의 형태로) 어드레스, 및 (데이터 신호의 형태로) 데이터를 수신하고, I/O 버스(134)를 통해 외부 프로세서에 데이터를 출력할 수 있다.
구체적인 예에서, I/O 제어 회로(112)에서 I/O 버스(134)의 입출력(I/O) 핀 [7:0]을 통해 커맨드들이 수신되어, 커맨드 레지스터(124)에 기입된다. I/O 제어 회로(112)에서의 버스(134)의 입출력(I/O) 핀 [7:0]을 통해 어드레스들이 수신되어 어드레스 레지스터(114)에 기입된다. I/O 제어 회로(112)에서, 8개의 병렬 신호를 수신할 수 있는 장치에 대하여 입출력(I/O) 핀 [7:0]을 통해, 또는 16개의 병렬 신호를 수신할 수 있는 장치에 대하여 입출력(I/O) 핀 [15:0]을 통해 데이터가 수신되어 샘플 및 홀드 회로(118)에 전달될 수 있다. 또한, 8개의 병렬 신호를 송신할 수 있는 장치에 대하여 입출력(I/O) 핀 [7:0]을 통해, 또는 16개의 병렬 신호를 송신할 수 있는 장치에 대하여 입출력(I/O) 핀 [15:0]을 통해 데이터가 출력될 수 있다. 당업자라면, 추가의 회로 및 신호들이 제공될 수 있으며, 도 1의 메모리 장치는 본 발명의 실시예들에 집중하는 것에 도움을 주기 위하여 간략화되었다는 것을 이해할 수 있을 것이다. 또한, 도 1의 메모리 장치를 다양한 신호의 수신과 출력을 위하여 대중적인 관습에 따라서 설명하였지만, 다양한 실시예들은 본 명세서에서 명백하게 언급하지 않는 한, 구체적인 신호 및 I/O 구성에 의해 제한되지 않는다는 것에 유의한다. 예를 들어, 데이터 신호를 수신하는 것과는 별도의 입력에서 커맨드 신호 및 어드레스 신호가 수신될 수 있거나, 또는 I/O 버스(134)의 단일 I/O 라인을 통해 직렬로 데이터 신호들이 송신될 수 있다. 데이터 신호들이 개별 비트들 대신에 비트 패턴을 나타내므로, 8 비트 데이터 신호의 직렬 통신은 개별 비트를 나타내는 8개 신호의 병렬 통신만큼 효율적일 수 있다.
도 2는 도 1의 메모리 어레이(104)에서 발견될 수 있는 일례의 NAND 메모리 어레이(200)의 일부의 개략도이다. 도 2에 나타낸 바와 같이, 메모리 어레이(200)는 워드 라인 2021 내지 202N 및 교차하는 비트 라인 2041 내지 204M을 포함한다. 디지털 환경에서의 어드레싱의 편의를 위하여, 워드 라인(202)의 수 및 비트 라인(204)의 수는 일반적으로 각각의 2의 급수(power of two)이다.
메모리 어레이(200)는 NAND 스트링 2061 내지 206M을 포함한다. 각각의 NAND 스트링은, 워드 라인(202)과 비트 라인(204)의 교차점에 각각 배치된, 트랜지스터 2081 내지 208N을 포함한다. 도 2에서 플로팅 게이트 트랜지스터로 표시된 트랜지스터(208)는 데이터의 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각각의 NAND 스트링(206)의 플로팅 게이트 트랜지스터(208)는, 하나 이상의 소스 선택 게이트(210), 예컨대, FET(Field Effect Transistor)와 하나 이상의 드레인 선택 게이트(212), 예컨대, FET와의 사이에 소스-드레인 직렬 접속된다. 각각의 소스 선택 게이트(210)는 로컬 비트 라인(204)과 소스 선택 라인(214)의 교차점에 배치되는 반면, 각각의 드레인 선택 게이트(212)는 로컬 비트 라인(204)과 드레인 선택 라인(215)의 교차점에 배치된다.
각각의 소스 선택 게이트(210)의 소스는 공통 소스 라인(216)에 접속된다. 각각의 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 소스에 접속된다. 예를 들어, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(2081)의 소스에 접속된다. 각각의 소스 선택 게이트(210)의 제어 게이트는 소스 선택 라인(214)에 접속된다. 주어진 NAND 스트링(206)에 대하여 다수의 소스 선택 게이트(210)가 이용된다면, 이들은 그 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)와 공통 소스 라인(216) 사이에 직렬로 결합되게 된다.
각각의 드레인 선택 게이트(212)의 드레인은 드레인 콘택트에서 대응하는 NAND 스트링에 대한 로컬 비트 라인(204)에 접속된다. 예를 들어, 드레인 선택 게이트(2121)의 드레인은 드레인 콘택트에서 대응하는 NAND 스트링(2061)에 대한 로컬 비트 라인(2041)에 접속된다. 각각의 드레인 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 최종 플로팅 게이트 트랜지스터(208)의 드레인에 접속된다. 예를 들어, 드레인 선택 게이트(2121)의 소스는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(208N)의 드레인에 접속된다. 주어진 NAND 스트링(206)에 대하여 다수의 드레인 선택 게이트(212)가 이용되면, 이들은 그 NAND 스트링(206)의 최종 플로팅 게이트 트랜지스터(208N)와 대응하는 비트 라인(204) 사이에 직렬로 결합되게 된다.
플로팅 게이트 트랜지스터(208)의 통상적인 구성은, 도 2에 도시된 바와 같이, 소스(230) 및 드레인(232), 플로팅 게이트(234), 및 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터(208)는 워드 라인(202)에 결합되는 자신의 제어 게이트(236)를 갖는다. 플로팅 게이트 트랜지스터(208)의 열은, 주어진 로컬 비트 라인(204)에 결합되는 NAND 스트링(206)들이다. 플로팅 게이트 트랜지스터(208)의 행은 주어진 워드 라인(202)에 공통 결합되는 트랜지스터들이다. NROM, 자기 또는 강유전체 트랜지스터, 및 2 이상의 문턱 전압 범위 중 하나를 가정하여 프로그래밍 될 수 있는 기타의 트랜지스터들과 같이, 트랜지스터(208)의 다른 형태들이 본 발명의 실시예들과 함께 이용될 수 있다.
유익하게는, 다앙한 실시예들의 메모리 장치들이 벌크 저장 장치에서 사용될 수 있다. 각종 실시예에서, 이러한 벌크 저장 장치들은 전통적인 HDD의 동일한 폼 팩터 및 통신 버스 인터페이스를 취하여, 이들이 다양한 적용예에서 이러한 드라이브들을 대체하도록 할 수 있다. HDD용의 몇몇 통상적인 폼 팩터로서는, 현재의 퍼스널 컴퓨터 및 더 큰 디지털 미디어 레코더에서 사용되는 3.5", 2.5", 및 PCMCIA(Personal Computer Memory Card International Association) 폼 팩터 뿐만 아니라, 이동 전화, PDA(Personal Digital Assistants), 및 디지털 미디어 플레이어 등의 더 작은 개인 기기에서 보통 사용되는 1.8" 및 1" 폼 팩터를 포함한다. 몇몇 통상적인 버스 인터페이스로서는, USB(Universal Serial Bus), ATA(AT attachment Interface)(집적 드라이브 전자장치(IDE)로도 알려짐), 시리얼 ATA(SATA), SCSI(Small Computer Systems Interface), 및 IEEE 1394(Institute of Electrical and Electronics Engineers) 표준을 포함한다. 다양한 폼 팩터 및 통신 인터페이스를 열거하였지만, 본 실시예들은 특정의 폼 팩터 또는 통신 표준에 한하지 않는다. 또한, 본 실시예들은 HDD 폼 팩터 또는 통신 인터페이스를 준수할 필요도 없다. 도 3은 본 발명의 일 실시예에 따른 고체상태 벌크 저장 장치(300)의 블록 개략도이다.
벌크 저장 장치(300)는 본 발명의 일 실시예에 따른 메모리 장치(301), 판독/기입 채널(305), 및 컨트롤러(310)를 포함한다. 판독/기입 채널(305)은 컨트롤러(310)로부터 수신되는 데이터 신호의 디지털-아날로그 변환뿐만 아니라 메모리 장치(301)로부터 수신되는 데이터 신호의 아날로그-디지털 변환을 제공한다. 컨트롤러(310)는 버스 인터페이스(315)를 통한 벌크 저장 장치(300)와 외부 프로세서(도 3에 도시되지 않음)와의 사이의 통신을 제공한다. 여기서, 판독/기입 채널(305)은 파선으로 메모리 장치(301')를 도시한 바와 같이, 하나 이상의 추가의 메모리 장치를 서비스할 수 있다. 통신을 위한 단일 메모리 장치(301)의 선택은 멀티 비트 칩 인에이블 신호 또는 기타의 다중화 구성을 통해 취급될 수 있다.
메모리 장치(301)는 아날로그 인터페이스(320) 및 디지털 인터페이스(325)를 통해 판독/기입 채널(305)에 결합된다. 아날로그 인터페이스(320)는 메모리 장치(301)와 판독/기입 채널(305)와의 사이에 아날로그 데이터 신호의 전달을 제공하는 한편, 디지털 인터페이스(325)는 판독/기입 채널(305)로부터 메모리 장치(301)에의 제어 신호, 커맨드 신호, 및 어드레스 신호의 전달을 제공한다. 디지털 인터페이스(325)는 또한 메모리 장치(301)로부터 판독/기입 채널(305)에의 상태 신호의 전달을 제공할 수 있다. 아날로그 인터페이스(320) 및 디지털 인터페이스(325)는 도 1의 메모리 장치(101)에 대하여 언급한 바와 같이 신호 라인들을 공유할 수 있다. 도 3의 실시예는 메모리 장치에 대한 듀얼 아날로그/디지털 인터페이스를 도시하고 있지만, 메모리 장치(301)가 제어 신호, 커맨드 신호, 상태 신호, 어드레스 신호 및 데이터 신호의 전달을 위해 디지털 인터페이스만을 사용하여 컨트롤러(310)와 직접 통신하도록, 도 1에 대하여 설명한 바와 같이 판독/기입 채널(305)의 기능은 메모리 장치(301)에 선택적으로 포함될 수 있다.
판독/기입 채널(305)은, 데이터 인터페이스(330) 및 제어 인터페이스(335)와 같은 하나 이상의 인터페이스를 통해 컨트롤러(310)에 결합된다. 데이터 인터페이스(330)는 판독/기입 채널(305)과 컨트롤러(310)와의 사이의 디지털 데이터 신호의 전달을 제공한다. 제어 인터페이스(335)는 컨트롤러(310)로부터 판독/기입 채널(305)에의 제어 신호, 커맨드 신호, 및 어드레스 신호의 전달을 제공한다. 제어 인터페이스(335)는 판독/기입 채널(305)로부터 컨트롤러(310)에의 상태 신호의 전달을 또한 제공할 수 있다. 상태 신호 및 커맨드/제어 신호는 또한 제어 인터페이스(335)를 디지털 인터페이스(325)에 연결하는 파선으로 나타낸 바와 같이 컨트롤러(310)와 메모리 장치(301) 사이에서 직접 전달될 수 있다.
도 3에 2개의 구분되는 장치로서 도시되어 있지만, 판독/기입 채널(305) 및 컨트롤러(310)의 기능은 대안적으로 하나의 집적된 회로 장치에 의해 수행될 수 있다. 메모리 장치(301)를 개별 장치로서 유지하는 것이, 상이한 폼 팩터 및 통신 인터페이스에 대하여 실시예들을 적용함에 있어서 더 많은 유연성을 제공하게 되지만, 이 또한 집적 회로 장치이기 때문에, 전체 벌크 저장 장치(300)는 하나의 집적 회로 장치로서 제조될 수 있다.
판독/기입 채널(305)은 적어도 디지털 데이터 스트림을 아날로그 데이터 스트림으로, 및 그 역으로의 변환을 제공하도록 구성되는 신호 프로세서이다. 디지털 데이터 스트림은 데이터 신호를 이진 전압 레벨의 형태, 즉, 제1 이진 데이터 값, 예컨대, 0을 갖는 비트를 나타내는 제1 전압 레벨과 제2 이진 데이터 값, 예컨대, 1을 갖는 비트를 나타내는 제2 전압 레벨로서 제공한다. 아날로그 데이터 스트림은, 2개 이상의 비트의 상이한 비트 패턴에 대응하는 상이한 전압 레벨 또는 범위의, 2보다 많은 레벨을 갖는 아날로그 전압의 형태로 데이터 신호를 제공한다. 예를 들어, 메모리 셀 당 2개의 비트를 저장하도록 구성되는 시스템에서, 아날로그 데이터 스트림의 제1 전압 레벨 또는 전압 레벨의 범위는 비트 패턴 11에 해당할 수 있으며, 아날로그 데이터 스트림의 제2 전압 레벨 또는 전압 레벨의 범위는 비트 패턴 10에 해당할 수 있으며, 아날로그 데이터 스트림의 제3 전압 레벨 또는 전압 레벨의 범위는 비트 패턴 00에 해당할 수 있으며, 아날로그 데이터 스트림의 제4 전압 레벨 또는 전압 레벨의 범위는 비트 패턴 01에 해당할 수 있다. 따라서, 각종 실시예에 따른 하나의 아날로그 데이터 신호는 2개 이상의 디지털 데이터 신호로 변환되게 되고, 그 역도 성립한다.
실제에서, 컨트롤러(310)를 통한 메모리 장치(301)의 액세스를 위하여 버스 인터페이스(315)에서 제어 신호 및 커맨드 신호가 수신된다. 예컨대, 기입, 판독, 포맷 등의 어떠한 종류의 액세스가 요구되는지에 따라서, 버스 인터페이스(315)에서 어드레스 및 데이터 값들이 수신될 수도 있다. 공유 버스 시스템에서, 버스 인터페이스(315)는 다양한 다른 장치들과 함께 버스에 결합되게 된다. 특정 장치와의 직접 통신을 위하여, 버스 상의 어느 장치가 후속하는 커맨드에 대하여 작용하는지를 나타내는 식별 값이 버스 상에 위치될 수 있다. 식별값이 벌크 저장 장치(300)에 의해 취해지는 값과 일치하는 경우, 컨트롤러(310)는 그 후 후속하는 커맨드를 버스 인터페이스(315)에서 수용하게 된다. 식별값이 일치하지 않으면, 컨트롤러(310)는 후속하는 통신을 무시하게 된다. 마찬가지로, 버스 상의 충돌을 방지하기 위하여, 공유 버스 상의 각종 장치들이 개별적으로 버스의 제어를 취하는 한편, 다른 장치들에 외부로의 통신을 중단하도록 지시할 수 있다. 버스 공유 및 충돌 방지를 위한 프로토콜들은 공지되어 있고, 여기에 상세하게 설명되지 않을 것이다. 컨트롤러(310)는 그 후 처리를 위하여 판독/기입 채널(305) 상에 커맨드 신호, 어드레스 신호, 및 데이터 신호를 전달한다. 여기서, 컨트롤러(310)로부터 판독/기입 채널(305)에 전달되는 커맨드 신호, 어드레스 신호, 및 데이터 신호는 버스 인터페이스(315)에서 수신되는 동일한 신호들일 필요는 없다. 예를 들어, 버스 인터페이스(315)의 통신 표준은 판독/기입 채널(305) 또는 메모리 장치(301)의 통신 표준과 상이할 수 있다. 본 경우, 컨트롤러(310)는 메모리 장치(301)에 액세스하기 전에 커맨드 및/또는 어드레스 구조를 해석(translate)할 수 있다. 또한, 컨트롤러(310)는 메모리 장치(301)의 물리 어드레스가 주어진 논리 어드레스에 대하여 시간에 따라 변할 수 있도록, 하나 이상의 메모리 장치(301) 내의 로드 레벨링(load leveling)를 제공할 수 있다. 따라서, 컨트롤러(310)는 외부 장치로부터 목표 메모리 장치(301)의 물리 어드레스로 논리 어드레스를 맵핑하게 된다.
기입 요청에서, 명령 신호 및 어드레스 신호에 더하여, 컨트롤러(310)는 판독/기입 채널(305)에 디지털 데이터 신호를 전달하게 된다. 예를 들어, 16 비트 데이터 워드에서, 컨트롤러(310)는 제1 또는 제2 이진 논리 레벨을 갖는 16개의 개별 신호들을 전달하게 된다. 판독/기입 채널(305)은 그 후 디지털 데이터 신호를 디지털 데이터 신호의 비트 패턴을 나타내는 아날로그 데이터 신호로 변환하게 된다. 전술한 예에 이어서, 판독/기입 채널(305)는 디지털-아날로그 변환을 사용하여 16개의 개별 디지털 데이터 신호를 원하는 16 비트 데이터 패턴을 나타내는 전위 레벨을 갖는 단일 아날로그 신호로 변환하게 된다. 일 실시예에서, 디지털 데이터 신호의 비트 패턴을 나타내는 아날로그 데이터 신호는 목표 메모리 셀의 원하는 문턱 전압을 나타낸다. 그러나, 원 트랜지스터 메모리 셀의 프로그래밍에서, 이웃하는 메모리 셀들의 프로그래밍은 앞서 프로그래밍된 메모리 셀들의 문턱 전압을 증가시키는 경우가 종종 일어난다. 따라서, 또 다른 실시예에서, 판독/기입 채널(305)은 이러한 종류의 문턱 전압에서 기대되는 변화들을 고려할 수 있고, 아날로그 데이터 신호가 최종의 원하는 문턱 전압보다 낮은 문턱 전압을 나타내도록 조절할 수 있다. 컨트롤러(310)로부터의 디지털 데이터 신호의 변환 후에, 판독/기입 채널(305)은 기입 커맨드 및 어드레스 신호들을, 개별 메모리 셀의 프로그래밍에서 사용하기 위한 아날로그 데이터 신호와 함께 메모리 장치(301)에 전달하게 된다. 프로그래밍은 셀 단위로 발생할 수 있지만, 일반적으로 동작 당 데이터의 페이지에 대하여 수행된다. 통상적인 메모리 어레이 아키텍처에서, 데이터의 페이지는 워드 라인에 결합되는 하나 걸러 하나의 메모리 셀을 포함한다.
판독 요청에서, 컨트롤러는 커맨드 신호 및 어드레스 신호를 판독/기입 채널(305)에 전달하게 된다. 판독/기입 채널(305)은 판독된 커맨드 신호 및 어드레스 신호를 메모리 장치(301)에 전달하게 된다. 이에 응답하여, 판독 동작을 수행한 후에, 메모리 장치(301)는 어드레스 신호 및 판독 커맨드에 의해 정의되는 메모리 셀들의 문턱 전압을 나타내는 아날로그 데이터 신호들을 반환하게 된다. 메모리 장치(301)는 자신의 아날로그 데이터 신호를 병렬 또는 직렬 방식으로 전달할 수 있다.
아날로그 데이터 신호는 또한 이산 전압 펄스가 아니라 실질적으로 연속적인 아날로그 신호의 스트림으로서 전달될 수도 있다. 이러한 경우, 판독/기입 채널(305)은 PRML 또는 부분 응답 최대 유사도라고 하는 HDD 액세싱에서 사용되는 것과 유사한 신호 처리를 채용할 수 있다. 전통적인 HDD의 PRML 처리에서, HDD의 판독 헤드는 HDD 플래터의 판독 동작에서 겪는 플럭스(flux) 역전을 나타내는 아날로그 신호의 스트림을 출력한다. 판독 헤드가 겪는 플럭스 역전에 응답하여 생성되는 이러한 아날로그 신호의 실제 피크와 밸리를 캡쳐하려고 하는 것이 아니라, 신호 패턴의 디지털 표현을 생성하도록 신호가 주기적으로 샘플링된다. 그 후, 이러한 디지털 표현은 아날로그 신호 패턴의 생성을 담당하는 플럭스 역전의 유사 패턴(likely pattern)을 판정하도록 분석될 수 있다. 이러한 동일 종류의 처리가 본 발명의 실시예들에서 활용될 수 있다. 메모리 장치(301)로부터 아날로그 신호를 샘플링함으로써, 아날로그 신호의 생성을 담당하는 문턱 전압의 유사 패턴을 판정하도록 PRML 처리가 채용될 수 있다.
도 4는 본 발명의 일 실시예에 따라서 판독/기입 채널(305)에 의해 메모리 장치(301)로부터 수신될 수 있는 데이터 신호(450)를 개념적으로 나타낸 파형도이다. 데이터 신호(450)는 주기적으로 샘플링될 수 있으며, 데이터 신호(450)의 디지털 표현이 샘플링된 전압 레벨의 진폭으로부터 생성될 수 있다. 일 실시예에서, 샘플링이 데이터 신호(450)의 정상 상태 부분 동안 발생하도록 데이터 출력에 샘플링이 동기화될 수 있다. 이러한 실시예는 시간 t1, t2, t3, 및 t4에서 파선으로 나타낸 바와 같이 샘플링에 의해 도시된다. 그러나, 동기화된 샘플링이 잘못 정렬되면, 데이터 샘플들이 값들은 정상 상태 값들과는 크게 다를 수 있다. 다른 실시예에서, 데이터 샘플들로 나타낸 기울기 변화를 관할하는 등에 의해, 정상 상태 값들이 어디에서 발생할 가능성이 있는지를 판정하기 위하여 샘플링 레이트가 증가될 수 있다. 이러한 실시예는 시간 t5, t6, t7, 및 t8의 파선에 의해 도시된 샘플링으로서 도시되어 있으며, 여기서, 시간 t6와 t7에서의 데이터 샘플 간의 기울기가 정상 상태 조건을 나타낼 수 있다. 이러한 실시예에서, 샘플링 레이트와 표현의 정확도 사이에 상충이 이루어진다. 샘플링 레이트가 더 높으면, 더 정확한 표현이 가능하지만, 처리 시간을 증가시킨다. 샘플링이 데이터 출력에 동기화되는지 여부 또는 더 빈번한 샘플링이 사용되는지 여부에 관계없이, 그 후, 어떠한 들어오는 전압 레벨이 아날로그 신호 패턴의 생성을 담당할 가능성이 있는지를 예측하기 위하여 디지털 표현이 사용될 수 있다. 결국, 판독되고 있는 개별 메모리 셀의 유사 데이터 값들이 들어오는 전압 레벨의 이러한 예측된 패턴으로부터 예측될 수 있다.
메모리 장치(301)로부터 데이터 값의 판독에서 에러가 발생되게 된다는 것을 인식하면, 판독/기입 채널(305)은 에러 정정을 포함할 수 있다. 에러 정정은 보통 HDD 뿐만 아니라 메모리 장치들에서도, 예측되는 에러를 복구하기 위하여 사용된다. 통상, 메모리 장치는 사용자 데이터를 제1 세트의 위치들에 저장하고 에러 정정 코드(ECC)를 제2 세트의 위치에 저장하게 된다. 판독 동작시, 사용자 데이터와 ECC 양측 모두가 사용자 데이터의 판독 요청에 응답하여 판독된다. 공지의 알고리즘을 사용하여, 판독 동작으로부터 반환된 사용자 데이터가 ECC와 비교된다. ECC의 한도 내에서 에러가 발생하면, 에러가 정정되게 된다.
도 5는 본 발명의 일 실시예에 따른 전자 시스템의 개략 블록도이다. 전자 시스템의 예로서는, 퍼스널 컴퓨터, PDA, 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 전자 게임, 가전기기, 자동차, 무선 장치, 이동 전화 등을 포함할 수 있다.
전자 시스템은, 프로세서(500)의 효율을 증가시키기 위하여 캐시 메모리(502)를 포함할 수 있는 호스트 프로세서(500)를 포함한다. 프로세서(500)는 통신 버스(504)에 결합된다. 프로세서(500)의 제어 하에서 각종 기타 장치들이 통신 버스(504)에 결합될 수 있다. 예를 들어, 전자 시스템은 RAM(Random Access Memory)(506); 키보드, 터치 패드, 포인팅 장치 등의 하나 이상의 입력 장치(508); 오디오 컨트롤러(510); 비디오 컨트롤러(512); 및 하나 이상의 벌크 저장 장치(514)를 포함할 수 있다. 적어도 하나의 벌크 저장 장치(514)는 버스(504)와의 통신을 위한 디지털 버스 인터페이스(515), 2 이상의 데이터 비트의 데이터 패턴을 나타내는 데이터 신호의 전달을 위한 아날로그 인터페이스를 갖는 본 발명의 일 실시예에 따른 하나 이상의 메모리 장치, 및 버스 인터페이스(515)로부터 수신되는 디지털 데이터 신호의 디지털-아날로그 변환 및 그 메모리 장치(들)로부터 수신되는 아날로그 데이터 신호들의 아날로그-디지털 변환을 수행하도록 구성되는 신호 프로세서를 포함한다.
전술한 바와 같이, 메모리의 메모리 셀들의 문턱 전압을 감지하는 것은 다수의 방법으로 수행될 수 있다. 본 발명의 하나 이상의 실시예들에서는, 소스-폴로워(source-follower)와 매우 유사한 NAND 스트링을 동작시킴으로써 NAND 아키텍쳐 플래시 메모리 어레이 등의 비휘발성 NAND 아키텍쳐 메모리 어레이의 전압들을 감지한다. 센싱 동작에서(예컨대, 판독 또는 검증 동작), 소스 라인에 상승 전압(Vcc 등)을 인가함으로써, NAND 아키텍쳐 플래시 메모리 어레이의 NAND 스트링의 셀의 프로그래밍된 문턱 전압이 감지되며, 스트링의 선택되지 않은 셀들의 게이트들에, 이들을 전달 게이트로서 동작시키고, 이들을 동작의 전달 통과 모드에 위치시키기 위해, 상승된 통과 전압(Vcc 이상인 Vpass)이 인가되고, 가장 큰 문턱 전압(Vt)이 프로그래밍되어도 활성 모드에서 동작하도록, 선택된 셀의 게이트에 판독 게이트 전압(Vg)이 인가된다. 선택된 메모리 셀은 판독 게이트 전압에서 셀의 문턱 전압의 값을 뺀 전압(Vg - Vt)을 결합된 비트 라인 상에 설정한다(전류를 소스 라인으로부터 스트링을 통해 통전시킴). 공지의 판독 게이트 전압(Vg)에 대한 ADC(판독 채널의 ADC 등)를 활용하여 직접 감지되게 되는 이러한 셀의 전압은, 대안적으로, 샘플링된 목표 데이터 전압에 대하여 등의, 기준 전압에 대하여 샘플링되고 비교되어, 프로그램 동작에서 셀에 프로그래밍되는 전압을 검증할 수 있다.
전술한 바와 같이, 과거에는, NAND 플래시 메모리 셀에 저장된 데이터의 감지는 NAND 메모리 셀 스트링의 선택되지 않은 워드 라인들에 통과 전압(Vpass)을 인가하여 이들을 전달 트랜지스터로서 동작하도록 하고, 감지되도록 선택된 메모리 셀의 게이트에 결합된 선택된 워드 라인에 판독 전압(Vg)을 인가함으로써 행해졌다. NAND 스트링에 관련된 감지 라인, 예컨대, 비트 라인은 공지의 프리차치 전압 레벨로 프리차지되어, NAND 스트링에 결합되게 된다. 인가된 판독 전압이 셀의 Vt보다 더 높았다면, 선택된 트랜지스터가 턴온되고, 소스 라인에 전류가 흘러, 비트 라인 상의 프리차지 전압을 방전시키고, 전하 공유 감지 증폭기에 의해 감지되게 된다. SLC(Single Logic Level Cell) 구현예에서, 이는 통상적으로 단일 감지 동작이며; 인가된 판독 전압 하에서 셀이 턴온되면, 소거 상태가 되고(논리 1), 셀이 턴온되지 않으면, 프로그래밍된다(논리 0). 멀티-레벨 셀의 구현예에서, 판독 전압(Vg)은 통상 셀의 문턱 전압(Vt)을 판정하기 위하여 순차적으로 단계 변환되는 감지 동작이다. 셀은 이에 프로그래밍되는 문턱 전압(Vt) 레벨 이상인 판독 전압(Vg)이 워드 라인에 인가되는 때에 턴온되어, 가능한 문턱치 범위의 어느 논리 윈도우 내에 있는지 여부에 대한 판정 및 셀의 대응하는 프로그래밍된 데이터 값의 판정을 가능하도록 한다.
아날로그 회로에서, 전계 효과 트랜지스터(FET) 소스 폴로워 증폭기는 통상 유효 출력 저항이 낮기 때문에 최종단의 아날로그 증폭기로서 활용된다. 소스 폴로워 증폭기 회로에서, 드레인은 전력 레일 전압 소스에 결합되며, 입력은 제어 게이트에 결합되는 한편, 증폭기의 출력이 소스로부터 취해진다. 이름에서 의미하듯이, 소스 폴로워 증폭기에서, 소스는 FET의 입력/제어 게이트의 전압을 따라간다. 이 출력은 통상 FET의 문턱 전압만큼 감소된다(FET를 활성 모드에 두기 위해 요구됨). 증폭기에 설계되는 증폭 인자만큼 출력이 증폭될 수 있는 반면, 소스 폴로워 증폭기들은 버퍼로서 통상 활용된다.
도 6은 본 발명의 일 실시예에 따른 간략화된 NAND 아키텍쳐 플래시 어레이의 개략도를 나타낸다. 여기서, 도 6의 NAND 메모리 어레이는 예시를 위한 것으로서, 한정적 의미로 해석되어서는 안 된다는 점, 및 본 발명의 기타의 NAND 메모리 어레이 실시예가 가능하며, 이는 또한 본 발명의 이익을 갖는 당업자에게 명백할 수 있다는 점에 유의한다.
도 6에서, 어레이의 NAND 스트링이 비트 라인(204) 및 소스 라인(216)에 결합된다. NAND 메모리 스트링에서, 일련의 메모리 셀들(2080 - 20831)이 함께 소스-드레인 결합되어 NAND 스트링을 형성한다. 여기서, 도 6의 NAND 스트링은 32개의 셀을 그 내부에 갖는 것으로 상세화되어 있지만, NAND 스트링은, 이에 한하지는 않지만, 8, 16, 32, 64, 또는 그 이상의 셀들을 포함하여 다른 수의 셀들을 가질 수 있다. 워드라인(202X)은 어레이의 NAND 스트링을 가로질러 결합되며, 인접한 메모리 셀들(208X)의 제어 게이트들을 결합시켜, 인접 메모리 스트링들로부터 하나의 메모리 셀(208X)이 선택되도록 한다. 각각의 NAND 메모리 스트링에서, 각각의 게이트 절연체 스택 사이에 불순물 (통상적으로 N+) 도핑 영역이 형성되어, 스트링의 인접 메모리 셀들(208X)의 소스 및 드레인 영역을 형성하며, 이는 또한 NAND 스트링의 셀들을 함께 결합시키기 위한 커넥터로서 동작한다. 각각의 NAND 메모리 스트링은, 각각의 NAND 스트링의 어느 한 단부에 형성되고, 각각의 NAND 스트링의 대향하는 단부들을 비트 라인(204) 및 소스 라인(216)에 선택적으로 결합하는 선택 게이트들(210 및 212)에 결합된다. 선택 게이트들(210 및 212)은 각각 선택 게이트 제어 라인들에 결합되어, 관련 비트 라인(204) 및 소스 라인(216)에 대한 NAND 스트링의 결합을 각각 제어한다.
도 6의 소스 폴로워 감지 동작에서, 상승된 판독 통과 전압(Vpass)이 선택되지 않은 메모리 셀들(20831 - 208N+1, 208N-1-2080, 워드라인 20231 -202N+1, 202N-1 - 2020에 결합됨)의 워드 라인들에 인가되어, 이들이 자신의 저장된 데이터 값에 의해 제한되지 않는 방식으로 전류를 전달할 수 있도록 한다. 상승된 전압, Vsource(Vcc 이상임)가 소스 라인(216)에 인가되는 한편, 선택 게이트 전압(VSGD 및 VSGS)이 또한 선택 게이트 FET의 게이트들에 인가되어, NAND 스트링을 소스 라인(216) 및 비트 라인(204)에 각각 결합시킨다. 선택된 메모리 셀(208N)에 접속된 워드 라인(202N)에 판독 게이트 전압(Vg)이 인가되어, 활성 모드에서 이를 동작시킨다. 전류(Ibias)는 그 후 NAND 스트링을 통하여 소스 라인(216)에서부터 비트 라인(204)으로 선택된 메모리 셀(208N)을 통해 흐르고, 그것은 마치 소스 폴로워 증폭기처럼 동작함으로써, 열 비트 라인(204)의 전압을 인가된 판독 전압에서 선택된 셀(208N)의 프로그래밍된 문턱 전압을 뺀 전압(Vg -Vt)까지 상승시킨다. 인가된 판독 게이트 전압은 알려져 있으므로, 선택된 셀(208N)의 문턱 전압(Vt)은 비트 라인(204)으로부터 아날로그-디지털 변환기(ADC)에 의해 직접 감지될 수 있거나, 또는 문턱 전압의 표시가 이후의 비교를 위해 또는 메모리 장치로부터의 전달을 위해 샘플 및 홀드 회로(118)의 커패시터에 의해 샘플링되고 유지될 수 있다. 대안적인 실시예에서, 비트 라인(204)은 중간 전압 또는 Vcc/2 등의 공지의 전압까지 프리차지되어, 감지 동작의 속도 증가를 도울 수 있다.
전술한 바와 같이, 본 발명의 실시예의 NAND 아키텍쳐 플래시/EEPROM 메모리를 프로그래밍함에 있어서, 프로그래밍 전압(예컨대, 일련의 프로그래밍 전압 펄스들)을 하나 이상의 NAND 스트링 중 선택된 메모리 셀들의 제어 게이트들에 인가함으로써, 전하를 자신들의 플로팅 게이트에 위치시키고 문턱 전압을 변경시켜, 메모리 셀들이 아날로그 전압 레벨로 프로그래밍된다. 그 후, 상기 소스 폴로워 감지에 의하는 등의, 검증 동작에서 선택된 메모리 셀들을 감지함으로써, 샘플 및 홀드 회로(118)에 저장된 목표 전압 레벨들에 대하여 프로그래밍된 문턱 전압들이 검증될 수 있다. 자신의 목표 전압 또는 그 이상인 메모리 셀들은, (결합된 비트 라인(204)을 통하는 등) 자신들의 채널들에 상승된 전압의 인가에 의해 더 프로그래밍하는 것이 금지될 수 있는 한편, 검증에서 실패한 셀들(목표 전압 미만의 Vt를 가짐)은 (통상 비트 라인(204)을 통해 접지에 채널을 결함시킴으로써) 낮은 프로그래밍 전압에 결합되는 채널들을 가지며, (프로그래밍 워드 라인 전압 또는 증가된 프로그래밍 전압에서) 추가의 프로그래밍 펄스들을 거치게 된다. 이러한 프로그램 및 검증 사이클은 목표 전압이 성공적으로 프로그래밍될 때까지 반복될 수 있거나, 또는 모든 목표 전압이 성공적으로 검증될 필요없이 선택된 수의 반복이 통과되어, 프로그래밍 동작이 실패되게 되게 될 때까지 반복될 수 있다.
판독 동작에서와 같이, 검증 동작에서는, 상승된 판독 통과 전압(Vpass)이 선택된 메모리 셀들(20831 - 208N+1, 208N-1 - 2080)의 워드 라인들에 인가되어, 이들이 자신들의 저장된 데이터 값들에 의해 제한되지 않는 방식으로 전류를 전달할 수 있도록 하며, 상승된 전압 Vsource가 소스 라인(216)에 인가된다. 메모리 셀(208N)에 연결되는 워드 라인(202N)에 검증 판독 게이트 전압(Vg)이 인가되어, 선택된 메모리 셀(208N)을 활성 모드에서 동작시킨다. 전류(Ibias)가 그 후 NAND 스트링을 통해 흘러, 열 비트 라인(204)의 전압을 인가된 판독 전압에서 선택된 셀(208N)의 프로그래밍된 문턱 전압을 뺀 전압(Vout = Vg - Vt)까지 상승시킨다. 비트 라인(204) 상의 NAND 스트링들로 표현되는 비트 라인 전압들이 그 후, 샘플 및 홀드 회로(118) 등에 의해 샘플링되어, 목표 전압 또는 목표 전압의 표시에 대하여 비교되어, 다음 프로그램 사이클에서 프로그래밍되고 금지되는 셀들을 선택할 수 있다. 이러한 비교에서, 비트 라인(204)의 샘플링된 전압은 판독 게이트 전압에서 비트 라인 전압을 감산하여(Vg - Vout = Vt) 선택된 메모리 셀(208N)의 문턱 전압(Vt)을 나타내는 전압으로 먼저 변환되고, 샘플 및 홀드 회로(118)에 저장된 목표 전압 레벨에 대하여 비교될 수 있다.
여기서, 감지 시에, 선택되지 않은 메모리 셀들(선택된 셀(208N)의 소스 측의 20831 - 208N+1, 및 드레인 측의 208N-1 - 2080)은 완전한 전달 게이트로 기능하지 않으며, 자신의 내부 저항으로 인하여 추가의 전압 강하를 감지 동작에 도입한다. 감지 에러는 주로 소스측의 선택되지 않은 메모리 셀들(20831 - 208N+1)의 저항으로 인한 것이며, 두 번째로는 드레인측 셀들(208N-1 - 2080)의 저항으로 인한 것이므로, 인가 판독 전압에서 프로그래밍된 문턱 전압과 소스 측 셀들의 저항 강하를 뺀 것(Vout = Vg - Vt - 소스측 저항 * Ibias)으로서 비트 라인(204) 상에 나타나는 전압이 더 정확하게 묘사된다. 이 저항은, 비트 라인(204) 상에서 측정된 바와 같이 셀(208N)의 측정된 문턱 전압(Vt)을 샘플 및 홀드 회로(118)에 유지되는 목표 전압과 일치시킴으로써 선택되지 않은 셀들의 IR 강하를 보상하는 프로그램-검증 사이클에서 선택된 메모리 셀의 문턱 전압을 프로그래밍함으로써 보상될 수 있다(비트 라인(204) 상에서 측정된 전압이 메모리 셀의 프로그래밍된 문턱 전압(Vt)에 더하여, 선택되지 않은 소스 측 메모리 셀들의 IR 강하로 인한 전압, 소스측 저항 * Ibias를 포함함으로써, 소스측 저항의 IR 강하를 보상하기 위해 프로그래밍된 문턱 전압을 효과적으로 강하시키도록). 이러한 감지 에러는, 선택된 메모리 셀(208N), 특히, 소스 측 메모리 셀들(208N-1 - 2080)에 의해 나타나는 저항을 프로그래밍할 때, 안정된 저항 패턴을 보장하도록 스트링의 메모리 셀들의 프로그래밍 시퀀스를 선택함으로써 감소될 수 있다.
도 7a 및 도 7b는 간략화된 NAND 아키텍쳐 어레이의 개략도 및 본 발명의 일 실시예의 샘플 및 홀드 회로의 개략도이다. 도 7a에서, 어레이의 복수의 NAND 스트링 중 하나의 NAND 스트링은 함께 소스-드레인 결합되어 NAND 스트링을 형성하는 일련의 메모리 셀들(2080 - 20831)을 포함한다. NAND 스트링은 또한 선택 게이트(210, 212)를 통해 각각 비트 라인(204) 및 소스 라인(216)에 결합된다. 워드 라인(202X)은 어레이의 NAND 스트링들을 가로질러 결합되어, 인접한 메모리 셀들(208X)의 제어 게이트들을 결합시킴으로써, 인접한 메모리 스트링들로부터 하나의 메모리 셀(208X)이 선택될 수 있도록 한다. 열 디코드 회로(110)의 열 멀티플렉서를 통해 비트 라인(204)이 전류 바이어스 소스 및 샘플 및 홀드 회로(118)에 결합된다. 샘플 및 홀드 회로(118)는 또한 비교기 및 비트 라인 금지 회로를 포함한다.
도 7b는 본 발명의 일 실시예에 따른 샘플 및 홀드 회로(118)의 상세도이다. 도 7b에서, 샘플 및 홀드 회로(118)는 열 디코드 회로(110)의 열 멀티플렉서(또한, 열 mux로 알려짐)를 통해 비트 라인(204)에 결합된다. 샘플 및 홀드 회로(118)는 I/O 버스(702)에 또한 결합된다. 샘플 및 홀드 회로(118)의 내부에서, 비트 라인 샘플 커패시터 C2(706)가 스위치 S3(716)(통상, 전달 게이트 또는 스위치로서 동작하는 FET 트랜지스터)에 의해 열 멀티플렉서(110)에 의해 선택되는 비트 라인(204)에 결합된다. 또한, 샘플 및 홀드 회로(118)는, 스위치 S1(712)를 통해 I/O 버스(702)에 결합되어, 통상 아날로그 전압 레벨로서 입력되는 들어오는 데이터를 샘플링할 수 있는 들어오는 데이터 샘플 커패시터 C1(704)를 포함한다. 증폭기(또는 연산 증폭기)(708)가 또한 샘플 및 홀드 회로(118)에 포함된다. 연산 증폭기(708)는 커패시터 C1(704) 및 C2(706)의 전압을 비교하기 위하여 메모리의 동작의 모드에 따라서 비교기로서, 또는 I/O 버스(702) 상의 커패시터 C2(706)로부터 샘플링된 비트 라인 전압을 출력하도록 단일 증폭기/출력 버퍼로서 구성되어 동작될 수 있다. 비교기로서 동작시키기 위하여, 스위치 S2(714)를 통해 커패시터 C1(704)이 연산 증폭기(708)의 입력에 결합되는 한편, 스위치 S4(718)가 개방되어 증폭기(708)의 피드백 경로를 디스에이블시킨다. 그 후, 내부 차동 증폭기 및 연산 증폭기(708)의 높은 개방 회로 이득에 의해 (연산 증폭기(708)의 타 입력에 결합되는) 커패시터 C2(706)의 전압에 대하여 커패시터 C1(704)의 전압이 비교되고, 출력상에 그 결과가 표현된다. 출력 버퍼로서 동작시키기 위하여, 스위치 S2(714)가 개방되어 커패시터 C1(704)를 분리시키고, 스위치 S4(718)가 폐쇄되어 피드백 경로를 인에이블로 하고, 연산 증폭기(708)가 단일 이득 증폭기로서 동작하도록 하여, 커패시터 C2(706) 상의 전압을 버퍼링시키고 이를 증폭기(708)의 출력에 나타내도록 한다.
도 7a 및 도 7b의 메모리의 감지 동작에서, 상승된 판독 통과 전압(Vpass)을 선택되지 않은 메모리 셀들(20831 - 208N+1, 208N-1-2080)의 워드 라인들에 인가함으로써 NAND 스트링에 바이어스 조건이 적용되어, 이들이 자신의 저장된 데이터 값에 의해 제한되지 않도록 전류를 전달할 수 있도록 한다. 상승된 전압, Vsource(Vcc 이상임)가 소스 라인(216)에 인가되는 한편, 선택 게이트 전압(VSGD 및 VSGS)이 또한 선택 게이트 FET의 게이트들에 인가되어, NAND 스트링을 소스 라인(216) 및 비트 라인(204)에 각각 결합시킨다. (도 7a의 예에서 셀(20815)로 선택되는) 선택된 메모리 셀(208N)에 접속된 워드 라인(202N)에 판독 게이트 전압(Vgate)이 인가되어, 활성 모드에서 이를 동작시킨다. 전류(B/L 전류)는 그 후 NAND 스트링을 통하여 소스 라인(216)에서부터 비트 라인(204)으로 선택된 메모리 셀(208N)을 통해 흘러, 인가된 판독 전압에서 선택된 셀(208N)의 프로그래밍된 문턱 전압을 뺀 전압(Vgate -Vt)의 값까지 열 비트 라인(204)의 전압을 상승시킨다. 비트 라인(204)은 열 어드레스 디코더 회로(110)의 열 멀티플렉서에 의해 선택되어, 샘플 및 홀드 회로(118)에 결합된다. 감지의 준비에서, 샘플 및 홀드 회로(118)는 스위치 S1(702) 및 S2(714)를 턴오프시켜 커패시터 C1(704)를 분리시키고, 스위치 S3(716)을 턴오프시킴으로써 커패시터 C2(706)가 또한 비트 라인(204)으로부터 분리된다. 또한, 스위치 S5(720)도 턴오프되어 비트 라인 금지 회로(710)를 분리시키는 한편, 스위치 S4(718)는 턴온되어 연산 증폭기(708)를 출력 버퍼/단일 이득 증폭기로서 결합시킨다. 일단 선택된 비트 라인(204) 상의 전압(Vsense 또는 Vout)이 안정화되었다면, 스위치 S3(716)를 턴온시켜 커패시터 C2(706)를 비트 라인(204)에 결합시킴으로써 그 전압이 샘플 및 홀드 회로(118)에 의해 샘플링된다. 비트 라인(204)의 전압은 커패시터 C2(706)에 의해 샘플링되면서 연산 증폭기(708)에 의해 버퍼링되고, 그 후, 스위치 Col_Sel(722)를 폐쇄함으로써 출력을 위한 I/O 버스(702)에 결합될 수 있다. 여기서, 일단 비트 라인 전압(Vsense)이 커패시터 C2(706)에 의해 샘플링되었다면, 스위치 S3(716)가 턴오프되어 비트 라인(204)으로부터 커패시터를 분리시켜, 샘플링된 전압이 메모리로부터 판독되는 동안 어레이가 다음 감지 사이클을 개시할 수 있도록 할 수 있다. 여기서, 또한, 전술한 바와 같이, 선택된 메모리 셀 문턱 전압은 샘플링된 비트 라인 전압(Vsense)으로부터 게이트 전압(Vgate)을 감산함으로써 샘플링된 비트 라인 전압(Vsense)으로부터 판정될 수 있다. 예컨대, 셀 Vt = Vgate - Vsense.
도 7a 및 도 7b의 메모리의 프로그램 및 검증 동작에서, 스위치 S1(712)을 턴온시켜 커패시터 C1(704)을 I/O 버스(702)에 결합시킴으로써 들어오는 데이터 전압이 먼저 목표로 하는 또는 원하는 문턱 전압으로서 커패시터 C1(704)에 샘플링 및 홀딩된다. 스위치 S2(714)는 통상 이러한 공정에서 턴오프된다. 커패시터 C1(704)이 I/O 버스(702) 상에 나타나는 전압을 충전시킨 후에, 스위치 S1(712)이 턴오프 되어 원하는 들어오는 데이터 전압을 캡쳐한다. 메모리 셀(208N)(도 7a의 예에서 셀(20815)로서 선택됨)이 그 후 선택되어, 프로그래밍 전압 펄스를 자신의 제어 게이트(202N)에 인가하고, 접지 또는 저전압을 채널에 인가함으로써 프로그래밍되어, 자신의 플로팅 게이트에 전하를 위치시켜 문턱 전압을 변경시킨다. 그 후, 선택된 메모리 셀(208N)을 재선택하여 감지하고, 감지된 문턱 전압을 커패시터 C1(704)에 저장된 목표 전압에 대하여 비교함으로써, 선택된 메모리 셀(208N)의 문턱 전압이 검증된다.
검증 동작을 성취하기 위하여, 연산 증폭기(708)를 비교기로서 구성하기 위하여 스위치 S4(718)가 턴오프되고, 스위치 S5(720)를 턴온시킴으로써 비트 라인 금지 회로(710)에 연산 증폭기(708)의 출력을 결합시키고, (I/O 버스(702)로부터 연산 증폭기(708)의 출력을 분리시키도록) "Col_Sel" 스위치(722)가 오프된 것을 확인한다. 또한, 스위치 S1(712)은 오프 상태로 남아 있는 반면, 스위치 S2(714)는 턴온되어, 연산 증폭기(708)의 입력에 커패시터 C1(704)에 저장된 목표 전압을 결합시킨다. 상승된 판독 통과 전압(Vpass)을 선택되지 않은 메모리 셀들((20831 - 208N+1, 208N-1-2080)의 워드 라인들에 인가함으로써 감지 바이어스 조건이 NAND 스트링에 적용되는 한편, 선택 게이트 전압(VSGD 및 VSGS)이 선택 게이트 FET의 게이트들에 인가되어 NAND 스트링을 소스 라인(216) 및 비트 라인(204)에 각각 결합시킨다. 상승된 전압(Vsource)이 소스 라인(216)에 인가되며, 판독 게이트 전압(Vgate)이 선택된 메모리 셀(208N)에 접속된 워드 라인(202N)에 인가되어, 이를 활성 모드에서 동작시킨다. NAND 스트링을 통해 소스 라인(216)에서 비트 라인(204)으로 흐르는 전류(B/L 전류)는 열 비트 라인(204)의 전압을 인가된 판독 전압에서 선택된 셀(208N)의 프로그래밍된 문턱 전압을 뺀 전압(Vgate - Vt)의 값까지 상승시킨다. 열 어드레스 디코더 회로(110)의 열 멀티플렉서에 의해 비트 라인(204)이 선택되어, 샘플 및 홀드 회로(118)에 결합된다. 일단 선택된 비트 라인(204) 상의 전압(Vsense 또는 Vout)이 안정화되었다면, 스위치 S3(716)를 턴온시켜 커패시터 C2(706)를 비트 라인(204)에 결합함으로써 그 전압이 샘플 및 홀드 회로(118)에 의해 샘플링된다. 비트 라인(204)의 전압은 커패시터 C2(706)에 의해 샘플링되는 바와 같다. 비교기로서 구성되는 연산 증폭기는 그 후 목표 전압과 커패시터 C1(704) 및 C2(706) 각각으로부터의 자신의 입력에 결합되는 감지된 비트 라인 전압을 비교한다. (커패시터 C2(706) 상에서 샘플링 및 홀딩되는) 선택된 메모리 셀(208N)의 감지된 전압이 (커패시터 C1(704)에서 샘플링 및 홀딩되는) 목표 전압보다 낮다면, 연산 증폭기(708) 출력이 높은 것이며, 결합된 비트 라인 프로그램 금지 회로(710)의 인버터의 출력이 낮은 것이므로, 프로그래밍 펄스가 더 필요하다는 것을 나타낸다. 커패시터 C2(706) 상에 샘플링 및 홀딩되는 선택된 메모리 셀(208N)의 감지된 전압이 커패시터 C1(704)에 유지되는 목표 전압보다 높다면, 연산 증폭기(708) 출력이 낮은 것이며, 결합된 비트 라인 프로그램 금지 회로(710)의 인버터의 출력이 높은 것이므로, 프로그래밍 펄스가 더 필요하지 않다는 것을 나타낸다. 일 실시예에서, 비트 라인 프로그램 금지 회로(710)로부터의 이러한 출력은 선택된 메모리 셀의 채널에 결합되는 전압을 설정하는데 활용되어, 비트 라인 프로그램 금지 회로(710)의 출력이 낮은지 또는 높은지에 따라서, 이를 저전위 또는 접지 전위 전압(프로그램) 또는 고전압(프로그램-금지 전압, Vcc 등)에 설정한다. 이러한 프로그램 및 검증 사이클은, 목표 전압이 성공적으로 프로그래밍될 때까지 반복되거나, 목표 전압 모두가 성공적으로 검증되지 않고, 선택된 수의 반복이 경과되어, 프로그래밍 동작이 실패로 될 때까지 반복될 수 있다. 여기서, 일 실시예에서, 목표 전압은 감지되어야 하는 원하는 Vsense로서 나타내어지며, 직접적인 메모리 셀 문턱 전압으로서 나타나는 것은 아니다(예컨대, 셀 Vt = Vgate - Vsense, 따라서, Vtarget = Vsense = Vgate - 셀 Vt). 또한, 여기서, 일 실시예에서, 커패시터 C1(704)에 저장되는 목표 문턱 전압과의 비교에 앞서서 커패시터 C2(706)에 샘플링 및 저장되는 Vsense는 이로부터 Vgate를 감산함으로써 선택된 메모리 셀(208N)의 감지된 문턱 전압으로 먼저 변환될 수 있다.
본 명세서에서는 구체적인 실시예를 예시 및 기재하였지만, 당업자라면 동일한 목적을 성취하도록 계산되는 임의의 배치가 나타낸 구체적인 실시예들에 대하여 치환될 수 있다는 것을 이해할 수 있을 것이다. 본 발명의 많은 개조예들은 당업자에게 명백할 것이다. 따라서, 이러한 적용예는 본 발명의 임의의 개조예 또는 변형예를 포괄하고자 하는 것이다.
결 론
소스 폴로워 전압 감지를 활용하여 비휘발성 셀들 내의 아날로그 전압들을 감지하는 아날로그 전압 NAND 아키텍쳐 비휘발성 메모리 데이터 판독/검증 처리 및 회로를 기재하였다. 상승된 전압(Vcc 등)을 소스 라인에 인가함으로써 NAND 아키텍쳐 플래시 메모리 어레이의 NAND 스트링에서 셀의 프로그래밍된 문턱 전압이 판독되는 소스 폴로워 감지 또는 판독 동작에서, 상승된 통과 전압(Vpass)이 스트링의 선택되지 않은 셀들의 게이트들에 위치되어, 이들을 동작의 통과 모드(pass through mode)에 위치시키며, 판독 게이트 전압(Vg)이 선택된 셀의 게이트에 인가된다. 선택된 메모리 셀이 소스 폴로워 증폭기로서 동작하여, 소스 라인으로부터 스트링을 통해 전류를 흐르도록 하여, 결합된 비트 라인의 전압을 판독 게이트 전압에서 셀의 문턱 전압을 뺀 전압(Vg - Vt)의 값으로 설정한다. 이는 알려진 판독 게이트 전압(Vg)에 대하여 셀의 전압이 (판독 채널의 ADC 등의) ADC를 활용하여 직접 감지될 수 있도록 하며, 또는 샘플링된 목표 데이터 전압 등의 기준 전압에 대하여 샘플링 및 비교되도록 하여, 프로그램 동작에서 셀에 프로그래밍되는 전압을 검증한다.
본 명세서에서는 구체적인 실시예를 예시하여 설명하였지만, 당업자라면, 동일한 목적을 성취하도록 계산되는 임의의 배치가 도시된 구체적인 실시예에 대하여 치환될 수 있다는 것을 이해할 수 있을 것이다. 본 발명의 많은 개조예가 당업자에게 명백하게 될 것이다. 따라서, 본 출원은 본 발명의 개조예 또는 변형예를 포괄하고자 하는 것이다. 분명하게도 본 발명은 이하의 청구항들과 그 균들물에 의해서만 한정되고자 한다.

Claims (21)

  1. NAND 아키텍쳐 비휘발성 메모리 장치로서,
    복수의 NAND 스트링에 배열된 복수의 비휘발성 메모리 셀을 갖는 NAND 메모리 어레이; 및
    상기 NAND 메모리 어레이의 상기 복수의 비휘발성 메모리 셀의 제어, 액세스 또는 제어 및 액세스를 위한 회로
    를 포함하며,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는,
    상기 NAND 스트링을 비트 라인 및 소스 라인에 결합시키고,
    상기 소스 라인에 Vcc보다 큰 상승된(elevated) 소스 전압(Vsource)을 인가하고,
    상기 NAND 스트링의 하나 이상의 선택되지 않은 메모리 셀들의 제어 게이트들에 결합된 하나 이상의 워드 라인들에 통과 전압(Vpass)을 인가하고,
    선택된 메모리 셀의 제어 게이트에 결합된 워드 라인에 판독 게이트 전압(Vg)을 인가하고,
    상기 판독 게이트 전압(Vg)에서 상기 NAND 메모리 셀 스트링의 선택된 메모리 셀의 문턱 전압(Vt)을 뺀 것을 나타내는, 상기 결합된 비트 라인 상에 나타나는 전압을 감지함으로써,
    상기 NAND 메모리 어레이의 NAND 메모리 셀 스트링의 선택된 메모리 셀의 문턱 전압을 감지하도록 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는,
    상기 NAND 메모리 어레이의 NAND 메모리 셀 스트링의 선택된 메모리 셀의 문턱 전압을 감지하는 동안,
    상기 NAND 메모리 셀 스트링의 드레인 선택 게이트에 선택 전압 VSGD를 인가하고;
    상기 NAND 메모리 셀 스트링의 소스 선택 게이트에 선택 전압 VSGS를 인가하고;
    상기 NAND 메모리 셀 스트링의 상기 비트 라인에 바이어스 전류를 인가하도록 더 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는 외부 장치에 전달하기 전에 상기 비트 라인 상에 나타나는 전압을 증폭, 버퍼링 또는 증폭 및 버퍼링하도록 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는, 샘플 및 홀드 회로를 이용하여 상기 비트 라인에 나타나는 전압을 샘플링하도록 구성되며, 상기 샘플 및 홀드 회로는 상기 샘플링된 전압을 저장하기 위한 하나 이상의 커패시터를 포함하는 NAND 아키텍쳐 비휘발성 메모리 장치.
  6. 제3항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는, 샘플 및 홀드 회로를 이용하여 상기 비트 라인 상에 나타나는 전압을 샘플링하도록 구성되며, 상기 NAND 아키텍쳐 비휘발성 메모리 장치의 상기 샘플 및 홀드 회로는, 상기 샘플링된 전압을 목표 아날로그 전압에 비교하도록 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는, 선택된 메모리 셀의 원하는 문턱 전압을 나타내는 아날로그 데이터 신호를 수신하도록 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는,
    샘플 및 홀드 회로에 상기 선택된 메모리 셀의 상기 원하는 문턱 전압의 표식을 저장하고;
    상기 선택된 메모리 셀의 상기 제어 게이트에 프로그래밍 전압을 인가하고, 상기 선택된 메모리 셀의 채널에 프로그램 저 전압을 인가함으로써 프로그램 사이클에서 상기 선택된 메모리 셀을 프로그래밍하고;
    상기 NAND 스트링을 비트 라인과 소스 라인에 결합시키고, 상승된 소스 전압(Vsource)을 상기 소스 라인에 인가하고, 상기 NAND 스트링 중 하나 이상의 선택되지 않은 메모리 셀들의 제어 게이트들에 결합되는 하나 이상의 워드 라인들에 통과 전압(Vpass)를 인가하고, 상기 선택된 메모리 셀의 제어 게이트에 결합되는 워드 라인에 판독 게이트 전압(Vg)를 인가함으로써, 상기 선택된 메모리 셀의 상기 문턱 전압을 감지하고;
    상기 선택된 메모리 셀의 상기 감지된 문턱 전압의 표식과 상기 선택된 메모리 셀의 상기 원하는 문턱 전압의 상기 저장된 표식을 비교하고;
    상기 감지된 문턱 전압이 상기 원하는 문턱 전압보다 낮은 것으로 확인되면 추가의 프로그램 사이클을 적용함으로써 상기 선택된 메모리 셀의 상기 문턱 전압을 증가시킴으로써,
    프로그램 및 검증 사이클에서 상기 선택된 메모리 셀을 프로그램하도록 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 선택된 메모리 셀의 상기 문턱 전압을 감지하고, 상기 선택된 메모리 셀의 상기 감지된 문턱 전압을 상기 선택된 메모리 셀의 상기 저장된 원하는 문턱 전압과 비교하는 것은,
    상기 판독 게이트 전압(Vg)에서 상기 NAND 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 뺀 것을 나타내는 결합된 비트 라인 상에 나타나는 전압(Vout)을 판독하는 것, 상기 판독 게이트 전압(Vg)에서 상기 결합된 비트 라인에 나타나는 전압(Vout)을 감산하여 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 나타내는 전압을 구하는 것, 및 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 나타내는 전압을 상기 원하는 문턱 전압의 저장된 표식과 비교하는 것을 더 포함하는 NAND 아키텍쳐 비휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는, 아날로그-디지털 변환기(ADC)로 상기 비트 라인 상에 나타나는 전압을 샘플링함으로써, 상기 NAND 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 상기 결합된 비트 라인 상에 나타나는 전압을 감지하도록 구성되는 NAND 아키텍쳐 비휘발성 메모리 장치.
  11. 벌크 저장 장치로서,
    정보의 2 이상의 비트의 데이터 값을 나타내는 아날로그 데이터 신호들을 수신 및 송신하도록 구성된 NAND 아키텍쳐 비휘발성 메모리 장치;
    외부 장치와 통신하기 위한 컨트롤러; 및
    상기 컨트롤러와 상기 메모리 장치에 결합된 판독/기입 채널
    을 포함하며,
    상기 판독/기입 채널은, 상기 메모리 장치로부터 수신된 아날로그 데이터 신호들을 상기 컨트롤러에의 송신을 위한 디지털 데이터 신호들로 변환하고, 상기 컨트롤러로부터 수신된 디지털 데이터 신호들을 상기 메모리 장치에의 송신을 위한 아날로그 데이터 신호들로 변환하도록 구성되며,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는,
    각각의 NAND 스트링을 각자의 비트 라인과 소스 라인에 결합시키고,
    Vcc보다 큰 상승된 소스 전압(Vsource)을 상기 소스 라인에 결합시키고,
    각각의 NAND 스트링의 하나 이상의 선택되지 않은 메모리 셀들의 제어 게이트들에 결합된 하나 이상의 워드 라인들에 통과 전압(Vpass)을 결합시키고,
    각각의 NAND 스트링의 선택된 메모리 셀의 제어 게이트에 결합된 워드 라인에 판독 게이트 전압(Vg)을 결합시키고,
    상기 판독 게이트 전압(Vg)에서 각각의 NAND 스트링의 선택된 메모리 셀의 문턱 전압(Vt)을 뺀 것을 나타내는, 상기 각자의 결합된 비트 라인 상에 나타나는 전압을 감지함으로써,
    소스 폴로워(source follower) 감지 동작에서 상기 NAND 아키텍쳐 비휘발성 메모리 장치의 NAND 메모리 어레이의 하나 이상의 NAND 메모리 셀 스트링들 중 하나 이상의 선택된 메모리 셀들로부터 문턱 전압을 판독하도록 구성되는 벌크 저장 장치.
  12. 제11항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는,
    상기 선택된 메모리 셀들의 제어 게이트들에 프로그래밍 전압을 인가하고, 상기 선택된 메모리 셀들의 채널들에 프로그램 저전압을 인가함으로써 프로그램 사이클에서 상기 선택된 메모리 셀들을 프로그래밍하고,
    각각의 NAND 스트링을 비트 라인과 소스 라인에 결합시키고, 상승된 소스 전압(Vsource)을 상기 소스 라인에 결합시키고, 각각의 NAND 스트링의 하나 이상의 선택되지 않은 메모리 셀들의 제어 게이트들에 결합된 하나 이상의 워드 라인들에 통과 전압(Vpass)을 결합시키고, 각각의 NAND 스트링의 선택된 메모리 셀의 제어 게이트에 결합된 워드 라인에 판독 게이트 전압(Vg)을 결합시킴으로써, 소스 폴로워 감지 동작에서 상기 선택된 메모리 셀들의 문턱 전압 표식들을 감지하고,
    상기 선택된 메모리 셀들의 감지된 문턱 전압 표식들을 상기 수신된 아날로그 데이터 신호들을 나타내는 상기 저장된 전압 레벨들과 비교하고,
    상기 메모리 셀 문턱 전압 표식이 관련되어 저장된 전압 레벨보다 작은 것으로 판명되면, 추가의 프로그램 및 검증 사이클을 상기 메모리 셀에 적용하는 것에 의해 상기 선택된 메모리 셀들 중 하나의 메모리 셀의 상기 문턱 전압을 증가시킴으로써,
    기입 동작에서 수신 아날로그 데이터 신호들을 나타내는 전압 레벨들을 샘플 및 홀드 회로에 저장하고, 프로그램 및 검증 사이클에서 자신들의 판독 문턱 전압 표식들이 상기 저장된 전압 레벨들과 동일하거나 초과할 때까지, 상기 기입 동작의 상기 선택된 메모리 셀들을 프로그래밍하도록 더 구성되는 벌크 저장 장치.
  13. 제11항에 있어서,
    상기 NAND 아키텍쳐 비휘발성 메모리 장치는,
    상기 판독 게이트 전압(Vg)에서 하나 이상의 선택된 메모리 셀들의 각각의 메모리 셀의 상기 문턱 전압(Vt)을 뺀 것을 나타내는 결합된 비트 라인 상에 나타나는 전압(Vout)을 감지하고,
    상기 판독 게이트 전압(Vg)에서 상기 결합된 비트 라인에 나타나는 전압(Vout)을 감산하여, 상기 하나 이상의 선택된 메모리 셀들의 각각의 메모리 셀에 대하여 상기 문턱 전압(Vt)을 나타내는 전압을 구함으로써,
    하나 이상의 선택된 메모리 셀들의 문턱 전압들을 나타내는 전압 레벨들을 갖는 상기 메모리 장치로부터의 송신을 위하여 상기 소스 폴로워 감지 동작으로부터 아날로그 데이터 신호들을 생성하도록 더 구성되는 벌크 저장 장치.
  14. 비휘발성 메모리 장치의 NAND 메모리 셀 스트링의 선택된 메모리 셀로부터 문턱 전압을 감지하는 방법으로서,
    상기 NAND 메모리 셀 스트링을 비트 라인과 소스 라인에 결합시키는 단계;
    Vcc보다 큰 상승된 소스 전압(Vsource)을 상기 소스 라인에 인가하는 단계;
    상기 NAND 메모리 셀 스트링의 하나 이상의 선택되지 않은 메모리 셀들의 제어 게이트들에 결합된 하나 이상의 워드 라인들에 통과 전압(Vpass)를 인가하는 단계;
    상기 NAND 메모리 셀 스트링의 상기 선택된 메모리 셀의 제어 게이트에 결합된 워드 라인에 판독 게이트 전압(Vg)을 인가하는 단계; 및
    상기 비트 라인으로부터 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 나타내는 전압 레벨을 판독하는 단계 - 상기 전압 레벨은 상기 판독 게이트 전압(Vg)에서 상기 NAND 메모리 셀 스트링의 선택된 메모리 셀의 문턱 전압(Vt)을 뺀 것과 같음 -
    를 포함하는 문턱 전압 감지 방법.
  15. 제14항에 있어서,
    상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 판독하는 단계 후에, 상기 메모리 장치로부터 상기 선택된 메모리 셀의 상기 문턱 전압 레벨을 나타내는 전압 레벨을 송신하는 단계를 더 포함하는 문턱 전압 감지 방법.
  16. 제14항에 있어서,
    상기 비트 라인으로부터 상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 판독하는 단계는,
    상기 판독 게이트 전압(Vg)에서 상기 NAND 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 뺀 것을 나타내는 상기 결합된 비트 라인 상에 나타나는 전압을 감지하는 단계를 더 포함하는 문턱 전압 감지 방법.
  17. 제14항에 있어서,
    상기 비트 라인으로부터 상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 판독하는 단계는,
    상기 판독 게이트 전압(Vg)에서 상기 NAND 메모리 셀 스트링의 상기 선택된 메모리 셀의 문턱 전압(Vt)을 뺀 것을 나타내는 상기 결합된 비트 라인에 나타나는 전압(Vout)을 감지하는 단계와, 상기 판독 게이트 전압(Vg)로부터 상기 결합된 비트 라인 상에 나타는 전압(Vout)을 감산하는 단계를 더 포함하는 문턱 전압 감지 방법.
  18. 제14항에 있어서,
    상기 비트 라인으로부터 상기 선택된 메모리 셀의 문턱 전압을 나타내는 전압 레벨을 판독하는 단계는,
    아날로그-디지털 변환기(ADC)를 이용하여 상기 비트 라인으로부터 상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 감지하는 단계와, 샘플 및 홀드 회로에서 상기 비트 라인으로부터 상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 샘플링하는 단계 중 하나의 단계를 더 포함하는 문턱 전압 감지 방법.
  19. 제14항에 있어서,
    상기 NAND 메모리 셀 스트링을 비트 라인과 소스 라인에 결합시키는 단계 전에,
    NAND 메모리 셀 스트링의 선택된 메모리 셀의 원하는 문턱 전압을 나타내는 아날로그 데이터 신호를 수신하는 단계;
    상기 선택된 메모리 셀의 상기 원하는 문턱 전압을 샘플 및 홀드 회로에 저장하는 단계; 및
    상기 선택된 메모리 셀의 제어 게이트에 프로그래밍 전압을 인가하고, 상기 선택된 메모리 셀의 채널에 프로그램 저전압을 인가함으로써 프로그램 사이클에서 상기 선택된 메모리 셀을 프로그래밍하는 단계
    를 더 포함하고,
    상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 판독하는 단계 후에,
    상기 선택된 메모리 셀의 상기 저장된 원하는 문턱 전압과 상기 선택된 메모리 셀의 상기 문턱 전압을 비교하는 단계; 및
    상기 선택된 셀의 감지된 문턱 전압이 상기 저장된 원하는 문턱 전압보다 작은 것으로 판명되면, 추가의 프로그램 사이클을 적용함으로써 상기 선택된 메모리 셀의 상기 문턱 전압을 증가시키는 단계
    를 더 포함하는 문턱 전압 감지 방법.
  20. 제19항에 있어서,
    상기 비트 라인 상의 상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 판독하는 단계, 및 상기 선택된 메모리 셀의 상기 저장된 원하는 문턱 전압과 상기 선택된 메모리 셀의 상기 문턱 전압을 비교하는 단계는,
    상기 판독 게이트 전압(Vg)에서 상기 NAND 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 뺀 것을 나타내는 결합된 비트 라인 상에 나타나는 전압(Vout)을 판독하는 단계, 상기 판독 게이트 전압(Vg)으로부터 상기 결합된 비트 라인 상에 나타나는 전압(Vout)을 감산하여 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 나타내는 전압을 구하는 단계, 및 상기 선택된 메모리 셀의 상기 문턱 전압(Vt)을 나타내는 전압을 상기 선택된 메모리 셀의 상기 저장된 원하는 문턱 전압과 비교하는 단계를 더 포함하는 문턱 전압 감지 방법.
  21. 제14항에 있어서,
    상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨을 판독하는 단계 후에,
    상기 선택된 메모리 셀의 상기 문턱 전압을 나타내는 전압 레벨에 의해 표현되는 데이터 비트 패턴에 대응하는 2 이상의 디지털 데이터 신호들을 생성하는 단계; 및
    상기 디지털 데이터 신호들을 호스트 프로세서에 송신하는 단계
    를 더 포함하는 문턱 전압 감지 방법.
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