JP6088675B1 - 半導体記憶装置 - Google Patents
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Abstract
Description
先ず、0ビットの不合格ビットの判定について説明する。これは、全ビットのプログラムが成功したか否かを判定することであり、この場合には、トランジスタQ8が全く不要であるか、あるいはトランジスタQ8がディスエーブルである(N=0)。プログラムベリファイは、選択ワード線にベリファイ電圧を印加する以外は、通常の読出し動作と同様であり、全ビットのプログラムが成功した場合には、選択メモリセルが非導通であり、全ビット線の電位は放電されず、プリチャージされた電位である。このため、ラッチノードSLSはLレベルであり、トランジスタQ1はオフであり、配線PB_Uの電圧は変動しない。また、ベリファイ時、JUDGEON信号がHレベルに駆動され、トランジスタQ7がオンし、配線PB_DISがGNDレベルとなる。このとき、トランジスタQ6は、1/2Irefの電流を流すため、基準電圧Vrefは、1/2Irefの電圧降下に応じた値となる。その結果、配線PB_UPの電圧が基準電圧Vrefよりも1/2Irefの分だけ高くなるため、比較器CMPは、Hレベルの信号、すなわち合格を出力する。
1ビットの不合格ビットを判定する場合(N=1)、1つのトランジスタQ8が動作可能な状態に置かれる。例えば、図11(B)であれば、EN-1がHレベル、EN-2がLレベルに駆動される。上記したように、全ビットのプログラムが成功した場合には、トランジスタQ1がオフであり、配線PB_UPの電圧は変動せず、1ビットの不合格ビットがある場合には、1つのページバッファ/センス回路のトランジスタQ1がオンし、配線PB_UPの電圧は、Irefの分だけ降下する。JUDGEON信号がHレベルに駆動され、トランジスタQ7がオンし、配線PB_DISがGNDレベルになると、トランジスタQ6が1/2Irefの電流を流し、さらに、トランジスタQ8がIrefの電流を流す。このため、基準電圧Vrefは、1/2Iref+Irefの分だけ降下した値となる。その結果、配線PB_UPの電圧が基準電圧Vrefよりも高くなり、比較器CMPは、Hレベルを出力する。
2ビットの不合格ビットを判定する場合(N=2)、2つのトランジスタQ8が動作可能な状態に置かれる。例えば、図11(B)であれば、EN_1がHレベル、EN_2がHレベルに駆動される。上記したように、2ビットの不合格ビットがある場合には、2つのページバッファ/センス回路のトランジスタQ1がオンし、配線PB_UPの電圧は、2×Irefの分だけ降下する。JUDGEON信号がHレベルに駆動され、トランジスタQ7がオンし、配線PB_DISがGNDレベルになると、トランジスタQ6が1/2Irefの電流を流し、さらに、2つのトランジスタQ8が2×Irefの電流を流す。このため、基準電圧Vrefは、1/2Iref+2×Irefの分だけ降下した値となる。その結果、配線PB_UPの電圧が基準電圧Vrefよりも高くなり、比較器CMPは、Hレベルを出力する。
全ビットのプログラムが成功したか否かの判定であり、基準電圧Vrefは、1/2Iref+2×Irefの分だけ降下した値に固定される。一方、配線PB_UPの電圧は、2個のトランジスタQ9により2×Irefの電流がトランジスタQ7を介してGNDに流れるため、2×Iref分だけ降下した値となる。このため、比較器CMPは、Hレベル(合格)を出力する。もし、1ビットの不合格ビットがある場合には、配線PB_UPの電圧は、2×Iref+Iref=3×Irefの分だけ降下し、基準電圧Vrefよりも小さくなるので、比較器CMPは、Lレベル(不合格)を出力する。
基準電圧Vrefは、上記と同様に、1/2Iref+2×Irefの分だけ降下した値に固定される。また、トランジスタQ9の数は1つであるため、1ビットの不合格ビットがあるとき、配線PB_UPの電圧は、トランジスタQ2によるIrefとトランジスタQ9によるIrefにより、2×Iref分だけ降下し、基準電圧Vrefよりも大きくなる。このため、比較器CMPは、合格であるHレベルを出力する。不合格ビットが2ビットであるとき、配線PB_UPの電圧は、3×Iref分だけ降下するため、基準電圧Vrefよりも小さくなる。このため、比較器CMPは、不合格であるLレベルを出力する。
基準電圧Vrefは、上記と同様に、1/2Iref+2×Irefの分だけ降下した値に固定される。また、トランジスタQ9は、2−N=0である。2ビットの不合格ビットがあるとき、配線PB_UPの電圧は、トランジスタQ2により2×Iref分だけ降下し、基準電圧Vrefよりも大きくなる。このため、比較器CMPは、合格であるHレベルを出力する。3ビットの不合格ビットがあるとき、配線PB_UPの電圧は、トランジスタQ2により3×Iref分だけ降下し、基準電圧Vrefよりも小さくなる。このため、比較器CMPは、不合格であるLレベルを出力する。
全ビットのプログラムが成功したか否かの判定であり、基準電圧Vrefは、トランジスタQ6を流れる1/2Irefの分だけ降下した値に固定される。一方、配線PB_UPの電圧は、トランジスタQ1がオフであるため、変動しない。その結果、比較器CMPは、Hレベル(合格)を出力する。もし、1ビットの不合格ビットがある場合には、配線PB_UPの電圧は、トランジスタQ2によりIref分だけ降下し、基準電圧Vrefよりも小さくなるので、比較器CMPは、Lレベル(不合格)を出力する。
基準電圧Vrefは、上記と同様に、トランジスタQ6が流す1/2Irefにより固定である。供給回路210は、配線PB_UPにIrefの電流を供給する。1ビットの不合格ビットがあるとき、配線PB_UPの電圧は、トランジスタQ2がIrefを流すが、供給回路210がIrefを供給するため、放電する電流が供給する電流によって相殺され、事実上、配線PB_UPの電圧は変動しない。このため、配線PB_UPの電圧は、基準電圧Vrefよりも大きくなり、比較器CMPは、合格であるHレベルを出力する。不合格ビットが2ビットであるとき、配線PB_UPの電圧は、トランジスタQ2が2×Irefを流し、供給回路210がIrefを供給するため、配線PB_UPの電圧は、事実上、Irefの分だけ降下し、基準電圧Vrefよりも小さくなる。このため、比較器CMPは、不合格であるLレベルを出力する。
基準電圧Vrefは、トランジスタQ6が流す1/2Irefにより固定である。供給回路210は、配線PB_UPに2×Irefを供給する。2ビットの不合格ビットがあるとき、配線PB_UPの電圧は、トランジスタQ2が2×Irefを流すが、供給回路210が2×Irefを供給するため、放電される電流が相殺され、事実上、配線PB_UPの電圧は変動しない。このため、配線PB_UPの電圧は、基準電圧Vrefよりも大きくなり、比較器CMPは、合格であるHレベルを出力する。不合格ビットが3ビットであるとき、配線PB_UPの電圧は、トランジスタQ2が3×Irefを流し、供給回路210が2×Irefを供給するため、配線PB_UPの電圧は、事実上、Irefの分だけ降下し、基準電圧Vrefよりも小さくなる。このため、比較器CMPは、不合格であるLレベルを出力する。
120:入出力バッファ 130:ECC回路
140:アドレスレジスタ 150:制御部
160:ワード線選択回路 170:ページバッファ/センス回路
180:列選択回路 190:内部電圧発生正回路
200:判定回路 210:供給回路
300:レギュラー領域 310:スペア領域
Claims (9)
- メモリアレイと、
複数のデータ保持回路であって、各データ保持回路は、ビット線を介して前記メモリアレイに接続され、選択ページにプログラムすべきデータを保持する回路と、プログラムベリファイ時にベリファイの合否を出力する出力回路とを含む、前記複数のデータ保持回路と、
前記複数のデータ保持回路の各出力回路に接続され、前記複数のデータ保持回路のベリファイ結果が許容される不合格ビット数であるか否かを判定する判定回路とを含み、
前記判定回路は、前記複数のデータ保持回路のベリファイの合否に応じた検出電圧を生成する第1の回路と、基準電圧を生成する第2の回路と、前記検出電圧と前記基準電圧とを比較する比較回路とを含み、当該比較回路は、前記複数のデータ保持回路によるベリファイ結果が許容される不合格ビット数であるか否かを表す信号を出力し、
前記第1の回路は、前記許容される不合格ビット数に応じた数の基準電流を供給する供給回路を含み、前記第1の回路により生成される前記検出電圧は、前記供給回路により供給された基準電流に応じた値である、不揮発性半導体記憶装置。 - 前記供給回路は、前記基準電流を流すトランジスタを複数含み、前記供給回路は、前記許容される不合格ビット数に応じて前記複数のトランジスタのうちの動作されるトランジスタの数を選択する、請求項1に記載の不揮発性半導体記憶装置。
- メモリアレイと、
複数のデータ保持回路であって、各データ保持回路は、ビット線を介して前記メモリアレイに接続され、選択ページにプログラムすべきデータを保持する回路と、プログラムベリファイ時にベリファイの合否を出力する出力回路とを含む、前記複数のデータ保持回路と、
前記複数のデータ保持回路の各出力回路に接続され、前記複数のデータ保持回路のベリファイ結果が許容される不合格ビット数であるか否かを判定する判定回路とを含み、
前記判定回路は、前記複数のデータ保持回路のベリファイの合否に応じた検出電圧を生成する第1の回路と、基準電圧を生成する第2の回路と、前記検出電圧を入力する第1の入力および前記基準電圧を入力する第2の入力を含み、前記検出電圧と前記基準電圧とを比較することで、前記複数のデータ保持回路によるベリファイ結果が許容される不合格ビット数であるか否かを表す信号を出力する比較回路とを有し、
前記検出電圧は、不合格ビット数×基準電流Irefの分だけ降下した値であり、
前記第2の回路は、前記第2の入力に並列に接続された複数のトランジスタを含み、複数のトランジスタは、各々が基準電流Irefを流す不合格ビット数に応じた数のトランジスタと、1/2Irefを流すトランジスタとを含み、
前記比較回路は、前記検出電圧が前記基準電圧よりIref/2だけ大きいとき、許容される不合格ビット数であることを示す信号を出力し、前記検出電圧が前記基準電圧よりIref/2だけ小さいとき許容されない不合格ビット数であることを示す信号を出力する、不揮発性半導体記憶装置。 - 前記第2の回路は、前記複数のトランジスタの中から前記許容される不合格ビット数に応じて動作されるトランジスタの数を選択する、請求項3に記載の不揮発性半導体記憶装置。
- メモリアレイと、
複数のデータ保持回路であって、各データ保持回路は、ビット線を介して前記メモリアレイに接続され、選択ページにプログラムすべきデータを保持する回路と、プログラムベリファイ時にベリファイの合否を出力する出力回路とを含む、前記複数のデータ保持回路と、
前記複数のデータ保持回路の各出力回路に接続され、前記複数のデータ保持回路のベリファイ結果が許容される不合格ビット数であるか否かを判定する判定回路とを含み、
前記判定回路は、前記複数のデータ保持回路のベリファイの合否に応じた検出電圧を生成する第1の回路と、基準電圧を生成する第2の回路と、前記検出電圧を入力する第1の入力および前記基準電圧を入力する第2の入力を含み、前記検出電圧と前記基準電圧とを比較することで、前記複数のデータ保持回路によるベリファイ結果が許容される不合格ビット数であるか否かを表す信号を出力する比較回路とを有し、
前記基準電圧は、基準電流Iref×k+1/2Irefが流れたときの固定電圧であり、
前記第1の回路は、前記第1の入力に並列に接続され、各々が基準電流Irefを流すk−許容される不合格ビット数のトランジスタを含み、kは、許容される不合格ビット数よりも大きく、
前記比較回路は、前記検出電圧が前記基準電圧よりIref/2だけ大きいとき、許容される不合格ビット数であることを示す信号を出力し、前記検出電圧が前記基準電圧よりIref/2だけ小さいとき許容されない不合格ビット数であることを示す信号を出力する、不揮発性半導体記憶装置。 - 前記データ保持回路の出力回路は、ベリファイ結果が不合格であるとき前記第2の回路の基準電流と等しい基準電流を流すトランジスタを含み、前記第1の回路は、不合格ビット数に応じた数の基準電流により前記検出電圧を生成する、請求項3または5に記載の不揮発性半導体記憶装置。
- 前記第2の回路は、予め決められた数の基準電流により前記基準電圧を生成し、前記第1の回路は、前記予め決められた数よりも少ない数の基準電流を用いて前記検出電圧を生成する、請求項3に記載の不揮発性半導体記憶装置。
- 前記許容される不合格ビット数は、誤り検出・訂正手段により救済可能なビット数に応じて決定される、請求項1ないし7いずれか1つに記載の不揮発性半導体記憶装置。
- 前記誤り検出・訂正手段が選択ページのセクタ単位で行われるとき、前記判定回路は、セクタ単位で複数のデータ保持回路に接続される、請求項8に記載の不揮発性半導体記憶装置。
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