TW201729093A - 非揮發性半導體儲存裝置 - Google Patents

Abstract

本發明提供一種非揮發性半導體儲存裝置。用於判定疑似合格的判定電路200經由配線PB_UP、PB_MG、PB_DIS而與多個頁面緩衝器/讀出電路170連接。頁面緩衝器/讀出電路170包含當編程校驗為不合格時，經由電晶體Q1流動基準電流Iref的電晶體Q2。判定電路200包含比較器CMP，對比較器CMP的其中一個輸入端子供給配線PB_UP的電壓，對另一個輸入端子供給基準電壓Vref。基準電壓Vref由與判定疑似合格的不合格位元數（N）相應的數量的基準電流（Iref*N）生成。

Description

非揮發性半導體儲存裝置

本發明涉及一種非揮發性半導體儲存裝置，尤其涉及一種反及（NAND）型快閃記憶體的編程。

在NAND型快閃記憶體中，通過反覆進行資料的編程或抹除，因穿隧絕緣膜的劣化而導致電荷保持特性惡化，或因由穿隧絕緣膜所捕獲的電荷而產生閾值變動，從而引起位元差錯（bit error）。專利文獻1(日本專利特開2010-152989號公報)中作為此種位元差錯對策而搭載有差錯檢測校正（Error Checking Correction，ECC）電路。另外，專利文獻2(日本專利特開2008-165805號公報)中，揭示有一種關於在一個儲存胞元儲存多位元（multibit）的資料的NAND型快閃記憶體的多位元的資料的差錯校正方案。進而，專利文獻3(日本專利特開2010-79486號公報)中，揭示有一種快閃記憶體，將校正的差錯數為閾值以上的物理塊作為警告塊（warning block）而登記至表（table），在資料寫入時降低警告塊的選擇的優先順位。 [發明所要解決的問題]

在以晶片搭載ECC電路的NAND型快閃記憶體中，當將自外部輸入/輸出端子輸入的應編程的資料載入至頁面緩衝器/讀出（sense）電路時，應編程的資料被轉送至ECC電路，ECC電路130進行應編程的資料的運算，並生成用以差錯檢測·校正的差錯校正符號，將差錯校正符號寫回至頁面緩衝器/讀出電路的規定區域。而且，在記憶體陣列的選擇頁面對由頁面緩衝器/讀出電路所保持的應編程的資料及差錯校正符號進行編程。

圖1為現有的編程動作的流程。對位元線設定與編程資料相應的電壓，且對選擇頁面施加編程脈衝（S10），其次，進行選擇頁面的編程校驗（verify）（S20），從而判定選擇頁面的所有儲存胞元的編程是否合格（S30）。在判定編程為合格的情況下，編程結束。另一方面，於存在不合格的儲存胞元的情況下，判定編程脈衝的施加次數是否達到NMAX（S40）。所謂NMAX，是指編程所容許的最大時間或編程所容許的最大編程脈衝的施加次數。在達到NMAX的情況下，將編程失敗的狀態告知於外部的控制器，且將所述塊作為壞塊（bad block）而進行管理。若未達到NMAX，則依據增量步進編程脈衝（Incremental Step Program Pulse，ISPP），生成比上一次的編程脈衝大DV的具有步進電壓（step voltage）的編程脈衝（S50），從而將該編程脈衝施加至選擇頁面。

在未利用搭載於外部的控制器等的ECC功能、或者未搭載ECC的快閃記憶體中，編程校驗的合格是以所有位元的合格為前提。與此相對，在利用搭載於外部的控制器等的ECC功能、或者晶片搭載有ECC的快閃記憶體中，即便在校驗中存在一部分的不合格位元（“0”編程不合格的儲存胞元），也能夠通過以ECC修復所述情況來視作疑似合格。例如，若能夠通過ECC來進行m位元的差錯檢測·校正，則理論上可最大修復m位元的不合格位元。在進行選擇頁面的讀出的情況下，選擇頁面中所包含的不合格位元作為差錯而被檢測出，對該資料進行校正。通過進行疑似合格的判定，減少編程失敗或壞塊，使良率提高，進而通過抑制編程脈衝的施加次數，可減少編程干擾。

然而，在現有的快閃記憶體的編程校驗中，是對選擇頁面的所有位元是否合格進行判定的全部位元判定的電路構成，無法進行疑似合格的判定。圖2表示現有的全部位元判定的電路構成。例如，當頁面緩衝器/讀出電路的尺寸為2 kB時，在校驗判定線VL與節點（node）N之間並聯連接供給鎖存（latch）電路的節點SLS_0、SLS_1、SLS_2、…SLS_2048×8的校驗用電晶體，進而在節點N與GND之間連接用以使編程校驗致能（JUDGEON為高電位（H電位））的電晶體。在編程校驗時，對校驗判定線VL供給H電位的電壓，當選擇頁面的所有位元為合格時，所有的鎖存電路的節點SLS_0、SLS_1、SLS_2、…SLS_2048×8成為低電位（L電位），校驗判定線VL維持H電位。但是，當存在即便一個不合格位元時，節點SLS_0、SLS_1、SLS_2、…SLS_2048×8的其中之一成為H電位，相對應的校驗用電晶體導通，校驗判定線VL成為L電位。因此，在進行全部位元判定的電路中無法進行疑似合格的判定。

本發明為解決此種現有的問題的發明，且目的在於提供一種可進行疑似合格的判定的非揮發性半導體儲存裝置。 [解決問題的技術手段]

本發明的非揮發性半導體儲存裝置包括：記憶體陣列；多個資料保持電路，所述多個資料保持電路中，各資料保持電路包含經由位元線連接於所述記憶體陣列且在選擇頁面保持應編程的資料的電路、及在編程校驗時輸出校驗的合格與否的輸出電路；以及判定電路，連接於所述多個資料保持電路的各輸出電路，判定所述多個資料保持電路的校驗結果是否為所容許的不合格位元數，且所述判定電路包括：第1電路，生成與所述多個資料保持電路的校驗的合格與否相應的檢測電壓；第2電路，生成基準電壓；及比較電路，比較所述檢測電壓與所述基準電壓，所述比較電路輸出表示由所述多個資料保持部件所得的校驗結果是否為所容許的不合格位元數的信號。

優選的是，所述第2電路生成與所述所容許的不合格位元數相應的基準電壓。優選的是，所述第2電路通過與所述所容許的不合格位元數相應的數量的基準電流來生成所述基準電壓。優選的是，所述第2電路包含多個流動所述基準電流的電晶體，所述第2電路與所述所容許的不合格位元數相應地選擇多個所述電晶體中進行動作的電晶體的數量。優選的是，所述資料保持電路的輸出電路包含當校驗結果為不合格時流動與所述第2電路的基準電流相等的電流的電晶體，所述第1電路通過與不合格位元數相應的數量的基準電流來生成所述檢測電壓。優選的是，所述第2電路通過預先決定的數量的基準電流來生成所述基準電壓，所述第1電路使用數量少於所述預先決定的數量的基準電流來生成所述檢測電壓。優選的是，所述第1電路包含供給電路，所述供給電路供給與所述所容許的不合格位元數相應的數量的基準電流，由所述第1電路生成的所述檢測電壓為與由所述供給電路供給的基準電流相應的值。優選的是，所述供給電路包含多個流動所述基準電流的電晶體，所述供給電路與所述所容許的不合格位元數相應地選擇多個所述電晶體中進行動作的電晶體的數量。優選的是，所述所容許的不合格位元數是與能夠通過差錯檢測·校正部件來修復的位元數相應地來決定。優選的是，當所述差錯檢測·校正部件以選擇頁面的磁區為單位來運行時，所述判定電路以磁區為單位連接於多個資料保持電路。 [發明的效果]

根據本發明，設置對多個資料保持電路的校驗結果是否為所容許的不合格位元數進行判定的判定電路，故除全部位元判定外還可進行疑似合格的判定。

其次，參照附圖來詳細說明本發明的實施形態。此處，例示NAND型的快閃記憶體作為優選形態。再者，應留意的是，附圖中，為了便於理解而強調表示了各部分，與實際元件的比例（scale）並不相同。 [實施例]

將本發明的實施例中的快閃記憶體的典型構成示於圖3。但是，此處所示的快閃記憶體的構成為例示，本發明未必限定於此種構成。本實施例的快閃記憶體100包含以下而構成：記憶體陣列110，其中多個儲存胞元排列成矩陣狀；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；ECC電路130，進行在記憶體陣列110中進行編程的資料或自記憶體陣列110讀出的資料的差錯檢測·校正；位址暫存器（address register）140，接收來自輸入/輸出緩衝器120的位址資料；控制部150，接收來自輸入/輸出緩衝器120的命令資料或來自外部的控制信號來控制各部；字元線選擇電路160，自位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持自由字元線選擇電路160所選擇的頁面讀出的資料，或保持針對所選擇的頁面的寫入資料；行選擇電路180，自位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路170內的資料的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。

記憶體陣列110具有沿行方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。接近塊BLK（0）而配置有頁面緩衝器/讀出電路170。在一個儲存塊中，例如如圖4所示，形成多個將多個儲存胞元串聯連接而成的NAND串單元NU，在一個儲存塊內沿列方向排列有n+1個串單元NU。串單元NU包含：串聯連接的多個儲存胞元MCi（i=0、1、…、31）；連接于作為其中一個端部的儲存胞元MC31的汲極側的選擇電晶體TD；以及連接于作為其中另一個端部的儲存胞元MC0的源極側的選擇電晶體TS，選擇電晶體TD的汲極連接于相對應的一條位元線GBL0~GBLn中相對應的一條位元線，選擇電晶體TS的源極連接於共用的源極線SL。

儲存胞元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、選擇電晶體TS的閘極連接於與字元線WLi並排的選擇閘極線SGD、選擇閘極線SGS。當字元線選擇電路160基於列位址資訊Ax或經轉換的位址資訊來選擇塊時，經由塊的選擇閘極線SGS、選擇閘極線SGD而選擇性地對選擇電晶體TD、選擇電晶體TS進行驅動。圖4表示典型的串單元的構成，但串單元也可在NAND串內包含一個或多個虛設胞元。

典型的是，儲存胞元具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道上；浮動閘極（floating gate）（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由電介質膜而形成在浮動閘極上。當在浮動閘極中未蓄積電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當浮動閘極中蓄積有電荷時，即寫入有資料“0”時，閾值轉變（shift）為正，儲存胞元為常關（normally off）。但是，儲存胞元可為儲存1位元（二進位資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多位元的多層胞元（Multi-level Cell，MLC）型。

表1為表示在快閃記憶體進行各動作時施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，對共用源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱施加高電壓（例如21 V），將浮動閘極的電子抽出至基板，由此以塊為單位來抹除數據。表1

當在編程動作時經由輸入/輸出緩衝器120而輸入資料（應編程的資料）Di被載入至頁面緩衝器/讀出電路170時，ECC電路130對自頁面緩衝器/讀出電路170轉送的輸入資料Di進行運算，來生成編程資料的差錯檢測校正所需的差錯校正符號或奇偶檢驗位元（parity bit）。ECC的運算例如利用漢明碼（Hamming code）或裡德·索羅門（Reed-Solomon）等公知的方法來進行，將所輸入的k位元或k位元組的輸入資料Di轉換為p=k+q。“q”為輸入資料Di的差錯檢測校正所需的差錯校正符號或奇偶檢驗位元。在一優選例中，ECC電路130將差錯校正符號設置於頁面緩衝器/讀出電路170的備用區域。如此，在記憶體陣列110的選擇頁面對頁面緩衝器/讀出電路170中所設置的輸入資料Di與差錯校正符號進行編程。

當在讀出動作時自記憶體陣列110的選擇頁面讀出的資料由頁面緩衝器/讀出電路170保持時，ECC電路130基於自頁面緩衝器/讀出電路170轉送的差錯校正符號來進行讀出資料的差錯的檢測，在檢測出差錯的情況下，將校正的資料設置於頁面緩衝器/讀出電路170。而且，由頁面緩衝器/讀出電路170所保持的資料經由輸入/輸出緩衝器120而輸出。

其次，參照圖5的流程來對本發明的實施例中的編程動作進行說明。當控制部150經由輸入/輸出緩衝器120而接收編程命令時，開始用以編程的序列。輸入資料Di被載入至頁面緩衝器/讀出電路170，繼而，利用ECC電路130來進行輸入資料Di的ECC處理（S100）。

在圖6中表示ECC處理的一例。當快閃記憶體100具有×8的外部輸入/輸出端子時，資料自外部輸入/輸出端子P-0～外部輸入/輸出端子P-7經由各輸入/輸出緩衝器120-0～輸入/輸出緩衝器120-7而被載入至頁面緩衝器/讀出電路170。頁面緩衝器/讀出電路170例如具有被分割為磁區0～磁區7這八個磁區的普通區域300，以及被分割為備用0、備用1、備用2、備用3這四個磁區的備用區域310。

普通區域300的一個磁區例如由256位元組構成，在該情況下，普通區域300的八個磁區整體可保持約2K位元組的編程資料。備用區域310的一個磁區例如由16位元組構成，在該情況下，四個磁區（備用0～備用3）整體可保持64位元組的資料。備用區域310的一個磁區例如具有：區域311，儲存對包含不良儲存胞元的壞塊進行辨別的資訊；區域312，儲存與使用者資料有關的資訊；區域313、區域314，儲存關於普通區域300的兩個磁區的差錯校正符號（奇偶檢驗位元）；以及區域315，儲存對備用區域310進行ECC運算時的差錯校正符號（奇偶檢驗位元）。備用區域310的備用0的區域313、區域314分別儲存普通區域300的磁區0、磁區1的差錯校正符號（奇偶檢驗位元），備用區域310的備用1的區域313、區域314儲存普通區域300的磁區2、磁區3的差錯校正符號（奇偶檢驗位元）。同樣地，備用區域310的備用2儲存普通區域300的磁區4、磁區5的奇偶檢驗位元，備用區域310的備用3儲存普通區域300的磁區6、磁區7的奇偶檢驗位元。

在普通區域300的一個磁區中分配有輸入/輸出緩衝器120-0～輸入/輸出緩衝器120-7，即，在一個外部輸入/輸出端子中分配有256位元（256 bit×8=1磁區）。行選擇電路180對編程動作時所接收的行位址資訊Ay進行解碼，並基於該解碼結果來選擇載入有外部輸入/輸出端子P-0～外部輸入/輸出端子P-7中所輸入的資料的磁區。圖6表示外部輸入/輸出端子P-0～外部輸入/輸出端子P-7所接收的資料依據行位址資訊Ay而載入至磁區0的例子。

在此處所示的例子中，ECC電路130包含用以寫入差錯校正符號的寫入電路。優選的是，ECC電路130可對與普通區域300的一個磁區相等的位元組數的資料進行ECC運算。若普通區域300的一個磁區為256位元組，則ECC電路對256位元組的資料進行ECC運算，例如生成對1位元的差錯進行校正的差錯校正符號。在該情況下，整體的八個磁區可最大校正8位元的差錯。

ECC電路130將所生成的差錯校正符號寫入至備用區域310的相對應的磁區的區域313或區域314。在圖6所示的例子中，編程資料被載入至普通區域300的磁區0，故將差錯校正符號寫入至儲存備用0的奇偶的區域313。

圖7中例示備用區域310的資料的ECC處理。當對普通區域300的各磁區而結束ECC處理時，繼而，對備用區域310的各磁區進行ECC處理。進行備用區域310的一個磁區內所包含的哪個資料的ECC處理是任意的，但在本例中，設為對區域312至區域314的資料進行ECC處理。因此，備用0的區域312至區域314的資料被轉送至ECC電路130，通過ECC處理而生成的差錯校正符號利用ECC電路130而被寫入至備用0的區域315。對其他的備用1至備用3也進行同樣的處理。

再次參照圖5，當ECC處理結束時（S100），開始針對記憶體陣列110的編程。利用字元線選擇電路160而選擇記憶體陣列110的字元線，對位元線供給與由頁面緩衝器/讀出電路170所保持的資料相應的電壓，並對選擇頁面施加編程脈衝（S110）。其次，進行編程校驗（S120），檢查（check）編程有資料“0”的儲存胞元的閾值是否為固定值以上。校驗的結果為，若選擇頁面的所有位元合格，則編程結束。

在並非所有位元為合格的情況下，控制部150判定選擇頁面是否為疑似合格（S140）。視作疑似合格的最大的不合格位元數Np為可通過ECC電路130而修復的最大位元數Ncc以下，若校驗時的不合格位元數、即在選擇頁面實際產生的不合格位元數Nf為疑似合格的最大的不合格位元數Np以下（Nf≦Np），則判定為疑似合格（S140）。當判定為疑似合格時，編程動作結束，“0”不良的不合格位元直接被儲存於選擇頁面。

另一方面，當判定為未實現疑似合格時（S140），控制部150判定編程脈衝的施加次數是否達到NMAX（S150），若未達到，則依據ISPP進而將編程脈衝施加至選擇頁面（S150）。在編程脈衝的施加次數達到NMAX的情況下，將編程失敗的狀態告知於外部的控制器，且將包含該選擇頁面的塊作為壞塊而進行管理。在該情況下，將作為壞塊的辨別資訊儲存於備用區域的區域311。再者，當進行包含視作疑似合格的不合格位元的資料讀出時，ECC電路130將不合格位元作為差錯檢測出，並將其校正為正確的資料。

其次，對本實施例的編程動作時運行的判定疑似合格的判定電路進行說明。圖8為表示判定疑似合格的判定電路與頁面緩衝器/讀出電路的連接關係的圖。在一個優選的實施方式中，當以磁區為單位來進行ECC處理時，在一個磁區中準備一個判定電路200。例如，當如圖6所示，一個頁面被分割為八個磁區，一個磁區由256位元組構成時，一個判定電路連接於一個磁區、即256×8個頁面緩衝器/讀出電路170_1、頁面緩衝器/讀出電路170_2、頁面緩衝器/讀出電路170_3～頁面緩衝器/讀出電路170_256×8。因此，在一個頁面中準備八個判定電路。

如圖8所示，判定電路200經由節點N1、節點N2、節點N3連接於配線PB_UP、配線PB_MG、配線PB_DIS，這些配線PB_UP、配線PB_MG、配線PB_DIS以256×8個頁面緩衝器/讀出電路170_1～頁面緩衝器/讀出電路170_256×8成為並聯的方式共用地連接。當ECC電路130對256位元組的資料進行ECC運算時，若例如能夠最大修復4位元的差錯，則判定電路200容許將最大4位元的不合格位元（資料“0”的編程不良）判定為疑似合格。

在其他優選的實施方式中，當ECC處理並非以磁區為單位，而是以頁面為單位來進行時，也可在一個頁面中準備一個判定電路。在該情況下，一個判定電路將能夠由ECC電路修復的差錯位元的最大值作為能夠容許的不合格位元來判定是否實現疑似合格。

其次，對判定電路的詳細情況進行說明。圖9表示一個判定電路及與其連接的一個頁面緩衝器/讀出電路的構成。典型的是，頁面緩衝器/讀出電路170包含：用以將來自電壓供給部V1的電壓預充電（precharge）至位元線的電晶體BLPRE、用以夾住（clamp）位元線的電晶體BLCLAMP、用以使讀出節點SNS與鎖存節點SLR間的電荷轉送成為可能的電晶體BLCD、用以將鎖存節點SLR的電位轉送至連接於電壓供給部V2的電晶體VG的電晶體DTG、以及用以將電壓供給部V2結合於讀出節點SNS的電晶體REG。例如，當在編程校驗等中需要將讀出節點SNS自L電位反轉為H電位時，電晶體DTG進行動作，或者除此以外，在將讀出節點SNS自H電位反轉為L電位的情況下，電晶體DTG也進行動作。頁面緩衝器/讀出電路170進而包含將一對反相器交叉耦合所得的鎖存電路，鎖存電路包含：用以使節點SLR/SLS等價的電晶體EQ_EN、用以將節點SLR/SLS結合至資料線的電晶體CSL、結合於節點SLS的電晶體Q1、以及串聯連接於電晶體Q1的電晶體Q2。

頁面緩衝器/讀出電路170進而包含用以將編程校驗的合格與否的結果輸出的電路。該電路包含串聯連接於配線PB_UP與配線PB_DIS之間的兩個NMOS電晶體Q1、NMOS電晶體Q2。對電晶體Q1的閘極供給鎖存節點SLS，將配線PB_MG連接於電晶體Q2的閘極。配線PB_UP連接於判定電路200的節點N1，配線PB_MG連接於節點N2，配線PB_DIS連接於節點N3。如下文所述，電晶體Q2由與電晶體Q5、電晶體Q8相同的尺寸W的電晶體構成，當電晶體Q1導通時，電晶體Q2中流動基準電流Iref。當編程校驗為合格時，鎖存節點SLS成為L電位，電晶體Q1斷開，自配線PB_UP至配線PB_DIS中未流動電流，因此配線PB_UP的電壓不發生變動。當編程校驗為不合格時，鎖存節點SLS成為H電位，電晶體Q1導通，此時電晶體Q2中流動基準電流Iref，因此配線PB_UP的電壓由於基準電流Iref而下降。

判定電路200包含：連接於電壓供給源的PMOS電晶體Q3、PMOS電晶體Q4、可變電阻R1、可變電阻R2、比較器CMP、NMOS電晶體Q5、NMOS電晶體Q6、NMOS電晶體Q7、NMOS電晶體Q8。PMOS電晶體Q3、PMOS電晶體Q4作為電流源發揮功能，對可變電阻R1、可變電阻R2分別以自可變電阻R1、可變電阻R2輸出的電壓變得相等的方式進行調整。即，作為初期設定，以配線PB_UP的電壓與基準電壓Vref變得相等的方式來調整電阻R1、電阻R2。可變電阻R1的輸出、即配線PB_UP的電壓連接於比較器CMP的其中一個輸入端子（+），可變電阻R2的輸出、即基準電壓Vref連接於比較器CMP的另一個輸入端子（-）。比較器CMP比較兩個輸入電壓，輸出H電位或L電位的電壓。H電位表示疑似合格，L電位表示不合格。

電晶體Q5連接於定電流源，流動基準電流Iref。電晶體Q5的閘極連接於節點N2、即配線PB_MG。電晶體Q6串聯連接於可變電阻R2，其閘極連接於節點N2。在電晶體Q6與GND之間串聯連接電晶體Q7，對電晶體Q7的閘極供給JUDGEON信號。當進行編程校驗時，JUDGEON信號被驅動為H電位，電晶體Q7成為導通狀態。電晶體Q6與電晶體Q7的連接節點連接於節點N3、即配線PB_DIS。此處，電晶體Q6的尺寸（W/2）為電晶體Q5、電晶體Q2的尺寸（W）的一半，因此，當電晶體Q7導通時，電晶體Q6中流動1/2的Iref。

電晶體Q8是與通過判定電路200來判定是否為疑似合格的不合格位元的數量N相應地來設置。在通過判定電路200來判定是否實現疑似合格的不合格位元數為0位元的情況下，電晶體Q8事實上並不需要，或者，即便設置有電晶體Q8，電晶體Q8的動作也禁能（disable）（N=0）。若對1位元的不合格位元是否實現疑似合格進行判定，則需要一個電晶體Q8（N=1），若對2位元的不合格位元是否實現疑似合格進行判定，則需要兩個並聯連接的電晶體Q8（N=2）。可通過判定電路200來判定是否實現疑似合格的不合格位元數的最大值為通過ECC電路130所修復的位元數的最大值。

圖9中例示一個電晶體Q8，如上所述，電晶體Q8是與判定是否實現疑似合格的不合格位元的數量N相應地來設置。電晶體Q8連接於基準電壓Vref與配線PB_DIS之間，其閘極連接於配線PB_MG。電晶體Q8的尺寸（W）與電晶體Q5、電晶體Q2為相同尺寸（W），當電晶體Q7導通時，電晶體Q8中流動基準電流Iref。

電晶體Q8是與判定是否為疑似合格的不合格位元的數量（N）相應地來準備，也可與N的數量相應地來連接電晶體Q8，使這些電晶體Q8均進行動作，或者，也可自所連接的多個電晶體Q8中任意地選擇進行動作的電晶體Q8的數量。圖10表示自所連接的電晶體Q8中選擇進行動作的電晶體Q8的數量的方法的一例。在基準電壓Vref與配線PB_DIS之間串聯連接電晶體Q8_1與電晶體Q10，進而與這些電晶體並聯地串聯連接電晶體Q8_2與電晶體Q11。對電晶體Q10、電晶體Q11的閘極供給致能（enable）信號EN_1、致能信號EN_2，當將致能信號EN_1、致能信號EN_2驅動為H電位時，電晶體Q8_1、電晶體Q8_2以流動基準電流Iref的方式進行動作。通過使致能信號EN_1或致能信號EN_2的其中之一為L電位，一個電晶體Q8以流動基準電流Iref的方式進行動作，通過使致能信號EN_1、致能信號EN_2的兩者為L電位，兩個電晶體Q8_1、電晶體Q8_2不進行動作。致能信號EN_1、致能信號EN_2例如是回應於來自控制部150的控制信號來進行驅動。此處，通過開關電晶體Q10、電晶體Q11而使得能夠實現電晶體Q8_1、電晶體Q8_2的選擇，但也能夠較以電晶體Q10、電晶體Q11替換例如保險絲（fuse）的情況而持久地固定所選擇的電晶體Q8。

其次，對判定電路200的動作進行說明。表2為表示判定電路判定0位元、1位元或2位元的不合格位元的疑似合格時的各部的電流值及電流值的差分的表。表2

（1）判定0位的不合格位元的情況： 首先，對0位的不合格位元的判定進行說明。其是對所有位元的編程是否成功進行判定，在該情況下，電晶體Q8完全不需要，或者，電晶體Q8禁能（N=0）。除對選擇字元線施加校驗電壓以外，編程校驗與通常的讀出動作同樣，在所有位元的編程成功的情況下，選擇儲存胞元未導通，所有位元線的電位不放電而為經預充電的電位。因此，鎖存節點SLS為L電位，電晶體Q1斷開，配線PB_UP的電壓不發生變動。另外，校驗時，JUDGEON信號被驅動為H電位，電晶體Q7導通，配線PB_DIS成為GND電位。此時，電晶體Q6中流動1/2Iref的電流，因此基準電壓Vref成為與1/2Iref的電壓下降相應的值。結果，配線PB_UP的電壓比基準電壓Vref高1/2Iref，因此比較器CMP輸出H電位的信號、即合格。

另一方面，當存在1位元的不合格位元時，一個頁面緩衝器/讀出電路170的鎖存節點SLS成為H電位，電晶體Q1導通，電晶體Q2中流動Iref的電流。因此，配線PB_UP的電壓成為下降了Iref的值。結果，配線PB_UP的電壓比基準電壓Vref小1/2Iref，因此比較器CMP輸出L電位的信號、即不合格。

（2）判定1位元的不合格位元的情況： 在判定1位元的不合格位元的情況（N=1）下，將一個電晶體Q8配置為能夠進行動作的狀態。例如，若為圖10，則EN_1被驅動為H電位，EN_2被驅動為L電位。如上所述，在所有位元的編程成功的情況下，電晶體Q1斷開，配線PB_UP的電壓不發生變動，在存在1位元的不合格位元的情況下，一個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降Iref的量。當JUDGEON信號被驅動為H電位，電晶體Q7導通，配線PB_DIS成為GND電位時，電晶體Q6中流動1/2Iref的電流，進而，電晶體Q8中流動Iref的電流。因此，基準電壓Vref成為下降了1/2Iref+Iref量的值。結果，配線PB_UP的電壓比基準電壓Vref高，比較器CMP輸出H電位。

另一方面，在存在2位元的不合格位元的情況下，兩個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降2×Iref。因此，配線PB_UP的電壓變得小於基準電壓Vref，比較器CMP輸出L電位。

（3）判定2位元的不合格位元的情況： 在判定2位元的不合格位元的情況（N=2）下，將兩個電晶體Q8配置為能夠進行動作的狀態。例如，若為圖10，則EN_1被驅動為H電位，EN_2被驅動為H電位。如上所述，在存在2位元的不合格位元的情況下，兩個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降2×Iref的量。當JUDGEON信號被驅動為H電位，電晶體Q7導通，配線PB_DIS成為GND電位時，電晶體Q6中流動1/2Iref的電流，進而，兩個電晶體Q8中流動2×Iref的電流。因此，基準電壓Vref成為下降了1/2Iref+2×Iref的值。結果，配線PB_UP的電壓比基準電壓Vref高，比較器CMP輸出H電位。

另一方面，在存在3位元的不合格位元的情況下，三個頁面緩衝器/讀出電路的電晶體Q1導通，配線PB_UP的電壓下降3×Iref的量。因此，配線PB_UP的電壓變得小於基準電壓Vref，比較器CMP輸出L電位。

如上所述，根據本實施例，判定電路可通過對由與不合格位元數相應的基準電流所生成的電壓、及由與不合格位元數相應的基準電流+1/2基準電流所生成的基準電壓進行比較，而容易地判定不合格位元是否實現疑似合格。

其次，對本發明的第2實施例進行說明。將第2實施例的判定電路200A示於圖11。在第2實施例中，在0位元、1位元、2位元的不合格位元的判定中，固定基準電壓Vref。在圖中的例子中，連接兩個電晶體Q8，基準電壓Vref被固定為流動電晶體Q6的1/2Iref與電晶體Q8的2×Iref時的值。

進而，將2-N個電晶體Q9連接於配線PB_UP。電晶體Q9與電晶體Q8為相同尺寸W，流動Iref的電流。當判定電路200A使0位元的不合格位元成為可能時（N=0），電晶體Q9的數量為兩個，兩個電晶體Q9並聯連接於配線PB_UP與配線PB_DIS之間，當電晶體Q7導通時，通過電晶體Q9而自配線PB_UP至配線PB_DIS中流動2×Iref的電流。在判定1位元的不合格位元的情況（N=1）下，電晶體Q9的數量為一個，流動有1×Iref的電流，在判定2位元的不合格位元的情況（N=2）下，電晶體Q9的數量為0。如圖10所示，電晶體Q9的數量也可由與兩個電晶體Q9串聯連接的兩個致能用的電晶體來選擇。

表3為表示在第2實施例的判定電路中，判定0位元、1位元、2位元的不合格位元是否實現疑似合格時的各部的電流值的表。表3

（1）判定0位元的不合格位元的情況： 是對所有位元的編程是否成功進行判定，且將基準電壓Vref固定為下降了1/2Iref+2×Iref量的值。另一方面，通過兩個電晶體Q9，2×Iref的電流經由電晶體Q7而流入至GND，因此配線PB_UP的電壓成為下降了2×Iref量的值。因此，比較器CMP輸出H電位（合格）。假如在存在1位元的不合格位元的情況下，配線PB_UP的電壓會下降2×Iref+Iref=3×Iref，變得小於基準電壓Vref，故比較器CMP輸出L電位（不合格）。

（2）判定1位元的不合格位元的情況： 與上述同樣地，將基準電壓Vref固定為下降了1/2Iref+2×Iref量的值。另外，電晶體Q9的數量為一個，因此當存在1位元的不合格位元時，由於電晶體Q2的Iref與電晶體Q9的Iref，配線PB_UP的電壓下降2×Iref的量，變得大於基準電壓Vref。因此，比較器CMP輸出視作合格的H電位。當不合格位元為2位元時，配線PB_UP的電壓下降3×Iref，因此變得小於基準電壓Vref。因此，比較器CMP輸出視作不合格的L電位。

（3）判定2位元的不合格位元的情況： 與上述同樣地，將基準電壓Vref固定為下降了1/2Iref+2×Iref量的值。另外，電晶體Q9為2-N=0。當存在2位元的不合格位元時，配線PB_UP的電壓由於電晶體Q2而下降2×Iref的量，變得大於基準電壓Vref。因此，比較器CMP輸出視作合格的H電位。當存在3位元的不合格位元時，配線PB_UP的電壓較電晶體Q2下降3×Iref，變得小於基準電壓Vref。因此，比較器CMP輸出視作不合格的L電位。

根據第2實施例，由於固定基準電壓Vref，因此只要僅在變更電晶體Q9的數量時進行可變電阻R1的調整即可，調整變得容易。另外，圖12表示進行0位元、1位元、2位元的疑似合格的判定時的基準電壓Vref與配線PB_UP的電壓的關係。由於電晶體Q6、電晶體Q8中流動3/2 Iref的電流，因此相較於第1實施例時，基準電壓Vref的電壓下降變大，由此，基準電壓Vref與配線PB_UP之間的電壓差（用於判定的範圍（margin））變大，從而抑制誤判定（DVP為用於合格判定的電壓差，DVF為用於不合格判定的電壓差）。

其次，將第2實施例的變形例示於圖13。該變形例中，代替電晶體Q6，可變電阻R2生成1/2Iref。電晶體Q6由於為其他電晶體Q2、電晶體Q5、電晶體Q8、電晶體Q9的尺寸的1/2的微細的結構，因此製造並不容易。因此，去除電晶體Q6，並調整可變電阻R2，由此來生成1/2Iref。除此以外的構成與第2實施例時相同。

其次，對本發明的第3實施例進行說明。如第2實施例的圖12所示，當對1位元、2位元的不合格位元進行疑似判定時，電晶體Q9的基準電流減少，其傾斜變緩，用於判定的範圍即電壓差DVP、電壓差DVF變小，容易進行誤判定。第3實施例對其加以改善。

圖14為表示第3實施例中的判定電路200C的構成的圖。第3實施例的判定電路200C中，將基準電壓Vref固定為電晶體Q6的1/2Iref量的值。另一方面，將供給電路210連接於配線PB_UP，所述供給電路供給與將不合格位元判定為疑似合格的位元數N相應的基準電流Iref。供給電路210例如可為與電晶體Q5流動同一電流的電流反射鏡（current mirror）電路。判定電路200C例如在判定0位元的不合格位元的情況下，不通過供給電路210供給基準電流Iref，在判定1位元的不合格位元的情況下，通過供給電路供給1×Iref，在判定2位元的不合格位元的情況下，通過供給電路210供給2×Iref。圖15表示供給電路的一例。供給電路210A包含電晶體Q5及由電流反射鏡構成的電晶體Q20、電晶體Q21，進而在電晶體Q20、電晶體Q21分別串聯連接電晶體Q22、電晶體Q23。電晶體Q22、電晶體Q23通過致能信號EN_1、致能信號EN_2受到驅動，當對配線PB_UP供給2×Iref時，EN_1、EN_2被驅動為H電位，當供給1×Iref時，EN_1或EN_2的任一個被驅動為H電位，當不供給Iref時，EN_1、EN_2被驅動為L電位。

表4為表示在第3實施例的判定電路中，判定0位元、1位元、2位元的不合格位元是否實現疑似合格時的各部的電流值的表。表4

（1）判定0位元的不合格位元的情況： 是對所有位元的編程是否成功進行判定，且將基準電壓Vref固定為流經電晶體Q6的下降了1/2Iref量的值。另一方面，由於電晶體Q1斷開，因此配線PB_UP的電壓不發生變動。結果，比較器CMP輸出H電位（合格）。假如在存在1位元的不合格位元的情況下，配線PB_UP的電壓會由於電晶體Q2而下降Iref，變得小於基準電壓Vref，故比較器CMP輸出L電位（不合格）。

（2）判定1位元的不合格位元的情況： 與上述同樣地，由於電晶體Q6中流動的1/2Iref，基準電壓Vref固定。供給電路210對配線PB_UP供給Iref的電流。當存在1位元的不合格位元時，關於配線PB_UP的電壓，雖然電晶體Q2中流動Iref，但供給電路210供給Iref，因此放出的電流被供給的電流抵消，事實上配線PB_UP的電壓不發生變動。因此，配線PB_UP的電壓變得大於基準電壓Vref，比較器CMP輸出視作合格的H電位。當不合格位元為2位元時，關於配線PB_UP的電壓，電晶體Q2中流動2×Iref，供給電路210供給Iref，因此配線PB_UP的電壓事實上下降Iref的量，變得小於基準電壓Vref。因此，比較器CMP輸出視作不合格的L電位。

（3）判定2位元的不合格位元的情況： 由於電晶體Q6中流動的1/2Iref，基準電壓Vref固定。供給電路210對配線PB_UP供給2×Iref。當存在2位元的不合格位元時，關於配線PB_UP的電壓，雖然電晶體Q2中流動2×Iref，但供給電路210供給2×Iref，因此放出的電流被抵消，事實上配線PB_UP的電壓不發生變動。因此，配線PB_UP的電壓變得大於基準電壓Vref，比較器CMP輸出視作合格的H電位。當不合格位元為3位元時，關於配線PB_UP的電壓，電晶體Q2中流動3×Iref，供給電路210供給2×Iref，因此配線PB_UP的電壓事實上下降Iref的量，變得小於基準電壓Vref。因此，比較器CMP輸出視作不合格的L電位。

圖16表示通過第3實施例的判定電路200C來進行0位元、1位元、2位元的疑似合格的判定（N=0、N=1、N=2）時的基準電壓Vref與配線PB_UP的電壓的關係。第3實施例中，當判定1位元的不合格位元及2位元的不合格位元時，會對配線PB_UP供給1×Iref或2×Iref，故配線PB_UP的電壓不會降低，故對於範圍電壓DVP、範圍電壓DVF，能夠與0位元的不合格判定時同樣地進行。

對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，在權利要求書所記載的發明的主旨的範圍內，能夠進行各種變形、變更。

100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120、120-0、120-1、120-7‧‧‧輸入/輸出緩衝器
130‧‧‧ECC電路
140‧‧‧位址暫存器
150‧‧‧控制部
160‧‧‧字元線選擇電路
170、170_1、170_2、170_3、170_256×8‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200、200A、200C‧‧‧判定電路
210、210A‧‧‧供給電路
300‧‧‧普通區域
310‧‧‧備用區域
311、312、313、314、315‧‧‧區域
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLCD、BLCLAMP、BLPRE、CSL、DTG、EQ_EN、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q8_1、Q8_2、Q9、Q10、Q11、Q20、Q21、Q22、Q23、REG、VG‧‧‧電晶體
BLK（0）、BLK（1）、BLK（m-1）‧‧‧儲存塊
CMP‧‧‧比較器
EN_1、EN_2‧‧‧致能信號
GBL0、GBL1、GBLn-1、GBLn‧‧‧位元線
Iref‧‧‧基準電流
JUDGEON‧‧‧信號
MC0～MC31‧‧‧儲存胞元
N、N1、N2、N3、SLS_0、SLS_1、SLS_2、SLS_2048×8‧‧‧節點
NU‧‧‧串單元
P-0～P-7‧‧‧外部輸入/輸出端子
PB_DIS、PB_MG、PB_UP‧‧‧配線
R1、R2‧‧‧可變電阻
S10、S20、S30、S40、S50、S100、S110、S120、S130、S140、S150、S160‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SLR、SLS‧‧‧鎖存節點
SNS‧‧‧讀出節點
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
V1、V2‧‧‧電壓供給部
Vers‧‧‧抹除電壓
VL‧‧‧校驗判定線
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓（編程電壓）
Vread‧‧‧讀出通過電壓
Vref‧‧‧基準電壓
W‧‧‧尺寸
WL0、WL1、WL2、WL31‧‧‧字元線
DVF、DVP‧‧‧電壓差（範圍電壓）

圖1為對現有的快閃記憶體的編程動作進行說明的流程圖。 圖2為表示現有的編程校驗的全部位元判定的電路的圖。 圖3為表示本發明的實施例中的NAND型快閃記憶體的整體的概略構成的圖。 圖4為表示本發明的實施例中的儲存胞元陣列的NAND串的構成的電路圖。 圖5為對本發明的實施例中的編程動作進行說明的流程圖。 圖6為對本發明的實施例的編程動作時的普通區域的ECC處理進行說明的圖。 圖7為對本發明的實施例的編程動作時的備用區域的ECC處理進行說明的圖。 圖8為表示本發明的實施例中的判定疑似合格的判定電路與頁面緩衝器/讀出電路的連接關係的圖。 圖9為表示本發明的第1實施例中的判定電路與頁面緩衝器/讀出電路的構成的圖。 圖10為表示本發明的第1實施例中的選擇進行動作的電晶體的數量的方法的圖。 圖11為表示本發明的第2實施例中的判定電路與頁面緩衝器/讀出電路的構成的圖。 圖12為表示本發明的第2實施例中的判定電路中的基準電壓Vref與配線PB_UP的電壓的關係的圖。 圖13為表示本發明的第2實施例的變形例中的判定電路與頁面緩衝器/讀出電路的構成的圖。 圖14為表示本發明的第3實施例中的判定電路與頁面緩衝器/讀出電路的構成的圖。 圖15為表示本發明的第3實施例中的供給電路的圖。。 圖16為表示本發明的第3實施例中的判定電路中的基準電壓Vref與配線PB_UP的電壓的關係的圖。

170‧‧‧頁面緩衝器/讀出電路

200‧‧‧判定電路

BLCD、BLCLAMP、BLPRE、CSL、DTG、EQ_EN、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、REG、VG‧‧‧電晶體

CMP‧‧‧比較器

Iref‧‧‧基準電流

JUDGEON‧‧‧信號

N1、N2、N3‧‧‧節點

PB_DIS、PB_MG、PB_UP‧‧‧配線

R1、R2‧‧‧可變電阻

SLR、SLS‧‧‧鎖存節點

SNS‧‧‧讀出節點

V1、V2‧‧‧電壓供給部

Vref‧‧‧基準電壓

W‧‧‧尺寸

Claims (10)

1. 一種非揮發性半導體儲存裝置，包括： 記憶體陣列； 多個資料保持電路，所述多個資料保持電路中，各所述資料保持電路包含經由位元線連接於所述記憶體陣列且在選擇頁面保持應編程的資料的電路、及在編程校驗時輸出校驗的合格與否的輸出電路；以及 判定電路，連接於所述多個資料保持電路的各所述輸出電路，判定所述多個資料保持電路的校驗結果是否為所容許的不合格位元數， 所述判定電路包括：第1電路，生成與所述多個資料保持電路的校驗的合格與否相應的檢測電壓；第2電路，生成基準電壓；及比較電路，比較所述檢測電壓與所述基準電壓，所述比較電路輸出表示由所述多個資料保持部件所得的校驗結果是否為所述所容許的不合格位元數的信號。
2. 如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中，所述第2電路生成與所述所容許的不合格位元數相應的所述基準電壓。
3. 如申請專利範圍第2項所述的非揮發性半導體儲存裝置，其中，所述第2電路通過與所述所容許的不合格位元數相應的數量的基準電流來生成所述基準電壓。
4. 如申請專利範圍第3項所述的非揮發性半導體儲存裝置，其中，所述第2電路包含多個流動所述基準電流的電晶體，所述第2電路與所述所容許的不合格位元數相應地選擇多個所述電晶體中進行動作的電晶體的數量。
5. 如申請專利範圍第3項或第4項所述的非揮發性半導體儲存裝置，其中，所述資料保持電路的輸出電路包含當校驗結果為不合格時流動與所述第2電路的所述基準電流相等的電流的電晶體，所述第1電路通過與不合格位元數相應的數量的所述基準電流來生成所述檢測電壓。
6. 如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中，所述第2電路通過預先決定的數量的基準電流來生成所述基準電壓，所述第1電路使用數量少於所述預先決定的數量的所述基準電流來生成所述檢測電壓。
7. 如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中，所述第1電路包含供給電路，所述供給電路供給與所述所容許的不合格位元數相應的數量的基準電流，由所述第1電路生成的所述檢測電壓為與由所述供給電路供給的所述基準電流相應的值。
8. 如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中，所述供給電路包含多個流動所述基準電流的電晶體，所述供給電路與所述所容許的不合格位元數相應地選擇多個所述電晶體中進行動作的電晶體的數量。
9. 如申請專利範圍第1項至第4項中任一項所述的非揮發性半導體儲存裝置，其中，所述所容許的不合格位元數是與能夠通過差錯檢測·校正部件來修復的位元數相應地來決定。
10. 如申請專利範圍第9項所述的非揮發性半導體儲存裝置，其中，當所述差錯檢測·校正部件以選擇頁面的磁區為單位來運行時，所述判定電路以磁區為單位連接於所述多個資料保持電路。