KR101831266B1

KR101831266B1 - 비휘발성 반도체 메모리 장치

Info

Publication number: KR101831266B1
Application number: KR1020160070933A
Authority: KR
Inventors: 가즈키 야마우치; 나오아키 스도
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2016-02-02
Filing date: 2016-06-08
Publication date: 2018-02-22
Also published as: JP2017139037A; JP6088675B1; ES2754389T3; US20170221567A1; EP3203479A1; TWI614602B; KR20170092085A; TW201729093A; US9947410B2; EP3203479B1

Abstract

비휘발성 반도체 메모리 장치를 제공한다.
의사 합격을 판정하기 위한 판정 회로(200)는, 복수의 페이지 버퍼/센스 회로(170)와 배선(PB_UP, PB_MG, PB_DIS)을 통해 접속된다. 페이지 버퍼/센스 회로(170)는, 프로그램 베리파이가 불합격일 때, 트랜지스터(Q1)를 통해 기준 전류(Iref)를 흘리는 트랜지스터(Q2)를 포함한다. 판정 회로(200)는 비교기(CMP)를 포함하고, 비교기(CMP)의 한쪽 입력 단자에는 배선(PB_UP)의 전압이 공급되고, 다른 쪽 입력 단자에는 기준 전압(Vref)이 공급된다. 기준 전압(Vref)은, 의사 합격을 판정하는 불합격 비트수(N)에 따른 수의 기준 전류(Iref*N)에 의해 생성된다.

Description

비휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 비휘발성 반도체 메모리 장치, 특히 NAND형 플래시 메모리의 프로그램에 관한 것이다.

NAND형 플래시 메모리에서는, 데이터의 프로그램이나 소거가 반복됨으로써 터널 절연막의 열화에 의해 전하 보유 특성이 악화되거나 터널 절연막에 트랩된 전하에 의해 문턱값 변동이 발생하여 비트 에러를 일으킨다. 특허문헌 1은, 이러한 비트 에러 대책으로서 오류 검출 정정 회로(ECC: Error Checking Correction)를 탑재하고 있다. 또한, 특허문헌 2는, 하나의 메모리 셀에 멀티 비트의 데이터를 저장하는 NAND형 플래시 메모리에 있어서 멀티 비트의 데이터의 에러 정정 스킴을 개시하고 있다. 나아가 특허문헌 3은, 정정한 에러수가 문턱값 이상인 물리 블록을 경고 블록으로서 테이블에 등록하고, 데이터 기입시에 경고 블록 선택의 우선순위를 내리는 플래시 메모리를 개시하고 있다.

ECC 회로를 온 칩으로 탑재하는 NAND형 플래시 메모리에 있어서, 외부 입출력 단자로부터 입력된 프로그램해야 할 데이터가 페이지 버퍼/센스 회로에 로드되면, 프로그램해야 할 데이터가 ECC 회로에 전송되고, ECC 회로(130)는 프로그램해야 할 데이터의 연산을 행하여 오류 검출·정정을 위한 오류 정정 부호를 생성하고, 오류 정정 부호를 페이지 버퍼/센스 회로의 소정 영역에 다시 쓴다. 그리고, 페이지 버퍼/센스 회로에 보유된 프로그램해야 할 데이터 및 오류 정정 부호가 메모리 어레이의 선택 페이지에 프로그램된다.

도 1은, 종래의 프로그램 동작의 흐름이다. 비트라인에 프로그램 데이터에 따른 전압이 설정되고 선택 페이지에 프로그램 펄스가 인가되고(S10), 다음으로 선택 페이지의 프로그램 베리파이가 행해지고(S20), 선택 페이지의 모든 메모리 셀의 프로그램이 합격하였는지가 판정된다(S30). 프로그램이 합격으로 판정된 경우에는 프로그램이 종료된다. 한편, 불합격의 메모리 셀이 있는 경우에는 프로그램 펄스의 인가 횟수가 NMAX에 도달하였는지가 판정된다(S40). NMAX란, 프로그램에 허용되는 최대 시간 또는 프로그램에 허용되는 최대 프로그램 펄스의 인가 횟수를 의미한다. NMAX에 도달한 경우에는, 프로그램 실패의 스테이터스가 외부 컨트롤러에 통지됨과 동시에 해당 블록이 배드 블록으로서 관리된다. NMAX에 도달하지 않으면, ISPP(Incremental Step Program Pulse)에 따라 전회 프로그램 펄스보다 ΔV만큼 큰 단계 전압을 가지는 프로그램 펄스가 생성되고(S50), 이 프로그램 펄스가 선택 페이지에 인가된다.

외부 컨트롤러 등에 탑재된 ECC 기능을 이용하지 않거나 ECC를 탑재하지 않은 플래시 메모리에서는, 프로그램 베리파이의 합격은 전체비트의 합격이 전제이다. 이에 반해, 외부 컨트롤러 등에 탑재된 ECC 기능을 이용하거나 ECC가 온 칩 탑재된 플래시 메모리에서는, 베리파이에서 일부의 불합격 비트(「0」 프로그램이 불합격의 메모리 셀)가 있었다고 해도 이를 ECC로 구제함으로써 의사(疑似) 합격으로 하는 것이 가능하다. 예를 들어, ECC에 의해 m비트의 오류 검출·정정이 가능하면, 이론상 최대 m비트의 불합격 비트를 구제할 수 있다. 선택 페이지의 독출을 행하는 경우에는, 선택 페이지에 포함되는 불합격 비트가 오류로서 검출되고 이 데이터가 정정된다. 의사 합격의 판정을 함으로써 프로그램 실패나 배드 블록을 줄여 수율을 향상시키고, 나아가 프로그램 펄스의 인가 횟수를 억제함으로써 프로그램 디스터브를 줄일 수 있다.

그러나, 종래의 플래시 메모리의 프로그램 베리파이에서는, 선택 페이지의 전체비트가 합격하는지를 판정하는 올 비트 판정의 회로 구성으로, 의사 합격의 판정을 행할 수 없다. 도 2에 종래의 올 비트 판정의 회로 구성을 나타낸다. 예를 들어, 페이지 버퍼/센스 회로의 크기가 2kB일 때, 베리파이 판정 라인(VL)과 노드(N)의 사이에 래치 회로의 노드(SLS_0, SLS_1, SLS_2, …, SLS_2048×8)가 공급되는 베리파이용 트랜지스터가 병렬로 접속되고, 노드(N)와 GND의 사이에 프로그램 베리파이를 인에이블하기(JUDGEON이 H레벨) 위한 트랜지스터가 접속된다. 프로그램 베리파이시, 베리파이 판정 라인(VL)에는 H레벨의 전압이 공급되고, 선택 페이지의 전체비트가 합격일 때, 모든 래치 회로의 노드(SLS_0, SLS_1, SLS_2, …, SLS_2048×8)가 L레벨이 되고, 베리파이 판정 라인(VL)은 H레벨을 유지한다. 그러나, 하나라도 불합격 비트가 있으면 노드(SLS_0, SLS_1, SLS_2, …, SLS_2048×8) 중 하나가 H레벨이 되고, 대응하는 베리파이용 트랜지스터가 온되고 베리파이 판정 라인(VL)이 L레벨이 된다. 이 때문에, 올 비트 판정을 행하는 회로에서는 의사 합격의 판정을 행할 수 없다.

특허문헌 1: 일본공개특허 2010-152989호 공보 특허문헌 2: 일본공개특허 2008-165805호 공보 특허문헌 3: 일본공개특허 2010-79486호 공보

본 발명은 이러한 종래의 과제를 해결하는 것으로, 의사 합격의 판정을 행할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

본 발명에 관한 비휘발성 반도체 메모리 장치는 메모리 어레이; 복수의 데이터 보유 회로로서, 각 데이터 보유 회로는 비트라인을 통해 상기 메모리 어레이에 접속되고 선택 페이지에 프로그램해야 할 데이터를 보유하는 회로와, 프로그램 베리파이시에 베리파이의 합격 여부를 출력하는 출력 회로를 포함하는 상기 복수의 데이터 보유 회로; 및 상기 복수의 데이터 보유 회로의 각 출력 회로에 접속되고 상기 복수의 데이터 보유 회로의 베리파이 결과가 허용되는 불합격 비트수인지 여부를 판정하는 판정 회로;를 포함하고, 상기 판정 회로는 상기 복수의 데이터 보유 회로의 베리파이의 합격 여부에 따른 검출 전압을 생성하는 제1 회로, 기준 전압을 생성하는 제2 회로, 및 상기 검출 전압과 상기 기준 전압을 비교하는 비교 회로를 포함하고, 상기 비교 회로는 상기 복수의 데이터 보유 수단에 의한 베리파이 결과가 허용되는 불합격 비트수인지 여부를 나타내는 신호를 출력한다.

바람직하게는 상기 제2 회로는, 상기 허용되는 불합격 비트수에 따른 기준 전압을 생성한다. 바람직하게는 상기 제2 회로는, 상기 허용되는 불합격 비트수에 따른 수의 기준 전류에 의해 상기 기준 전압을 생성한다. 바람직하게는 상기 제2 회로는, 상기 기준 전류를 흘리는 트랜지스터를 복수 포함하고, 상기 제2 회로는 상기 허용되는 불합격 비트수에 따라 상기 복수의 트랜지스터 중 동작되는 트랜지스터의 수를 선택한다. 바람직하게는 상기 데이터 보유 회로의 출력 회로는, 베리파이 결과가 불합격일 때 상기 제2 회로의 기준 전류와 동일한 전류를 흘리는 트랜지스터를 포함하고, 상기 제1 회로는 불합격 비트수에 따른 수의 기준 전류에 의해 상기 검출 전압을 생성한다. 바람직하게는 상기 제2 회로는, 미리 정해진 수의 기준 전류에 의해 상기 기준 전압을 생성하고, 상기 제1 회로는 상기 미리 정해진 수보다 적은 수의 기준 전류를 이용하여 상기 검출 전압을 생성한다. 바람직하게는 상기 제1 회로는, 상기 허용되는 불합격 비트수에 따른 수의 기준 전류를 공급하는 공급 회로를 포함하고, 상기 제1 회로에 의해 생성되는 상기 검출 전압은 상기 공급 회로에 의해 공급된 기준 전류에 따른 값이다. 바람직하게는 상기 공급 회로는, 상기 기준 전류를 흘리는 트랜지스터를 복수 포함하고, 상기 공급 회로는 상기 허용되는 불합격 비트수에 따라 상기 복수의 트랜지스터 중 동작되는 트랜지스터의 수를 선택한다. 바람직하게는 상기 허용되는 불합격 비트수는, 오류 검출·정정 수단에 의해 구제 가능한 비트수에 따라 결정된다. 바람직하게는 상기 오류 검출·정정 수단이 선택 페이지의 섹터 단위로 수행될 때, 상기 판정 회로는 섹터 단위로 복수의 데이터 보유 회로에 접속된다.

본 발명에 의하면, 복수의 데이터 보유 회로의 베리파이 결과가 허용되는 불합격 비트수인지 여부를 판정하는 판정 회로를 마련하도록 하였으므로, 올 비트 판정에 더하여 의사 합격의 판정을 행할 수 있다.

도 1은 종래의 플래시 메모리의 프로그램 동작을 설명하는 흐름도이다.
도 2는 종래의 프로그램 베리파이의 올 비트 판정의 회로를 나타내는 도면이다.
도 3은 본 발명의 실시예에 관한 NAND형 플래시 메모리의 전체 개략 구성을 나타내는 도면이다.
도 4는 본 발명의 실시예에 관한 메모리 셀 어레이의 NAND 스트링의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시예에 관한 프로그램 동작을 설명하는 흐름도이다.
도 6은 본 발명의 실시예에 의한 프로그램 동작시의 레귤러 영역의 ECC 처리를 설명하는 도면이다.
도 7은 본 발명의 실시예에 의한 프로그램 동작시의 스페어 영역의 ECC 처리를 설명하는 도면이다.
도 8은 본 발명의 실시예에 관한 의사 합격을 판정하는 판정 회로와 페이지 버퍼/센스 회로의 접속 관계를 나타내는 도면이다.
도 9는 본 발명의 제1 실시예에 관한 판정 회로와 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
도 10은 본 발명의 제1 실시예에 관한 동작되는 트랜지스터의 수를 선택하는 방법을 나타내는 도면이다.
도 11은 본 발명의 제2 실시예에 관한 판정 회로와 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
도 12는 본 발명의 제2 실시예에 관한 판정 회로에서의 기준 전압(Vref)과 배선(PB_UP)의 전압의 관계를 나타내는 그래프이다.
도 13은 본 발명의 제2 실시예의 변형예에 관한 판정 회로와 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
도 14는 본 발명의 제3 실시예에 관한 판정 회로와 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
도 15는 본 발명의 제3 실시예에 관한 공급 회로를 나타내는 도면이다.
도 16은 본 발명의 제3 실시예에 관한 판정 회로에서의 기준 전압(Vref)과 배선(PB_UP)의 전압의 관계를 나타내는 그래프이다.

다음에, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 여기서는 바람직한 형태로서 NAND형 플래시 메모리를 예시한다. 또, 도면은 알기 쉽게 하기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 다른 점에 유의해야 한다.

(실시예)

본 발명의 실시예에 관한 플래시 메모리의 전형적인 구성을 도 3에 나타낸다. 단, 여기에 나타내는 플래시 메모리의 구성은 예시이며, 본 발명은 반드시 이러한 구성에 한정되는 것은 아니다. 본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 어레이(110)와, 외부 입출력 단자 I/O에 접속되고 입출력 데이터를 보유하는 입출력 버퍼(120)와, 메모리 어레이(110)에 프로그램하는 데이터나 그로부터 독출된 데이터의 오류 검출·정정을 행하는 ECC 회로(130)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 입출력 버퍼(120)로부터의 커맨드 데이터나 외부로부터의 제어 신호를 수취하여 각 부를 제어하는 제어부(150)와, 어드레스 레지스터(140)로부터 행 어드레스 정보(Ax)를 수취하여 행 어드레스 정보(Ax)를 디코드하고, 디코드 결과에 기초하여 블록 선택 및 워드라인 선택 등을 행하는 워드라인 선택 회로(160)와, 워드라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보유하거나 선택된 페이지에의 기입 데이터를 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(140)로부터 열 어드레스 정보(Ay)를 수취하여 열 어드레스 정보(Ay)를 디코드하고, 그 디코드 결과에 기초하여 페이지 버퍼/센스 회로(170) 내의 데이터 선택 등을 행하는 열 선택 회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 여러 가지의 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.

메모리 어레이(110)는, 열방향으로 배치된 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 가진다. 블록(BLK(0))에 근접하여 페이지 버퍼/센스 회로(170)가 배치된다. 하나의 메모리 블록에는, 예를 들어 도 4에 도시된 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성되고, 하나의 메모리 블록 내에 n+1개의 스트링 유닛(NU)이 행방향으로 배열되어 있다. 스트링 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i=0, 1, …, 31)과, 한쪽 단부인 메모리 셀(MC31)의 드레인 측에 접속된 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스 측에 접속된 선택 트랜지스터(TS)를 포함하고, 선택 트랜지스터(TD)의 드레인은 비트라인(GBL0 ~ GBLn) 중의 대응하는 하나의 비트라인에 접속되고, 선택 트랜지스터(TS)의 소스는 공통의 소스라인(SL)에 접속된다.

메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드라인(WLi)과 병행하는 선택 게이트라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는, 행 어드레스 정보(Ax) 또는 변환된 어드레스 정보에 기초하여 블록을 선택할 때, 블록의 선택 게이트라인(SGS, SGD)을 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다. 도 4는 전형적인 스트링 유닛의 구성을 나타내고 있는데, 스트링 유닛은 NAND 스트링 내에 하나 또는 복수의 더미 셀을 포함하는 것이어도 된다.

메모리 셀은, 전형적으로 P웰 내에 형성된 N형 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 가진다. 플로팅 게이트에 전하가 축적되지 않을 때, 즉 데이터 「1」이 기입되어 있을 때, 문턱값은 음상태에 있고 메모리 셀은 노멀리 온(normally on)이다. 플로팅 게이트에 전하가 축적되었을 때, 즉 데이터 「0」이 기입되어 있을 때, 문턱값은 양으로 시프트되고 메모리 셀은 노멀리 오프(normally off)이다. 단, 메모리 셀은 1비트(2치 데이터)를 기억하는 SLC 타입이어도 되고, 다중비트를 기억하는 MLC 타입이어도 된다.

표 1은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(예를 들어 0V)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하고, 비트라인측 선택 트랜지스터(TD), 소스라인측 선택 트랜지스터(TS)를 온하고 공통 소스라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15 ~ 20V)을 인가하고, 비선택 워드라인에 중간 전위(예를 들어 10V)를 인가하고, 비트라인측 선택 트랜지스터(TD)를 온시키고, 소스라인측 선택 트랜지스터(TS)를 오프시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들어 21V)을 인가하고, 플로팅 게이트의 전자를 기판으로 뽑아냄으로써 블록 단위로 데이터를 소거한다.

프로그램 동작시에 입출력 버퍼(120)를 통해 입력 데이터(프로그램해야 할 데이터)(Di)가 페이지 버퍼/센스 회로(170)에 로드되면, ECC 회로(130)는 페이지 버퍼/센스 회로(170)로부터 전송된 입력 데이터(Di)를 연산하고, 프로그램 데이터의 오류 검출 정정에 필요한 오류 정정 부호 또는 패리티 비트를 생성한다. ECC의 연산은, 예를 들어 해밍 코드나 리드 솔로몬 등의 공지의 수법에 따라 행해지고, 입력된 k비트 또는 k바이트의 입력 데이터(Di)를 p=k+q로 변환한다. 「q」는 입력 데이터(Di)의 오류 검출 정정에 필요한 오류 정정 부호 또는 패리티 비트이다. 하나의 바람직한 예에서, ECC 회로(130)는 오류 정정 부호를 페이지 버퍼/센스 회로(170)의 스페어 영역에 세트한다. 이렇게 하여 페이지 버퍼/센스 회로(170)에 세트된 입력 데이터(Di)와 오류 정정 부호가 메모리 어레이(110)의 선택 페이지에 프로그램된다.

독출 동작시, 메모리 어레이(110)의 선택 페이지로부터 독출된 데이터가 페이지 버퍼/센스 회로(170)에 보유되면, ECC 회로(130)는 페이지 버퍼/센스 회로(170)로부터 전송된 오류 정정 부호에 기초하여 독출 데이터의 오류 검출을 행하고, 오류가 검출된 경우에는 정정한 데이터를 페이지 버퍼/센스 회로(170)에 세트한다. 그리고, 페이지 버퍼/센스 회로(170)에 보유된 데이터가 입출력 버퍼(120)를 통해 출력된다.

다음에, 본 발명의 실시예에 관한 프로그램 동작을 도 5의 흐름을 참조하여 설명한다. 제어부(150)는, 입출력 버퍼(120)를 통해 프로그램 커맨드를 수취하면 프로그램을 위한 시퀀스를 개시한다. 입력 데이터(Di)가 페이지 버퍼/센스 회로(170)에 로드되고, 다음으로 ECC 회로(130)에 의해 입력 데이터(Di)의 ECC 처리가 행해진다(S100).

도 6에 ECC 처리의 일례를 나타낸다. 플래시 메모리(100)가 ×8의 외부 입출력 단자를 가질 때, 외부 입출력 단자(P-0 ~ P-7)로부터 각 입출력 버퍼(120-1 ~ 120-7)를 통해 페이지 버퍼/센스 회로(170)에 데이터가 로드된다. 페이지 버퍼/센스 회로(170)는, 예를 들어 섹터 0 ~ 섹터 7의 8개의 섹터로 분할된 레귤러 영역(300)과, 스페어 0, 스페어 1, 스페어 2, 스페어 3의 4개의 섹터로 분할된 스페어 영역(310)을 가진다.

레귤러 영역(300)의 하나의 섹터는 예를 들어 256바이트로 구성되고, 이 경우 레귤러 영역(300)의 8개의 섹터는 전체 약 2K바이트의 프로그램 데이터를 보유할 수 있다. 스페어 영역(310)의 하나의 섹터는 예를 들어 16바이트로 구성되고, 이 경우 4개의 섹터(스페어 0 ~ 스페어 3)는 전체 64바이트의 데이터를 보유할 수 있다. 스페어 영역(310)의 하나의 섹터는, 예를 들어 불량 메모리 셀을 포함하는 배드 블록을 식별하는 정보를 기억하는 영역(311), 사용자 데이터에 관한 정보를 기억하는 영역(312), 레귤러 영역(300)의 2개 섹터에 대한 오류 정정 부호(패리티 비트)를 기억하는 영역(313, 314), 스페어 영역(310)이 ECC 연산되었을 때의 오류 정정 부호(패리티 비트)를 기억하는 영역(315)을 가진다. 스페어 영역(310)의 스페어 0의 영역(313, 314)은 레귤러 영역(300)의 섹터 0, 섹터 1의 오류 정정 부호(패리티 비트)를 각각 기억하고, 스페어 영역(310)의 스페어 1의 영역(313, 314)은 레귤러 영역(300)의 섹터 2, 섹터 3의 오류 정정 부호(패리티 비트)를 기억한다. 마찬가지로 스페어 영역(310)의 스페어 2는 레귤러 영역(300)의 섹터 4, 섹터 5의 패리티 비트를 기억하고, 스페어 영역(310)의 스페어 3은 레귤러 영역(300)의 섹터 6, 섹터 7의 패리티 비트를 기억한다.

레귤러 영역(300)의 하나의 섹터에는 입출력 버퍼(120-0 ~ 120-7)가 할당되고, 즉 하나의 외부 입출력 단자에는 256비트가 할당된다(256bit×8=1섹터). 열 선택 회로(180)는, 프로그램 동작시에 수취한 열 어드레스 정보(Ay)를 디코드하고, 그 디코드 결과에 기초하여 외부 입출력 단자(P-0 ~ P-7)에 입력된 데이터가 로드되는 섹터를 선택한다. 도 6은, 외부 입출력 단자(P-0 ~ P-7)에서 수취된 데이터가 열 어드레스 정보(Ay)에 따라 섹터 0에 로드되는 예를 나타내고 있다.

여기에 나타내는 예에서는, ECC 회로(130)가 오류 정정 부호를 기입하기 위한 기입 회로를 포함한다. 바람직하게는, ECC 회로(130)는 레귤러 영역(300)의 하나의 섹터와 동일한 바이트수의 데이터에 대해 ECC 연산을 행할 수 있다. 레귤러 영역(300)의 하나의 섹터가 256바이트이면, ECC 회로는 256바이트의 데이터에 대해 ECC 연산을 행하고, 예를 들어 1비트의 오류를 정정하는 오류 정정 부호를 생성한다. 이 경우, 전체 8섹터에서는 최대 8비트의 오류를 정정할 수 있다.

ECC 회로(130)는, 생성된 오류 정정 부호를 스페어 영역(310)의 대응하는 섹터의 영역(313 또는 314)에 기입한다. 도 6에 도시된 예에서는, 프로그램 데이터가 레귤러 영역(300)의 섹터 0에 로드되므로, 오류 정정 부호는 스페어 0의 패리티를 기억하는 영역(313)에 기입된다.

도 7에 스페어 영역(310)의 데이터의 ECC 처리를 예시한다. 레귤러 영역(300)의 각 섹터에 대해 ECC 처리가 종료되면, 다음으로 스페어 영역(310)의 각 섹터에 대해 ECC 처리가 행해진다. 스페어 영역(310)의 하나의 섹터 내에 포함되는 어느 데이터의 ECC 처리를 행할지는 임의이지만, 본 예에서는 영역(312) 내지 영역(314)의 데이터에 대해 ECC 처리를 행하는 것으로 한다. 따라서, 스페어 0의 영역(312) 내지 영역(314)의 데이터가 ECC 회로(130)에 전송되고, ECC 처리에 의해 생성된 오류 정정 부호가 ECC 회로(130)에 의해 스페어 0의 영역(315)에 기입된다. 동일한 처리가 다른 스페어 1 내지 스페어 3에 대해서도 행해진다.

다시 도 5를 참조하여, ECC 처리가 종료되면(S100), 메모리 어레이(110)에의 프로그램이 개시된다. 워드라인 선택 회로(160)에 의해 메모리 어레이(110)의 워드라인이 선택되고, 비트라인에는 페이지 버퍼/센스 회로(170)에 의해 보유된 데이터에 따른 전압이 공급되고, 선택 페이지에 프로그램 펄스가 인가된다(S110). 다음에, 프로그램 베리파이가 행해지고(S120), 데이터 「0」이 프로그램된 메모리 셀의 문턱값이 일정값 이상이 되어 있는지가 체크된다. 베리파이 결과, 선택 페이지의 전체비트가 합격이면 프로그램이 종료된다.

전체비트가 합격이 아닌 경우에는, 제어부(150)는 선택 페이지가 의사 합격인지를 판정한다(S140). 의사 합격이 되는 최대 불합격 비트수(Np)는 ECC 회로(130)에 의해 구제할 수 있는 최대 비트수(Ncc) 이하이며, 베리파이시의 불합격 비트수, 즉 선택 페이지에 실제로 발생하는 불합격 비트수(Nf)가 의사 합격의 최대 불합격 비트수(Np) 이하이면(Nf≤Np), 의사 합격으로 판정된다(S140). 의사 합격으로 판정되면 프로그램 동작이 종료되고, 선택 페이지에는 「0」불량의 불합격 비트가 그대로 기억되게 된다.

한편, 의사 합격되지 않았다고 판정되었을 때(S140), 제어부(150)는 프로그램 펄스의 인가 횟수가 NMAX에 도달하였는지를 판정하여(S150), 도달하지 않았으면 ISPP에 따라 추가로 프로그램 펄스가 선택 페이지에 인가된다(S160). 프로그램 펄스의 인가 횟수가 NMAX에 도달한 경우에는, 프로그램 실패의 스테이터스를 외부 컨트롤러에 통지하고, 해당 선택 페이지를 포함하는 블록이 배드 블록으로서 관리된다. 이 경우, 스페어 영역의 영역(311)에 배드 블록인 식별 정보가 기억된다. 또, 의사 합격이 된 불합격 비트를 포함하는 데이터가 독출될 때, ECC 회로(130)는 불합격 비트를 오류로서 검출하고 이를 올바른 데이터로 정정한다.

다음에, 본 실시예의 프로그램 동작시에 행해지는 의사 합격을 판정하는 판정 회로에 대해 설명한다. 도 8은, 의사 합격을 판정하는 판정 회로와 페이지 버퍼/센스 회로의 접속 관계를 나타내는 도면이다. 하나의 바람직한 태양에서는, ECC 처리가 섹터 단위로 행해질 때, 하나의 판정 회로(200)는 하나의 섹터에 마련된다. 예를 들어, 도 6에 도시된 바와 같이, 하나의 페이지가 8개의 섹터로 분할되고 하나의 섹터가 256바이트로 구성될 때, 하나의 판정 회로는 하나의 섹터, 즉 256×8개의 페이지 버퍼/센스 회로(170_1, 170_2, 170_3, …, 170_256×8)에 접속된다. 이 때문에, 하나의 페이지에는 8개의 판정 회로가 마련된다.

도 8에 도시된 바와 같이, 판정 회로(200)는 노드(N1, N2, N3)를 통해 배선(PB_UP, PB_MG, PB_DIS)에 접속되고, 이들 배선(PB_UP, PB_MG, PB_DIS)은 256×8개의 페이지 버퍼/센스 회로(170_1 ~ 170_256×8)가 병렬이 되도록 공통으로 접속된다. ECC 회로(130)가 256바이트의 데이터에 대해 ECC 연산을 행할 때, 예를 들어 최대 4비트의 오류를 구제하는 것이 가능하다면, 판정 회로(200)는 최대 4비트의 불합격 비트(데이터 「0」의 프로그램 불량)를 의사 합격으로 판정하는 것이 허용된다.

다른 바람직한 태양에서는, ECC 처리가 섹터 단위가 아니라 페이지 단위로 행해지는 것일 때, 하나의 페이지에 하나의 판정 회로가 마련되도록 해도 된다. 이 경우, 하나의 판정 회로는 ECC 회로에 의해 구제 가능한 오류 비트의 최대값을 허용 가능한 불합격 비트로서 의사 합격하는지를 판정한다.

다음에, 판정 회로의 상세에 대해 설명한다. 도 9에 하나의 판정 회로와 이에 접속되는 하나의 페이지 버퍼/센스 회로의 구성을 나타낸다. 페이지 버퍼/센스 회로(170)는, 전형적으로 전압 공급부(V1)로부터의 전압을 비트라인에 프리차지하기 위한 트랜지스터(BLPRE), 비트라인을 클램프하기 위한 트랜지스터(BLCLAMP), 센스 노드(SNS)와 래치 노드(SLR) 간의 전하 전송을 가능하게 하기 위한 트랜지스터(BLCD), 래치 노드(SLR)의 전위를 전압 공급부(V2)에 접속된 트랜지스터(VG)에 전송하기 위한 트랜지스터(DTG), 전압 공급부(V2)를 센스 노드(SNS)에 결합하기 위한 트랜지스터(REG)를 포함한다. 트랜지스터(DTG)는, 예를 들어 프로그램 베리파이 등에서 센스 노드(SNS)를 L레벨에서 H레벨로 반전시킬 필요가 있을 때에 동작되고, 혹은 이외에도 센스 노드(SNS)를 H레벨에서 L레벨로 반전시키는 경우에 동작된다. 페이지 버퍼/센스 회로(170)는 한 쌍의 인버터를 크로스 커플링한 래치 회로를 더 포함하고, 래치 회로는 노드(SLR/SLS)를 등가시키기 위한 트랜지스터(EQ_EN)와, 노드(SLR/SLS)를 데이터 라인에 결합하기 위한 트랜지스터(CSL)와, 노드(SLS)에 결합된 트랜지스터(Q1)와, 트랜지스터(Q1)에 직렬로 접속된 트랜지스터(Q2)를 포함한다.

페이지 버퍼/센스 회로(170)는, 프로그램 베리파이의 합격 여부 결과를 출력하기 위한 회로를 더 포함한다. 상기 회로는, 배선(PB_UP)과 배선(PB_DIS)의 사이에 직렬로 접속된 2개의 NMOS 트랜지스터(Q1, Q2)를 포함한다. 트랜지스터(Q1)의 게이트에는 래치 노드(SLS)가 공급되고, 트랜지스터(Q2)의 게이트에는 배선(PB_MG)이 접속된다. 배선(PB_UP)은 판정 회로(200)의 노드(N1)에 접속되고, 배선(PB_MG)은 노드(N2)에 접속되고, 배선(PB_DIS)은 노드(N3)에 접속된다. 트랜지스터(Q2)는 후술하는 바와 같이 트랜지스터(Q5, Q8)와 동일한 크기(W)의 트랜지스터로 구성되고, 트랜지스터(Q2)는 트랜지스터(Q1)가 도통할 때 기준 전류(Iref)를 흘린다. 프로그램 베리파이가 합격일 때, 래치 노드(SLS)가 L레벨이 되고, 트랜지스터(Q1)가 오프가 되고, 배선(PB_UP)에서 배선(PB_DIS)으로는 전류가 흐르지 않기 때문에 배선(PB_UP)의 전압은 변동되지 않는다. 프로그램 베리파이가 불합격일 때, 래치 노드(SLS)가 H레벨이 되고, 트랜지스터(Q1)가 온되고, 이 때 트랜지스터(Q2)가 기준 전류(Iref)를 흘리기 때문에 배선(PB_UP)의 전압은 기준 전류(Iref)에 의해 강하된다.

판정 회로(200)는, 전압 공급원에 접속된 PMOS 트랜지스터(Q3, Q4), 가변 저항(R1, R2), 비교기(CMP), NMOS 트랜지스터(Q5, Q6, Q7, Q8)를 포함한다. PMOS 트랜지스터(Q3, Q4)는 전류원으로서 기능하고, 가변 저항(R1, R2)은 각각 가변 저항(R1, R2)으로부터 출력되는 전압이 동일해지도록 조정된다. 즉, 초기 설정으로서 배선(PB_UP)의 전압과 기준 전압(Vref)이 동일해지도록 저항(R1, R2)이 조정된다. 가변 저항(R1)의 출력, 즉 배선(PB_UP)의 전압이 비교기(CMP)의 한쪽 입력 단자(+)에 접속되고, 가변 저항(R2)의 출력, 즉 기준 전압(Vref)이 비교기(CMP)의 다른 쪽 입력 단자(-)에 접속된다. 비교기(CMP)는, 2개의 입력 전압을 비교하여 H레벨 또는 L레벨의 전압을 출력한다. H레벨은 의사 합격을 나타내고, L레벨은 불합격을 나타낸다.

트랜지스터(Q5)는 정전류원에 접속되어 기준 전류(Iref)를 흘린다. 트랜지스터(Q5)의 게이트는 노드(N2), 즉 배선(PB_MG)에 접속된다. 트랜지스터(Q6)는 가변 저항(R2)에 직렬로 접속되고, 그 게이트는 노드(N2)에 접속된다. 트랜지스터(Q6)와 GND의 사이에 트랜지스터(Q7)가 직렬로 접속되고, 트랜지스터(Q7)의 게이트에는 JUDGEON 신호가 공급된다. 프로그램 베리파이가 행해질 때 JUDGEON 신호가 H레벨로 구동되고, 트랜지스터(Q7)가 도통 상태가 된다. 트랜지스터(Q6)와 트랜지스터(Q7)의 접속 노드는 노드(N3), 즉 배선(PB_DIS)에 접속된다. 여기서, 트랜지스터(Q6)의 크기(W/2)는 트랜지스터(Q5, Q2)의 크기(W)의 절반이며, 따라서 트랜지스터(Q6)는 트랜지스터(Q7)가 온되었을 때 1/2의 Iref를 흘린다.

트랜지스터(Q8)는, 판정 회로(200)에 의해 의사 합격인지를 판정하는 불합격 비트의 수(N)에 따라 설치된다. 판정 회로(200)에 의해 의사 합격인지를 판정하는 불합격 비트수가 0비트인 경우에는, 트랜지스터(Q8)는 사실상 필요 없거나 혹은 설치되어 있었다고 해도 트랜지스터(Q8)의 동작은 디스에이블된다(N=0). 1비트의 불합격 비트가 의사 합격하는지를 판정한다면 트랜지스터(Q8)는 하나 필요하고(N=1), 2비트의 불합격 비트가 의사 합격하는지를 판정한다면 병렬 접속된 트랜지스터(Q8)는 2개 필요하다(N=2). 판정 회로(200)에 의해 의사 합격인지를 판정할 수 있는 불합격 비트수의 최대값은, ECC 회로(130)에 의해 구제되는 비트수의 최대값이다.

도 9에는 하나의 트랜지스터(Q8)가 예시되지만, 트랜지스터(Q8)는 상기한 바와 같이 의사 합격인지를 판정하는 불합격 비트의 수(N)에 따라 설치된다. 트랜지스터(Q8)는 기준 전압(Vref)과 배선(PB_DIS)의 사이에 접속되고, 그 게이트는 배선(PB_MG)에 접속된다. 트랜지스터(Q8)의 크기(W)는 트랜지스터(Q5, Q2)와 동일한 크기(W)이며, 트랜지스터(Q8)는 트랜지스터(Q7)가 도통할 때 기준 전류(Iref)를 흘린다.

트랜지스터(Q8)는 의사 합격인지를 판정하는 불합격 비트의 수(N)에 따라 마련되는데, N의 수에 따라 트랜지스터(Q8)를 접속하고 이들 트랜지스터(Q8)가 모두 동작하도록 해도 되고, 혹은 접속된 복수의 트랜지스터(Q8) 중에서 동작되는 트랜지스터(Q8)의 수를 임의로 선택하도록 해도 된다. 도 10은, 접속된 트랜지스터(Q8) 중에서 동작되는 트랜지스터(Q8)의 수를 선택하는 방법의 일례를 나타내고 있다. 기준 전압(Vref)과 배선(PB_DIS)의 사이에 트랜지스터(Q8_1)와 트랜지스터(Q10)가 직렬로 접속되고, 나아가 이들 트랜지스터와 병렬로 트랜지스터(Q8_2)와 트랜지스터(Q11)가 직렬로 접속된다. 트랜지스터(Q10, Q11)의 게이트에는 인에이블 신호(EN_1, EN_2)가 공급되고, 인에이블 신호(EN_1, EN_2)를 H레벨로 구동하였을 때, 트랜지스터(Q8_1, Q8_2)가 기준 전류(Iref)를 흘리도록 동작된다. 인에이블 신호(EN_1 또는 EN_2) 중 한쪽을 L레벨로 함으로써 하나의 트랜지스터(Q8)가 기준 전류(Iref)를 흘리도록 동작되고, 인에이블 신호(EN_1, EN_2)를 둘 다 L레벨로 함으로써 2개의 트랜지스터(Q8_1, Q8_2)가 비동작이 된다. 인에이블 신호(EN_1, EN_2)는, 예를 들어 제어부(150)로부터의 제어 신호에 응답하여 구동된다. 여기서는, 트랜지스터(Q10, Q11)를 스위칭시킴으로써 트랜지스터(Q8_1, Q8_2)의 선택을 가능하게 하고 있지만, 트랜지스터(Q10, Q11)를 예를 들어 퓨즈로 바꿈으로써 항구적(恒久的)으로 선택되는 트랜지스터(Q8)를 고정하는 것도 가능하다.

다음에, 판정 회로(200)의 동작에 대해 설명한다. 표 2는, 판정 회로가 0비트, 1비트 또는 2비트의 불합격 비트의 의사 합격을 판정할 때의 각 부의 전류값 및 전류값의 차분을 나타낸 테이블이다.

(1) 0비트의 불합격 비트를 판정하는 경우:

우선, 0비트의 불합격 비트의 판정에 대해 설명한다. 이는 전체비트의 프로그램이 성공하였는지를 판정하는 것으로, 이 경우에는 트랜지스터(Q8)가 전혀 필요 없거나 혹은 트랜지스터(Q8)가 디스에이블된다(N=0). 프로그램 베리파이는, 선택 워드라인에 베리파이 전압을 인가하는 것 이외에는 통상의 독출 동작과 동일하고, 전체비트의 프로그램이 성공한 경우에는 선택 메모리 셀이 비도통이며 전체 비트라인의 전위는 방전되지 않고 프리차지된 전위이다. 이 때문에, 래치 노드(SLS)는 L레벨이고 트랜지스터(Q1)는 오프이고 배선(PB_UP)의 전압은 변동되지 않는다. 또한, 베리파이시 JUDGEON 신호가 H레벨로 구동되고 트랜지스터(Q7)가 온되고 배선(PB_DIS)이 GND 레벨이 된다. 이 때, 트랜지스터(Q6)는 1/2 Iref의 전류를 흘리기 때문에, 기준 전압(Vref)은 1/2 Iref의 전압 강하에 따른 값이 된다. 그 결과, 배선(PB_UP)의 전압이 기준 전압(Vref)보다 1/2 Iref 만큼 높아지기 때문에, 비교기(CMP)는 H레벨의 신호, 즉 합격을 출력한다.

한편, 1비트의 불합격 비트가 있을 때, 하나의 페이지 버퍼/센스 회로(170)의 래치 노드(SLS)가 H레벨이 되고 트랜지스터(Q1)가 온되고 트랜지스터(Q2)가 Iref의 전류를 흘린다. 이 때문에, 배선(PB_UP)의 전압은 Iref 만큼 강하된 값이 된다. 그 결과, 배선(PB_UP)의 전압은 기준 전압(Vref)보다 1/2 Iref 만큼 작아지기 때문에, 비교기(CMP)는 L레벨의 신호, 즉 불합격을 출력한다.

(2) 1비트의 불합격 비트를 판정하는 경우:

1비트의 불합격 비트를 판정하는 경우(N=1), 하나의 트랜지스터(Q8)가 동작 가능한 상태에 놓인다. 예를 들어 도 10이면, EN-1이 H레벨, EN-2가 L레벨로 구동된다. 상기한 바와 같이, 전체비트의 프로그램이 성공한 경우에는 트랜지스터(Q1)가 오프이고 배선(PB_UP)의 전압은 변동되지 않고, 1비트의 불합격 비트가 있는 경우에는 하나의 페이지 버퍼/센스 회로의 트랜지스터(Q1)가 온되고 배선(PB_UP)의 전압은 Iref 만큼 강하된다. JUDGEON 신호가 H레벨로 구동되고 트랜지스터(Q7)가 온되고 배선(PB_DIS)이 GND 레벨이 되면, 트랜지스터(Q6)가 1/2 Iref의 전류를 흘리고 나아가 트랜지스터(Q8)가 Iref의 전류를 흘린다. 이 때문에, 기준 전압(Vref)은 1/2 Iref+Iref 만큼 강하된 값이 된다. 그 결과, 배선(PB_UP)의 전압이 기준 전압(Vref)보다 높아지고 비교기(CMP)는 H레벨을 출력한다.

한편, 2비트의 불합격 비트가 있는 경우에는, 2개의 페이지 버퍼/센스 회로의 트랜지스터(Q1)가 온되고 배선(PB_UP)의 전압은 2×Iref 만큼 강하된다. 이 때문에, 배선(PB_UP)의 전압은 기준 전압(Vref)보다 작아지고 비교기(CMP)는 L레벨을 출력한다.

(3) 2비트의 불합격 비트를 판정하는 경우:

2비트의 불합격 비트를 판정하는 경우(N=2), 2개의 트랜지스터(Q8)가 동작 가능한 상태에 놓인다. 예를 들어 도 10이면, EN_1이 H레벨, EN_2가 H레벨로 구동된다. 상기한 바와 같이, 2비트의 불합격 비트가 있는 경우에는 2개의 페이지 버퍼/센스 회로의 트랜지스터(Q1)가 온되고 배선(PB_UP)의 전압은 2×Iref 만큼 강하된다. JUDGEON 신호가 H레벨로 구동되고 트랜지스터(Q7)가 온되고 배선(PB_DIS)이 GND 레벨이 되면, 트랜지스터(Q6)가 1/2 Iref의 전류를 흘리고 나아가 2개의 트랜지스터(Q8)가 2×Iref의 전류를 흘린다. 이 때문에, 기준 전압(Vref)은 1/2 Iref+2×Iref 만큼 강하된 값이 된다. 그 결과, 배선(PB_UP)의 전압이 기준 전압(Vref)보다 높아지고 비교기(CMP)는 H레벨을 출력한다.

한편, 3비트의 불합격 비트가 있는 경우에는, 3개의 페이지 버퍼/센스 회로의 트랜지스터(Q1)가 온되고 배선(PB_UP)의 전압은 3×Iref 만큼 강하된다. 이 때문에, 배선(PB_UP)의 전압은 기준 전압(Vref)보다 작아지고 비교기(CMP)는 L레벨을 출력한다.

이와 같이 본 실시예에 의하면, 판정 회로는 불합격 비트수에 따른 기준 전류에 의해 생성되는 전압과, 불합격 비트수에 따른 기준 전류+1/2 기준 전류에 의해 생성된 기준 전압을 비교함으로써 불합격 비트가 의사 합격하는지를 용이하게 판정할 수 있다.

다음에, 본 발명의 제2 실시예에 대해 설명한다. 제2 실시예의 판정 회로(200A)를 도 11에 나타낸다. 제2 실시예에서는 0비트, 1비트, 2비트의 불합격 비트의 판정에 있어서 기준 전압(Vref)을 고정한다. 도 11의 예에서는, 2개의 트랜지스터(Q8)를 접속하고, 기준 전압(Vref)은 트랜지스터(Q6)에 의한 1/2 Iref와 트랜지스터(Q8)에 의한 2×Iref가 흘렀을 때의 값으로 고정된다.

나아가 배선(PB_UP)에는 2-N개의 트랜지스터(Q9)가 접속된다. 트랜지스터(Q9)는 트랜지스터(Q8)와 동일한 크기(W)이며, Iref의 전류를 흘린다. 판정 회로(200A)가 0비트의 불합격 비트를 가능할 때(N=0), 트랜지스터(Q9)의 수는 2개이며, 2개의 트랜지스터(Q9)가 배선(PB_UP)과 배선(PB_DIS)의 사이에 병렬로 접속되고, 트랜지스터(Q7)가 온되었을 때 트랜지스터(Q9)에 의해 배선(PB_UP)으로부터 배선(PB_DIS)에 2×Iref의 전류가 흐른다. 1비트의 불합격 비트를 판정하는 경우에는(N=1), 트랜지스터(Q9)의 수는 하나이고 1×Iref의 전류가 흐르며, 2비트의 불합격 비트를 판정하는 경우에는(N=2), 트랜지스터(Q9)의 수는 0이다. 트랜지스터(Q9)의 수는, 도 10에 도시된 바와 같이 2개의 트랜지스터(Q9)와 직렬로 접속되는 2개의 인에이블용 트랜지스터에 의해 선택되도록 해도 된다.

표 3은, 제2 실시예에 의한 판정 회로에서 0비트, 1비트, 2비트의 불합격 비트가 의사 합격인지를 판정할 때의 각 부의 전류값을 나타낸 테이블이다.

(1) 0비트의 불합격 비트를 판정하는 경우:

전체비트의 프로그램이 성공하였는지의 판정으로, 기준 전압(Vref)은 1/2 Iref+2×Iref 만큼 강하된 값으로 고정된다. 한편, 배선(PB_UP)의 전압은 2개의 트랜지스터(Q9)에 의해 2×Iref의 전류가 트랜지스터(Q7)를 통해 GND에 흐르기 때문에, 2×Iref 만큼 강하된 값이 된다. 이 때문에, 비교기(CMP)는 H레벨(합격)을 출력한다. 만약 1비트의 불합격 비트가 있는 경우에는, 배선(PB_UP)의 전압은 2×Iref+Iref=3×Iref 만큼 강하되고 기준 전압(Vref)보다 작아지므로, 비교기(CMP)는 L레벨(불합격)을 출력한다.

(2) 1비트의 불합격 비트를 판정하는 경우:

기준 전압(Vref)은, 상기와 같이 1/2 Iref+2×Iref 만큼 강하된 값으로 고정된다. 또한, 트랜지스터(Q9)의 수는 하나이기 때문에, 1비트의 불합격 비트가 있을 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)에 의한 Iref와 트랜지스터(Q9)에 의한 Iref에 의해 2×Iref 만큼 강하되고 기준 전압(Vref)보다 커진다. 이 때문에, 비교기(CMP)는 합격인 H레벨을 출력한다. 불합격 비트가 2비트일 때, 배선(PB_UP)의 전압은 3×Iref 만큼 강하되기 때문에 기준 전압(Vref)보다 작아진다. 이 때문에, 비교기(CMP)는 불합격인 L레벨을 출력한다.

(3) 2비트의 불합격 비트를 판정하는 경우:

기준 전압(Vref)은, 상기와 같이 1/2 Iref+2×Iref 만큼 강하된 값으로 고정된다. 또한, 트랜지스터(Q9)는 2-N=0이다. 2비트의 불합격 비트가 있을 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)에 의해 2×Iref 만큼 강하되고 기준 전압(Vref)보다 커진다. 이 때문에, 비교기(CMP)는 합격인 H레벨을 출력한다. 3비트의 불합격 비트가 있을 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)에 의해 3×Iref 만큼 강하되고 기준 전압(Vref)보다 작아진다. 이 때문에, 비교기(CMP)는 불합격인 L레벨을 출력한다.

제2 실시예에 의하면, 기준 전압(Vref)을 고정하기 때문에 트랜지스터(Q9)의 수를 변경할 때에만 가변 저항(R1)의 조정을 하면 되고, 조정이 용이해진다. 또한, 도 12는 0비트, 1비트, 2비트의 의사 합격 판정을 행하였을 때의 기준 전압(Vref)과 배선(PB_UP)의 전압의 관계를 나타내고 있다. 기준 전압(Vref)은 트랜지스터(Q6, Q8)가 3/2 Iref의 전류를 흘리기 때문에, 제1 실시예보다 전압 강하가 커지고, 이에 의해 기준 전압(Vref)과 배선(PB_UP) 사이의 전압차(판정을 위한 마진)가 커져 오판정이 억제된다(ΔVP는 합격 판정을 위한 전압차, ΔVF는 불합격 판정을 위한 전압차).

다음에, 제2 실시예의 변형예를 도 13에 나타낸다. 이 변형예에서는, 트랜지스터(Q6) 대신에 가변 저항(R2)이 1/2 Iref를 생성한다. 트랜지스터(Q6)는, 다른 트랜지스터(Q2, Q5, Q8, Q9)의 크기의 1/2의 미세한 구조이기 때문에 제조가 용이하지 않다. 그래서, 트랜지스터(Q6)를 삭제하고 가변 저항(R2)을 조정함으로써 1/2 Iref를 생성한다. 그 이외의 구성은 제2 실시예와 동일하다.

다음에, 본 발명의 제3 실시예에 대해 설명한다. 제2 실시예의 도 12에 도시된 바와 같이, 1비트, 2비트의 불합격 비트를 의사 판정하면, 트랜지스터(Q9)에 의한 기준 전류가 감소하고 그 경사가 완만해지며 판정을 위한 마진인 전압차(ΔVP, ΔVF)가 작아져 오판정하기 쉬워진다. 제3 실시예는 이를 개선하는 것이다.

도 14는, 제3 실시예에 관한 판정 회로(200C)의 구성을 나타내는 도면이다. 제3 실시예의 판정 회로(200C)는, 기준 전압(Vref)은 트랜지스터(Q6)에 의한 1/2 Iref 값으로 고정된다. 한편, 배선(PB_UP)에는 불합격 비트를 의사 합격으로 판정하는 비트수(N)에 따른 기준 전류(Iref)를 공급하는 공급 회로(210)가 접속된다. 공급 회로(210)는, 예를 들어 트랜지스터(Q5)와 동일 전류를 흘리는 커런트 미러 회로일 수 있다. 판정 회로(200C)가 예를 들어 0비트의 불합격 비트를 판정하는 경우에는, 공급 회로(210)에 의해 기준 전류(Iref)는 공급되지 않고, 1비트의 불합격 비트를 판정하는 경우에는 공급 회로에 의해 1×Iref가 공급되고, 2비트의 불합격 비트를 판정하는 경우에는 공급 회로(210)에 의해 2×Iref가 공급된다. 도 15에 공급 회로의 일례를 나타낸다. 공급 회로(210A)는, 트랜지스터(Q5)와 커렌트 미러로 구성된 트랜지스터(Q20, Q21)를 포함하고, 나아가 트랜지스터(Q20, Q21)에는 트랜지스터(Q22, Q23)가 각각 직렬로 접속된다. 트랜지스터(Q22, Q23)는 인에이블 신호(EN_1, EN_2)에 의해 구동되고, 배선(PB_UP)에 2×Iref를 공급할 때 EN_1, EN_2가 H레벨로 구동되고, 1×Iref를 공급할 때 EN_1 또는 EN_2 중 어느 하나가 H레벨로 구동되고, Iref를 공급하지 않을 때 EN_1, EN_2는 L레벨로 구동된다.

표 4는, 제3 실시예의 판정 회로에서 0비트, 1비트, 2비트의 불합격 비트가 의사 합격인지를 판정할 때의 각 부의 전류값을 나타낸 테이블이다.

(1) 0비트의 불합격 비트를 판정하는 경우:

전체비트의 프로그램이 성공하였는지의 판정으로, 기준 전압(Vref)은 트랜지스터(Q6)를 흐르는 1/2 Iref 만큼 강하된 값으로 고정된다. 한편, 배선(PB_UP)의 전압은 트랜지스터(Q1)가 오프이기 때문에 변동되지 않는다. 그 결과, 비교기(CMP)는 H레벨(합격)을 출력한다. 만약 1비트의 불합격 비트가 있는 경우에는, 배선(PB_UP)의 전압은 트랜지스터(Q2)에 의해 Iref 만큼 강하되고 기준 전압(Vref)보다 작아지므로, 비교기(CMP)는 L레벨(불합격)을 출력한다.

(2) 1비트의 불합격 비트를 판정하는 경우:

기준 전압(Vref)은, 상기와 같이 트랜지스터(Q6)가 흘리는 1/2 Iref에 의해 고정이다. 공급 회로(210)는, 배선(PB_UP)에 Iref의 전류를 공급한다. 1비트의 불합격 비트가 있을 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)가 Iref를 흘리지만 공급 회로(210)가 Iref를 공급하기 때문에 방전하는 전류가 공급하는 전류에 의해 상쇄되고, 사실상 배선(PB_UP)의 전압은 변동되지 않는다. 이 때문에, 배선(PB_UP)의 전압은 기준 전압(Vref)보다 커지고 비교기(CMP)는 합격인 H레벨을 출력한다. 불합격 비트가 2비트일 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)가 2×Iref를 흘리고 공급 회로(210)가 Iref를 공급하기 때문에 배선(PB_UP)의 전압은 사실상 Iref 만큼 강하되고 기준 전압(Vref)보다 작아진다. 이 때문에, 비교기(CMP)는 불합격인 L레벨을 출력한다.

(3) 2비트의 불합격 비트를 판정하는 경우:

기준 전압(Vref)은, 트랜지스터(Q6)가 흘리는 1/2 Iref에 의해 고정이다. 공급 회로(210)는, 배선(PB_UP)에 2×Iref를 공급한다. 2비트의 불합격 비트가 있을 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)가 2×Iref를 흘리지만 공급 회로(210)가 2×Iref를 공급하기 때문에 방전되는 전류가 상쇄되고, 사실상 배선(PB_UP)의 전압은 변동되지 않는다. 이 때문에, 배선(PB_UP)의 전압은 기준 전압(Vref)보다 커지고 비교기(CMP)는 합격인 H레벨을 출력한다. 불합격 비트가 3비트일 때, 배선(PB_UP)의 전압은 트랜지스터(Q2)가 3×Iref를 흘리고 공급 회로(210)가 2×Iref를 공급하기 때문에, 배선(PB_UP)의 전압은 사실상 Iref 만큼 강하되고 기준 전압(Vref)보다 작아진다. 이 때문에, 비교기(CMP)는 불합격인 L레벨을 출력한다.

도 16은, 제3 실시예의 판정 회로(200C)에 의해 0비트, 1비트, 2비트의 의사 합격 판정(N=0, N=1, N=2)을 행하였을 때의 기준 전압(Vref)과 배선(PB_UP)의 전압의 관계를 나타내고 있다. 제3 실시예에서는, 1비트의 불합격 비트 및 2비트의 불합격 비트를 판정할 때, 배선(PB_UP)에 1×Iref 또는 2×Iref를 공급하도록 하였으므로, 배선(PB_UP)의 전압이 저하되지 않도록 하였으므로, 마진 전압(ΔVP, ΔVF)을 0비트의 불합격 판정시와 마찬가지로 행하는 것이 가능해진다.

본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정의 실시형태에 한정되는 것은 아니고, 특허청구범위에 기재된 발명의 요지 범위 내에서 여러 가지의 변형·변경이 가능하다.

100: 플래시 메모리
110: 메모리 어레이
120: 입출력 버퍼
130: ECC 회로
140: 어드레스 레지스터
150: 제어부
160: 워드라인 선택 회로
170: 페이지 버퍼/센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로
200: 판정 회로
210: 공급 회로
300: 레귤러 영역
310: 스페어 영역

Claims

메모리 어레이;
복수의 데이터 보유 회로로서, 각 데이터 보유 회로는 비트라인을 통해 상기 메모리 어레이에 접속되고 선택 페이지에 프로그램해야 할 데이터를 보유하는 회로와, 프로그램 베리파이시에 베리파이의 합격 여부를 출력하는 출력 회로를 포함하는 상기 복수의 데이터 보유 회로; 및
상기 복수의 데이터 보유 회로의 각 출력 회로에 접속되고, 상기 복수의 데이터 보유 회로의 베리파이 결과가 허용되는 불합격 비트수인지 여부를 판정하는 판정 회로;를 포함하고,
상기 판정 회로는, 상기 복수의 데이터 보유 회로의 베리파이의 합격 여부에 따른 검출 전압을 생성하는 제1 회로, 기준 전압을 생성하는 제2 회로, 및 상기 검출 전압과 상기 기준 전압을 비교하는 비교 회로를 포함하고,
상기 비교 회로는 상기 복수의 데이터 보유 회로에 의한 베리파이 결과가 허용되는 불합격 비트수인지 여부를 나타내는 신호를 출력하고,
상기 제1 회로는, 상기 허용되는 불합격 비트수에 따른 수의 기준 전류를 공급하는 공급 회로를 포함하며,
상기 제1 회로에 의해 생성되는 상기 검출 전압은 상기 공급 회로에 의해 공급된 기준 전류에 따른 값인 비휘발성 반도체 메모리 장치.
청구항 1에 있어서,
상기 제2 회로는, 상기 허용되는 불합격 비트수에 따른 기준 전압을 생성하는 비휘발성 반도체 메모리 장치.
청구항 2에 있어서,
상기 제2 회로는, 상기 허용되는 불합격 비트수에 따른 수의 기준 전류에 의해 상기 기준 전압을 생성하는 비휘발성 반도체 메모리 장치.
청구항 3에 있어서,
상기 제2 회로는 상기 기준 전류를 흘리는 트랜지스터를 복수 포함하고,
상기 제2 회로는 상기 허용되는 불합격 비트수에 따라 상기 복수의 트랜지스터 중 동작되는 트랜지스터의 수를 선택하는 비휘발성 반도체 메모리 장치.
청구항 3 또는 4에 있어서,
상기 데이터 보유 회로의 출력 회로는, 베리파이 결과가 불합격일 때 상기 제2 회로의 기준 전류와 동일한 전류를 흘리는 트랜지스터를 포함하고,
상기 제1 회로는 불합격 비트수에 따른 수의 기준 전류에 의해 상기 검출 전압을 생성하는 비휘발성 반도체 메모리 장치.
청구항 1에 있어서,
상기 제2 회로는 미리 정해진 수의 기준 전류에 의해 상기 기준 전압을 생성하고,
상기 제1 회로는 상기 미리 정해진 수보다 적은 수의 기준 전류를 이용하여 상기 검출 전압을 생성하는 비휘발성 반도체 메모리 장치.
삭제
청구항 1에 있어서,
상기 공급 회로는 상기 기준 전류를 흘리는 트랜지스터를 복수 포함하고,
상기 공급 회로는 상기 허용되는 불합격 비트수에 따라 상기 복수의 트랜지스터 중 동작되는 트랜지스터의 수를 선택하는 비휘발성 반도체 메모리 장치.
청구항 1 내지 4 중 어느 한 항에 있어서,
상기 허용되는 불합격 비트수는, 오류 검출·정정 수단에 의해 구제 가능한 비트수에 따라 결정되는 비휘발성 반도체 메모리 장치.
청구항 9에 있어서,
상기 오류 검출·정정 수단이 선택 페이지의 섹터 단위로 수행될 때, 상기 판정 회로는 섹터 단위로 복수의 데이터 보유 회로에 접속되는 비휘발성 반도체 메모리 장치.