TWI410972B - 反及閘快閃記憶體中記憶體單元之感測 - Google Patents

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Description

反及閘快閃記憶體中記憶體單元之感測
本發明揭示內容一般而言係關於半導體記憶體，且在一或多個特定實施例中，本發明揭示內容係關於利用類比信號來傳送資料值(例如表示兩個或兩個以上資訊位元之資料值)之固態非揮發性記憶體裝置及系統。
電子裝置通常具有可供其採用之某些類型之大容量儲存裝置。一種常見實例係一硬磁碟驅動器(HDD)。HDD能夠以相對低成本進行大量儲存，且當前消費HDD具有超過一個太位元組之容量。
HDD通常將資料儲存於旋轉磁性媒體或唱片上。通常將資料作為磁通反向之一型樣而儲存在該等唱片上。當向一典型HDD寫入資料時，以較高速度旋轉該唱片，同時一浮動於該唱片上方之寫入頭產生一連串磁性脈衝以在該唱片上對準磁性粒子來表示該資料。當自一典型HDD讀取資料時，當一磁阻讀取頭浮動於高速旋轉的唱片上方時，其中會因感應而發生電阻變化。在實踐中，所得之資料信號係一類比信號，該信號之波峰及波谷係該資料型樣之磁通反向所引起的結果。然後使用稱作部分響應最大似然(PRML)之數位信號處理技術對該類比資料信號取樣以確定負責產生該資料信號之可能資料型樣。
HDD因其機械性質而具有一些缺陷。HDD常因衝擊、振動或強磁場而易發生損壞或過度讀取/寫入錯誤。另外，其在可攜式電子裝置中使用相對較大之電力。
大容量儲存裝置之另一實例係一固態驅動器(SSD)。SSD利用半導體記憶體裝置來儲存其資料而非將資料儲存於旋轉媒體上，但其包含使其在其主機系統看來為一典型HDD之一介面及形狀因子。記憶體裝置SSD通常為非揮發性快閃記憶體裝置。
快閃記憶體裝置已發展成為用於各種電子應用之非揮發性記憶體之一普遍來源。快閃記憶體裝置通常使用一允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。藉由對電荷儲存或陷獲層或其他實體現象之程式化，該等單元之臨限電壓之改變可確定每一單元之資料值。快閃記憶體及其他非揮發性記憶體之常見使用包含：個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線裝置、行動電話及可拆卸記憶體模組，且非揮發性記憶體之使用範圍正繼續擴大。
與HDD不同的是，因其固態性質，SSD之運作一般不會受到振動、衝擊或磁場等因素之影響。類似地，由於不具有移動部件，SSD具有比HDD更低之功率需求。然而，與具有相同形狀因子之HDD相比，SSD當前具有低許多的儲存容量及一明顯較高的每位元成本。
出於上述原因，且由於熟習此項技術者在閱讀及瞭解本說明書之後將明瞭之其他原因，此項技術中需要替代的大容量儲存器選擇。
在以下對本發明實施例之詳細說明中，參照形成本發明一部分且其中以圖解說明方式顯示可在其中實踐本發明之具體實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明，但應瞭解，亦可利用其他實施例，且可做出程序、電性或機械改變而不背離本發明之範疇。因此，不可將以下詳細說明視為限定性說明。
傳統固態記憶體裝置以二元信號形式傳遞資料。通常，一接地電位表示一資料位元之一第一邏輯位準(例如一資料值"0")，而一電源電位表示一資料位元之一第二邏輯位準(例如一資料值"1")。可指派一多位準單元(MLC)，舉例而言，四個不同臨限電壓(Vt)範圍，每一範圍200mV，其中每一範圍對應於一不同之資料狀態，藉此表示四個資料值或位元型樣。通常，每一範圍之間具有一0.2V至0.4V之靜區或容限以防止Vt分佈發生重疊。若該單元之Vt處於第一範圍內，則認為該單元可儲存一邏輯11狀態且通常將此視為該單元之已擦除狀態。若Vt處於第二範圍內，則認為該單元儲存一邏輯10狀態。若Vt處於第三範圍內，則認為該單元儲存一邏輯00狀態。且若Vt處於第四範圍內，則認為該單元儲存一邏輯01狀態。
當程式化上文所闡述之一傳統MLC裝置時，一般首先將單元作為一區塊而擦除以回應於該已擦除狀態。在擦除一區塊之單元之後，必要時首先程式化每一單元之最低有效位元(LSB)。舉例而言，若LSB為1，則不必進行程式化，但若LSB為0，則將目標記憶體單元之Vt自對應於該11邏輯狀態之Vt範圍移動至對應於該10邏輯狀態之Vt範圍。在程式化該等LSB之後，以類似方式程式化每一單元之最高有效位元(MSB)，從而在必要時使Vt發生偏移。當讀取一傳統記憶體裝置之一MLC時，一或多個讀取作業大體確定單元電壓之Vt落入該等範圍中之哪一者中。舉例而言，一第一讀取作業可確定目標記憶體單元之Vt指示該MSB為1還是0，而一第二讀取作業可確定目標記憶體單元之Vt指示該LSB為1還是0。然而，在任一情形中，不論每一單元上儲存有多少個位元，皆有一單個位元自一目標記憶體單元之一讀取作業返回。當在每一MLC上儲存更多位元時，此多程式及讀取作業問題變得愈加棘手。由於每一此程式化或讀取作業皆為一二進製作業，亦即，每一作業皆針對每單元程式化或返回一單個資訊位元，因此在每一MLC上儲存更多位元可導致較長之作業時間。
一闡釋性實施例之記憶體裝置將資料作為Vt範圍儲存在記憶體單元上。然而，與傳統記憶體裝置不同，程式化及讀取作業能夠不將資料信號用作MLC資料值之分立位元，而是用作MLC資料值之完全表示，例如其完整位元型樣。舉例而言，在一兩位元MLC裝置中，可程式化一目標臨限電壓來表示彼兩個位元之位元型樣，而非在程式化一單元之LSB之後再程式化彼單元之MSB。亦即，可向一記憶體單元施加一連串程式化及驗證作業直至彼記憶體單元獲得其目標臨限電壓，而非程式化至一第一位元之一第一臨限電壓、偏移至一第二位元之一第二臨限電壓等。類似地，可將一單元之臨限電壓作為表示該單元之完整資料值或位元型樣之一單個信號來確定及傳遞，而非利用多次讀取作業來確定該單元上所儲存之每一位元。各個實施例之記憶體裝置不像傳統記憶體裝置那樣僅僅注意一記憶體單元之臨限電壓處於某一標稱臨限電壓以上還是以下。而是，產生一表示彼記憶體單元跨越可能的連續臨限電壓範圍之實際臨限電壓之電壓信號。當每單元之位元計數增加時，此方法之優點變得更為明顯。舉例而言，若該記憶體單元儲存八個資訊位元，則一單個讀取作業將會返回可表示八個資訊位元之一單個類比資料信號。
圖1係根據本發明揭示內容之一實施例之記憶體裝置101之一簡化方塊圖。記憶體裝置101包含配置成若干列及若干行之一記憶體單元104陣列。雖然將主要參照反及閘記憶體陣列來闡述各實施例，但該各實施例並不限於記憶體陣列104之一具體架構。係用以本發明實施例之其他陣列架構之某些實例包含"非或"陣列、"與"陣列及虛擬接地陣列。然而，一般而言，本文所闡述之實施例可適用於準許產生可表示每一記憶體單元之臨限電壓之一資料信號之任一陣列架構。
提供列解碼電路108及行解碼電路110以對提供給記憶體裝置101之位址信號進行解碼。位址信號經接收及解碼以存取記憶體陣列104。記憶體裝置101還包含輸入/輸出(I/O)控制電路112以管理命令、位址及資料至記憶體裝置101之輸入以及資料及狀態資訊自記憶體裝置101之輸出。將位址暫存器114耦合在I/O控制電路112與列解碼電路108及行解碼電路110之間以在解碼之前鎖存該等位址信號。將命令暫存器124耦合在I/O控制電路112與控制邏輯116之間以鎖存傳入命令。控制邏輯116回應於該等命令控制對記憶體陣列104之存取並產生用於外部處理器130之狀態資訊。將控制邏輯116耦合至列解碼電路108及行解碼電路110以回應於該等位址控制列解碼電路108及行解碼電路110。
控制邏輯116還耦合至取樣保持電路118。取樣保持電路118鎖存類比電壓位準形式的傳入或傳出資料。舉例而言，該取樣保持電路可含有用於對表示欲寫入至一記憶體單元之資料之一傳入電壓信號或指示自一記憶體單元感測之臨限電壓之一傳出電壓信號進行取樣之電容器或其他類比儲存裝置。取樣保持電路118可進一步對所取樣之電壓提供放大及/或緩衝以向一外部裝置提供一較強之資料信號。
對類比電壓信號之處理可採取一類似於CMOS成像器技術領域中衆所周知的一方法之方法，其中在該成像器之像素處回應於入射光照而產生之電荷位準儲存於電容器上。然後使用具有一參考電容器之一差分放大器將這些電荷位準轉換為電壓信號以用作該差分放大器之一第二輸入。然後將該差分放大器之輸出傳遞至類比至數位轉換器(ADC)裝置以獲得一表示光照強度之數位值。在本發明實施例中，可回應於使一電荷經受指示一記憶體單元之一實際或目標臨限電壓(分別用於讀取或程式化該記憶體單元)之一電壓位準而將該電荷儲存在一電容器上。然後可使用具有一接地輸入或用其他參考信號來作為一第二輸入之一差分放大器將此電荷轉化為一類比電壓。然後可將該差分放大器之輸出傳遞至I/O控制電路112以在一讀取作業之情況下自記憶體裝置輸出或用於在程式化該記憶體裝置時的一或多個驗證作業期間進行比較。應注意，I/O控制電路112可可選擇地包含類比至數位轉換功能及數位至類比轉換功能以將讀取資料自一類比信號轉換為一數位位元型樣且將寫入資料自一數位位元型樣轉換為一類比信號，以便使記憶體裝置101適用於與一類比資料介面或數位資料介面進行通信。
在一寫入作業期間，程式化記憶體陣列104之目標記憶體單元，直至表示其Vt位準之電壓與取樣保持電路118中所保持之位準匹配。舉例而言，可藉由使用差分感測裝置將該所保持之電壓位準與目標記憶體單元之一臨限電壓進行比較來將此達成。與傳統記憶體程式化極為類似的是，可向一目標記憶體單元施加一程式化脈衝以增大其臨限電壓直至達到或超過期望值。在一讀取作業中，將該等目標記憶體單元之Vt位準傳遞至取樣保持電路118以直接作為類比信號或作為該等類比信號之數位化表示傳送至一外部處理器(圖1中未顯示)，此取決於ADC/DAC功能係在記憶體裝置之外部抑或內部提供。
可以各種方式確定單元之臨限電壓。舉例而言，可在目標記憶體單元被激活之時刻對一字線電壓進行取樣。另一選擇係，可將一經升壓之電壓施加至一目標記憶體單元之一源極/汲極側，且可將臨限電壓視為其控制閘極電壓與其另外的源極/汲極側處之電壓之間的一差分。藉由將該電壓耦合至一電容器，可與該電容器共享電荷以儲存經取樣電壓。注意，該經取樣電壓無需與臨限電壓相等，而僅僅指示彼電壓。舉例而言，在將一經升壓電壓施加至該記憶體單元之一第一源極/汲極側並將一已知電壓施加至其控制閘極之情形下，由於在該記憶體單元之第二源極/汲極側處產生之電壓指示該記憶體單元之臨限電壓，故而可將該所產生電壓視為資料信號。
取樣保持電路118可包含快取(亦即，每一資料值多個儲存位置)，以便使記憶體裝置101可在將一第一資料值傳遞至外部處理器的同時讀取下一資料值或在將一第一資料值寫入至記憶體陣列104的同時接收下一資料值。將狀態暫存器122耦合在I/O控制電路112與控制邏輯116之間以鎖存欲輸出至該外部處理器之狀態資訊。
記憶體裝置101藉由控制鏈路132在控制邏輯116處接收控制信號。該等控制信號可包含一晶片賦能CE# 、一命令鎖存賦能CLE 、一位址鎖存賦能ALE 及一寫入賦能WE# 。記憶體裝置101可藉由多工輸入/輸出(I/O)匯流排134自一外部處理器接收命令(命令信號形式)、位址(位址信號形式)及資料(資料信號形式)並藉由I/O匯流排134將資料輸出至該外部處理器。
在一具體實例中，在I/O控制電路112處藉由I/O匯流排134之輸入/輸出(I/O)引腳[7:0]接收命令並將該等命令寫入至命令暫存器124中。在I/O控制電路112處藉由匯流排134之輸入/輸出(I/O)引腳[7:0]接收位址並將該等位址寫入至位址暫存器114中。在I/O控制電路112處藉由一能夠接收八個並列信號之裝置之輸入/輸出(I/O)引腳[7:0]或一能夠接收十六個並列信號之裝置之輸入/輸出(I/O)引腳[15:0]來接收資料並將該資料傳送至取樣保持電路118。還可藉由一能夠傳輸八個並列信號之裝置之輸入/輸出(I/O)引腳[7:0]或一能夠傳輸十六個並列信號之裝置之輸入/輸出(I/O)引腳[15:0]來輸出資料。熟習此項技術者應瞭解，可提供額外之電路及控制信號，且已簡化圖1之記憶體裝置以幫助重點強調本發明揭示內容之實施例。另外，儘管已根據各種信號之接收及輸出之普遍慣例闡述了圖1之記憶體裝置，但應注意，除非本文中明確說明，否則各實施例不受所闡述之具體信號及I/O組態限制。舉例而言，可在與接收資料信號之輸入分開的輸入處接收命令及位址信號，或可藉由I/O匯流排134之單個I/O線串列地傳輸資料信號。由於該等資料信號表示位元型樣而非個別位元，因此一8位元資料信號之串列傳送可與表示個別位元之八個信號之並列傳送一樣有效。
圖2係可存在於圖1之記憶體陣列104中之實例性反及閘記憶體陣列200之一部分之一示意圖。如圖2中所示，記憶體陣列200包含字線2021 至202N 及交叉位元線2041 至204M 。為便於在數位環境中進行定址，字線202之數目及位元線204之數目通常各自係2的某一冪。
記憶體陣列200包含反及閘串2061 至206M 。每一反及閘串包含電晶體2081 至208N ，每一電晶體位於字線202與位元線204之一交叉點處。在圖2中繪示為浮動閘極電晶體之電晶體208表示用於儲存資料之非揮發性記憶體單元。每一反及閘串206之浮動閘極電晶體208自源極至汲極串聯地連接在一或多個源極選擇閘極210(例如，一場效電晶體(FET))與一或多個汲極選擇閘極212(例如，一FET)之間。每一源極選擇閘極210位於區域位元線204與源極選擇線214之一交叉點處，而每一汲極選擇閘極212位於區域位元線204與汲極選擇線215之一交叉點處。
每一源極選擇閘極210之一源極皆連接至一共同源極線216。每一源極選擇閘極210之汲極皆連接至對應反及閘串206之第一浮動閘極電晶體208之源極。舉例而言，源極選擇閘極2101 之汲極連接至對應反及閘串2061 之浮動閘極電晶體2081 之源極。每一源極選擇閘極210之控制閘極皆連接至源極選擇線214。若針對一既定反及閘串206利用多個源極選擇閘極210，則該多個源極選擇閘極可串聯地耦合在共同源極線216與彼反及閘串206之第一浮動閘極電晶體208之間。
每一汲極選擇閘極212之汲極皆連接至一汲極觸點處之對應反及閘串之一區域位元線204。舉例而言，汲極選擇閘極2121 之汲極連接至一汲極觸點處之對應反及閘串2061 之區域位元線2041 。每一汲極選擇閘極212之源極皆連接至對應反及閘串206之最後一浮動閘極電晶體208之汲極。舉例而言，汲極選擇閘極2121 之源極連接至對應反及閘串2061 之浮動閘極電晶體208N 之汲極。若針對一既定反及閘串206利用多個汲極選擇閘極212，則該多個汲極選擇閘極可串聯地耦合在對應位元線204與彼反及閘串206之最後一浮動閘極電晶體208N 之間。
浮動閘極電晶體208之典型構造包含源極230及汲極232、浮動閘極234及控制閘極236，如圖2所示。浮動閘極電晶體208之控制閘極236耦合至字線202。一行浮動閘極電晶體208係彼等耦合至既定區域位元線204之反及閘串206。一列浮動閘極電晶體208係彼等通常耦合至既定字線202之電晶體。其他形式之電晶體208亦可與本發明揭示內容之實施例一起使用，例如NROM、磁性或鐵電電晶體及其他能夠經程式化以採取兩個或兩個以上臨限電壓範圍中之一者之電晶體。
各實施例之記憶體裝置可有利地用於大容量儲存裝置中。對於各實施例而言，此等大容量儲存裝置可具有相同形狀因子及傳統HDD之通信匯流排介面，藉此允許其在各種應用中取代此類驅動器。HDD的一些常見形狀因子包含通常與當前之個人電腦及較大數位媒體記錄器一起使用之3.5"、2.5"及PCMCIA(個人電腦記憶體卡國際協會)形狀因子，以及通常用於諸如行動電話、個人數位助理(PDA)及數位媒體播放器之較小個人電器之1.8"及1"形狀因子。一些常見匯流排介面包含通用串列匯流排(USB)、AT附接介面(ATA)[亦稱作積體驅動電子裝置或IDE]、串列ATA(SATA)、小型電腦系統介面(SCSI)及電氣與電子工程師協會(IEEE)1394標準。儘管已列出各種形狀因子及通信介面，但本發明實施例不限於一具體形狀因子或通信標準。此外，該等實施例無需順應於一HDD形狀因子或通信介面。圖3係根據本發明揭示內容之一實施例之固態大容量儲存裝置300之一方塊示意圖。
大容量儲存裝置300包含根據本發明揭示內容之一實施例之記憶體裝置301、讀取/寫入通道305及控制器310。讀取/寫入通道305提供對自記憶體裝置301接收之資料信號之類比至數位轉換以及對自控制器310接收之資料信號之數位至類比轉換。控制器310藉由匯流排介面315在大容量儲存裝置300與一外部處理器(圖3中未顯示)之間提供通信。應注意，讀取/寫入通道305可服務於一或多個額外記憶體裝置，如虛線表示的記憶體裝置301'所繪示。可藉由一多位元晶片賦能信號或其他多工方案來處理對用於通信之單個記憶體裝置301之選擇。
記憶體裝置301藉由類比介面320及數位介面325耦合至讀取/寫入通道305。類比介面320提供類比資料信號在記憶體裝置301與讀取/寫入通道305之間的傳遞，而數位介面325提供控制信號、命令信號及位址信號自讀取/寫入通道305至記憶體裝置301之傳遞。數位介面325可進一步提供狀態信號自記憶體裝置301至讀取/寫入通道305之傳遞。類比介面320與數位介面325可共用如針對圖1之記憶體裝置101所述之信號線。雖然圖3之實施例繪示該記憶體裝置之雙類比/數位介面，但可將讀取/寫入通道305之功能選擇性地併入至針對圖1所論述之記憶體裝置301中，以便使記憶體裝置301僅藉由使用一用於傳遞控制信號、命令信號、狀態信號、位址信號及資料信號之數位介面來直接與控制器310通信。
讀取/寫入通道305藉由諸如資料介面330及控制介面335之一或多個介面耦合至控制器310。資料介面330提供數位資料信號在讀取/寫入通道305與控制器310之間的傳遞。控制介面335提供控制信號、命令信號及位址信號自控制器310至讀取/寫入通道305之傳遞。控制介面335可進一步提供狀態信號自讀取/寫入通道305至控制器310之傳遞。還可如將控制介面335連接至數位介面325之虛線所繪示在控制器310與記憶體裝置301之間直接傳遞狀態及命令/控制信號。
雖然讀取/寫入通道305與控制器310在圖3中繪示為兩個不同裝置，但該二者之功能可替代地由一單個積體電路裝置來執行。而且，儘管將記憶體裝置301維持為一單獨裝置將使本發明實施例更為靈活地適用於不同形狀因子及通信介面，但由於其亦係一積體電路裝置，因此可將整個大容量儲存裝置300製造為一單個積體電路裝置。
讀取/寫入通道305係一適用於至少提供自一數位資料串流至一類比資料串流之轉換及自一類比資料串流至一數位資料串流之轉換之信號處理器。一數位資料串流提供二元電壓位準形式之資料信號，亦即，指示具有一第一二元資料值(例如0)之一位元之一第一電壓位準及指示具有一第二二元資料值(例如1)之一位元之一第二電壓位準。一類比資料串流提供類比電壓形式之資料信號，該等類比電壓具有兩個以上位準，其中不同的電壓位準或範圍對應於兩個或兩個以上位元之不同位元型樣。舉例而言，在一適用於為每一記憶體單元儲存兩個位元之系統中，一類比資料串流之一第一電壓位準或電壓位準範圍可對應於一位元型樣11，一類比資料串流之一第二電壓位準或電壓位準範圍可對應於一位元型樣10，一類比資料串流之一第三電壓位準或位準範圍可對應於一位元型樣00，且一類比資料串流之一第四電壓位準或電壓位準範圍可對應於一位元型樣01。因此，根據各實施例之一類比資料信號將被轉換為兩個或兩個以上數位資料信號，反之亦然。
在實踐中，在匯流排介面315處接收控制及命令信號以供記憶體裝置301藉由控制器310存取。還可在匯流排介面315處接收位址及資料值，此取決於期望何種類型之存取，例如，寫入、讀取、格式化等。在一共享匯流排系統中，匯流排介面315將連同各種其他裝置一起被耦合至一匯流排。為引導與一具體裝置之通信，可在該匯流排上設置指示該匯流排上哪一裝置將因應一後續命令而動作之一識別值。若該識別值匹配大容量儲存裝置300所採取之值，則控制器310將繼而於匯流排介面315處接納該後續命令。若該識別值不匹配，則控制器310將忽略後續通信。類似地，為避免匯流排上之衝突，一共享匯流排上之各種裝置可指示其他裝置停止出站通信而其則單獨地對匯流排採取控制。用於共享匯流排及避免衝突之協定已衆所周知且本文中將不再加以詳述。然後，控制器310將命令、位址及資料信號繼續傳遞至讀取/寫入通道305以供處理。注意，自控制器310傳遞至讀取/寫入通道305之命令、位址及資料信號無需係在匯流排介面315處接收之彼等信號。舉例而言，匯流排介面315之通信標準可與讀取/寫入通道305或記憶體裝置301之通信標準不同。在此情況下，控制器310可在存取記憶體裝置301之前轉變命令及/或定址方案。另外，控制器310可在一或多個記憶體裝置301內提供負載調平，以使記憶體裝置301之實體位址可針對一既定邏輯位址而隨時間變化。因此，控制器310可將該邏輯位址自該外部裝置映射至目標記憶體裝置301之一實體位址。
針對寫入請求，除命令及位址信號外，控制器310還將數位資料信號傳遞至讀取/寫入通道305。舉例而言，就一16位元資料字而言，控制器310將傳遞16個具有一第一或第二二元邏輯位準之個別信號。然後，讀取/寫入通道305將數位資料信號轉換為表示該數位資料信號之位元型樣之一類比資料信號。繼續進行前述實例，讀取/寫入通道305將使用一數位至類比轉換來將該16個個別數位資料信號轉換為具有一表示期望的16位元資料型樣之電勢位準之一單個類比信號。就一實施例而言，表示該等數位資料信號之位元型樣之類比資料信號可指示目標記憶體單元之一所期望臨限電壓。然而，在程式化一單電晶體記憶體單元時，情形通常係，程式化毗鄰的記憶體單元將增大先前所程式化之記憶體單元之臨限電壓。因此，就另一實施例而言，讀取/寫入通道305可考量該等類型之所預期的臨限電壓變化，並調節類比資料信號使其可指示低於最終期望之臨限電壓之一臨限電壓。在轉換來自控制器310之數位資料信號之後，讀取/寫入通道305將隨後將寫入命令及位址信號連同類比資料信號傳遞至記憶體裝置301以用於程式化該等個別記憶體單元。程式化可逐單元地進行，但通常每一作業針對一資料頁來執行。就一典型記憶體陣列架構而言，一資料頁包含耦合至一字線之所有其他記憶體單元。
針對讀取請求，控制器將命令及位址信號傳遞至讀取/寫入通道305。讀取/寫入通道305將讀取命令及位址信號傳遞至記憶體裝置301。作為響應，在執行讀取作業之後，記憶體裝置301將返回指示由位址信號及讀取命令所界定之記憶體單元臨限電壓之類比資料信號。記憶體裝置301可以並列或串列方式傳送其類比資料信號。
該等類比資料信號還可不作為分立電壓脈衝來傳送，而是作為類比信號之一大致連續的串流而傳送。在此情況下，讀取/寫入通道305可採用類似於HDD存取時所使用之信號處理，稱為PRML或部分響應最大似然。在一傳統HDD之PRML處理中，HDD之讀取頭輸出一類比信號串流，該類比信號串流表示在HDD唱片之一讀取作業期間遇到的磁通反向。週期性地對回應於讀取頭遇到的磁通反向而產生之此類比信號以形成該信號型樣之一數位表示，而非試圖捕獲該信號之真實波峰及波谷。然後可分析此數位表示以確定負責產生該類比信號型樣之磁通反向之可能型樣。此相同類型之處理可與本發明揭示內容之實施例一起使用。藉由對來自記憶體裝置301之類比信號進行取樣，PRML處理可被用來確定負責產生該類比信號之臨限電壓之可能型樣。
圖4係對概念性地顯示根據本發明揭示內容之一實施例可由讀取/寫入通道305自記憶體裝置301接收之資料信號450之一波形之一繪示。可週期性地對資料信號450取樣，且可自所取樣之電壓位準之振輻形成資料信號450之一數位表示。就一實施例而言，可將該取樣與資料輸出同步化以使得取樣在資料信號450之穩態部分期間進行。此一實施例由時間t1、t2、t3及t4時間處由虛線所指示之取樣來繪示。然而，若經同步化之取樣變得未對準，則該等資料樣本之值可與該等穩態值明顯不同。在一替代實施例中，可提高取樣速率以允許確定穩態值在何處可能發生，例如藉由觀察資料樣本所指示之斜率變化來確定。此一實施例由在時間t5、t6、t7及t8處由虛線指示之取樣來繪示，其中時間t6與t7處之資料樣本之間的一斜率可指示一穩態狀態。在此一實施例中，在取樣速率與表示準確度之間作出一折衷。較高之取樣速率可致使較準確之表示，但同時亦增加處理時間。不論取樣與資料輸出同步化還是更頻繁地使用取樣，皆可使用數位表示來預測何種傳入電壓位準可能會負責產生類比信號型樣。可依據傳入電壓位準之此所預期型樣依次預測該等個別記憶體單元之正被讀取之可能資料值。
應認識到，在自記憶體裝置301讀取資料值時將發生錯誤，因而讀取/寫入通道305可包含錯誤校正。錯誤校正通常用於記憶體裝置以及HDD中以自所預期之錯誤恢復。通常，一記憶體裝置將使用者資料儲存在一第一組位置中且將錯誤校正碼(ECC)儲存在一第二組位置中。在一讀取作業期間，回應於使用者資料之一讀取請求來讀取使用者資料及ECC兩者。藉由使用已知演算法，可將自讀取作業返回之使用者資料與ECC進行比較。若錯誤在該ECC之限度內，則將校正該等錯誤。
圖5係根據本發明揭示內容之一實施例之一電子系統之一方塊示意圖。電子系統之實例可包含：個人電腦、PDA、數位攝影機、數位媒體播放器、數位記錄器、電子遊戲、電器、載具、無線裝置、行動電話等等。
該電子系統包含主機處理器500，該主機處理器可包含可提高處理器500之效率的快取記憶體502。處理器500耦合至通信匯流排504。各種其他裝置可耦合至在處理器500控制下的通信匯流排504。舉例而言，該電子系統可包含隨機存取記憶體(RAM)506；諸如鍵盤、觸摸墊、指示裝置等一或多個輸入裝置508；聲訊控制器510；視訊控制器512；及一或多個大容量儲存裝置514。至少一個大容量儲存裝置514包含：數位匯流排介面515，其用於與匯流排504通信；根據本發明揭示內容之一實施例之一或多個記憶體裝置，其具有一類比介面以供傳送表示兩個或兩個以上資料位元之資料型樣之資料信號；及一信號處理器，其適用於對自匯流排介面515接收的數位資料信號執行數位至類比轉換且對自其記憶體裝置接收之類比資料信號執行類比至數位轉換。
如上所述，可以多種方式來達成對記憶體之記憶體單元之臨限電壓之感測。本發明之一或多個實施例藉由將反及閘串運作為極為類似一源極隨耦器來感測非揮發反及閘架構記憶體陣列(例如反及閘架構快閃記憶體陣列)中之電壓。在一感測作業中(例如，一讀取或驗證作業)，藉由向源極線施加一升高的電壓(例如Vcc)來感測一反及閘架構快閃記憶體陣列中一反及閘串中一單元之經程式化臨限電壓，向該串中之未選單元之間極施加一升高的通過電壓(Vpass，例如Vcc)以將該等閘極運作為通過閘極並將其置於一通過運作模式中，且向所選單元之閘極施加一讀取閘極電壓(Vg)來以一主動模式運作該閘極，即使是在將最大臨限電壓(Vt)程式化至其中之情況下。該所選記憶體單元在經耦合之位元線(其中電流自該源極線流經該串)上設定一電壓，該電壓將係相當於讀取閘極電壓減去該單元之臨限電壓(Vg-Vt)。可利用一ADC(例如讀取通道之ADC)對照已知讀取閘極電壓(Vg)直接感測該單元之此電壓，或另一選擇係，可對此電壓取樣並將其與一參考電壓進行比較，例如與經取樣之目標資料電壓進行比較以驗證於一程式化作業中程式化至該單元中之電壓。
如上所述，在過去，對反及閘快閃記憶體單元中所儲存之資料之感測通常係藉由向一反及閘記憶體單元串之未選字線施加一通過電壓(Vpass)以將該等字線運作為通過電晶體並向耦合至經選擇以待感測之記憶體單元之閘極的所選字線施加一讀取電壓(Vg)來完成。將與該反及閘串相關聯之一感測線(例如一位元線)預充電至一已知預充電電壓位準並將其耦合至該反及閘串。若所施加之讀取電壓高於單元之Vt，則所選電晶體導通且電流流至該源極線，從而使位元線上之預充電電壓放電，該預充電電壓由一電荷共享感測放大器感測。在單個邏輯位準單元(SLC)實施方案中，此通常係一單個感測作業；若單元在所施加之讀取電壓下導通，則其處於一已擦除狀態(邏輯一)，且若該單元不導通，則其被程式化(邏輯零)。在一多位準單元實施方案中，讀取電壓(Vg)通常在連續的感測作業中發生階躍變化以確定該單元之臨限電壓(Vt)。當將一等於或高於程式化至該單元中之臨限電壓(Vt)位準之讀取電壓(Vg)施加至該字線時，該單元導通，從而允許確定其處於可能的臨限值範圍之哪一邏輯窗口中，且因此允許確定該單元之對應經程式化資料值。
在類比電路中，場效應電晶體(FET)源極隨耦器放大器通常由於其低有效輸出電阻而被用作末級類比放大器。在一源極隨耦器放大器電路中，汲極耦合至一電源軌條電壓源且輸入耦合至控制閘極，而該放大器之輸出係取自源極。顧名思義，在源極隨耦器放大器中，源極跟隨FET之輸入/控制閘極之電壓。此輸出通常係由FET之臨限電壓(需將FET置於主動模式)降低。儘管可藉由被設計至該放大器中之一放大因子放大該輸出，但通常將源極隨耦器放大器用作緩衝器。
圖6顯示本發明一實施例之一經簡化反及閘架構快閃陣列之一示意圖。注意，圖6之反及閘記憶體陣列係出於圖解說明之目的且不應視為限定性，且亦可使用本發明之其他反及閘記憶體陣列實施例且本發明揭示內容之益處對熟習此項技術者將顯而易見。
在圖6中，一陣列之一反及閘串耦合至位元線204及源極線216。在反及閘記憶體串中，一連串記憶體單元2080 -20831 自源極至汲極耦合在一起以形成該反及閘串。應注意，儘管將圖6之反及閘串詳繪為其中具有32個單元，但反及閘串可具有不同數目之單元，其包含但不限於8、16、32、64或更多單元。字線202x跨越該陣列之反及閘串耦合，從而耦合毗鄰記憶體單元208x之控制閘極以使得來自毗鄰記憶體串之單個記憶體單元208x能夠被選擇。在每一反及閘記憶體串中，在每一閘極絕緣體堆棧之間形成雜質(通常為N+型)摻雜區以形成該串之毗鄰記憶體單元208x之源極及汲極區，其另外地用作將該反及閘串之各單元耦合在一起之連接器。每一反及閘記憶體串耦合至形成於每一反及閘串任一端處之選擇閘極210、212並將每一反及閘串之相對端選擇性地耦合至位元線204及源極線216。選擇閘極210、212分別耦合至選擇閘極控制線並分別控制反及閘串與一相關聯位元線204及源極線216之耦合。
在圖6中之一源極隨耦器感測作業中，將一升高的讀取通過電壓(Vpass)施加至未選記憶體單元(耦合至字線20231 -202N+1 、202N-1 -2020 之20831 -208N+1 、208N-1 -2080 )之字線，從而允許其以不受其所儲存資料值所限制之方式來使電流通過。將一升高的電壓Vsource(例如Vcc或更高)施加至源極線216，同時亦將選擇閘極電壓(VSGD 及VSGS )施加至選擇閘極FET之閘極，從而分別將反及閘串耦合至源極線216及位元線204。將一讀取閘極電壓(Vg)施加至連接至所選記憶體單元208N 之字線202N 來以一主動模式運作該單元。然後，電流(I bias)經由所選記憶體單元208N 自源極線216至位元線204地流經反及閘串，該所選記憶體單元如同一源極隨耦器放大器之方式運作，從而將行位元線204之電壓升高至所施加讀取電壓減去所選單元208N 之經程式化臨限電壓(Vg-Vt)後所得之電壓。由於所施加之讀取閘極電壓已知，因此所選單元208N 之臨限電壓(Vt)可由一類比至數位轉換器(ADC)自位元線204直接感測，或者該臨限電壓之一指示可由取樣保持電路118中一電容器取樣及保持以供隨後比較或自該記憶體裝置傳送。應注意，在一替代實施例中，可將位元線204預充電至一已知電壓(例如中間電壓或Vcc/2)以幫助提高感測作業之速度。
如上文亦闡述，在程式化本發明實施例之反及閘架構快閃/EEPROM記憶體時，藉由向一或多個反及閘串之所選記憶體單元之控制閘極施加一程式化電壓(例如，一連串程式化電壓脈衝)以向其浮動閘極中施加電荷並改變其臨限電壓來以類比電壓位準程式化記憶體單元。然後可在一驗證作業中藉由感測所選記憶體單元(例如，藉由前述源極隨耦器感測)來對照取樣保持電路118中所儲存之目標電壓位準驗證已程式化之臨限電壓。藉由向處於其目標電壓或高於其目標電壓之記憶體單元之通道施加一升高的電壓(例如藉由經耦合位元線204)來禁止其進一步之程式化，而未通過驗證(具有低於該目標電壓之一Vt)之單元使其通道耦合至一低程式化電壓(通常藉由透過位元線204將該通道耦合至接地)且經受額外之程式化脈衝(處於程式化字線電壓或處於一增大的程式化電壓)。可重複此程式化及驗證循環直至已成功地程式化該等目標電壓，或重複該循環直至一所選數目之疊代已過去而所有目標電壓尚未成功驗證且認為該程式化作業已失敗。
如該讀取作業，在一驗證作業中，向未選記憶體單元(20831 -208N+1 、208N-1 -2080 )之字線施加一升高的讀取通過電壓(Vpass)，從而允許其以不受其儲存的資料值所限制之方式來使電流通過，且向源極線216施加一升高的電壓Vsource。向連接至記憶體單元208N 之字線202N 施加一驗證讀取閘極電壓(Vg)來以一主動模式運作所選記憶體單元208N 。然後，電流(I bias)流過反及閘串，從而將行位元線204之電壓升高至所施加之讀取電壓減去所選單元208N 之經程式化臨限電壓(Vout=Vg-Vt)後所得之電壓。然後可對位元線204上由反及閘串所傳遞之位元線電壓進行取樣(例如由取樣保持電路118取樣)並與目標電壓或目標電壓之指示進行比較以選擇在下一程式化循環中被程式化及被禁止之單元。在此比較中，首先藉由自讀取閘極電壓減去位元線電壓(Vg-Vout=Vt)將位元線204之經取樣電壓轉換為指示所選記憶體單元208N 之臨限電壓(Vt)之一電壓，且然後將該電壓與取樣保持電路118中所儲存之目標電壓位準進行比較。
亦應注意，在感測期間，該等未選記憶體單元(在所選單元208N 源極側之20831 -208N+1 及在汲極側之208N-1 -2080 )不擔當完美之通過閘極且因其內電阻而將一額外電壓降引入至感測作業中。感測錯誤主要係起因於源極側未選記憶體單元20831 -208N+1 之電阻，且其次係起因於汲極側單元208N-1 -2080 之電阻，在位元線204上傳遞之電壓更準確地被描繪為所施加之讀取電壓減去經程式化臨限電壓再減去源極側單元之電阻降(Vout=Vg-Vt-Rsource-side*I bias)後所得之電壓。此電阻可藉由在一程式化-驗證循環中程式化所選記憶體單元之臨限電壓而被補償，其中藉由將在位元線204上量測之單元208N 的經量測臨限電壓(Vt)匹配至取樣保持電路118中所保持之一目標電壓(從而使得在位元線204上量測之電壓包含由未選源極側記憶體單元之IR降Rsource-side*I bias而引起之電壓，以及記憶體單元之經程式化臨限電壓Vt，從而有效地降低經程式化臨限電壓以補償源極側電阻之IR降)來對未選單元之IR降進行補償。可藉由選擇該串之記憶體單元之程式化順序來減少此感測錯誤以確保在程式化所選記憶體單元208N 時未選單元中存在一穩定的電阻型樣，特定而言，源極側記憶體單元(208N-1 -2080 )所提供之電阻之型樣。
圖7A及7B詳繪本發明一實施例之一經簡化反及閘架構陣列及一取樣保持電路之一示意圖。在圖7A中，一陣列之複數個反及閘串中之一反及閘串含有自源極至汲極耦合在一起以形成該反及閘串之一連串記憶體單元2080 -20831 。該反及閘串亦分別藉由選擇閘極210、212耦合至位元線204及源極線216。字線202x跨越該陣列之反及閘串耦合，從而耦合毗鄰記憶體單元208x之控制閘極以使得來自毗鄰記憶體串之單個記憶體單元208x能夠被選擇。位元線204藉由行解碼電路110之一行多工器耦合至一偏置電流源及取樣保持電路118。取樣保持電路118還併入一比較器及一位元線禁止電路。
圖7B詳繪本發明一實施例之取樣保持電路118。在圖7B中，取樣保持電路118藉由行解碼電路110之行多工器(column multiplexer)(亦稱作一行多工器(column mux))耦合至位元線204。取樣保持電路118還連接至I/O匯流排702。位於取樣保持電路118內部之位元線取樣電容器C2 706由開關S3 716(其通常係作為一通過閘極或開關而運作之一FET電晶體)耦合至行多工器110所選位元線204。另外，取樣保持電路118亦含有一傳入資料取樣電容器C1 704，其可藉由開關S1 712耦合至I/O匯流排702以對通常作為一類比信號電壓位準而輸入之傳入資料進行取樣。取樣保持電路118中亦併入有一放大器(或運算放大器)708。端視記憶體之運作模式，運算放大器708可組態及運作為用於比較電容器C1 704與C2 706之電壓之一比較器，或用於將經取樣位元線電壓自電容器C2 706繼續輸出至I/O匯流排702之一單位放大器/輸出緩衝器。為運作為一比較器，電容器C1 704藉由開關S2 714耦合至運算放大器708之一輸入，而開關S4 718打開以停用放大器708之反饋路徑。然後，藉由一內部差分放大器及運算放大器708之高開路增益將電容器C1 704之電壓與電容器C2 706(其耦合至運算放大器708之另一輸入)之電壓進行比較並將結果表示在運算放大器708之輸出上。為運作為一輸出緩衝器，開關S2 714打開以斷開電容器C1 704，且開關S4 718閉合以啟用反饋路徑並允許運算放大器708充當一單位增益放大器，從而緩衝電容器C2 706上之電壓並將其表示在放大器708之輸出上。
在圖7A及7B之記憶體之一感測作業中，藉由向未選記憶體單元(20831 -208N+1 、208N-1 -2080 )之字線施加一升高的讀取通過電壓(Vpass)來向反及閘串施加偏壓條件，從而允許其以一不受其所儲存資料值限制之方式使電流通過。向源極線216施加一升高的電壓Vsource(例如Vcc或更高)，同時亦向選擇閘極FET之閘極施加選擇閘極電壓(VSGD 及VSGS )，從而將反及閘串分別耦合至源極線216及位元線204。向連接至所選記憶體單元208N (選擇為圖7A之實例中之單元20815 )之字線202N 施加一讀取閘極電壓(Vgate)來以一主動模式運作該單元。然後電流(B/L電流)經由所選記憶體單元208N自源極線216至位元線204流經反及閘串，從而將行位元線204之電壓升高至所施加之讀取電壓減去所選單元208N 之經程式化臨限電壓(Vgate-Vt)後所得之電壓。位元線204係由列位址解碼器電路110之行多工器選擇並被耦合至取樣保持電路118。在準備進行感測時，取樣保持電路118斷開開關S1 702及S2 714以隔離電容器C1 704，還藉由斷開開關S3 716使電容器C2 706與位元線204隔離。另外，亦斷開開關S5 720以隔離位元線禁止電路710，同時接通開關S4 718以將運算放大器708作為一輸出緩衝器/單位增益放大器而耦合。一旦所選位元線204上之電壓(Vsense或Vout)已穩定，即由取樣保持電路118藉由接通開關S3 716並將電容器C2 706耦合至位元線204來取樣。由電容器C2 706所取樣之位元線204之電壓由運算放大器708緩衝然後便可耦合至I/O匯流排702以藉由閉合開關Col_Sel 722來輸出。應注意，一旦位元線電壓(Vsense)已由電容器C2 706取樣，即可斷開開關S3 716以使電容器與位元線204隔離，從而允許該陣列開始下一感測循環且同時自記憶體讀取出經取樣電壓。還應注意，如上所述，可藉由自經取樣位元線電壓(Vsense)減去閘極電壓(Vgate)來依據經取樣位元線電壓(Vsense)確定所選記憶體單元之臨限電壓。例如，單元Vt=Vgate-Vsense。
在圖7A及7B之記憶體中之一程式化及驗證作業中，首先藉由接通開關S1 712以將電容器C1 704耦合至I/O匯流排702來對一傳入資料電壓進行取樣並將其作為一目標或所期望臨限電壓保持在電容器C1 704中。開關S2 714在此過程期間通常被斷開。在電容器C1 704已充電至I/O匯流排702上所表現之電壓時，開關S1 712繼而斷開以捕獲所期望之傳入資料電壓。然後藉由向記憶體單元208N 之控制閘極202N 施加一程式化電壓脈衝且向該通道施加一接地或低電壓以向其浮動閘極上施加電荷並改變臨限電壓來選擇及程式化該記憶體單元(選擇為圖7A之實例中之單元20815 )。然後藉由重新選擇及感測所選記憶體單元208N 並將所感測之臨限電壓與電容器C1 704中所儲存之目標電壓進行比較來在一驗證作業中驗證所選記憶體單元208N 之臨限電壓。
為完成該驗證作業，斷開開關S4 718以將運算放大器708組態為一比較器且藉由接通開關S5 720來將運算放大器708之輸出耦合至位元線禁止電路710並確認"Col_Sel"開關722斷開(以使運算放大器708之輸出與I/O匯流排702斷開連接)。另外，將開關S1 712置於一斷開狀態，而接通開關S2 714以將電容器C1 704上所儲存之目標電壓耦合至運算放大器708之一輸入。藉由向未選記憶體單元(20831 -208N+1 、208N-1 -2080 )之字線施加一升高的讀取通過電壓(Vpass)來向反及閘串施加感測偏壓條件，同時亦向所選閘極FET之閘極施加選擇閘極電壓(VSGD 及VSGS )來將反及閘串分別耦合至源極線216及位元線204。向源極線211施加一升高的電壓Vsource且向連接至所選記憶體單元208N 之字線202N 施加一讀取閘極電壓(Vgate)來以一主動模式運作該記憶體單元。電流(B/L電流)經由反及閘串自源極線216流至位元線204可將行位元線204之電壓升高至所施加之讀取電壓減去所選單元208N 之經程式化臨限電壓(Vgate-Vt)後所得之電壓。位元線204由行位址解碼器電路110之行多工器選擇且被耦合至取樣保持電路118。一旦所選位元線204上之電壓(Vsense或Vout)已穩定，即可由取樣保持電路118藉由接通開關S3 716並將電容器C2 706耦合至位元線204來對其進行取樣。位元線204之電壓係由電容器C2 706取樣。然後，組態為一比較器之運算放大器將目標電壓分別與其耦合至自電容器C1 704及C2 706之輸入之經感測位元線電壓進行比較。若所選記憶體單元208N 之經感測電壓(如取樣及保持在電容器C2 706上之電壓)低於目標電壓(如取樣及保持在電容器C1 704上之電壓)，則運算放大器708之輸出係高，且因此經耦合之位元線程式化禁止電路710之反相器之輸出係低，從而指示需要進一步之程式化脈衝。若取樣及保持在電容器C2 706上之所選記憶體單元208N 之經感測電壓高於電容器C1 704中所保持之目標電壓，則運算放大器708之輸出係低，且經耦合位元線程式化禁止電路710之反相器之輸出係高，從而指示不需要進一步之程式化脈衝。在一實施例中，利用來自位元線程式化禁止電路710之此輸出來設定耦合至所選記憶體單元之通道之電壓，從而將該電壓設定於一低電勢或接地電勢電壓處(程式化)或設定於高電壓處(程式化禁止，例如Vcc)，此分別取決於位元線程式化禁止電路710之輸出係低或高。可重複此程式化及驗證循環直至已成功地程式化該等目標電壓，或重複該循環直至尚未成功地驗證所有目標電壓即已經過一所選數目之疊代且認為該程式化作業已失敗。還應注意，在一實施例中，該目標電壓表示為待感測之期望Vsense而非直接記憶體單元臨限電壓(例如，單元Vt=Vgate-Vsense，因此Vtarget=Vsense=Vgate-單元Vt)。還應注意，在另一實施例中，可首先藉由在將取樣及儲存於電容器C2 706中之與電容器C1 704中所儲存之目標臨限電壓進行比較之前從中減去Vgate來將該Vsense轉換為所選記憶體單元208N 之經感測臨限電壓。
雖然本文已圖解說明及闡述具體實施例，但熟習此項技術者將易於瞭解，任何經計算以達成相同目的之配置皆可代替所顯示之具體實施例。熟習此項技術者將明瞭本發明揭示內容之諸多更改。因此，此申請案意欲涵蓋本發明揭示內容之任何更改或變型。
結論
描述了一種利用源極隨耦器電壓感測來感測非揮發性單元中之類比電壓之類比電壓反及閘架構非揮發性記憶體資料讀取/驗證程序及電路。在一源極隨耦器感測或讀取作業中，藉由向源極線施加一升高的電壓(例如Vcc)來讀取一反及閘架構快閃記憶體陣列中一反及閘串之一單元之經程式化臨限電壓，在該串中之未選單元之閘極上施加一升高的通過電壓(Vpass)以將其置於一通過運作模式，且向所選單元之閘極施加一讀取閘極電壓(Vg)。該所選記憶體單元運作為一源極隨耦器放大器以在經耦合位元線上設定一電壓，該電壓相當於讀取閘極電壓減去該單元之臨限電壓(Vg-Vt)，其中電流自源極線流過該串。此允許利用一ADC(例如讀取通道之ADC)對照已知讀取閘極電壓(Vg)直接感測該單元之此電壓，或另一選擇係，可對此電壓取樣並將其與一參考電壓進行比較，例如與經取樣目標資料電壓進行比較以驗證於一程式化作業中程式化至該單元中之電壓。
雖然本文已圖解說明及闡述具體實施例，但熟習此項技術者將易於瞭解，任何經計算以達成相同目的之配置皆可代替所顯示之具體實施例。熟習此項技術者將明瞭本發明之諸多修改。因此，此申請案意欲涵蓋本發明之任何修改或變型。本發明明顯地意欲僅由以下申請專利範圍及其等效物限定。
101．．．記憶體裝置
104．．．記憶體陣列
108．．．列解碼
110．．．行解碼
112．．．輸入/輸出控制
114．．．位址暫存器
116．．．控制邏輯
118．．．取樣保持電路
118．．．取樣保持電路及比較器
118．．．用於BL禁止之取樣/保持電路及比較器
122．．．狀態暫存器
124．．．命令暫存器
130．．．處理器
132．．．控制鏈路
134．．．輸入/輸出匯流排
200．．．反及閘記憶體陣列
2021 ．．．字線
20215 ．．．字線
20231 ．．．字線
20231 -202N+1 ．．．字線
202N ．．．字線
202N-1 -2020 ．．．字線
202Φ ．．．字線
204．．．位元線
2041 ．．．區域位元線
204M ．．．交叉位元線
2061 ．．．反及閘串
206M ．．．反及閘串
2081 ．．．記憶體單元
20815 ．．．記憶體單元
20831 ．．．記憶體單元
208N ．．．記憶體單元
20831 -208N+1 ．．．記憶體單元
208N ．．．記憶體單元
208N-1 -2080 ．．．記憶體單元
208Φ ．．．記憶體單元
210．．．源極選擇閘極
2101 ．．．源極選擇閘極
210M ．．．源極選擇閘極
212．．．選擇閘極
2121 ．．．汲極選擇閘極
212M ．．．汲極選擇閘極
214．．．源極選擇線
215．．．汲極選擇線
216．．．源極線
230．．．源極
232．．．汲極
234．．．浮動閘極
236．．．控制閘極
300．．．大容量儲存裝置
301．．．記憶體裝置
301'．．．記憶體裝置
305．．．讀取/寫入通道
310．．．控制器
315．．．匯流排介面
320．．．類比介面
325．．．數位介面
330．．．資料介面
335．．．控制介面
450．．．資料信號
500．．．處理器
502．．．快取
504．．．通信匯流排
506．．．隨機存取記憶體
508．．．輸入裝置
510．．．聲訊
512．．．視訊
514．．．大容量儲存器
515．．．匯流排介面
702．．．輸入/輸出匯流排
704．．．電容器C1
706．．．電容器C2
708．．．運算放大器
710．．．位元線程式化禁止電路
712．．．開關S1
714．．．開關S2
716．．．開關S3
718．．．開關S4
720．．．開關S5
722．．．開關Col_Sel
圖1係根據本發明揭示內容之一實施例之一記憶體裝置之一簡化方塊圖；
圖2係可存在於圖1之記憶體裝置中之一實例性反及閘記憶體陣列之一部分之一示意圖。
圖3係根據本發明揭示內容之一實施例之一固態大容量儲存裝置之一方塊示意圖。
圖4係對概念性地顯示可根據本發明揭示內容之一實施例由一讀取/寫入通道自記憶體裝置接收之一資料信號之一波形圖之一繪示。
圖5係根據本發明揭示內容之一實施例之一電子系統之一方塊示意圖。
圖6詳示根據本發明一實施例之一反及閘陣列及電壓感測。
圖7A及7B詳示根據本發明一實施例之一反及閘陣列及取樣保持電路。
216．．．源極線
118．．．取樣保持電路及比較器
212．．．選擇閘極
20231 -202N+1 ．．．字線
202N ．．．字線
202N-1 -2020 ．．．字線

Claims (19)

  1. 一種反及閘架構非揮發性記憶體裝置，其包括：一反及閘記憶體陣列，其具有配置成複數個反及閘串之複數個非揮發性記憶體單元；及電路，其用於控制及/或存取該反及閘記憶體陣列之該複數個非揮發性記憶體單元；其中該反及閘架構非揮發性記憶體裝置係用以藉由以下步驟來感測該反及閘記憶體陣列之一反及閘記憶體單元串中一所選記憶體單元之一臨限電壓：將該反及閘串耦合至一位元線及一源極線，向該源極線施加一升高源極電壓(Vsource)，向耦合至該反及閘串之一或多個未選記憶體單元上之控制閘極之一或多個字線施加一通過電壓(Vpass)，及向耦合至該所選記憶體單元之一控制閘極之一字線施加一讀取閘極電壓(Vg)；進一步其中該反及閘架構非揮發性記憶體裝置係用以用一取樣保持電路對表現於該位元線上之一電壓進行取樣，該取樣保持電路包括：一放大器，其經由一第一開關耦接至一輸入/輸出I/O匯流排且經由一第二開關耦接至一位元線禁止電路；一第一電容器，其經組態以取樣該臨限電壓、耦接至該放大器之一第一輸入及經由一第三開關耦接至該位元線； 一第二電容器，其經組態以儲存一目標類比電壓、耦接至該放大器之一第二輸入及經由一第四開關耦接至一資料輸入/輸出I/O；一第五開關，其與該放大器並聯耦接；其中當該第五開關打開及該第二開關閉合時，該放大器經組態以輸出該目標類比電壓與該臨限電壓之一比較至該位元線禁止電路，及當該第五開關及該第一開關二者閉合時，該放大器進一步經組態以作為一單位增益放大器以輸出該臨限電壓至該輸入/輸出I/O匯流排。
  2. 如請求項1之反及閘架構非揮發性記憶體裝置，其中表現於該經耦合位元線上之一電壓指示該讀取閘極電壓(Vg)減去該反及閘記憶體單元串之該所選記憶體單元之該臨限電壓(Vt)。
  3. 如請求項1之反及閘架構非揮發性記憶體裝置，其中在感測該反及閘記憶體陣列之該反及閘記憶體單元串中該所選記憶體單元之該臨限電壓時，該反及閘架構非揮發性記憶體裝置進一步用以向該反及閘記憶體單元串之一汲極選擇閘極施加選擇電壓VSGD ；向該反及閘記憶體單元串之一源極選擇閘極施加選擇電壓VSGS ；及向該反及閘記憶體單元串之該位元線施加一偏壓電流。
  4. 如請求項1之反及閘架構非揮發性記憶體裝置，其中該 反及閘架構非揮發性記憶體裝置係用以在將所感測之臨限電壓傳送至一外部裝置之前放大及/或緩衝該所感測之臨限電壓。
  5. 如請求項1之反及閘架構非揮發性記憶體裝置，其中該反及閘架構非揮發性記憶體裝置係用以接收指示該所選記憶體單元之一所期望臨限電壓之一類比資料信號。
  6. 如請求項5之反及閘架構非揮發性記憶體裝置，其中該反及閘架構非揮發性記憶體裝置係用以在一程式化及驗證循環中藉由以下步驟程式化該所選記憶體單元：將該所選記憶體單元之該所期望臨限電壓之一指示儲存於該取樣保持電路中；在一程式化循環中藉由向該所選記憶體單元之該控制閘極施加一程式化電壓且向該所選記憶體單元之一通道施加一程式化低電壓來程式化該所選記憶體單元；藉由以下步驟感測該所選記憶體單元之該臨限電壓，將該反及閘串耦合至一位元線及一源極線，向該源極線施加一升高的源極電壓(Vsource)，向耦合至該反及閘串之一或多個未選記憶體單元上之控制閘極之一或多個字線施加一通過電壓(Vpass)，及向耦合至該所選記憶體單元之一控制閘極之一字線施加一讀取閘極電壓(Vg)；將該所選記憶體單元之該經感測臨限電壓之一指示與該所選記憶體單元之該所期望臨限電壓之該所儲存指示進行比較；及 若發現該經感測臨限電壓小於該所期望臨限電壓，則藉由施加一另一程式化循環來增加該所選記憶體單元之該臨限電壓。
  7. 如請求項6之反及閘架構非揮發性記憶體裝置，其中感測該所選記憶體單元之該臨限電壓及將該所選記憶體單元之該經感測臨限電壓與該所選記憶體單元之該所儲存之所期望臨限電壓進行比較進一步包括：讀取一表現於該經耦合位元線上指示該讀取閘極電壓(Vg)減去該反及閘記憶體單元串之該所選記憶體單元之該臨限電壓(Vt)之電壓(Vout)；自該讀取閘極電壓(Vg)減去表現於該經耦合位元線上之該電壓(Vout)以獲得一指示該所選記憶體單元之該臨限電壓(Vt)之電壓；及將指示該所選記憶體單元之該臨限電壓(Vt)之該電壓與該所期望臨限電壓之該所儲存指示進行比較。
  8. 如請求項1之反及閘架構非揮發性記憶體裝置，其中該反及閘架構非揮發性記憶體裝置係用以藉由用一類比至數位轉換器(ADC)對一表現於該經耦合位元線上之電壓進行取樣，而感測該位元線上指示該反及閘記憶體單元串之該所選記憶體單元之該臨限電壓之該所表現電壓。
  9. 一種大容量儲存裝置，其包括：一反及閘架構非揮發性記憶體裝置，其係用以接收及傳輸指示兩個或兩個以上資訊位元之資料值之類比資料信號；一控制器，其用於與一外部裝置通信；及 一讀取/寫入通道，其耦合至該控制器及該記憶體裝置；其中該讀取/寫入通道係用以將自該記憶體裝置接收之類比資料信號轉換為數位資料信號以供傳輸至該控制器，並將自該控制器接收之數位資料信號轉換為類比資料信號以供傳輸至該記憶體裝置；且其中該反及閘架構非揮發性記憶體裝置係用以藉由以下步驟在一源極隨耦器感測作業中自該反及閘架構非揮發性記憶體裝置之一反及閘記憶體陣列中一或多個反及閘記憶體單元串之一或多個所選記憶體單元讀取一臨限電壓：將每一反及閘串耦合至一位元線及一源極線，向該源極線耦合一升高的源極電壓(Vsource)，向耦合至每一反及閘串之一或多個未選記憶體單元之控制閘極之一或多個字線耦合一通過電壓(Vpass)，及向耦合至每一反及閘串之該所選記憶體單元之一控制閘極之一字線耦合一讀取閘極電壓(Vg)。
  10. 如請求項9之大容量儲存裝置，其中該反及閘架構非揮發性記憶體裝置進一步係用以在一寫入作業中將指示所接收類比資料信號之電壓位準儲存於一取樣保持電路中，且在一程式化及驗證循環中藉由以下步驟程式化該寫入作業之該等所選記憶體單元直至其讀取臨限電壓指示等於或超過該等所儲存之電壓位準：藉由向該等所選記憶體單元之控制閘極施加一程式化 電壓並向該等所選記憶體單元之通道施加一程式化低電壓而於一程式化循環中程式化該等所選記憶體單元；藉由以下步驟在一源極隨耦器感測作業中感測該等所選記憶體單元之該等臨限電壓指示：將每一反及閘串耦合至一位元線及一源極線，向該源極線耦合一升高的源極電壓(Vsource)，向耦合至每一反及閘串之一或多個未選記憶體單元上之控制閘極之一或多個字線耦合一通過電壓(Vpass)，及向耦合至每一反及閘串之該所選記憶體單元之一控制閘極之一字線耦合一讀取閘極電壓(Vg)；將該等所選記憶體單元之該等經感測臨限電壓指示與指示該等所接收類比資料信號之該等所儲存電壓位準進行比較；及若發現該記憶體單元臨限指示小於該相關聯之所儲存電壓位準，則向該記憶體單元施加一另一程式化及驗證循環。
  11. 如請求項9之大容量儲存裝置，其中該反及閘架構非揮發性記憶體裝置進一步係用以藉由以下步驟自該源極隨耦器感測作業產生類比資料信號，以供用於自具有指示一或多個所選記憶體單元之臨限電壓之電壓位準之該記憶體裝置進行傳輸：感測一表現於一經耦合位元線上指示該讀取閘極電壓(Vg)減去該一或多個所選記憶體單元之每一記憶體單元 之該臨限電壓(Vt)之電壓(Vout)，及自該讀取閘極電壓(Vg)減去表現於該經耦合位元線上之該電壓(Vout)以獲得一指示該一或多個所選記憶體單元之每一記憶體單元之該臨限電壓(Vt)之電壓。
  12. 一種自一非揮發性記憶體裝置之一反及閘記憶體單元串之一所選記憶體單元感測一臨限電壓之方法，該方法包括：將該反及閘記憶體單元串耦合至一位元線及一源極線；向該源極線施加一升高的源極電壓(Vsource)；向耦合至該反及閘記憶體單元串之一或多個未選記憶體單元上之控制閘極之一或多個字線施加一通過電壓(Vpass)，及向耦合至該反及閘記憶體單元串之該所選記憶體單元之一控制閘極之一字線施加一讀取閘極電壓(Vg)；自該位元線讀取指示該所選記憶體單元之該臨限電壓之一電壓位準；經由一取樣保持電路取樣指示該臨限電壓之電壓位準，該取樣保持電路包含一放大器，其經由一第一開關耦接至一輸入/輸出I/O匯流排且經由一第二開關耦接至一位元線禁止電路；一第一電容器，其經組態以取樣該臨限電壓、耦接至該放大器之一第一輸入及經由一第三開關耦接至該位元線；一第二電容器，其經組態以儲存一目標類比電壓、耦接至該放大器之一第二輸入及經由 一第四開關耦接至一資料輸入/輸出I/O；一第五開關，其與該放大器並聯耦接，該取樣保持電路藉由以下步驟而操作：當該第五開關打開及該第二開關閉合時，輸出該目標類比電壓與該臨限電壓之一比較至該位元線禁止電路；及當該第五開關及該第一開關二者閉合時，自該放大器輸出一經緩衝之電壓位準至該輸入/輸出I/O匯流排以作為一單位增益放大器。
  13. 如請求項12之方法，其進一步包括：自該記憶體裝置傳輸指示該所選記憶體單元之該臨限電壓位準之該電壓位準。
  14. 如請求項12之方法，其中自該位元線讀取一指示該所選記憶體單元之該臨限電壓之電壓位準進一步包括：感測一表現於該經耦合位元線上指示該讀取閘極電壓(Vg)減去該反及閘記憶體單元串之該所選記憶體單元之該臨限電壓(Vt)之電壓。
  15. 如請求項12之方法，其中自該位元線讀取一指示該所選記憶體單元之該臨限電壓之電壓位準進一步包括：感測一表現於該經耦合位元線上指示該讀取閘極電壓(Vg)減去該反及閘記憶體單元串之該所選記憶體單元之該臨限電壓(Vt)之電壓(Vout)，及自該讀取閘極電壓(Vg)減去表現於該經耦合位元線上之該電壓(Vout)。
  16. 如請求項12之方法，其中自該位元線讀取一指示該所選 記憶體單元之該臨限電壓之電壓位準進一步包括用一類比至數位轉換器(ADC)自該位元線感測一指示該所選記憶體單元之該臨限電壓之電壓位準，及在一取樣保持電路中自該位元線對一指示該所選記憶體單元之該臨限電壓之電壓位準進行取樣中之一者。
  17. 如請求項12之方法，其進一步包括：接收一指示一反及閘記憶體單元串之一所選記憶體單元之一所期望臨限電壓之類比資料信號；將該所選記憶體單元之該所期望臨限電壓儲存於一取樣保持電路中；藉由向該所選記憶體單元之該控制閘極施加一程式化電壓且向該所選記憶體單元之一通道施加一程式化低電壓而在一程式化循環中程式化該所選記憶體單元；藉由以下步驟讀取該所選記憶體單元之該臨限電壓：將該反及閘記憶體單元串耦合至一位元線及一源極線；向該源極線施加一升高的源極電壓(Vsource)；向耦合至該反及閘記憶體單元串之一或多個未選記憶體單元上之控制閘極之一或多個字線施加一通過電壓(Vpass)，及向耦合至該反及閘記憶體單元串之該所選記憶體單元之一控制閘極之一字線施加一讀取閘極電壓(Vg)；及自該位元線讀取一指示該所選記憶體單元之該臨限電壓之電壓位準； 將該所選記憶體單元之該臨限電壓與該所選記憶體單元之該所儲存之所期望臨限電壓進行比較；及若發現該所選單元之該經感測臨限電壓小於該所儲存之所期望臨限電壓，則藉由施加一另一程式化循環來增加該所選記憶體單元之該臨限電壓。
  18. 如請求項17之方法，其中在該位元線上讀取一指示該所選記憶體單元之該臨限電壓之電壓位準及將該所選記憶體單元之該臨限電壓與該所選記憶體單元之該所儲存之所期望臨限電壓進行比較進一步包括：讀取一表現於該經耦合位元線上指示該讀取閘極電壓(Vg)減去該反及閘記憶體單元串之該所選記憶體單元之該臨限電壓(Vt)之電壓(Vout)；自該讀取閘極電壓(Vg)減去表現於該經耦合位元線上之該電壓(Vout)以獲得一指示該所選記憶體單元之該臨限電壓(Vt)之電壓；及將指示該所選記憶體單元之該臨限電壓(Vt)之該電壓與該所選記憶體單元之該所儲存之所期望臨限電壓進行比較。
  19. 如請求項12之方法，其進一步包括：產生對應於由指示該所選記憶體單元之該臨限電壓之電壓位準所表示之一資料位元型樣之兩個或兩個以上數位資料信號；及將該等數位資料信號傳輸至一主機處理器。
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