CN113921046A - 存储器及其读取方法、存储器系统 - Google Patents

Abstract

本公开实施例公开了一种存储器及其读取方法、存储器系统。所述存储器包括：存储单元阵列；外围电路，与存储单元阵列耦接，包括：多个驱动电路；电压产生电路，用于产生目标读取参考电压；驱动线，位于电压产生电路与多个驱动电路之间，用于将目标读取参考电压提供至多个驱动电路；感测线，一端耦接至电压产生电路，另一端耦接至驱动线和多个驱动电路的耦接节点，用于将驱动线和多个驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路；电压产生电路，还用于根据实际读取参考电压，调整目标读取参考电压的取值，并将调整后的目标参考电压提供至驱动电路，以对存储单元阵列执行读取操作。

Description

存储器及其读取方法、存储器系统

技术领域

本公开实施例涉及但不限于半导体领域，尤其涉及一种存储器及其读取方法、存储器系统。

背景技术

NAND存储器作为一种非易失性存储器，具有成本低、容量高、改写速度快等优点。在NAND存储器中，通常外围电路向存储单元供电，以实现各种逻辑操作，例如，读取操作、编程(写入)操作和擦除操作。

相关技术中，通过设置金属布线(metal routing)可实现外围电路与存储单元的电连接。以读取操作为例，金属布线可将外围电路中电源产生的读取电压提供至多个驱动电路，以驱动与多个驱动电路分别电连接的存储面或存储块执行读取操作。然而，外围电路产生的读取电压沿金属布线传输至多个驱动电路的过程中可能会减小，产生电压降(IRdrop)，导致驱动存储面或存储块执行读取操作的电压减小，影响存储器的正常读取、甚至产生误读。因此，如何减小外围电路产生的读取电压沿金属布线传输的电压降，以保证存储器的正常读取，成为亟需解决的问题。

发明内容

有鉴于此，本公开实施例提供一种存储器及其读取方法、存储器系统。

根据本公开实施例的第一方面，提供一种存储器，包括：

存储单元阵列；

外围电路，与所述存储单元阵列耦接，包括：

多个驱动电路；

电压产生电路，用于产生目标读取参考电压；

驱动线，位于所述电压产生电路与所述多个驱动电路之间，用于将所述目标读取参考电压提供至所述多个驱动电路；

感测线，一端耦接至所述电压产生电路，另一端耦接至所述驱动线和所述多个驱动电路的耦接节点，用于将所述驱动线和所述多个驱动电路的耦接节点位置的实际读取参考电压传输至所述电压产生电路；

所述电压产生电路，还用于根据所述实际读取参考电压，调整所述目标读取参考电压的取值，并将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储单元阵列执行读取操作。

在一些实施例中，所述驱动线的一端，具体与所述电压产生电路耦接于第一节点；所述驱动线的另一端，具体与所述多个驱动电路耦接于第二节点；其中，在所述电压产生电路产生所述目标读取参考电压时，所述第一节点的第一电压值大于所述第二节点的第二电压值；

所述感测线的一端，具体与所述电压产生电路耦接于第三节点；所述感测线的另一端具体耦接于所述第二节点；其中，在所述电压产生电路产生所述目标读取参考电压时，所述第三节点的第三电压值等于所述第二节点的第二电压值；

所述感测线，具体用于将所述第三电压值传输至所述电压产生电路。

在一些实施例中，所述电压产生电路，具体用于根据所述感测线传输的所述第三电压值与所述第一电压值的差值，确定所述目标读取参考电压沿所述驱动线的电压降，并根据所述电压降调整所述目标读取参考电压的取值。

在一些实施例中，所述电压产生电路，还包括：比较器和驱动模块；

所述比较器，位于所述感测线与所述驱动模块之间，用于比较所述第三电压值与预设参考电压的大小；

所述比较器，还用于在所述第三电压值小于所述预设参考电压时，生成反馈信息，并发送至所述驱动模块；

所述驱动模块，位于所述比较器与所述驱动线之间，用于根据接收的所述反馈信息调整所述目标读取参考电压的取值。

在一些实施例中，

所述外围电路，还包括：滤波器，位于所述电压产生电路与一个所述驱动电路之间，用于接收所述电压产生电路发送的电信号，并允许所述电信号中频率在预设频率范围之内的信号传输至所述驱动电路。

在一些实施例中，所述存储单元阵列包括：存储面，与所述驱动电路电连接；

所述外围电路，还包括：

放大电路，位于所述驱动电路与所述存储面之间，用于将提供至所述驱动电路的目标读取参考电压转变为读取驱动电压，以对所述存储面执行读取操作；其中，所述读取驱动电压大于所述目标读取参考电压。

根据本公开实施例的第二方面，提供一种存储器的读取方法，包括：

利用电压产生电路产生目标读取参考电压；

利用驱动线将所述目标读取参考电压提供至至少一个驱动电路；其中，所述驱动线位于所述电压产生电路与所述驱动电路之间；

利用感测线将所述驱动线和所述驱动电路的耦接节点位置的实际读取参考电压传输至所述电压产生电路；其中，所述感测线的一端耦接至所述电压产生电路，所述感测线的另一端耦接至所述驱动线和所述驱动电路的耦接节点；

所述电压产生电路根据所述实际读取参考电压，调整所述目标读取参考电压的取值，并将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储器执行读取操作。

在一些实施例中，在所述电压产生电路产生所述目标读取参考电压时，所述电压产生电路与所述驱动线耦接的第一节点的第一电压值，大于所述驱动线与所述驱动电路耦接的第二节点的第二电压值；

所述感测线与所述电压产生电路耦接的第三节点的第三电压值；等于所述感测线耦接至所述第二节点的第二电压值；

所述方法还包括：

利用所述感测线将所述第三电压值传输至所述电压产生电路。

在一些实施例中，所述方法还包括：

所述电压产生电路根据所述感测线传输的所述第三电压值与所述第一电压值的差值，确定所述目标读取参考电压沿所述驱动线的电压降，并根据所述电压降调整所述目标读取参考电压的取值。

在一些实施例中，所述电压产生电路包括：比较器和驱动模块；所述方法还包括：

利用所述比较器比较所述第三电压值与预设参考电压的大小；其中，所述比较器位于所述感测线与所述驱动模块之间；

在所述第三电压值小于所述预设参考电压时，通过所述比较器生成反馈信息，并发送至所述驱动模块；

所述驱动模块根据接收的所述反馈信息调整所述目标读取参考电压的取值。

在一些实施例中，所述方法还包括：

利用滤波器接收所述电压产生电路发送的电信号，并允许所述电信号中频率在预设频率范围之内的信号传输至所述驱动电路；其中，所述滤波器位于所述电压产生电路与所述驱动电路之间。

在一些实施例中，所述存储器还包括：存储面，与所述驱动电路电连接；

所述将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储器执行读取操作，包括：

利用放大电路将提供至所述驱动电路的目标读取参考电压转变为读取驱动电压；其中，所述读取驱动电压大于所述目标读取参考电压；

向所述存储面输出所述读取驱动电压，以对所述存储面执行读取操作。

根据本公开实施例的第三方面，提供一种存储器系统，包括：

一个或多个如上述任一实施例中所述的存储器；

耦接到所述存储器并且被配置为控制所述存储器执行如上述任一实施例中所述读取方法的存储器控制器。

本公开实施例中，通过设置感测线，由于感测线可将驱动线和多个驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路，如此，电压产生电路可根据接收的实际读取参考电压调整目标读取参考电压的取值，即补偿目标读取参考电压沿驱动线传输的电压降，以将目标读取参考电压传输至驱动线和多个驱动电路的耦接节点位置，保证存储器的正常读取，减小存储器中误读发生的概率。

相较于异步多面独立(Async Multi-Plane Independent，AMPI)读取中仅设置一个电压产生电路，要求设置更宽的金属布线的方式，本公开实施例中，由于电压产生电路可接收感测线感测的实际读取参考电压并作出补偿，因此，无需设置更宽的驱动线，即可将目标读取参考电压提供至多个驱动电路，可减少存储器中金属布线的占用面积。

相较于AMPI读取中设置多个电压产生电路的高成本方式，本公开实施例中，仅需设置一个电压产生电路，在不额外增加存储器中设置外围电路的有源区面积的同时，还有利于降低成本。

此外，相较于多个电压产生电路分别设置一个驱动线，即设置多个驱动线，本公开实施例中，仅需设置一个驱动线和一个感测线，有利于减少电压产生电路的路径数量，即减少外围电路中布线的复杂度，降低存储器中外围电路布线的制作难度。

附图说明

图1是根据一示例性实施例示出的存储器的一种外围电路的局部示意图；

图2是根据一示例性实施例示出的存储器的另一种外围电路的局部示意图；

图3是根据本公开实施例示出的存储器的一种外围电路的局部示意图一；

图4是根据本公开实施例示出的存储器的一种外围电路的局部示意图二；

图5是根据本公开实施例示出的一种存储器的读取方法的流程示意图；

图6是根据本公开实施例示出的一种存储器的示意图；

图7是根据本公开实施例示出的一种包括NAND存储串的存储单元阵列的局部截面图；

图8是根据本公开实施例示出的包括存储单元阵列和外围电路的存储器的块图；

图9是根据本公开实施例示出的一种存储器系统的示意图；

图10a是根据本公开实施例示出的一种存储器卡的示意图；

图10b是根据本公开实施例示出的一种固态驱动器(SSD)的示意图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

NAND存储器可包括多个存储面(plane)，每个存储面包括多个存储块(block)，每个存储块包括多个存储页(page)，每个存储页包括多个存储单元(cell)。存储块为执行擦除操作的最小单位，存储页为执行编程或读取操作的最小单位。

图1是根据一示例性实施例示出的存储器的一种外围电路100的局部示意图。参照图1所示，外围电路100包括：电压产生电路110和多个驱动电路；其中，电压产生电路110与多个驱动电路电连接。

以读取操作为例，电压产生电路用于产生读取电压，驱动电路用于接收读取电压，并驱动与该驱动电路电连接的存储面或存储块执行读取操作。下面将以NAND存储器包括3个存储面(分别记为plane0、plane1和plane2)，每个存储面包括3个存储块(分别记为block0、block1和block2)为例进行说明。

示例性地，驱动电路121、驱动电路123和驱动电路125可分别与plane0中的block0、block1和block2电连接。电压产生电路110产生读取参考电压VP(例如，1.8V)，并分别提供至驱动电路121、驱动电路123和驱动电路125。驱动电路121、驱动电路123和驱动电路125将接收的读取参考电压转变为读取驱动电压，以驱动plane0中的block0、block1和block2执行读取操作。可以理解的是，在本示例中，可对plane0中的多个存储块同时执行读取操作。

类似地，驱动电路121、驱动电路123和驱动电路125还可分别与plane1中的多个存储块电连接，以驱动plane1中的多个存储块同时执行读取操作。驱动电路121、驱动电路123和驱动电路125还可分别与plane2中的多个存储块电连接，以驱动plane2中的多个存储块同时执行读取操作。

需要指出的是，上述读取操作中，多个驱动电路连接到一个电压产生电路110，每次仅能对同一存储面中的不同存储块同时执行读取操作，而无法对不同存储面同时执行读取操作。例如，当plane0中正在进行读取操作时，电压产生电路产生对plane1执行读取操作的读取参考电压，将会造成plane0和plane1之间的串扰，导致存储器误读。因此，不同存储面只能依次进行读取操作，而无法同时进行读取操作，这严重限制了NAND存储器的读取操作速度。

为了提高NAND存储器的读取操作速度，相关技术中，提出了异步多面独立(AMPI)读取。具体地，一个电压产生电路产生的全局参考电压(global reference voltage)可通过金属布线沿不同的导电路径分别提供至多个存储面，以驱动多个存储面执行读取操作。

然而，在执行异步多面独立读取时，一方面，流经金属布线的电流会显著增加，导致金属布线引起的电压降(IR drop)增加，因此，要求设置更宽的金属布线，以补偿沿着金属布线传输引起的电压降。另一方面，沿着一种导电路径的电信号可能会受到其它路径电信号的干扰。

为解决上述技术问题，相关技术中，可使用专用参考电压进行AMPI读取，即在外围电路中设置多个电压产生电路，每个电压产生电路对存储器中的每个存储面分别独立控制，以实现每个存储面的独立操作，并减少不同存储面之间的串扰。

下面将以NAND存储器包括4个存储面(分别记为plane0、plane1、plane2和plane3)，每个存储面包括3个存储块(分别记为block0、block1和block2)为例进行说明。

示例性地，参照图2所示，外围电路200包括4个电压产生电路(210、220、230和240)，每个电压产生电路与3个驱动电路电连接，以对一个存储面中的不同存储块执行读取操作。

示例性地，驱动电路211、驱动电路212和驱动电路213可分别与plane0中的block0、block1和block2电连接。电压产生电路210产生读取参考电压VP_pl0(例如，1.8V)，并分别提供至驱动电路211、驱动电路212和驱动电路213。驱动电路211、驱动电路212和驱动电路213将接收的读取参考电压转变为读取驱动电压，以驱动plane0中的block0、block1和block2执行读取操作。可以理解的是，在本示例中，电压产生电路210可驱动plane0中的多个存储块同时执行读取操作。

类似地，驱动电路221、驱动电路222和驱动电路222还可分别与plane1中的block0、block1和block2电连接，电压产生电路220产生读取参考电压VP_pl1以驱动plane1中的多个存储块同时执行读取操作。可以理解的是，在本示例中，电压产生电路220可驱动plane1中的多个存储块同时执行读取操作。

类似地，驱动电路231、驱动电路232和驱动电路233还可分别与plane2中的block0、block1和block2电连接，电压产生电路230产生读取参考电压VP_pl2以驱动plane2中的多个存储块同时执行读取操作。可以理解的是，在本示例中，电压产生电路230可驱动plane2中的多个存储块同时执行读取操作。

类似地，驱动电路241、驱动电路242和驱动电路243还可分别与plane3中的block0、block1和block2电连接，电压产生电路240产生读取参考电压VP_pl3以驱动plane3中的多个存储块同时执行读取操作。可以理解的是，在本示例中，电压产生电路240可驱动plane3中的多个存储块同时执行读取操作。

可以理解的是，通过在外围电路中设置多个电压产生电路，每个存储面接受每个电压产生电路的独立控制，可对不同的存储面同时执行读取操作。例如，电压产生电路210产生读取参考电压VP_pl0，以驱动plane0执行读取操作，电压产生电路220产生读取参考电压VP_pl1，以驱动plane1执行读取操作，plane0和plane1的读取操作各自独立进行，不会产生串扰，可提高NAND存储器的读取操作速度。

然而，在图2所示的这种情况下，额外增加3个电压产生电路，将会导致存储器中设置外围电路的有源区(AA area)的面积增加4倍，相应地，电压产生电路的路径数量增加4倍，并且不能在多路之间共享，金属布线中的无功电流(idle current)也相应增加4倍，这种方式需要较高的成本。

有鉴于此，本公开实施例提供一种存储器。

图3是根据本公开实施例示出的存储器的一种外围电路的局部示意图。参照图3所示，存储器，包括：

存储单元阵列；

外围电路300，与所述存储单元阵列耦接，包括：

多个驱动电路；

电压产生电路310，用于产生目标读取参考电压；

驱动线350，位于电压产生电路310与多个驱动电路之间，用于将目标读取参考电压提供至多个驱动电路；

感测线360，一端耦接至电压产生电路310，另一端耦接至驱动线350和多个驱动电路的耦接节点，用于将驱动线350和多个驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路310；

电压产生电路310，还用于根据实际读取参考电压，调整目标读取参考电压的取值，并将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储单元阵列执行读取操作。

存储器可以包括存储单元阵列(未示出)和耦接到存储单元阵列的外围电路300。存储单元阵列可以是NAND存储单元阵列，在衬底上以垂直衬底平面方向延伸的NAND存储串的阵列的形式提供的，每个NAND存储串包括串联耦接并且垂直堆叠的多个存储单元，每个存储单元能够保持连续的模拟值，例如，电压或电荷，其取决于在存储单元区域内捕获的电子的数量。每个存储单元可以是包括浮栅晶体管的浮栅类型的存储单元，或者，可以是包括电荷捕获晶体管的电荷捕获类型的存储单元。

外围电路300可以通过位线、字线、源极线、源极选择线和漏极选择线耦接到存储单元阵列。外围电路可以包括任何适当的模拟、数字以及混合信号电路，以经由位线、字线、源极线、源极选择线和漏极选择线向每个目标存储单元施加或感测电压信号和/或电流信号来执行存储单元阵列的逻辑操作。外围电路可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。

例如，图3示出了一示例性的外围电路，包括电压产生电路310、多个驱动电路(具体地，驱动电路311、驱动电路312、……以及驱动电路343)、驱动线350和感测线360。应当理解，还可以包括图3中未示出的部分，例如，页缓冲器/感测放大器，列解码器/位线驱动器、行解码器、控制逻辑单元、寄存器、接口和数据总线等。

驱动电路可包括位线驱动电路，和/或，字线驱动电路。具体地，当驱动电路为位线驱动电路时，多个驱动电路可分别与存储单元阵列中的位线电连接，向选择的存储单元施加位线驱动信号，向未选择的存储单元施加位线禁止信号。和/或，当驱动电路为字线驱动电路时，多个驱动电路可分别与存储单元阵列中的字线(又称作选择栅极线，select wordline)电连接，向选择的存储单元施加字线驱动信号，向未选择的存储单元施加字线通过信号。在本公开中，以驱动电路为字线驱动电路进行说明。

示例性地，图3示出了12个驱动电路。以NAND存储器包括4个存储面(分别记为plane0、plane1、plane2和plane3)，每个存储面包括3个存储块(分别记为block0、block1和block2)为例。驱动电路311、驱动电路312和驱动电路313可分别与plane0中的block0、block1和block2电连接。类似地，驱动电路321、驱动电路322和驱动电路323可分别与plane1中的3个存储块电连接。驱动电路331、驱动电路332和驱动电路333可分别与plane2中的3个存储块电连接。驱动电路341、驱动电路342和驱动电路343可分别与plane3中的3个存储块电连接。

以NAND存储器包括3个存储面(分别记为plane0、plane1和plane2)，每个存储面包括4个存储块(分别记为block0、block1、block2和block3)为例。驱动电路311、驱动电路321、驱动电路331和驱动电路341可分别与plane0中的block0、block1、block2和block3电连接。类似地，驱动电路312、驱动电路322、驱动电路332和驱动电路342可分别与plane1中的4个存储块电连接。驱动电路313、驱动电路323、驱动电路333和驱动电路343可分别与plane2中的4个存储块电连接。

需要强调的是，以上示例中的4个存储面、3个存储块，或，3个存储面、4个存储块以及12个驱动电路，仅为示意，用以向本领域技术人员传达本公开。然而，本公开并不限于此。应当理解的是，在实际的存储器中可包括多个存储面，每个存储面包括多个存储块，每个存储块包括多个存储页，每个存储页包括多个存储单元。驱动电路的数量也可根据实际存储器中存储面的数量或存储块的数量或存储页的数量而设置。

电压产生电路310可以被配置为由外围电路中的控制逻辑单元控制，并生成将被提供至驱动电路的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。在本公开中，电压产生电路310用于产生目标读取参考电压，并提供至图3所示的多个驱动电路。

示例性地，参照图3所示，电压产生电路310在接收到控制逻辑单元的指令后，输出目标读取参考电压V_out，并经由驱动线350提供至多个驱动电路。由于驱动线350自身的寄生电阻存在，在目标读取参考电压V_out沿驱动线350传输至多个驱动电路的过程中，会产生电压降，即驱动线350和多个驱动电路的耦接节点位置的实际读取参考电压V_in小于目标读取参考电压V_out。

示例性地，参照图3所示，感测线360的右端耦接至驱动线350和多个驱动电路的耦接节点，并感测耦接节点位置的实际读取参考电压V_in，感测线360的左端耦接至电压产生电路310，并将感测的实际读取参考电压V_in传输至电压产生电路310。电压产生电路310在接收到实际读取参考电压V_in后，可确定目标读取参考电压V_out沿驱动线350传输过程的电压降(V_out-V_in)，并作出补偿，即将输出的目标读取参考电压的取值调整为V_out’，例如，V_out’＝V_out+(V_out-V_in)，并将调整后的目标参考电压(即V_out’)提供至驱动电路，以对存储单元阵列执行读取操作。如此，可保证实际提供至驱动线350和多个驱动电路的耦接节点位置的目标读取参考电压为V_out。

需要强调的是，在本公开实施例中，实际读取参考电压V_in沿感测线360传输的过程不存在电压降，或，电压降的量级极小可忽略不计，即，感测线360两端的电位基本相等。

本公开实施例中，通过设置感测线，由于感测线可将驱动线和多个驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路，如此，电压产生电路可根据接收的实际读取参考电压调整目标读取参考电压的取值，即补偿目标读取参考电压沿驱动线传输的电压降，以将目标读取参考电压传输至驱动线和多个驱动电路的耦接节点位置，保证存储器的正常读取，减小存储器中误读发生的概率。

相较于AMPI读取中仅设置一个电压产生电路，要求设置更宽的金属布线的方式，本公开实施例中，由于电压产生电路可接收感测线感测的实际读取参考电压并作出补偿，因此，无需设置更宽的驱动线，即可将目标读取参考电压提供至多个驱动电路，可减少存储器中金属布线的占用面积。

相较于AMPI读取中设置多个电压产生电路的高成本方式，本公开实施例中，仅需设置一个电压产生电路，在不额外增加存储器中设置外围电路的有源区面积的同时，还有利于降低成本。

此外，相较于多个电压产生电路分别设置一个驱动线，即设置多个驱动线，本公开实施例中，仅需设置一个驱动线和一个感测线，有利于减少电压产生电路的路径数量，即减少外围电路中布线的复杂度，降低存储器中外围电路布线的制作难度。

在一些实施例中，驱动线的一端，具体与电压产生电路耦接于第一节点；驱动线的另一端，具体与多个驱动电路耦接于第二节点；其中，在电压产生电路产生目标读取参考电压时，第一节点的第一电压值大于第二节点的第二电压值；

感测线的一端，具体与电压产生电路耦接于第三节点；感测线的另一端具体耦接于第二节点；其中，在电压产生电路产生目标读取参考电压时，第三节点的第三电压值等于第二节点的第二电压值；

感测线，具体用于将第三电压值传输至电压产生电路。

示例性地，结合图3和图4所示，在电压产生电路310产生目标读取参考电压V_out时，目标读取参考电压V_out从电压产生电路310和驱动线350耦接的第一节点A输出，第一节点A的第一电压值即为目标读取参考电压V_out。

目标读取参考电压V_out经由驱动线350输入至驱动线350和多个驱动电路耦接的第二节点B，由于驱动线350上电压降的存在，第二节点B的第二电压值即为实际读取参考电压V_in，实际读取参考电压V_in小于目标读取参考电压V_out，即第一节点A的第一电压值大于第二节点B的第二电压值。

实际读取参考电压V_in经由感测线360输入至感测线360和多个驱动电路耦接的第三节点C，由于感测线360上不存在电压降或电压降的量级极小可忽略不计，第三节点C的第三电压值仍为实际读取参考电压V_in，即第三节点C的第三电压值等于第二节点B的第二电压值。

需要强调的是，虽然图3中示出的驱动线350与多个驱动电路的耦接节点，与感测线350与多个驱动电路的耦接节点的位置并不重合，但应当理解的是，这两个耦接节点的位置可以重合(即为图4中第二节点B)，或者，这两个耦接节点的位置也可以不重合。在实际的存储器中，当这两个耦接节点不重合时，这两个耦接节点之间的距离远小于电压产生电路310与多个驱动电路之间的距离，这两个耦接节点之间的电压降可忽略不计，即这两个耦接节点位置的电位基本相等。

可以理解的是，在本公开实施例中，由于驱动线的两端与电压产生电路和多个驱动电路分别耦接于第一节点和第二节点，以及感测线的两端与多个驱动电路和电压产生电路分别耦接于第二节点和第三节点，如此，可形成电压产生电路-驱动线-感测线-电压产生电路的环路，在该环路的反馈下，可补偿电压产生电路产生的目标读取参考电压沿驱动线的电压降，以将目标读取参考电压提供至驱动线和多个驱动电路的耦接节点位置，保证存储器的正常读取。

在一些实施例中，电压产生电路，具体用于根据感测线传输的第三电压值与第一电压值的差值，确定目标读取参考电压沿驱动线的电压降，并根据电压降调整目标读取参考电压的取值。

示例性地，结合图3和图4所示，当感测线360将第三节点C的第三电压值V_in输入至电压产生电路310后，电压产生电路310可根据第一节点A的第一电压值V_out和第三节点C的第三电压值V_in的差值，确定驱动线350上的电压降为(V_out-V_in)，并作出补偿，即将输出的目标读取参考电压的取值调整为V_out’，例如，V_out’＝V_out+(V_out-V_in)，如此，可保证实际提供至第二节点B的电压为目标读取参考电压。

示例性地，以目标读取参考电压为1.8V、流经驱动线350的电流为I、驱动线350的寄生电阻为R为例，第一节点A的电压值即为1.8V，第二节点B和第三节点C的电压值即为(1.8-IR)V，电压产生电路310可确定第一节点A和第三节点C的差值为IR，并将目标读取参考电压的取值调整为(1.8+IR)V，如此，可保证实际提供至第二节点B的电压为1.8V，即为目标读取参考电压。

可以理解的是，本公开实施例中，电压产生电路根据第三电压值与第一电压值的差值，即可确定驱动线上的电压降，并根据该电压降调整输出的目标读取参考电压的取值，以保证实际提供至多个驱动电路的电压为目标读取参考电压。如此，可实现存储器的正常读取。

在一些实施例中，参照图4所示，电压产生电路，还包括：比较器303和驱动模块301；

比较器303，位于感测线360与驱动模块301之间，用于比较第三电压值与预设参考电压的大小；

比较器303，还用于在第三电压值小于预设参考电压时，生成反馈信息，并发送至驱动模块301；

驱动模块301，位于比较器303与驱动线350之间，用于根据接收的反馈信息调整目标读取参考电压的取值。

示例性地，参照图4所示，比较器303可以包括第一输入端子D、第二输入端子C(即第三节点C)和输出端子E。第一输入端子D用于接收预设参考电压V_ref，第二输入端子C用于接收第三电压值V_in。

比较器303可将第二输入端子C处的第三电压值V_in与第一输入端子D处的预设参考电压V_ref进行比较，输出端子E可根据第三电压值V_in与预设参考电压V_ref的大小，生成反馈信息。例如，在第三电压值V_in大于预设参考电压V_ref时，输出端子E输出正电压，在第三电压值V_in小于预设参考电压V_ref时，输出端子E输出负电压。

这里，预设参考电压V_ref的值可根据实际需要提供至第二节点B的电压值而设定，当实际需要提供至第二节点B的电压值为固定值时，预设参考电压V_ref的值可为固定值，例如，多个驱动电路的目标读取参考电压为1.8V，预设参考电压V_ref的值可设定为1.8V。当实际需要提供至第二节点B的电压值为动态值时，预设参考电压V_ref的值可为可变值。相应地，预设参考电压V_ref可由能提供固定电压值的电压源产生，或者，可由能提供可调整电压值的电压源产生。

示例性地，参照图4所示，驱动模块301的输入端与比较器303的输出端子E耦接，驱动模块301的输出端与开关302的第一输入端耦接。输出端子E输出的反馈信息，用于指示驱动模块调整目标读取参考电压的取值。例如，在在第三电压值V_in小于预设参考电压V_ref时，驱动模块将目标读取参考电压的取值从V_out调整为V_out’，驱动模块的输出端输出V_out’并驱动开关302导通。可以理解的，此时，电压产生电路310在第一节点A输出的电压值为V_out’。

本公开实施例中，通过在电压产生电路中设置比较器和驱动模块，可灵活地调整电压产生电路输出的目标读取参考电压的取值，动态地补偿目标读取参考电压沿驱动线的电压降，有利于提高存储器读取的准确率和可靠性。

在一些实施例中，参照图3所示，

外围电路300，还包括：滤波器370，位于电压产生电路310与一个驱动电路之间，用于接收电压产生电路310发送的电信号，并允许电信号中频率在预设频率范围之内的信号传输至驱动电路。

示例性地，当控制逻辑单元接收到对plane0中的block0执行读取操作的指令时，电压产生电路310产生目标读取参考电压1提供至驱动电路311，以驱动与驱动电路311电连接的plane0中block0执行读取操作。当plane0中的block0的读取操作还在进行时，控制逻辑单元接收到对plane1中的block0执行读取操作的指令，电压产生电路310产生目标读取参考电压2提供至驱动电路321，以驱动与驱动电路321电连接的plane1中block0执行读取操作。此时，位于电压产生电路310与驱动电路311之间的滤波器370，可对目标读取参考电压2进行滤波处理，并允许目标读取参考电压2中频率在预设频率范围之内的信号传输至驱动电路311。

可以理解的是，滤波器370可滤除预设频率范围之外的信号，并将预设频率范围之内的信号提供至驱动电路311，以保证plane0中block0的正常读取，减少plane0和plane1之间的串扰。这里，可根据每个驱动电路的目标读取参考电压确定预设频率范围，并根据该预设频率范围选择合适的滤波器类型，本公开在此不作限制。

相较于相关技术中，在外围电路中设置多个电压产生电路，分别控制不同的存储面，本公开实施例中，仅需设置一个电压产生电路，并在该电压产生电路和一个驱动电路之间设置滤波器，可将预设频率范围之内的信号传输至该驱动电路，有利于减少施加至其它存储面的电信号的干扰，如此，可保证当前存储面的正常读取。

在一些实施例中，存储单元阵列包括：存储面，与驱动电路电连接；

外围电路，还包括：

放大电路，位于驱动电路与存储面之间，用于将提供至驱动电路的目标读取参考电压转变为读取驱动电压，以对存储面执行读取操作；其中，读取驱动电压大于目标读取参考电压。

示例性地，当控制逻辑单元接收到对plane0中的block0、block1和block2同时执行读取操作的指令时，电压产生电路310产生目标读取参考电压VP，提供至驱动电路311、驱动电路312、驱动电路313的目标读取参考电压分别是V₁、V₂、V₃，且满足关系：VP＝V₁+V₂+V₃，V₁、V₂、V₃中的任意两者可以相同，也可以不同。应当理解的是，V₁小于VP，V₂小于VP，V₃小于VP。

需要指出的是，电压产生电路310产生的目标读取参考电压VP通常较小，例如，1.8V。而存储器中施加至字线的读取驱动电压通常需要5V左右，本公开实施例中，通过设置放大电路，可将提供至驱动电路311的目标读取参考电压V₁转变为block0的读取驱动电压，将提供至驱动电路312的目标读取参考电压V₂转变为block1的读取驱动电压，将提供至驱动电路313的目标读取参考电压V₃转变为block3的读取驱动电压，以对plane0执行读取操作。这里，block0、block1和block3中的任意两者的读取驱动电压可以相同，也可以不同。

图5是根据本公开实施例示出的一种存储器的读取方法的流程示意图。参照图5所示，该方法包括以下步骤：

S100：利用电压产生电路产生目标读取参考电压；

S200：利用驱动线将目标读取参考电压提供至至少一个驱动电路；其中，驱动线位于电压产生电路与驱动电路之间；

S300：利用感测线将驱动线和驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路；其中，感测线的一端耦接至电压产生电路，感测线的另一端耦接至驱动线和驱动电路的耦接节点；

S400：电压产生电路根据实际读取参考电压，调整目标读取参考电压的取值，并将调整后的目标参考电压提供至驱动电路，以对存储器执行读取操作。

本公开实施例中，通过感测线将驱动线和多个驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路，如此，电压产生电路可根据接收的实际读取参考电压调整目标读取参考电压的取值，来补偿目标读取参考电压沿驱动线传输的电压降，将目标读取参考电压传输至驱动线和多个驱动电路的耦接节点位置，保证存储器的正常读取，减小存储器中误读发生的概率。

在一些实施例中，在电压产生电路产生目标读取参考电压时，电压产生电路与驱动线耦接的第一节点的第一电压值，大于驱动线与驱动电路耦接的第二节点的第二电压值；

感测线与电压产生电路耦接的第三节点的第三电压值；等于感测线耦接至第二节点的第二电压值；

上述方法还包括：

利用感测线将第三电压值传输至电压产生电路。

可以理解的是，本公开实施例中，由于电压产生电路、驱动线、感测线顺次耦接，在电压产生电路产生目标读取参考电压时，可形成电压产生电路-驱动线-感测线-电压产生电路的环路，在该环路的反馈下，可补偿电压产生电路产生的目标读取参考电压沿驱动线的电压降，以将目标读取参考电压提供至驱动线和多个驱动电路的耦接节点位置，保证存储器的正常读取。

在一些实施例中，上述方法还包括：

电压产生电路根据感测线传输的第三电压值与第一电压值的差值，确定目标读取参考电压沿驱动线的电压降，并根据电压降调整目标读取参考电压的取值。

本公开实施例中，电压产生电路根据感测线传输的第三电压值与第一电压值的差值，确定驱动线上的电压降，并根据该电压降调整输出的目标读取参考电压的取值，以保证实际提供至多个驱动电路的电压为目标读取参考电压。如此，可实现存储器的正常读取。

在一些实施例中，电压产生电路包括：比较器和驱动模块；上述方法还包括：

利用比较器比较第三电压值与预设参考电压的大小；其中，比较器位于感测线与驱动模块之间；

在第三电压值小于预设参考电压时，通过比较器生成反馈信息，并发送至驱动模块；

驱动模块根据接收的反馈信息调整目标读取参考电压的取值。

本公开实施例中，通过利用比较器比较第三电压值与预设参考电压的大小，并生成反馈信息发送至驱动模块，可灵活地调整电压产生电路输出的目标读取参考电压的取值，动态地补偿目标读取参考电压沿驱动线的电压降，有利于提高存储器读取的准确率和可靠性。

在一些实施例中，上述方法还包括：

利用滤波器接收电压产生电路发送的电信号，并允许电信号中频率在预设频率范围之内的信号传输至驱动电路；其中，滤波器位于电压产生电路与驱动电路之间。

本公开实施例中，通过利用滤波器将预设频率范围之内的信号传输至相应地驱动电路，有利于减少施加至其它存储面的电信号的干扰，如此，可保证当前存储面的正常读取。

在一些实施例中，存储器还包括：存储面，与驱动电路电连接；上述将调整后的目标参考电压提供至驱动电路，以对存储器执行读取操作，包括：

利用放大电路将提供至驱动电路的目标读取参考电压转变为读取驱动电压；其中，读取驱动电压大于目标读取参考电压；

向存储面输出读取驱动电压，以对存储面执行读取操作。

图6是根据本公开实施例示出的一种存储器400的示意图。参照图6所示，存储器400包括：

存储单元阵列401，存储单元阵列401包括多个存储单元行；

多个字线418，多个字线418分别耦接到多个存储单元行；

外围电路300，外围电路300耦接到多个字线418并且被配置为对多个存储单元行中的选定存储单元行执行读取操作，选定存储单元行耦接到选定字线，包括：

多个驱动电路；

电压产生电路，用于产生目标读取参考电压；

驱动线，位于电压产生电路与多个驱动电路之间，用于将目标读取参考电压提供至多个驱动电路；

感测线，一端耦接至电压产生电路，另一端耦接至驱动线和多个驱动电路的耦接节点，用于将驱动线和多个驱动电路的耦接节点位置的实际读取参考电压传输至电压产生电路；

电压产生电路，还用于根据实际读取参考电压，调整目标读取参考电压的取值，并将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储单元阵列执行读取操作。

存储单元阵列401可以是NAND闪存存储器单元阵列，其中，存储单元阵列401以NAND存储串408的阵列的形式提供，每个NAND存储串408在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储串408包括串联耦接并且垂直地堆叠的多个存储单元406。每个存储单元406可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元406的区域内捕获的电子的数量。每个存储单元406可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。

在一些实施方式中，每个存储单元406是具有两种可能的存储状态并且因此可以存储一位数据的单级单元。例如，第一存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于第二电压范围。

在一些实施方式中，每个存储单元406是能够在多于四个的存储状态中存储多于单个位的数据的单元。例如，可以每单元存储两位(又被称为多级单元)，可以每单元存储三位(又被称为三级单元)，或者可以每单元存储四位(又被称为四级单元)。每个多级单元可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个多级单元存储两位数据，则多级单元可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图6中所示，每个NAND存储串408可以包括在其源极端处的源极选择栅极(SSG)410和在其漏极端处的漏极选择栅极(DSG)412。源极选择栅极410和漏极选择栅极412可以被配置为在读取和编程操作期间激活选定的NAND存储串408(阵列的列)。

在一些实施方式中，同一块404中的NAND存储串408的源极通过同一源极线(SL)414(例如，公共SL)耦接。换句话说，根据一些实施方式，同一块404中的所有NAND存储串408具有阵列公共源极(ACS)。

根据一些实施方式，每个NAND存储串408的漏极选择栅极412耦接到相应的位线416，可以经由输出总线(未示出)从位线416读取或写入数据。

在一些实施方式中，每个NAND存储串408被配置为通过经由一个或多个DSG线413将选择电压(例如，高于具有漏极选择栅极412的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的漏极选择栅极412。和/或，在一些实施方式中，每个NAND存储串408被配置为通过经由一个或多个SSG线415将选择电压(例如，高于具有源极选择栅极410的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的源极选择栅极410而被选择或被取消选择。

如图6中所示，NAND存储串408可以被组织为多个块404，多个块404的每一个可以具有公共源极线414(例如，耦接到地)。在一些实施方式中，每个块404是用于擦除操作的基本数据单位，即，同一块404上的所有存储单元406同时被擦除。为了擦除选定块中的存储单元406，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦接到选定块以及与该选定块在同一面中的未选定块的源极线。

应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储串408的存储单元406可以通过字线418耦接，字线418选择存储单元406的哪一行受读取和编程操作的影响。

在一些实施方式中，每个字线418耦接到存储单元406的页420，页420是用于编程操作的基本数据单位。以位为单位的一页420的大小，可以与一个块404中由字线418耦接的NAND存储串408的数量相关。每个字线418可以包括在相应页420中的每个存储单元406处的多个控制栅极(栅极电极)以及耦接控制栅极的栅极线。可以理解的是，一个存储单元行即为位于同一页420的多个存储单元406。

图7示出了根据本公开的一些方面的包括NAND存储串408的示例性存储单元阵列401的截面的侧视图。如图7中所示，NAND存储串408可以在衬底502上方垂直地延伸穿过存储堆叠层504。衬底502可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。

存储堆叠层504可以包括交替的栅极导电层506和栅极电介质层508。存储堆叠层504中的栅极导电层506和栅极电介质层508的对的数量可以确定存储单元阵列401中的存储单元406的数量。

栅极导电层506可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层506包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层506包括掺杂多晶硅层。每个栅极导电层506可以包括围绕存储单元406的控制栅极，并且可以在存储堆叠层504的顶部处横向地延伸作为DSG线413、在存储堆叠层504的底部处横向地延伸作为SSG线415、或者在DSG线413与SSG线415之间横向地延伸作为字线418。

如图7中所示，NAND存储串408包括垂直地延伸穿过存储器堆叠层504的沟道结构512。在一些实施方式中，沟道结构512包括填充有(一种或多种)半导体材料(例如，作为半导体沟道520)和(一种或多种)电介质材料(例如，作为存储膜518)的沟道孔。在一些实施方式中，半导体沟道520包括硅，例如，多晶硅。在一些实施方式中，存储膜518是包括隧穿层526、存储层524(又称为“电荷捕获/存储层”)和阻挡层522的复合电介质层。沟道结构512可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道520、隧穿层526、存储层524和阻挡层522以此顺序从圆柱的中心朝向圆柱的外表面径向布置。隧穿层526可以包括氧化硅、氮氧化硅或其任何组合。存储层524可以包括氮化硅、氮氧化硅或其任何组合。阻挡层522可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜518可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

根据一些实施方式，如图7中所示，阱514(例如，P阱和/或N阱)形成在衬底502中，并且NAND存储串408的源极端与阱514接触。例如，源极线414可以耦接到阱514，以在擦除操作期间将擦除电压施加到阱514(即，NAND存储串408的源极)。在一些实施方式中，NAND存储串408还包括在NAND存储串408的漏极端处的沟道插塞516。应当理解，尽管在图7中未示出，但是可以形成存储单元阵列401的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。

返回参考图6，外围电路300可以通过位线416、字线418、源极线414、SSG线415和DSG线413耦接到存储单元阵列401。外围电路300可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线416、字线418、源极线414、SSG线415和DSG线413将电压信号和/或电流信号施加到每个目标存储单元406以及从每个目标存储单元406感测电压信号和/或电流信号来促进存储单元阵列401的操作。

外围电路300可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图8示出了一些示例性外围电路300，外围电路300包括页缓冲器/感测放大器604、列解码器/位线(BL)驱动器606、行解码器/字线(WL)驱动器608、电压产生电路310、控制逻辑单元612、寄存器614、接口616和数据总线618。应当理解，在一些示例中，还可以包括图8中未示出的附加外围电路。

可以理解的是，这里，页缓冲器/感测放大器604、列解码器/位线(BL)驱动器606、行解码器/字线(WL)驱动器608可表示图3中与电压产生电路310电连接的多个驱动电路。

页缓冲器/感测放大器604可以被配置为根据来自控制逻辑单元612的控制信号从存储单元阵列401读取数据以及向存储单元阵列401编程(写入)数据。在一个示例中，页缓冲器/感测放大器604可以存储要被编程到存储单元阵列401的一个页420中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦接到选定字线418的存储单元406中。在又一示例中，页缓冲器/感测放大器604还可以感测来自位线416的表示存储在存储单元406中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器606可以被配置为由控制逻辑单元612控制，并且通过施加从电压产生电路310生成的位线电压来选择一个或多个NAND存储串408。

行解码器/字线驱动器608可以被配置为由控制逻辑单元612控制，并且选择/取消选择存储单元阵列401的块404并且选择/取消选择块404的字线418。行解码器/字线驱动器608还可以被配置为使用从电压产生电路310生成的字线电压(V_WL)来驱动字线418。在一些实施方式中，行解码器/字线驱动器608还可以选择/取消选择并且驱动SSG线415和DSG线413。如下文详细描述的，行解码器/字线驱动器608被配置为对耦接到(一个或多个)选定字线418的存储单元406执行擦除操作。电压产生电路310可以被配置为由控制逻辑单元612控制，并且生成要被供应到存储单元阵列401的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元612可以耦接到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦接到控制逻辑单元612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口616可以耦接到控制逻辑单元612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元612，以及缓冲从控制逻辑单元612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦接到列解码器/位线驱动器606，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储单元阵列401或从存储单元阵列401中继或缓冲数据。

需要强调的是，外围电路300被配置为对多个存储器单元行中的选定存储器单元行执行本公开实施例提供的读取操作。图9是根据本公开实施例示出的一种存储器系统700的示意图。参照图9所示，存储器系统700，包括：

一个或多个如上述任一实施例中的存储器400；

耦接到存储器400并且被配置为控制存储器400执行如上述任一实施例中读取方法的存储器控制器706。

系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。

如图9中所示，系统700可以包括主机708和存储子系统702，存储子系统702具有一个或多个存储器400，存储子系统还包括存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为将数据发送到存储器400。或者，主机708可以被配置为从存储器400接收数据。

存储器400可以是本公开中公开的任何存储器器件。存储器400(例如，NAND闪存存储器器件(例如，三维(3D)NAND闪存存储器器件))可以在擦除操作期间具有来自耦接到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。

根据一些实施方式，存储器控制器706还耦接到主机708。存储器控制器706可以管理存储在存储器400中的数据，并且与主机708通信。

在一些实施方式中，存储器控制器706被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。

在一些实施方式中，存储器控制器706被设计为用于在高占空比环境固态硬盘(SSD)或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器706可以被配置为控制存储器400的操作，例如读取、擦除和编程操作。存储器控制器706还可以被配置为管理关于存储在或要存储在存储器400中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器706还被配置为处理关于从存储器400读取的或者被写入到存储器400的数据的纠错码(ECC)。

存储器控制器706还可以执行任何其他合适的功能，例如，格式化存储器400。存储器控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器706和一个或多个存储器400可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统700可以实施并且封装到不同类型的终端电子产品中。

在如图10a中所示的一个示例中，存储器控制器706和单个存储器400可以集成到存储器卡802中。存储器卡802可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡802还可以包括将存储器卡802与主机(例如，图9中的主机708)耦接的存储器卡连接器804。

在如图10b中所示的另一示例中，存储器控制器706和多个存储器400可以集成到固态驱动器(SSD)806中。固态驱动器806还可以包括将固态驱动器806与主机(例如，图9中的主机708)耦接的固态驱动器连接器808。在一些实施方式中，固态驱动器806的存储容量和/或操作速度大于存储器卡802的存储容量和/或操作速度。

可以理解的是，存储器控制器706可以执行如本公开任一实施例提供的读取方法。

应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦接、或直接耦接、或通信连接可以是通过一些接口，设备或单元的间接耦接或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种存储器，其特征在于，包括：

存储单元阵列；

外围电路，与所述存储单元阵列耦接，包括：

多个驱动电路；

电压产生电路，用于产生目标读取参考电压；

驱动线，位于所述电压产生电路与所述多个驱动电路之间，用于将所述目标读取参考电压提供至所述多个驱动电路；

感测线，一端耦接至所述电压产生电路，另一端耦接至所述驱动线和所述多个驱动电路的耦接节点，用于将所述驱动线和所述多个驱动电路的耦接节点位置的实际读取参考电压传输至所述电压产生电路；

所述电压产生电路，还用于根据所述实际读取参考电压，调整所述目标读取参考电压的取值，并将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储单元阵列执行读取操作。

2.根据权利要求1所述的存储器，其特征在于，

所述驱动线的一端，具体与所述电压产生电路耦接于第一节点；所述驱动线的另一端，具体与所述多个驱动电路耦接于第二节点；其中，在所述电压产生电路产生所述目标读取参考电压时，所述第一节点的第一电压值大于所述第二节点的第二电压值；

所述感测线的一端，具体与所述电压产生电路耦接于第三节点；所述感测线的另一端具体耦接于所述第二节点；其中，在所述电压产生电路产生所述目标读取参考电压时，所述第三节点的第三电压值等于所述第二节点的第二电压值；

所述感测线，具体用于将所述第三电压值传输至所述电压产生电路。

3.根据权利要求2所述的存储器，其特征在于，

所述电压产生电路，具体用于根据所述感测线传输的所述第三电压值与所述第一电压值的差值，确定所述目标读取参考电压沿所述驱动线的电压降，并根据所述电压降调整所述目标读取参考电压的取值。

4.根据权利要求2所述的存储器，其特征在于，所述电压产生电路，还包括：比较器和驱动模块；

所述比较器，位于所述感测线与所述驱动模块之间，用于比较所述第三电压值与预设参考电压的大小；

所述比较器，还用于在所述第三电压值小于所述预设参考电压时，生成反馈信息，并发送至所述驱动模块；

所述驱动模块，位于所述比较器与所述驱动线之间，用于根据接收的所述反馈信息调整所述目标读取参考电压的取值。

5.根据权利要求1所述的存储器，其特征在于，所述外围电路，还包括：滤波器，位于所述电压产生电路与一个所述驱动电路之间，用于接收所述电压产生电路发送的电信号，并允许所述电信号中频率在预设频率范围之内的信号传输至所述驱动电路。

6.根据权利要求5所述的存储器，其特征在于，

所述存储单元阵列包括：存储面，与所述驱动电路电连接；

所述外围电路，还包括：放大电路，位于所述驱动电路与所述存储面之间，用于将提供至所述驱动电路的目标读取参考电压转变为读取驱动电压，以对所述存储面执行读取操作；其中，所述读取驱动电压大于所述目标读取参考电压。

7.一种存储器的读取方法，其特征在于，包括：

利用电压产生电路产生目标读取参考电压；

利用驱动线将所述目标读取参考电压提供至至少一个驱动电路；其中，所述驱动线位于所述电压产生电路与所述驱动电路之间；

利用感测线将所述驱动线和所述驱动电路的耦接节点位置的实际读取参考电压传输至所述电压产生电路；其中，所述感测线的一端耦接至所述电压产生电路，所述感测线的另一端耦接至所述驱动线和所述驱动电路的耦接节点；

所述电压产生电路根据所述实际读取参考电压，调整所述目标读取参考电压的取值，并将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储器执行读取操作。

8.根据权利要求7所述的方法，其特征在于，在所述电压产生电路产生所述目标读取参考电压时，所述电压产生电路与所述驱动线耦接的第一节点的第一电压值，大于所述驱动线与所述驱动电路耦接的第二节点的第二电压值；

所述感测线与所述电压产生电路耦接的第三节点的第三电压值；等于所述感测线耦接至所述第二节点的第二电压值；

所述方法还包括：

利用所述感测线将所述第三电压值传输至所述电压产生电路。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

所述电压产生电路根据所述感测线传输的所述第三电压值与所述第一电压值的差值，确定所述目标读取参考电压沿所述驱动线的电压降，并根据所述电压降调整所述目标读取参考电压的取值。

10.根据权利要求8所述的方法，其特征在于，所述电压产生电路包括：比较器和驱动模块；所述方法还包括：

利用所述比较器比较所述第三电压值与预设参考电压的大小；其中，所述比较器位于所述感测线与所述驱动模块之间；

在所述第三电压值小于所述预设参考电压时，通过所述比较器生成反馈信息，并发送至所述驱动模块；

所述驱动模块根据接收的所述反馈信息调整所述目标读取参考电压的取值。

11.根据权利要求7所述的方法，其特征在于，所述方法还包括：

利用滤波器接收所述电压产生电路发送的电信号，并允许所述电信号中频率在预设频率范围之内的信号传输至所述驱动电路；其中，所述滤波器位于所述电压产生电路与所述驱动电路之间。

12.根据权利要求11所述的方法，其特征在于，所述存储器还包括：存储面，与所述驱动电路电连接；

所述将调整后的所述目标参考电压提供至所述驱动电路，以对所述存储器执行读取操作，包括：

利用放大电路将提供至所述驱动电路的目标读取参考电压转变为读取驱动电压；其中，所述读取驱动电压大于所述目标读取参考电压；

向所述存储面输出所述读取驱动电压，以对所述存储面执行读取操作。

13.一种存储器系统，其特征在于，包括：

一个或多个如权利要求1至6任一项所述的存储器；

耦接到所述存储器并且被配置为控制所述存储器执行如权利要求7至12任一项所述读取方法的存储器控制器。

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