CN115588452A - 放电电路、放电方法、存储器及存储系统 - Google Patents
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Abstract
本申请公开一种放电电路、放电方法、存储器及存储系统。其中，放电电路包括：控制支路和放电支路；其中，控制支路包括第一控制晶体管；放电支路包括第二控制晶体管；第一控制晶体管串接在待放电节点与第一节点之间；第一节点位于所述第二控制晶体管的受控端的连接线；在待放电节点未放电至目标电压时，第一控制晶体管在第一使能信号作用下导通；第一控制晶体管的受控端接入第一使能信号；第二控制晶体管串接在待放电节点与地之间；第二控制晶体管的受控端接于第一节点；在第一控制晶体管导通情况下，第二控制晶体管在第一节点的电压作用下导通，放电支路形成闭合通路，对待放电节点进行放电。
Description
技术领域
本申请涉及集成电路技术领域，尤其涉及一种放电电路、放电方法、存储器及存储系统。
背景技术
在集成电路内部存在一些元器件的输输出比电源电压高，在这些元器件不使用时，需要对这些元器件的输出节点对地放电，比如，在存储器芯片中，对选中字线提供编程电压的高压稳压器的输出节点，在其完成一次供电后，需要将该输出节点对地放电。目前，采用的放电电路比较复杂，且放电电路受逻辑控制影响不能应对突变情况，进而不能达到所需的放电需求。
发明内容
有鉴于此，本申请实施例提供一种放电电路、放电方法、存储器及存储系统，以解决上述问题。
为此，本申请的技术方案是这样实现的：
第一方面，本申请实施例提供一种放电电路，包括：控制支路和放电支路；其中，所述控制支路包括第一控制晶体管；所述放电支路包括第二控制晶体管，其中；
所述第一控制晶体管串接在所述待放电节点与第一节点之间；所述第一节点位于所述第二控制晶体管的受控端的连接线；所述第一控制晶体管的受控端接入第一使能信号；在所述待放电节点未放电至目标电压时，所述第一控制晶体管在所述第一使能信号作用下导通；
所述第二控制晶体管串接在所述待放电节点与地之间；所述第二控制晶体管的受控端接于所述第一节点；在所述第一控制晶体管导通情况下，所述第二控制晶体管在所述第一节点的电压作用下导通，所述放电支路形成闭合通路，对所述待放电节点进行放电。
第二方面，本申请实施例还提供一种放电方法，应用于待放电节点的放电电路，所述放电电路包括：控制支路和放电支路；其中，所述控制支路包括串接在所述待放电节点与第一节点之间第一控制晶体管；所述放电支路包括串接在所述待放电节点与地之间的第二控制晶体管；所述第一节点位于所述第二控制晶体管的受控端的连接线；所述第二控制晶体管的受控端接于第一节点；所述放电方法包括：
基于接入的第一使能信号使所述第一控制晶体管导通；所述处于第一状态的第一使能信号为所述放电电路包含的触发器基于接收的放电触发信号生成的；
在所述第一控制晶体管导通的情况下，使得所述第一节点的电压升高至第一电压；
在所述第一电压的作用下，使所述第二控制晶体管导通，使所述放电支路形成闭合通路，对所述待放电节点进行放电。
第三方面，本申请实施例还提供一种存储器，包括：用于存储数据的存储阵列；
以及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；其中，
所述外围电路包括：前述任一项所述的放电电路。
第四方面，本申请实施例还提供一种存储系统，包括：一个或多个前述的存储器；以及与所述一个或多个存储器耦接的存储器控制器；所述存储器控制器被配置为控制所述一个或多个存储器的各种操作。
本申请实施例提供一种放电电路、放电方法、存储器及存储系统。其中，所述放电电路包括：控制支路和放电支路；其中，所述控制支路包括第一控制晶体管；所述放电支路包括第二控制晶体管，其中；所述第一控制晶体管串接在待放电节点与第一节点之间；所述第一节点位于所述第二控制晶体管的受控端的连接线；所述第一控制晶体管的受控端接入第一使能信号；在所述待放电节点未放电至目标电压时，所述第一控制晶体管在所述第一使能信号作用下导通；所述第二控制晶体管串接在所述待放电节点与地之间；所述第二控制晶体管的受控端接于所述第一节点；在所述第一控制晶体管导通情况下，所述第二控制晶体管在所述第一节点的电压作用下导通，所述放电支路形成闭合通路，对所述待放电节点进行放电。本申请实施例提供的待放电节点的放电电路，将控制放电支路放电的有效信号从放电触发信号换成有效时长不受放电触发信号的有效时长影响的第一使能信号，从而使放电电路不再受放电触发信号的有效时长的影响，不会因放电触发信号的有效时长太短，而引起的过冲现象；并且，通过上述放电电路的布局，使用的开关管的数量比较少，能够节省芯片面积。
附图说明
图1为本申请实施例提供的待放电节点的放电电路的结构示意图；
图2为本申请实施例提供的一种待放电节点的放电方法的流程示意图一；
图3为本申请实施例提供的一种待放电节点的放电方法的流程示意图二；
图4为本申请实施例提供的一种待放电节点的放电方法的流程示意图三；
图5为本申请实施例提供的高压稳压器的输出节点的放电电路的结构示意图；
图6为包含外围电路的示例性存储器的示意图；
图7为存储阵列的组织结构的示意图；
图8为了根据本申请的一些方面的包含存储单元串的示例性存储阵列的截面的侧视图；
图9为包含存储阵列和外围电路的示例性存储器的块图
图10为本申请实施例提供的一种存储系统的结构示意图；
图11为相关技术中具有存储器的示例性系统的块图；
图12为具有存储器的示例性存储卡的示意图；
图13为具有存储器的示例性固态硬盘(SSD)的示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请的保护范围。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。在附图的流程图示出了逻辑顺序，但是在某些情况下，可以不同于此处的顺序执行所示出或描述的步骤。
以下结合附图将详细的说明本申请。
参见图1，如图1所示，本申请实施例提供一种待放电节点的放电电路100，其包括：控制支路①和放电支路②；其中，所述控制支路①包括第一控制晶体管M1；所述放电支路②包括第二控制晶体管M2，其中；
所述第一控制晶体管M1串接在所述待放电节点与第一节点之间；所述第一节点位于所述第二控制晶体管M2的受控端的连接线；所述第一控制晶体管M1的受控端接入第一使能信号；在所述待放电节点未放电至目标电压时，所述第一控制晶体管在所述第一使能信号作用下导通；
所述第二控制晶体管M2串接在所述待放电节点与地之间；所述第二控制晶体管M2的受控端接于所述第一节点；在所述第一控制晶体管M1导通情况下，所述第二控制晶体管M2在所述第一节点的电压作用下导通，所述放电支路②形成闭合通路，对所述待放电节点进行放电。
其中，在所述待放电节点的未放电至目标电压时，所述第一使能信号处于第一状态，该处于第一状态的所述第一使能信号基于放电触发信号生成；该第一使能信号处于第一状态的有效时长不依赖所述放电触发信号的有效时长。也就是说，所述第一使能信号处于第一状态的时长不受所述放电触发信号的有效时长影响，更通俗的来讲，在放电触发信号由有效变为无效时，所述第一使能信号可以处于第一状态。其中，所述放电触发信号由存储器的控制逻辑单元提供或者由存储器系统包含的存储器控制器提供。在一些实施例中，所述放电触发信号处于高电平时是有效的，处于低电平时是无效的，其有效时长也即是该高电平维持的时间长短。在另一些实施例中，所述放电触发信号处于低电平时是有效的，处于高电平时无效的，其有效时长也即该低电平维持的时间长短。具体地，所述放电触发信号采用前述哪种电平为有效，根据实际的电路设计而定。为了整体说明本申请的技术方案，本申请采用所述放电触发信号处于高电平时是有效的。
在一些实施例中，所述待放电节点可以为存储器包含的用于为字线提供编程电压的高压稳压器的输出端。该高压稳压器的输入端连接电荷泵电路的输出端，用于对电荷泵电路输出的电压进行稳压。
在一些实施例中，所述放电电路还包括：触发器，与所述第一控制晶体管的受控端连接，用于接收放电触发信号，并基于接收的放电触发信号生成处于第一状态的所述第一使能信号；所述处于第一状态的所述第一使能信号使所述第一控制晶体管导通。
需要说明的是，所述触发器可以为R-S触发器。这里所说的放电触发信号也就是触发放电电路放电的信号。该放电触发信号为与放电电路耦接的控制单元(控制逻辑单元或存储器控制器)发送的，且由人为配置的，其有效时长是为固定值(也就是处于高电平的时间是有效的)。这里，将所述放电触发信号输入到触发器中生成处于第一状态的第一使能信号。该处于第一状态的第一使能信号输入到第一控制晶体管M1的受控端，使所述第一控制晶体管M1导通。
这里，所述第一状态可以是指所述第一使能信号处于高电平的状态，也可以称之为处于第一状态的第一使能信号是有效的。
具体地，在一些实施例中，触发器接收到放电触发信号，在检测到所述放电触发信号的上升沿时，输出高电平状态的信号；该高电平状态的信号也即为处于第一状态的第一使能信号。由触发器的特性可知，所述处于第一状态的第一使能信号处于第一状态的时长可以一直保持，直到放电结束到来输入到触发器的另一输入端，改变触发器的输出状态为止。
在一些实施例中，所述触发器，还用于接收放电停止信号并基于放电停止信号生成处于第二状态的所述第一使能信号；所述处于第二状态的所述第一使能信号使所述第一控制晶体管关断。
这里，所说的放电停止信号可以是指触发停止为所述待放电节点放电的信号。在所述待放电节点的电压放到目标电压或者其他需要停止放电情况时，通过向所述触发器输入放电停止信号，以生成处于第二状态的第一使能信号；在所述处于第二状态的第一使能信号作用下，所述第一控制晶体管M1关断，为断开放电支路②做准备。这里，所述第二状态可以是指所述第一使能信号处于低电平的状态，也可以称之为处于第二状态的第一使能信号是无效的。
在一些实施例中，所述控制支路还可以包括：串接在所述待放电节点与所述第一控制晶体管之间的第一保护晶体管M3，用于对所述第一控制晶体管进行过压保护。
需要说明的是，所述待放电节点的电压可能为高电压，而用于控制控制支路断开或闭合的第一控制晶体管M1为低压晶体管。为了保护第一控制晶体管M1，在控制支路①上靠近所述待放电节点先串接耐高压的第一保护晶体管M3，将施加在所述第一控制晶体管M1的电压降低至其可以承受范围，以保护所述第一控制晶体管M1。
在一些实施例中，所述控制支路①还可以包括：串接在所述待放电节点与所述第一控制晶体管之间的钳位晶体管M4，其中，其中，在所述待放电节点的电压放电至目标电压时，所述钳位晶体管被关断，使所述待放电节点的电压保持在目标电压。
需要说明的是，钳位是指将某点的电位限制在规定电位的措施，是一种过压保护技术。这里的钳位晶体管M4可以是v4x控制的PMOS晶体管，在所述待放电节点的电压下降到v4x+|vthp|时，所述钳位晶体管M4断开，使得第一节点的电压下降，从而使得所述第二控制控制晶体管M2关断，进而断开所述放电支路②，从而停止对所述待放电节点放电，以将所述待放电节点的电压维持在所述v4x+|vthp|。该v4x+|vthp|就为所需的目标电压。其中，|vthp|为M4的阈值电压的绝对值。v4x为施加到M4的受控端的偏置电压。
举例来说，假设所述待放电节点的目标电压为9伏特(V)，|vthp|大约为1.5V时，v4x可以为7.5V。
在一些实施例中，所述控制支路①还可以包括：串接在所述钳位晶体管M4与所述待放电节点之间的第二保护晶体管M5，用于对所述钳位晶体管M4进行过压保护。
需要说明的是，在控制支路①包含钳位晶体管M4的基础上，为了保护该钳位控制晶体管M4，在其之前，在待放电节点之后串接高耐压的第二保护晶体管M5，以对M4进行过压保护。其中，第二保护晶体管M5的受控端接入的第二偏置电压vgsw的电压值的取值，为存储器包含的外围电路中电源你刺痛提供的可用默认值，在该默认值下，控制存储器的相关开关管的关断或导通，比如，在本申请中，所述第二偏置电压vgsw的电压值可以大于8V的电压值以使所述第二保护晶体管M5一直处于导通状态。
在一些实施例中，所述控制支路①还可以包括：串接在所述第一节点与地之间的第三控制晶体管M6；
在所述第一控制晶体管M1关断和/或所述钳位晶体管M4关断的情况下，所述第三控制晶体管基于自身的受控端接入的第一偏置电压vb导通，使得所述第一节点的电压下降到第二电压；所述第二控制晶体管在所述第二电压作用下关断，使所述放电支路断开，停止对所述待放电节点放电。
需要说明的是，在M1和/或M4关断的情况下，说明要停止对所述待放电节点进行放电，因此，此时需要将第二控制晶体管M2关断，此时，第一控制晶体管M2的受控端需接收低于其阈值电压的控制电压，也就是，所述第一节点的电压需要降低，以将所述第二控制晶体管M2关断，进而断开所述放电支路②。
这里，在第一节点与地之间串接一个第三控制晶体管M6，其受控端接入第一偏置电压vb。在该第一偏置电压vb作用下，所述第三控制晶体管M6导通，将地电压接入到所述第一节点，也就是，使所述第一节点的电压下降至第二电压。在所述第二电压作用下，所述第二控制晶体管M2关断，使得所述放电支路②断开，从而停止对所述待放电节点放电。
在一些实施例中，所述控制支路①还可以包括：串接在所述第一节点与地之间的第四控制晶体管M7并且所述第四控制晶体管M7的受控端接于所述第一节点；所述第四控制晶体管M7与所述第二控制晶体管M2形成电流镜，用于对流过所述放电支路②的电流进行调节。
需要说明的是，在所述第一节点的电压下降至第二电压时，所述第四控制晶体管M7是关断的；在所述第一节点的电压上升至第一电压时，所述第四控制晶体管M7使导通。也就是说，所述第四控制晶体管M7仅在导通时，对流过所述放电支路②的电流进行调节。在一些实施例中，通过调整所述M7上流过的电流，而调整放电支路②上的电流，二者电流因电流镜结构的作用，呈正相关。在一些实施例中，可以通过改变M7的宽长比，以改变其本身的电阻值，在相同的电压作用下，以改变流过M7上的电流，进而调整放电支路②的电流。
在一些实施例中，所述控制支路①还可以包括：串接在所述第一节点与地之间的第五控制晶体管M8；所述第五控制晶体管M8的受控端接入与所述第一使能信号反相的第二使能信号；在所述第五控制晶体管M8在所述第二使能信号有效的情况下导通时，使得所述第一节点的电压下降至地电压，关断所述第二控制晶体管，确保所述放电支路②断开。
需要说明的是，所述第二使能信号与所述第一使能信号互为反信号，也即，所述第一使能信号处于第一状态时，所述第二使能信号处于第二状态；所述第一使能信号处于第二状态时，所述第二使能信号处于第一状态。应该理解的是，在具有该待放电节点的元器件为其他元器件提供电压时，放电电路100是不应该对该待放电节点放电的，为了确保所述放电电路100的放电支路②的断开，在第一节点与地之间串接第五控制晶体管M8，其受控端接入与第一使能信号反相的第二使能信号。在所述第一使能信号处于第一状态时(有效)时，所述第二使能信号处于第二状态(无效)；在所述第一使能信号处于第二状态(无效)时，所述第二使能信号处于第一状态(有效)。而在所述第二使能信号处于第一状态(有效)时，所述第五控制晶体管M8导通，将第一节点的电压拉低至地电压vss，从而使第二控制晶体管M2关断，进而所述放电支路②断开，不能对所述待放电节点进行放电。
在一些实施例中，所述放电支路还包括：串接在所述待放电节点与所述第二控制晶体管之间或串接在第二节点与所述第二控制晶体管之间的第三保护晶体管M9，用于对所述第二控制晶体管进行过压保护；其中，所述第二节点位于所述第二保护晶体管与所述钳位晶体管的连接线。
需要说明的是，第三保护晶体管M9与前述的第一保护晶体管M3、第二保护晶体管M5作用相同，在此不再赘述。对于其连接位置，可以串接在所述待放电节点与所述第二控制晶体管之间或串接在第二节点与所述第二控制晶体管之间。其中图1所示的连接方式为串接在第二节点与所述第二控制晶体管之间。
在一些实施例中，所述放电电路还可以包括：串接在所述第一节点与所述待放电节点之间的电容C1。
需要说明的是，所述电容C1用于控制所述放电支路②对于所述待放电节点的电压的放电速度。若没有电容C1，所述放电支路②的放电速度可能太快，以至于控制支路①来不及反应，所述待放电节点的电压有可能会放电至目标电压之下，因此，采用电容C1延缓所述放电支路②的放电速度。
需要说明的是，图1中所示的第一保护晶体管M3、第二保护晶体管M5、第三保护晶体管M9可以为高压晶体管，用于保护下方的低压晶体管，其均可以为多指N型晶体管(NPN晶体管)。其中，第三保护晶体管M9包含的单指N型晶体管的个数大约与第二保护晶体管M5包含单指N型晶体管的个数相等，大于所述第一保护晶体管M3包含N型晶体管的个数，使得所述放电支路②成为主放电支路。在图1中，第一控制晶体管M1、第二控制晶体管M2、第三控制晶体管M6、第四控制晶体管M7以及第五控制晶体管M8可以为N型晶体管。需要说明的是，所说多指(multi-finger)N型晶体管可以相当于多个单指MOS的并联，其中，单指MOS可以是指每一对源极S和漏极D之间形成的NPN结。
本申请实施例提供的待放电节点的放电电路，将控制放电支路放电的有效信号从放电触发信号换成有效时长不受放电触发信号的有效时长影响的第一使能信号，从而使放电电路不再受放电触发信号的有效时长的影响，不会因放电触发信号的有效时长太短，而引起的过冲现象；并且，通过上述放电电路的布局，使用的开关管的数量比较少，能够节省芯片面积。
基于同样的发明构思，本申请实施例还提供一种待放电节点的放电方法，应用于待放电节点的放电电路，所述放电电路包括：控制支路和放电支路；其中，所述控制支路包括串接在所述待放电节点与第一节点之间第一控制晶体管；所述放电支路包括串接在所述待放电节点与地之间的第二控制晶体管；所述第一节点位于所述第二控制晶体管的受控端的连接线；所述第二控制晶体管的受控端接于第一节点；如图2所示，所述放电方法包括：
S201：基于接入的处于第一状态的第一使能信号使所述第一控制晶体管导通；所述处于第一状态的第一使能信号为所述放电电路包含的触发器基于接收的放电触发信号生成的；
S202：在所述第一控制晶体管导通的情况下，使得所述第一节点的电压升高至第一电压；
S203：在所述第一电压的作用下，使所述第二控制晶体管导通，使所述放电支路形成闭合通路，对所述待放电节点进行放电。
在一些实施例中，如图3所示，所述控制支路还包括：串接在所述第一节点与地之间的第三控制晶体管，所述放电方法还包括：
S204：基于接入的处于第二状态的第一使能信号使所述第一控制晶体管关断；所述处于第二状态的第一使能信号为所述触发器基于接收的放电停止信号生成的；
S205：基于接入的第一偏置电压使所述第三控制晶体管导通；
S206：在所述第一控制晶体管关断、所述第三控制晶体管导通的情况下，使得所述第一节点的电压下降至第二电压；
S207：在所述第二电压作用下，使所述第二控制晶体管关断，使所述放电支路断开，停止对所述待放电节点放电。
在一些实施例中，如图4所示，所述控制支路还包括：串接在所述待放电节点与所述第一控制晶体管之间的钳位晶体管，所述放电方法还包括：
S208：在所述待放电节点的电压下降到目标电压时，使所述钳位晶体管关断；
S209：基于接入的第一偏置电压使所述第三控制晶体管导通；
S2010：在所述第四控制晶体管关断、所述第三控制晶体管导通的情况下，使得所述第一节点的电压下降至第二电压；
S2011：在所述第二电压作用下，使所述第二控制晶体管关断，使所述放电支路断开，停止对所述待放电节点放电。
需要说明的是，本申请实施例提供的放电方法是基于前述放电电路而言的，对于各晶体管如何工作在前述已经详细说明，在此不再赘述。
为了理解本申请，如图5所示，其示出一种存储器包含的高压稳压器的输出端的放电电路的结构示意图。
需要说明的是，在存储器的XLC(比如，具有SLC、MLC、TLC、QLC等类型的存储单元的存储器)技术中，存储器包含的电荷泵产生的用于编程操作的高电压vpeh不能直接用于选中字线，需要使用高压稳压器进行稳压得到vpe。在编程操作或者预编程操作的放电过程中，通常需要将vpe放电至与未选中字线上施加的通过电压。也就是说，在该示例中，所述待放电节点为存储器包含的高压稳压器的输出端的输出节点vpe。vpe_dis为放电触发信号；vpe_disc为第一使能信号；vpe_disc_n为第二使能信号；vpeh_en为另一个放电电路的使能信号，比如电荷泵的输出端的放电电路的使能信号。
在图5中，vpe的放电过程为：RS触发器检测到vpe_dis的上升沿，得到处于第一状态的vpe_disc信号，也即处于第一状态的第一使能信号。在vpe_disc信号为高时处于第一状态，是有效的，控制所述第一控制晶体管M1导通，在vpe电压的作用下，所述第一节点的电压vmdis上升至第一电压，使得所述第二控制晶体管M2导通，使得放电支路形成闭合通路，对vpe放电，直到vpe的电压达到目标电压(比如，8V)，钳位晶体管M4关断；在第一偏置电压vb的作用下，第三控制晶体管M6导通，使得所述第一节点的电压vmdis下降至第二电压，使得第二控制晶体管M2关断，断开放电支路，停止对vpe放电。
由于存储器中与选中字线耦接的高压稳压器先放电，与高压稳压器耦接的电荷泵后放电，在高压稳压器的输出端得电压放电至目标电压后，高压稳压器的输出端的放电电路停止放电，而电荷泵的输出端的放电电路开始工作，给vpeh放电，直到vpeh的电压达到其所需的目标电压后，对vpeh停止放电，此时，整个放电过程完成，通过vpeh_en生成停止触发信号(该停止触发信号为vpeh_en经过反相器获得的，也就是说，停止触发信号与vpeh_en反相，在vpeh放电结束后，vpeh_en从高电平的有效状态转变到处于低电平状态的无效状态)，RS触发器检测到停止触发信号的上升沿，使得触发器的输出端Q的输出状态为低电平状态，也即为处于第二状态的vpe_disc信号，也即处于第二状态的vpe_disc信号，无效的vpe_disc信号，使得第一控制晶体管M1关断，结束整个放电过程。
本申请实施例还提供一种存储器，如图6所示，所述存储器600包括:用于存储数据的存储阵列601；
以及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路602；
其中，
所述外围电路包括：前述任一项所述的放电电路100。
需要说明的是，前述仅描述了外围电路602与本申请实施例相关部分的结构。实际上，对于存储阵列601可以是NAND闪存存储阵列，其中，存储单元606以NAND存储单元串608的阵列的形式提供，每个NAND存储单元串608在衬底(未示出)上方垂直地延伸。在一些实施例中，每个NAND存储单元串608包括串联耦合并且垂直地堆叠的多个存储单元606。每一个存储单元606可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元606的存储区域内捕获的电子的数量。每一个存储单元606可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施例中，每个存储单元606是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC，Single Level Cell)，例如，第一存储器状态“0”可以对应第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施例中，每个存储单元606是能够力在多个四个存储器状态中存储对于单个位的数据的多级单元(MLC，Multi Level Cell)，例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC，Trinary Level Cell)，或者每单元存储四位(又被称为四级单元(QLC，QuadrupleLevel Cell)。每一个MLC可以被编程为采取可能的编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图6所示，每个NAND存储单元串608可以包括在其源极端处的源极选择栅极(SSG)610和在其漏极端处的漏极选择栅极(DSG)612。SSG 610和DSG 612可以被配置为在读取和编程(或写入)操作期间激活选中的NAND存储单元串608(阵列的列)。在一些实施例中，同一块604中的NAND存储单元串608的源极通过同一源极线(SL)614(比如，公共SL)耦合。换句话说，根据一些实施方式，同一块604中的所有NAND存储单元串608具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储单元串608的DSG612耦合到相应的位线616，可以经由输出总线(未示出)从位线616读取和写入数据。在一些实施例中，每个NAND存储单元串608被配置为通过经由一个或多个DSG线613将选择电压(比如，高于具有DSG612晶体管的阈值电压)或取消选择电压(比如，0伏特(V))施加到相应的DSG612和/或经由一个或多个SSG线615将选择电压(比如，高于具有SSG610的晶体管的阈值电压)或取消选择电压(比如，0V)施加到相应的SSG610而被选择或被取消选择。
如图6所示，NAND存储单元串608可以被组织为多个块604，多个块604的每一个可以具有公共源极线614(比如，耦合到地)。在一些实施例中，每个块604是具有擦除操作的基本数据单位，即，同一块604上的所有存储单元606同时被擦除。为了擦除选定块604中的存储单元606，可以用擦除电压(Vers)(比如，高正电压20V或更高)偏置耦合到选定块604以及与选定块604同一面(Plane)中的未选定块604的源极线614。应该理解，在一些示例中，可以在半块级、在四分之一块级耦或者具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储单元串608的存储单元606可以通过字线618耦合，字线618选择存储单元606的哪一行接收读取和编程操作。在一些实施例方式中，耦合在同一字线618的存储单元606称之为页620。页620是用于编程操作或读取操作的基本数据单位，以位为单元的一页620的大小可以与一个块604中由字线618耦合的NAND存储单元串608的数量相关。每个字线618可以包括在相应页620中的每一个存储单元606处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
在存储器内部的存储阵列601的组织结构如图7示出。该存储阵列601可以划分成若干个DIE(或者叫LUN)，每一个DIE有若干个存储面(Plane)，每一个Plane有若干个块(Block)，每个Block有若干个页(Page)，每个Page对应着一个字线(Wordline)，Wordline连接着成千上万个存储单元606。其中，DIE/LUN是接收和执行操作命令的基本单元。如图7所示，LUN0和LUN1可以同时接收和执行不同的命令(但还是有一定限制的，不同厂家的闪存限制不同)。但在一个LUN当中，一次只能独立执行一个命令，不能对其中某个Page写的同时，又对其他Page进行读访问。一个LUN又分为若干个Plane，市面上常见的是1个或者2个Plane，也有4个Plane的闪存，也存在多于4个Plane的闪存，比如，包含6个Plane的闪存。应该理解，一个LUN包括多少个Plane，随着技术的发展，可能还会更多，本申请不做限制。每个Plane都有自己独立的高速缓冲缓存器(Cache Register)和页缓存器(Page Register)，其大小等于一个Page的大小。存储器耦接的存储器控制器在写某个Page的时候，先把数据从存储器控制器传输到该Page所对应Plane的Cache Register当中，然后再把整个CacheRegister当中的数据写到存储单元；读的时候则相反，先把这个Page的数据从存储单元读取到Cache Register，然后再按需传给存储器控制器。所说的按需就是我们读取数据的时候，没有必要把整个Page的数据都传给存储器控制器，而是按需选择数据传输。但要记住，无论是从存储单元读数据到Cache Register，还是把Cache Register的数据写入存储单元，都以Page为单位。
图8示出了根据本申请的一些方面的包括NAND存储单元串608的示例性存储阵列601的截面的侧视图。如图8中所示，NAND存储单元串608可以在衬底801上方垂直地延伸穿过存储器堆叠层802。衬底801可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
存储器堆叠层802可以包括交替的栅极导电层803和栅极到栅极电介质层804。存储器堆叠层802中的栅极导电层803和栅极到栅极电介质层804的对的数量可以确定存储阵列601中的存储单元606的数量。栅极导电层803可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层803包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层803包括掺杂多晶硅层。每个栅极导电层803可以包括围绕存储单元606的控制栅极，并且可以在存储器堆叠层802的顶部处横向地延伸作为DSG线613、在存储器堆叠层802的底部处横向地延伸作为SSG线615、或者在DSG线613与SSG线615之间横向地延伸作为字线618。
如图8中所示，NAND存储单元串608包括垂直地延伸穿过存储器堆叠层802的沟道结构805。在一些实施方式中，沟道结构805包括填充有(一种或多种)半导体材料和(一种或多种)电介质材料的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构805可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
返回参考图6，外围电路602可以通过位线616、字线618、源极线614、SSG线615和DSG线613耦合到存储阵列601。外围电路602可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线616、字线618、源极线614、SSG线615和DSG线613将电压信号和/或电流信号施加到每个目标存储单元606以及从每个目标存储单元606感测电压信号和/或电流信号来促进存储阵列601的操作。外围电路602可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图9示出了一些示例性外围电路，外围电路602包括页缓冲器/感测放大器904、列解码器/位线驱动器906、行解码器/字线驱动器908、电压发生器910、控制逻辑单元912、寄存器914、接口916和数据总线918。应当理解，在一些示例中，还可以包括图9中未示出的附加外围电路。
页缓冲器/感测放大器904可以被配置为根据来自控制逻辑单元912的控制信号从存储阵列601读取数据以及向存储阵列601编程(写入)数据。在一个示例中，页缓冲器/感测放大器904可以存储要被编程到存储阵列601的一个页620中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器904可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线618的存储单元606中。在又一示例中，页缓冲器/感测放大器904还可以感测来自位线616的表示存储在存储单元606中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器906可以被配置为由控制逻辑单元912控制，并且通过施加从电压发生器910生成的位线电压来选择一个或多个NAND存储单元串608。
行解码器/字线驱动器908可以被配置为由控制逻辑单元912控制，并且选择/取消选择存储阵列601的块604并且选择/取消选择块604的字线618。行解码器/字线驱动器908还可以被配置为使用从电压发生器910生成的字线电压来驱动字线618。在一些实施方式中，行解码器/字线驱动器908还可以选择/取消选择并且驱动SSG线615和DSG线613。如下文详细描述的，行解码器/字线驱动器908被配置为对耦合到(一个或多个)选定字线618的存储单元606执行擦除操作。电压发生器910可以被配置为由控制逻辑单元912控制，并且生成要被供应到存储阵列601的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑单元912可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器914可以耦合到控制逻辑单元912，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口916可以耦合到控制逻辑单元912，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元912，以及缓冲从控制逻辑单元912接收的状态信息并且将其中继到主机。接口916还可以经由数据总线918耦合到列解码器/位线驱动器906，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列601或从存储阵列601中继或缓冲数据。其中，本申请实施例涉及的电荷泵和高压稳压器可以包含在电压发生器910中。
本申请实施例还提供一种存储系统，如图10所示，所述存储系统1000包括：一个或多个前述所述的存储器600；以及与所述一个或多个存储器耦接的存储器控制器1001；所述存储器控制器被配置为控制所述一个或多个存储器的各种操作。
在一些实施例中，所述存储系统是固态硬盘SSD或存储卡。
需要说明的是，存储系统可以与主机耦合在一起形成数据系统，比如图11所示的数据系统。该数据系统1100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，Virtual Reality)设备、增强现实(AR，Argument Reality)设备或者其中具有储存器的任何其他合适的电子设备。如图11所示，数据系统1100可以包括主机1108和存储系统1000，其中，存储系统1000具有一个或多个存储器600和存储器控制器1001；主机1108可以是电子设备的处理器，如中央处理单元(CPU，Central Processing Unit)或者片上系统(SoC，Systemof Chip)，其中，片上系统例如可以为应用处理器(AP，Application Processor)。主机1108可以被配置为将数据发送到存储器600或从存储器600接收数据。具体的，存储器600可以是本申请中公开的任何存储器。比如，相变随机存取存储器(PCRAM，Phase Change RandomAccess Memory)、三维NAND闪存等等。
根据一些实施方式，存储器控制器1001耦合到存储器600和主机1108。并且被配置为控制存储器600。存储器控制器1001可以管理存储在存储器600中的数据，并与主机1108通信。在一些实施例中，存储器控制器1001被设计为用于在低占空比环境中操作，比如在安全数字(SD，Secure Digital)卡、紧凑型闪存(CF，Compact Flash)卡、通用串行总线(USB，Universal Serial Bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器1001被设计为用于在高占空比环境中操作，比如固态驱动器(SSD，Solid State Drive)或嵌入式多媒体卡(eMMC，embedded Muti Media Card)，其中SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储阵列。存储器控制器1001可以被配置为控制存储器600的操作，例如读取、擦除和编程操作。存储器控制器1001还可以被配置为管理关于存储在或要存储在存储器600中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1001还被配置为处理关于从存储器600读取的或者被写入到存储器600的数据的纠错码(ECC，Error Correction Code)。存储器控制器1001还可以执行任何其他合适的功能，例如，格式化存储器600。存储器控制器1001可以根据特定通信协议与外部设备(例如，主机1108)通信。例如，存储器控制器1001可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，Peripheral ComponentInterconnection)协议、PCI高速(PCI-E，PCI Express)协议、高级技术附件(ATA，AdvancedTechnology Attachmnet)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，Small Computer Small Interface)协议、增强型小型磁盘接口(ESDI，Enhanced SmallDisk Interface)协议、集成驱动电子设备(IDE，Integrated Drive Electronics)协议、Firewire协议等。存储器控制器1001和一个或多个存储器600可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统1000可以实施并且封装到不同类型的终端电子产品中。在如图12所示的一个示例中，存储器控制器1001和单个存储器600可以集成到存储器卡1202中。存储器卡可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡还可以包括将存储器卡与主机(例如，图11中的主机1108)耦合的存储器卡连接器1404。在如图13所示的另一示例中，存储器控制器1001和多个存储器600可以集成到SSD 1302中。SSD还可以包括将SSD与主机(例如，图11中的主机1108)耦合的SSD连接器1304。在一些实施方式中，SSD的存储容量和/或操作速度大于存储器卡的存储容量和/或操作速度。此外，存储器控制器1001还可以被配置为控制存储器600的擦除、读取、写入操作。
以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
Claims (16)
1.一种放电电路，其特征在于，包括：控制支路和放电支路；其中，所述控制支路包括第一控制晶体管；所述放电支路包括第二控制晶体管，其中；
所述第一控制晶体管串接在待放电节点与第一节点之间；所述第一节点位于所述第二控制晶体管的受控端的连接线；所述第一控制晶体管的受控端接入第一使能信号；在所述待放电节点未放电至目标电压时，所述第一控制晶体管在所述第一使能信号作用下导通；
所述第二控制晶体管串接在所述待放电节点与地之间；所述第二控制晶体管的受控端接于所述第一节点；在所述第一控制晶体管导通情况下，所述第二控制晶体管在所述第一节点的电压作用下导通，所述放电支路形成闭合通路，对所述待放电节点进行放电。
2.根据权利要求1所述的放电电路，其特征在于，所述放电电路还包括：触发器，与所述第一控制晶体管的受控端连接，用于接收放电触发信号，并基于接收的放电触发信号生成处于第一状态的所述第一使能信号；所述处于第一状态的所述第一使能信号使所述第一控制晶体管导通。
3.根据权利要求2所述的放电电路，其特征在于，所述触发器，还用于接收放电停止信号并基于放电停止信号生成处于第二状态的所述第一使能信号；所述处于第二状态的所述第一使能信号使所述第一控制晶体管关断。
4.根据权利要求1所述的放电电路，其特征在于，所述控制支路还包括：串接在所述待放电节点与所述第一控制晶体管之间的第一保护晶体管，用于对所述第一控制晶体管进行过压保护。
5.根据权利要求1所述的放电电路，其特征在于，所述控制支路还包括：串接在所述待放电节点与所述第一控制晶体管之间的钳位晶体管，其中，在所述待放电节点的电压放电至目标电压时，所述钳位晶体管被关断，使所述待放电节点的电压保持在所述目标电压。
6.根据权利要求5所述的放电电路，其特征在于，所述控制支路还包括：串接在所述钳位晶体管与所述待放电节点之间的第二保护晶体管，用于对所述钳位晶体管进行过压保护。
7.根据权利要求5所述的放电电路，其特征在于，所述控制支路还包括：串接在所述第一节点与地之间的第三控制晶体管；
在所述第一控制晶体管关断和/或所述钳位晶体管关断的情况下，所述第三控制晶体管基于自身的受控端接入的第一偏置电压导通，使得所述第一节点的电压下降到第二电压；所述第二控制晶体管在所述第二电压作用下关断，使所述放电支路断开，停止对所述待放电节点放电。
8.根据权利要求1所述的放电电路，其特征在于，所述控制支路还包括：串接在所述第一节点与地之间的第四控制晶体管并且所述第四控制晶体管的受控端接于所述第一节点；所述第四控制晶体管与所述第二控制晶体管形成电流镜，用于对流过所述放电支路的电流进行调节。
9.根据权利要求1所述放电电路，其特征在于，所述控制支路还包括：串接在所述第一节点与地之间的第五控制晶体管；所述第五控制晶体管的受控端接入与所述第一使能信号反相的第二使能信号；在所述第五控制晶体管在所述第二使能信号有效的情况下导通时，使得所述第一节点的电压下降至地电压，关断所述第二控制晶体管，确保所述放电支路断开。
10.根据权利要求6所述的放电电路，其特征在于，所述放电支路还包括：串接在所述待放电节点与所述第二控制晶体管之间或串接在第二节点与所述第二控制晶体管之间的第三保护晶体管，用于对所述第二控制晶体管进行过压保护；其中，所述第二节点位于所述第二保护晶体管与所述钳位晶体管的连接线。
11.根据权利要求1所述的放电电路，其特征在于，所述放电电路还包括：串接在所述第一节点与所述待放电节点之间的电容。
12.根据权利要求1所述的放电电路，其特征在于，所述待放电节点为存储器包含的用于为字线提供编程电压的高压稳压器的输出端。
13.一种放电方法，其特征在于，应用于待放电节点的放电电路，所述放电电路包括：控制支路和放电支路；其中，所述控制支路包括串接在所述待放电节点与第一节点之间第一控制晶体管；所述放电支路包括串接在所述待放电节点与地之间的第二控制晶体管；所述第一节点位于所述第二控制晶体管的受控端的连接线；所述第二控制晶体管的受控端接于第一节点；所述放电方法包括：
基于接入的处于第一状态的第一使能信号使所述第一控制晶体管导通；所述处于第一状态的第一使能信号为所述放电电路包含的触发器基于接收的放电触发信号生成的；
在所述第一控制晶体管导通的情况下，使得所述第一节点的电压升高至第一电压；
在所述第一电压的作用下，使所述第二控制晶体管导通，使所述放电支路形成闭合通路，对所述待放电节点进行放电。
14.一种存储器，其特征在于，包括:用于存储数据的存储阵列；
以及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；其中，所述外围电路包括：权利要求1至12任一项所述的放电电路。
15.一种存储系统，其特征在于，包括：一个或多个权利要求14所述的存储器；以及与所述一个或多个存储器耦接的存储器控制器；所述存储器控制器被配置为控制所述一个或多个存储器的各种操作。
16.根据权利要求15所述的存储系统，其特征在于，所述存储系统是固态硬盘SSD或存储卡。
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