CN115694171A - 一种电荷泵电路、存储器及存储系统 - Google Patents

Abstract

本发明实施例提供一种电荷泵电路、存储器及存储系统。其中，所述电荷泵电路包括：多级泵电路和多个驱动电路，其中；所述多级泵电路包括串联的多个泵电路；所述多个驱动电路中的每个驱动电路被配置为驱动所述多个泵电路中至少一个泵电路；所述至少一个泵电路包含的泵电路的个数少于所述多个泵电路包含泵电路的个数；所述每个驱动电路的第一输出端连接在一起为所述多个泵电路中的首级泵电路供电。

Description

一种电荷泵电路、存储器及存储系统

技术领域

本发明涉及存储器技术领域，尤其涉及一种电荷泵电路、存储器及存储系统。

背景技术

随着科技的发展，电荷泵电路已经广泛的被应用到存储器，比如，电荷泵电路被应用于可编程只读存储器进行数据写入及数据擦除。目前，电荷泵电路的性能及结构仍是至关重要的研究方向。

发明内容

有鉴于此，本发明提供一种电荷泵电路、存储器及存储系统，通过为每一级泵电路设置一个驱动电路，从而减少多级电荷泵电路的功耗及降低占用集成电路板的面积。

为达到上述目的，本发明的技术方案是这样实现的：

第一方面，本发明实施例提供一种电荷泵电路，包括：多级泵电路和多个驱动电路，其中；

所述多级泵电路包括串联的多个泵电路；

所述多个驱动电路中的每个驱动电路被配置为驱动所述多个泵电路中至少一个泵电路；所述至少一个泵电路包含的泵电路的个数少于所述多个泵电路包含泵电路的个数；所述每个驱动电路的第一输出端连接在一起为所述多个泵电路中的首级泵电路供电。

第二方面，本发明实施例还提供一种存储器，包括：存储阵列，所述存储阵列包括存储单元；

及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；

所述外围电路包含前述任一项所述的电荷泵电路。

第三方面，本发明实施例还提供一种存储系统，包括:一个或多个前述任一项所述的存储器；以及耦接在所述存储器的存储器控制器；所述存储器控制器，用于：向所述存储器发送各种操作命令。

本发明实施例提供一种电荷泵电路、存储器及存储系统。其中，所述多级电荷泵电路包括：多级泵电路和多个驱动电路，其中；所述多级泵电路包括串联的多个泵电路；所述多个驱动电路中的每个驱动电路被配置为驱动所述多个泵电路中至少一个泵电路；所述至少一个泵电路包含的泵电路的个数少于所述多个泵电路包含泵电路的个数；所述每个驱动电路的第一输出端连接在一起为所述多个泵电路中的首级泵电路供电。本发明实施例提供的电荷泵电路，通过利用多个驱动电路对该多级电荷泵电路进行驱动，每一个驱动电路可以驱动至少一级泵电路，从而减少多级电荷泵电路工作时产生的功耗以及降低占用集成电路板的面积。

附图说明

当结合附图阅读时，从以下具体实施例方式中可以最好地理解本发明的方面。注意，根据工业汇总的标准实践，各种特征没有按照比例绘制。事实上，为了讨论的清楚，各特征的尺寸可以任意地增加或减小。

图1示出相关技术中具有存储器的示例性系统的块图；

图2示出具有存储器的示例性存储卡的示意图；

图3示出具有存储器的示例性固态硬盘(SSD)的示意图；

图4示出包含外围电路的示例性存储器的示意图；

图5示出存储器中包含的存储阵列的组织结构示意图；

图6示出包含NAND存储器串的示例性存储阵列的截面的侧视图；

图7示出包含存储阵列和外围电路的示例性存储器的块图；

图8示出本发明实施例提供的串联的多级电荷泵电路的结构示意图；

图9示出本发明实施例提供的并联的多级电荷泵电路的结构示意图；

图10示出本发明实施例提供的采用单一驱动方式的多级电荷泵电路的简单结构示意图；

图11示出本发明实施例提供的多级电荷泵电路的结构示意图；

图12示出本发明实施例提供的一种三级电荷泵电路的简单结构示意图；

图13示出本发明实施例提供的图12所示的三级电荷泵电路的具体结构示意图。

具体实施方式

以下公开提供了用于实施所提供的主题的不同特征的许多不同实施例或示例。下面描述部件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中，第一特征形成在第二特征之上或上可以包括其中第一特征和第二特征直接接触形成的实施例，并且还可以包括附加特征可以形成在第一特征与第二特征之间使得第一特征和第二特征可以不直接接触的实施例。另外，本发明可能在各种示例中重复参考数据和/或字母。这样重复是为了简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或构造之间的关系。

此外，诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等空间相对术语在本中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应的解释。

下面结合附图进行详细的说明本发明的技术方案。

图1示出相关技术中具有存储器的示例性系统的块图。在图1中，系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，Virtual Reality)设备、增强现实(AR，Argument Reality)设备或者其中具有储存器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和存储系统102，其中，存储系统102具有一个或多个存储器104和存储器控制器106；主机108可以是电子设备的处理器，如中央处理单元(CPU，CentralProcessing Unit)或者片上系统(SoC，System of Chip)，其中，片上系统例如可以为应用处理器(AP，Application Processor)。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。具体的，存储器104可以是本发明中公开的任何存储器。比如，相变随机存取存储器(PCRAM，Phase Change Random Access Memory)、三维NAND闪存等等。

根据一些实施方式，存储器控制器106耦合到存储器104和主机108。并且被配置为控制存储器104。存储器控制器106可以管理存储在存储器104中的数据，并与主机108通信。在一些实施例中，存储器控制器106被设计为用于在低占空比环境中操作，比如在安全数字(SD，Secure Digital)卡、紧凑型闪存(CF，Compact Flash)卡、通用串行总线(USB，Universal Serial Bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器106被设计为用于在高占空比环境中操作，比如固态驱动器(SSD，Solid State Drive)或嵌入式多媒体卡(eMMC，embedded Muti Media Card)，其中SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器104读取的或者被写入到存储器104的数据的纠错码(ECC，Error Correction Code)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，Peripheral Component Interconnection)协议、PCI高速(PCI-E，PCI Express)协议、高级技术附件(ATA，Advanced TechnologyAttachmnet)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，SmallComputer Small Interface)协议、增强型小型磁盘接口(ESDI，Enhanced Small DiskInterface)协议、集成驱动电子设备(IDE，Integrated Drive Electronics)协议、Firewire协议等。

存储器控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统102可以实施并且封装到不同类型的终端电子产品中。在如图2所示的一个示例中，存储器控制器106和单个存储器104可以集成到存储器卡202中。存储器卡可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡还可以包括将存储器卡与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图3所示的另一示例中，存储器控制器106和多个存储器104可以集成到SSD 302中。SSD还可以包括将SSD与主机(例如，图1中的主机108)耦合的SSD连接器304。在一些实施方式中，SSD的存储容量和/或操作速度大于存储器卡的存储容量和/或操作速度。此外，存储器控制器106还可以被配置为控制存储器104的擦除、读取、写入操作。

图4示出包含外围电路的示例性存储器的示意图。在图4所示，存储器104可以包括存储阵列401和耦合在所述存储阵列401的外围电路402，其中，存储阵列401可以是NAND闪存存储阵列，其中，存储单元406以NAND存储器串408的阵列的形式提供，每个NAND存储器串408在衬底(未示出)上方垂直地延伸。在一些实施例中，每个NAND存储器串408包括串联耦合并且垂直地堆叠的多个存储单元406。每一个存储单元406可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元406的存储区域内捕获的电子的数量。每一个存储单元406可以是包括浮栅泵级晶体管的浮栅类型的存储单元，或者是包括电荷捕获泵级晶体管的电荷捕获类型的存储单元。

在一些实施例中，每个存储单元406是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC，Single Level Cell)，例如，第一存储器状态“0”可以对应第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施例中，每个存储单元406是能够力在多个四个存储器状态中存储对于单个位的数据的多级单元(MLC，Multi Level Cell)，例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC，Trinary Level Cell)，或者每单元存储四位(又被称为四级单元(QLC，QuadrupleLevel Cell)。每一个MLC可以被编程为采取可能的编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图4所示，每个NAND存储器串408可以包括在其源极端处的源极选择栅极(SSG)410和在其漏极端处的漏极选择栅极(DSG)412。SSG 410和DSG412可以被配置为在读取和编程(或写入)操作期间激活选定的NAND存储器串408(阵列的列)。在一些实施例中，同一块404中的NAND存储器串408的源极通过同一源极线(SL)414(比如，公共SL)耦合。换句话说，根据一些实施方式，同一块404中的所有NAND存储器串408具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串408的DSG412耦合到相应的位线416，可以经由输出总线(未示出)从位线416读取和写入数据。在一些实施例中，每个NAND存储器串408被配置为通过经由一个或多个DSG线413将选择电压(比如，高于具有DSG412泵级晶体管的阈值电压)或取消选择电压(比如，0伏特(V))施加到相应的DSG412和/或经由一个或多个SSG线415将选择电压(比如，高于具有SSG410的泵级晶体管的阈值电压)或取消选择电压(比如，0V)施加到相应的SSG410而被选择或被取消选择。

如图4所示，NAND存储器串408可以被组织为多个块404，多个块404的每一个可以具有公共源极线414(比如，耦合到地)。在一些实施例中，每个块404是具有擦除操作的基本数据单位，即，同一块404上的所有存储单元406同时被擦除。为了擦除选定块404中的存储单元406，可以用擦除电压(Vers)(比如，高正电压20V或更高)偏置耦合到选定块404以及与选定块404同一面(Plane)中的未选定块404的源极线414。应该理解，在一些示例中，可以在半块级、在四分之一块级耦或者具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储器串408的存储单元406可以通过字线418耦合，字线418选择存储单元406的哪一行接收读取和编程操作。在一些实施例方式中，耦合在同一字线418的存储单元406称之为(物理)页420。页420是用于编程操作或读取操作的基本数据单位，以位为单元的一页420的大小可以与一个块404中由字线418耦合的NAND存储器串408的数量相关。每个字线418可以包括在相应页420中的每一个存储单元406处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。

在存储器内部的存储阵列401的组织结构如图5示出。该存储阵列401可以划分成若干个DIE(或者叫LUN)，每一个DIE有若干个存储面(Plane)，每一个Plane有若干个块(Block)，每个Block有若干个页(Page)，每个Page对应着一个字线(Wordline)，Wordline连接着成千上万个存储单元406。其中，DIE/LUN是接收和执行操作命令的基本单元。如图5所示，LUN0和LUN1可以同时接收和执行不同的命令(但还是有一定限制的，不同厂家的闪存限制不同)。但在一个LUN当中，一次只能独立执行一个命令，不能对其中某个Page写的同时，又对其他Page进行读访问。一个LUN又分为若干个Plane，市面上常见的是1个或者2个Plane，也有4个Plane的闪存，也存在多于4个Plane的闪存，比如，包含6个Plane的闪存。应该理解，一个LUN包括多少个Plane，随着技术的发展，可能还会更多，本发明不做限制。每个Plane都有自己独立的高速缓冲缓存器(Cache Register)和页缓存器(Page Register)，其大小等于一个Page的大小。存储器耦接的存储器控制器在写某个Page的时候，先把数据从存储器控制器传输到该Page所对应Plane的Cache Register当中，然后再把整个CacheRegister当中的数据写到存储单元；读的时候则相反，先把这个Page的数据从存储单元读取到Cache Register，然后再按需传给存储器控制器。所说的按需就是我们读取数据的时候，没有必要把整个Page的数据都传给存储器控制器，而是按需选择数据传输。但要记住，无论是从存储单元读数据到Cache Register，还是把Cache Register的数据写入存储单元，可以以Page为单位。

图6示出了根据本发明的一些方面的包括NAND存储单元串408的示例性存储阵列401的截面的侧视图。如图6中所示，NAND存储单元串408可以在衬底601上方垂直地延伸穿过存储器堆叠层602。衬底601可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。

存储器堆叠层602可以包括交替的栅极导电层603和栅极到栅极电介质层604。存储器堆叠层602中的栅极导电层603和栅极到栅极电介质层604的对的数量可以确定存储阵列401中的存储单元406的数量。栅极导电层603可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层603包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层603包括掺杂多晶硅层。每个栅极导电层603可以包括围绕存储单元406的控制栅极，并且可以在存储器堆叠层602的顶部处横向地延伸作为DSG线413、在存储器堆叠层602的底部处横向地延伸作为SSG线415、或者在DSG线413与SSG线415之间横向地延伸作为字线418。

如图6中所示，NAND存储单元串408包括垂直地延伸穿过存储器堆叠层602的沟道结构605。在一些实施方式中，沟道结构605包括填充有(一种或多种)半导体材料和(一种或多种)电介质材料的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构605可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

返回参考图4，外围电路402可以通过位线416、字线418、源极线414、SSG线415和DSG线413耦合到存储阵列401。外围电路402可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线416、字线418、源极线414、SSG线415和DSG线413将电压信号和/或电流信号施加到每个目标存储单元406以及从每个目标存储单元406感测电压信号和/或电流信号来促进存储阵列401的操作。外围电路402可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图7示出了一些示例性外围电路，外围电路402包括页缓冲器/感测放大器704、列解码器/位线驱动器706、行解码器/字线驱动器708、电压发生器710、控制逻辑单元712、寄存器714、接口716和数据总线718。应当理解，在一些示例中，还可以包括图7中未示出的附加外围电路。

页缓冲器/感测放大器704可以被配置为根据来自控制逻辑单元712的控制信号从存储阵列401读取数据以及向存储阵列401编程(写入)数据。在一个示例中，页缓冲器/感测放大器704可以存储要被编程到存储阵列401的一个页420中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器704可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线418的存储单元406中。在又一示例中，页缓冲器/感测放大器704还可以感测来自位线416的表示存储在存储单元406中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器706可以被配置为由控制逻辑单元712控制，并且通过施加从电压发生器710生成的位线电压来选择一个或多个NAND存储器串408。

行解码器/字线驱动器708可以被配置为由控制逻辑单元712控制，并且选择/取消选择存储阵列401的块404并且选择/取消选择块404的字线418。行解码器/字线驱动器708还可以被配置为使用从电压发生器710生成的字线电压来驱动字线418。在一些实施方式中，行解码器/字线驱动器708还可以选择/取消选择并且驱动SSG线415和DSG线413。如下文详细描述的，行解码器/字线驱动器708被配置为对耦合到(一个或多个)选定字线418的存储单元406执行擦除操作。电压发生器710可以被配置为由控制逻辑单元712控制，并且生成要被供应到存储阵列401的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元712可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器714可以耦合到控制逻辑单元712，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口716可以耦合到控制逻辑单元712，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元712，以及缓冲从控制逻辑单元712接收的状态信息并且将其中继到主机。接口716还可以经由数据总线718耦合到列解码器/位线驱动器706，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列401或从存储阵列401中继或缓冲数据。

其中，电压发生器710通常由晶体管和电容器组成的电荷泵电路实现，该电荷泵电路的输入端与电源端连接；输出端与存储阵列连接。该电荷泵电路能够对其输入端接收到的较低的电源电压进行升压后输出，以为存储阵列提供较高的编程电压、擦除电压或读取电压。而且，当待加载至存储阵列的电压需要调低时，电荷泵电路还可以分别对其输入端和输出端进行放电，以降低输出端的电压。

目前，存储器中采用的电荷泵电路如图8和图9所示分为串联多级电荷泵电路和并联多级电荷泵电路。其中，串联多级电荷泵电路可以包括N个串联的电荷泵，所述N个串联的电荷泵的第一个电荷泵的输入端VIN即为电荷泵电路的输入端，第2至第N个电荷泵的输入端均与前一个电荷泵的输出端连接，最后一个电荷泵的输出端VOUT即为电荷泵电路的输出端。通过将多个电荷泵串联，可以实现对电源电压的逐级放大，从而有效提升对电源电压的升压幅度。例如，假设每个电荷泵对输入电压的升压幅度为Vck，则将N个电荷泵串联后，电荷泵电路最终的输出电压相比于电源电压的升压幅度能够达到N×Vck。并联多级电荷泵电路可以包括CP1至CPN共N个并联的电荷泵。N为大于1的整数。该N个电荷泵的输入端VIN连接在一起，形成电荷泵电路的输入端，该N个电荷泵的输出端VOUT连接在一起，形成电荷泵电路的输入端。通过将多个电荷泵并联，可以在对电源电压进行升压的同时，有效增大电荷泵电路的输出电流。对于串联的多级电荷泵电路的驱动，如图10所示，采用单一的驱动电路驱动该多级电荷泵电路中的每一级泵电路。这样的驱动方式，根据基尔霍夫电流定律可知，从驱动电路CLKBST流出的电流I0应满足I1与I2之间的和；I1为I3与I4之间的和。因此，驱动电路CLKBST需要输出较大的电流，才能满足对于每级泵电路的驱动，使得驱动电路CLKBST与每级泵电路之间的寄生电阻上的功耗比较大，从而导致电荷泵的工作效率下降以及驱动电路的驱动能力的下降。需要说明的是，图10中的R1、R2、R3分别为驱动电路CLKBST与首级泵电路PMPSTG_0、中间级泵电路PMPSTG_1以及尾级泵电路PMPSTG_2之间的寄生电阻。

为了解决上述技术问题，本发明实施例提供一种电荷泵电路，具体参看如图11所示，所述电荷泵电路110可以包括：多级泵电路1101和多个驱动电路1102，其中；

所述多级泵电路1101包括串联的多个泵电路；

所述多个驱动电路中的每个驱动电路被配置为驱动所述多个泵电路中至少一个泵电路；所述至少一个泵电路包含的泵电路的个数少于所述多个泵电路包含泵电路的个数；所述每个驱动电路的第一输出端连接在一起为所述多个泵电路中的首级泵电路供电。

如图11所示，所述多个泵电路可以包括首级泵电路、多个中间级泵电路和尾级泵电路；其中，

所述首级泵电路、所述多个中间级泵电路、所述尾级泵电路的输入端与输出端依次电连接，形成串联的多级泵电路1101；所述首级泵电路的输入端与所述多个驱动电路连接在一起的输入端连接；所述尾级泵电路的输出端输出符合要求的目标电压；

所述多个驱动电路中的每一个驱动电路的第二输出端连接所述多个泵电路中的至少一个泵电路的受控端，用于驱动所述至少一个泵电路。

也就是说，这里的多级泵电路1101可以是如图8所示的串联多级电荷泵电路，包含首级泵电路、N个中间级泵电路以及尾级泵电路，各级泵电路的输出端与输入端依次电性连接，仅有首级泵电路的输入端接入驱动电路提供的输入电压，仅有尾级泵电路的输出端输出符合要求的目标电压。本发明实施例提供的电荷泵电路，包含串联的多级泵电路和多个驱动电路，其中，多个驱动电路中的每个驱动电路对多级泵电路中的至少一级泵电路进行驱动。换句话说，本发明实施例提供的电荷泵电路中的至少一级泵电路被一个驱动电路驱动，这里所述至少一级泵电路包含的级数少于所述多级泵电路的级数。这样，对于多级泵电路的驱动采用的就不是单一的驱动方式，从而降低了驱动电路CLKBST与每级泵电路之间的寄生电阻上的功耗，提高了电荷泵的工作效率以及驱动电路的驱动能力。

在一些实施例中，所述多个驱动电路中的每个驱动电路驱动所述多个泵电路中的一个泵电路，驱动电路及泵电路一一对应。

也就是，一个驱动电路驱动一个泵电路，一一驱动，使得驱动电路与泵电路一一对应，这样，以最大限度的降低驱动电路CLKBST与每级泵电路之间的寄生电阻上的功耗，提高了电荷泵的工作效率以及驱动电路的驱动能力。

在一些实施例中，所述多个驱动电路中的驱动电路的个数少于所述多个泵电路的个数。

也就是，每一个驱动电路驱动至少一个泵电路。需要说明的是，在一个驱动电路驱动多于1个泵电路时，该驱动电路与这些多于1个泵电路的连接关系可类似如图10所示。

在一些实施例中，每个驱动电路，用于接收外部控制时钟信号和初始输入电压，基于所述外部控制时钟信号和所述初始输入电压生成泵驱动时钟信号和泵输入电压；所述泵驱动时钟信号向所述驱动电路对应的所述至少一级泵电路提供；所述泵输入电压向所述至少串联的两级泵电路的首级泵电路提供。

这里功能限定了驱动电路，其用于接收外部控制时钟信号和初始输入电压，并基于所述外部控制时钟信号和初始输入电压生成泵驱动时钟信号和泵输入电压。这里，所述泵驱动时钟信号向所述驱动电路对应的所述至少一级泵电路提供；所述泵输入电压向所述多个泵电路中的首级泵电路提供，也就是说，驱动电路的作用是利用外部控制时钟信号和初始输入电压生成泵驱动时钟信号和泵输入电压，并且将泵驱动时钟信号提供给对应的至少一级泵电路，将泵输入电压提供给首级泵电路。所说的首级泵电路为所述多个泵电路中的第一个泵电路。

在一些实施例中，所述多个泵电路中的所述首级泵电路的输入端和受控端分别接入对应的所述驱动电路提供的泵输入电压和泵驱动时钟信号；所述多个泵电路中的中间级泵电路的输入端接入所述首级泵电路的输出端的输出或前一级泵电路的输出端的输出；所述多个泵电路中的尾级泵电路的输入端接入前一级泵电路的输出端的输出；所述尾级泵电路的输出端用于输出符合要求的目标电压。

需要说明的是，这里功能限定了多个泵电路之间的连接关系及输入、输出的信号。所述多个泵电路中的首级泵电路的输入端接入泵输入电压，受控端接入泵驱动时钟信号；所述多个泵电路中的中间级泵电路的输入端接入所述首级泵电路的输出端的输出或者前一级泵电路的输出端的输出，受控端均接入泵驱动时钟信号，输出端接于后一级泵电路的输入端或尾级泵电路的输入端；所述尾级泵电路的输入端接入前一级泵电路的输出端的输出；所述尾级泵电路的输出端用于输出符合要求的目标电压。这里，符合要求的目标电压也就是存储阵列所需的较高的编程电压、擦除电压或读取电压等等。

在一些实施例中，所述多级泵电路中的每级泵电路的结构可以相同。

在一些实施例中，所述多个驱动电路中的每个驱动电路的结构可以相同。

采用上述的结构，本发明实施例提供的驱动方式的优势更明显。

在采用驱动电路与泵电路一一对应的连接方式时，在一些实施例中，所述多个泵电路中的每个泵电路可以包括：

第一组泵级晶体管，包括串联连接在第一节点的两个晶体管，所述第一组泵级晶体管的一端作为泵电路的输入端连接到所述每个驱动电路的输出端或所述泵电路的前一级泵电路的输入端，所述第一组泵级晶体管的另一端作为泵电路的输出端连接到下一级泵电路的输入端或输出所述目标电压；

第一泵电容，所述第一泵电容的一端连接到第一节点，所述第一泵电容的另一端作为泵电路的第一受控端连接到对应的驱动电路的第二输出端，所述第二输出端输出第一子驱动时钟信号。

这里描述的是多级泵电路中的任一级泵电路的结构，其具体结构可包括：一个泵电容和一组泵级晶体管，也即：第一泵电容和第一组泵级晶体管，其中，所述第一组泵级晶体管包括串联在第一节点的两个晶体管，也就是说，两个晶体管连接处为第一节点；所述第一组泵级晶体管的一端作为泵电路的输入端连接到所述每一个驱动电路的输出端或者所述泵电路的前一级泵电路的输入端，比如，若所述泵电路为首级泵电路时，所述第一组泵级晶体管的一端作为所述泵电路的输入端连接到每一个驱动电路的输出端；若所述泵电路为中间级泵电路或尾级泵电路时，所述第一组泵级晶体管的一端作为所述泵电路的输入端连接到所述泵电路的前一级泵电路的输出端；所述第一组泵级晶体管的另一端作为所述泵电路的输出端连接到下一级泵电路的输入端或输出所述目标电压，若所述泵电路为首级泵电路或中间级泵电路时，所述第一组泵级晶体管的另一端作为所述泵电路的输出端连接到下一级泵电路的输入端；若所述泵电路为尾级泵电路时，所述第一组泵级晶体管的另一端作为所述泵电路的输出端输出所述目标电压。所述第一泵电容具有两端，一端连接在第一节点，另一端接入所述驱动时钟信号，所述第一泵电路根据接入的驱动时钟信号，对输入的泵输入电压进行升压。

在一些实施例中，所述每个泵电路还包括：

第二组泵级晶体管，包括串联连接在第二节点的两个晶体管，所述第二组泵级晶体管的一端与所述第一组泵级晶体管的一端连接一起作为泵电路的输入端连接到所述每个驱动电路的输出端或所述泵电路的前一级泵电路的输入端，所述第二组泵级晶体管的另一端与所述第一组泵级晶体管的另一端连接在一起作为泵电路的输入端连接到下一级泵电路的输入端或输出所述目标电压；

第二泵电容，所述第二泵电容的一端连接到第二节点，所述第二泵电路的另一端作为泵电路的第二受控端连接到对应的所述驱动电路的第三输出端；所述第三输出端输出第二子驱动时钟信号；

其中，所述第一子驱动时钟信号和所述第二子驱动时钟信号包含在泵驱动时钟信号且相位相差180度。

这里，为了提供连续、稳定的目标电压，所述每个泵电路还包括：另一个泵电容和另一组泵级晶体管，也即第二泵电容和第二组泵级晶体管，其中，所述第二组泵级晶体管的结构与所述第一组泵级晶体管的结构相似，且与第二泵电容、驱动电路的连接关系，与第一组泵级晶体管与第一泵电容、驱动电路的连接关系相似，可参考前述的描述，在此不再赘述。

需要说明的是，在所述泵电路包含第一泵电容、第二泵电容、第一组泵级晶体管以及第二组泵级晶体管时，所述第一泵电容的一端接入的是第一子驱动时钟信号；所述第二泵电容接入的是第二子驱动时钟信号，其中所述第一驱动时钟信号和所述第二子驱动时钟信号是一组的相位相差180°，幅值相等的驱动信号。除此不同之外，其余与上述描述均相同。

对于驱动电路来说，在一些实施例中，所述多个驱动电路中的每一个驱动电路可以包括：

第一组驱动晶体管，包括依次串联在第三节点和第四节点的三个晶体管，所述第一组驱动晶体管的一端作为输入端接入初始输入电压；所述第一组驱动晶体管的另一端接地；所述第一组驱动晶体管，还包括一端连接在第三节点的第一晶体管；所述第一晶体管的另一端作为第一输出端连接到所述首级泵电路的输入端；所述第一组驱动晶体管的第四节点作为第二输出端连接到对应的至少一个泵电路中的每一个泵电路的第一受控端；所述第二输出端输出第一子驱动时钟信号；

第一驱动电容，所述第一驱动电容的一端连接到第三节点；所述第一驱动电容的另一端接入第一子控制时钟信号。

在一些实施例中，所述每一个驱动电路还包括：

第二组驱动晶体管，包括依次串接在第五节点和第六节点的三个晶体管，所述第二组驱动晶体管的一端接入所述初始输入电压；所述第二组驱动晶体管的另一端接地；所述第二组驱动晶体管还包括一端连接在第五节点的第二晶体管；所述第二晶体管的另一端与所述第一晶体管的另一端连接在一起作为所述第一输出端连接到所述首级泵电路的输入端；所述第二组驱动晶体管的第六节点作为第三输出端连接到对应的至少一个泵电路中的每一个泵电路的第二受控端；所述第三输出端输出第二子驱动时钟信号；

第二驱动电容，所述第二驱动电容的一端连接到第五节点；所述第二驱动电容的另一端接入第二子控制时钟信号；

其中，所述第一子驱动时钟信号和所述第二子驱动时钟信号包含在泵驱动时钟信号且相位相差180度；所述第一子控制时钟信号和第二子控制时钟信号包含在控制时钟信号且相位差相差180度。

在一些实施例中，所述第一晶体管的受控端连接到第五节点；所述第二晶体管的受控端连接到第三节点。

在一些实施例中，串联在所述第三节点上两个晶体管受控于第二子控制时钟信号；串联在所述第五节点的两个晶体管受控于第一子控制时钟信号。

需要说明的是，基于本发明实施例提供的驱动方式，泵电路与驱动电路一一对应，对应于泵电路的结构，在所述泵电路仅包含第一泵电容和第一组泵级晶体管时，与其对应的驱动电路也仅包含第一驱动电容和第一组驱动晶体管；在所述泵电路包含第一泵电容、第二泵电容、第一组泵级晶体管、第二组泵级晶体管时，与其对应的驱动电路对应的包含第一驱动电容、第二驱动电容、第一组驱动晶体管和第二组驱动晶体管。

为了理解本发明，以图12和图13所述的电荷泵电路为例进行说明。图12示出本发明实施例提供的三级电荷泵电路的结构示意图；图13示出本发明实施例提供的图13所示的三级电荷泵电路中的驱动电路及泵电路的连接结构示意图。

如图12所示，三级电荷泵电路包括三级泵电路和三个驱动电路，其中，三级泵电路包括：首级泵电路PMPSTG_0、中间级泵电路PMPSTG_1以及尾级泵电路PMPSTG_2，三级泵电路中的每级泵电路依次串联；三个驱动电路BSTCLK_0、BSTCLK_1、BSTCLK_2分别驱动首级泵电路PMPSTG_0、中间级泵电路PMPSTG_1以及尾级泵电路PMPSTG_2。并且三个驱动电路产生泵输入电压的输出端被连接在一起，将产生的泵输入电压输入到首级泵电路PMPSTG_0。需要说明的是，R4、R5、R6分别为驱动电路BSTCLK_0与首级泵电路PMPSTG_0之间的寄生电阻、驱动电路BSTCLK_1与中间级泵电路PMPSTG_1之间的寄生电阻以及驱动电路BSTCLK_3与尾级泵电路PMPSTG_3之间的寄生电阻。

三级电荷泵电路包含的首级泵电路PMPSTG_0、中间级泵电路PMPSTG_1以及尾级泵电路PMPSTG_2以及三个驱动电路BSTCLK_0、BSTCLK_1、BSTCLK_2的具体连接方式如图13所示。需要说明的是，在图13中，示例的，C1为第一驱动电容；C2为第二驱动电容；C3为第一泵电容；C4为第二泵电容；Q1/Q3/Q5/Q7为第一组驱动晶体管，其中，Q1为第一晶体管；Q2/Q4/Q6/Q8为第二组驱动晶体管，其中，Q2为第二晶体管；kc_p为第一子控制时钟信号；ck_p为第二子控制时钟信号；Q9/Q11为第一组泵级晶体管；Q10/Q12为第二组泵级晶体管；kc_bst0为驱动电路的第二输出端输出的第一子驱动时钟信号；ck_bst0为驱动电路的第三输出端输出的第二子驱动时钟信号；VCC为驱动电路的输入端接入的初始输入电压；VIN为驱动电路的第一输出端输出的泵输入电压；VOUT为尾级泵电路的输出端输出的目标电压；V10为第三节点；Q5/Q7之间为第四节点；V01为第五节点；/Q6/Q8之间为第六节点；P01为第一节点；P10为第二节点。

结合图13所示的三级电荷泵电路的结构，该三级电荷泵电路的工作原理如下：以首级泵电路为例，当ck_p为高电平，kc_p为低电平时，VCC对电容C1充电，此时V10电压为VCC，V01电压为2VCC，V01的电压传输到VIN和ck_bst0，kc_bst0电压为VSS，同时在泵电路部分，VIN对电容C3充电，此时P01电压为2VCC，P10电压为4VCC；当ck_p为低电平，kc_p为高电平时，VCC对电容C2充电，此时V10电压为2VCC,V01电压为VCC，V10的电压传输到Vin和kc_bst0，ck_bst0电压为VSS，同时在泵电路部分VIN对电容C4充电，此时P10电压为2VCC，P01电压为4VCC。CLKBST部分产生2VCC到VSS的时钟和两倍的输入电压，PMPSTG部分产生稳定的4VCC电压。这样设置，通过CLKBST产生2VCC到VSS的时钟信号和2VCC的Vin输入，在相同的电压下，我们使用的电荷泵的级数减少了，从而减少了版图面积和提升效率；一个PMPSTG配备一个CLKBST，可以有效减少寄生电阻上功率的损耗，从而提升效率和电流能力。

本发明实施例提供的三级电荷泵电路，通过利用多个驱动电路对该多级电荷泵电路进行驱动，每一个驱动电路可以驱动至少一级泵电路，与图8所示的驱动方式相比(单一驱动电路)，采用的直接驱动或者少量间接驱动的方式对多级电荷泵电路中的每一级电荷泵电路进行驱动，每一个驱动电路中的晶体管的宽长比减少，驱动电路中的驱动电容的电容也需要的较小，这样，更多的节省了电路板的面积，而且一个PMPSTG配备一个CLKBST,可以有效减少寄生电阻上功率的损耗，从而提升效率和电流能力。

本发明实施例还提供一种存储器，包括：存储阵列，所述存储阵列包括存储单元；

及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；

所述外围电路包前述任一项所述的电荷泵电路。

需要说明的是，本发明实施例提供的存储器包含前述的多级电荷泵电路，因此，对于多级电荷泵电路在前述已经详细描述了，在此不再赘述。对于存储器的存储阵列及外围电路的其他结构可以是前述图1至7所述的示例，也可以是其他现有应用的结构，在此不做限制。

本发明实施例还提供一种存储系统，包括：一个或多个前述所述的存储器；

以及耦接在所述存储器的存储器控制器；所述存储器控制器，用于：向所述存储器发送各种操作命令。

在一些实施例中，所述存储系统是固态硬盘SSD或存储卡。

需要说明的是，本发明实施例提供的存储系统，包含前述的存储器。对于存储器的结构在前述已经描述清楚，在此不再赘述。对于存储器控制器的结构可以如前述的描述的，也可以是任何可以实现存储器控制器功能的其他结构，在此不做限制。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (16)

1.一种电荷泵电路，其特征在于，包括：多级泵电路和多个驱动电路，其中；

所述多级泵电路包括串联的多个泵电路；

所述多个驱动电路中的每个驱动电路被配置为驱动所述多个泵电路中至少一个泵电路；所述至少一个泵电路包含的泵电路的个数少于所述多个泵电路包含泵电路的个数；所述每个驱动电路的第一输出端连接在一起为所述多个泵电路中的首级泵电路供电。

2.根据权利要求1所述的电荷泵电路，其特征在于，所述多个泵电路包括首级泵电路、多个中间级泵电路和尾级泵电路；其中，

所述首级泵电路、所述多个中间级泵电路、所述尾级泵电路的输入端与输出端依次电连接，形成串联的多级泵电路；所述首级泵电路的输入端与所述多个驱动电路连接在一起的输入端连接；所述尾级泵电路的输出端输出符合要求的目标电压；

所述多个驱动电路中的每一个驱动电路的第二输出端连接所述多个泵电路中的至少一个泵电路的受控端，用于驱动所述至少一个泵电路。

3.根据权利要求1所述的电荷泵电路，其特征在于，每个驱动电路，用于接收外部控制时钟信号和初始输入电压，基于所述外部控制时钟信号和所述初始输入电压生成泵驱动时钟信号和泵输入电压；所述泵驱动时钟信号向所述驱动电路对应的所述至少一个泵电路提供；所述泵输入电压向所述多个泵电路的所述首级泵电路提供。

4.根据权利要求3所述的电荷泵电路，其特征在于，所述多个泵电路中的所述首级泵电路的输入端和受控端分别接入对应的所述驱动电路提供的泵输入电压和泵驱动时钟信号；所述多个泵电路中的中间级泵电路的输入端接入所述首级泵电路的输出端的输出或前一级泵电路的输出端的输出；所述多个泵电路中的尾级泵电路的输入端接入前一级泵电路的输出端的输出；所述尾级泵电路的输出端用于输出符合要求的目标电压。

5.根据权利要求1所述的电荷泵电路，其特征在于，所述多个泵电路中的每个泵电路的结构相同。

6.根据权利要求1所述的电荷泵电路，其特征在于，所述多个驱动电路中的每个驱动电路的结构相同。

7.根据权利要求2所述的电荷泵电路，其特征在于，所述多个驱动电路中的每个驱动电路驱动所述多个泵电路中的一个泵电路，驱动电路及泵电路一一对应。

8.根据权利要求7所述的电荷泵电路，其特征在于，所述多个泵电路中的每个泵电路包括：

第一组泵级晶体管，包括串联连接在第一节点的两个晶体管，所述第一组泵级晶体管的一端作为泵电路的输入端连接到所述每个驱动电路的输出端或所述泵电路的前一级泵电路的输入端，所述第一组泵级晶体管的另一端作为泵电路的输出端连接到下一级泵电路的输入端或输出所述目标电压；

第一泵电容，所述第一泵电容的一端连接到第一节点，所述第一泵电容的另一端作为泵电路的第一受控端连接到对应的驱动电路的第二输出端，所述第二输出端输出第一子驱动时钟信号。

9.根据权利要求8所述的电荷泵电路，其特征在于，所述每个泵电路还包括：

第二组泵级晶体管，包括串联连接在第二节点的两个晶体管，所述第二组泵级晶体管的一端与所述第一组泵级晶体管的一端连接一起作为泵电路的输入端连接到所述每个驱动电路的输出端或所述泵电路的前一级泵电路的输入端，所述第二组泵级晶体管的另一端与所述第一组泵级晶体管的另一端连接在一起作为泵电路的输入端连接到下一级泵电路的输入端或输出所述目标电压；

第二泵电容，所述第二泵电容的一端连接到第二节点，所述第二泵电路的另一端作为泵电路的第二受控端连接到对应的所述驱动电路的第三输出端；所述第三输出端输出第二子驱动时钟信号；

其中，所述第一子驱动时钟信号和所述第二子驱动时钟信号包含在泵驱动时钟信号且相位相差180度。

10.根据权利要求2所述的电荷泵电路，其特征在于，所述多个驱动电路中的每一个驱动电路包括：

第一组驱动晶体管，包括依次串联在第三节点和第四节点的三个晶体管，所述第一组驱动晶体管的一端作为输入端接入初始输入电压；所述第一组驱动晶体管的另一端接地；所述第一组驱动晶体管，还包括一端连接在第三节点的第一晶体管；所述第一晶体管的另一端作为第一输出端连接到所述首级泵电路的输入端；所述第一组驱动晶体管的第四节点作为第二输出端连接到对应的至少一个泵电路中的每一个泵电路的第一受控端；所述第二输出端输出第一子驱动时钟信号；

第一驱动电容，所述第一驱动电容的一端连接到第三节点；所述第一驱动电容的另一端接入第一子控制时钟信号。

11.根据权利要求10所述的电荷泵电路，其特征在于，所述每一个驱动电路还包括：

第二组驱动晶体管，包括依次串接在第五节点和第六节点的三个晶体管，所述第二组驱动晶体管的一端接入所述初始输入电压；所述第二组驱动晶体管的另一端接地；所述第二组驱动晶体管还包括一端连接在第五节点的第二晶体管；所述第二晶体管的另一端与所述第一晶体管的另一端连接在一起作为所述第一输出端连接到所述首级泵电路的输入端；所述第二组驱动晶体管的第六节点作为第三输出端连接到对应的至少一个泵电路中的每一个泵电路的第二受控端；所述第三输出端输出第二子驱动时钟信号；

第二驱动电容，所述第二驱动电容的一端连接到第五节点；所述第二驱动电容的另一端接入第二子控制时钟信号；

其中，所述第一子驱动时钟信号和所述第二子驱动时钟信号包含在泵驱动时钟信号且相位相差180度；所述第一子控制时钟信号和第二子控制时钟信号包含在控制时钟信号且相位差相差180度。

12.根据权利要求11所述的电荷泵电路，其特征在于，所述第一晶体管的受控端连接到第五节点；所述第二晶体管的受控端连接到第三节点。

13.根据权利要求11所述的电荷泵电路，其特征在于，串联在所述第三节点上两个晶体管受控于第二子控制时钟信号；串联在所述第五节点的两个晶体管受控于第一子控制时钟信号。

14.一种存储器，其特征在于，包括：存储阵列，所述存储阵列包括存储单元；

及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；

所述外围电路包括权利要求1至13任一项所述的电荷泵电路。

15.一种存储系统，其特征在于，包括：一个或多个权利要求14所述的存储器；

以及耦接在所述存储器的存储器控制器；所述存储器控制器，用于：向所述存储器发送各种操作命令。

16.根据权利要求15所述的存储系统，其特征在于，所述存储系统是固态硬盘SSD或存储卡。

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