CN115602234A

CN115602234A - 放电电路、方法、系统、存储器及存储系统

Info

Publication number: CN115602234A
Application number: CN202211249679.9A
Authority: CN
Inventors: 郝岩; 魏汝新; 雷明鲜; 史维华
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2022-10-12
Filing date: 2022-10-12
Publication date: 2023-01-13

Abstract

本申请公开一种放电电路、方法、系统、存储器及存储系统。其中，所述放电电路包括：第一控制支路包括：串接在待放电节点与电源负端之间的第一控制晶体管；第二控制支路包括依次串接在所述待放电节点与电源负端之间的第二控制晶体管和第三控制晶体管；所述第二控制晶体管的受控端接于第一节点；所述第一节点为电源负端与所述第一控制晶体管之间的连接点；所述第三控制晶体管的受控端接入第一使能信号；第一放电支路包括串接在所述待放电节点与电源负端之间的第四控制晶体管；所述第四控制晶体管的受控端接于第二节点；所述第二节点为所述第二控制晶体管和所述第三控制晶体管的连接点。

Description

放电电路、方法、系统、存储器及存储系统

技术领域

本申请实施例涉及半导体集成电路技术领域，尤其涉及一种放电电路、方法、系统。

背景技术

在集成电路内部存在一些元器件的输出比电源电压高，在这些元器件不使用时，需要对这些元器件的输出节点对地放电，比如，在存储器芯片中，对选中字线提供编程电压的高压稳压器的输出节点，在其完成一次供电后，需要将该输出节点对地放电；再比如，与高压稳压器耦接为高压稳压器提供高电压的电荷泵，在完成供电后，也需将其输出节点对地放电。目前，采用的放电电路比较复杂，且放电电路仅能放电而不能放到所需的目标值。

发明内容

有鉴于此，本申请提供一种待放电节点的放电电路、方法、系统、存储器及存储系统，以解决上述问题。

为此，本申请的技术方案是这样实现的：

第一方面，本申请实施例提供一种放电电路，包括：第一控制支路、第二控制支路和第一放电支路，其中；

所述第一控制支路包括：串接在待放电节点与电源负端之间的第一控制晶体管；所述第一控制晶体管在第一偏置电压作用下处于导通状态，使得第一节点的电压为固定的第一电压；所述第一节点为所述第一控制晶体管与所述电源负端连接的那一端；

所述第二控制支路包括：依次串接在所述待放电节点与所述电源负端之间的第二控制晶体管和第三控制晶体管；所述第二控制晶体管的受控端接于第一节点；所述第二控制晶体管在所述待放电节点的电压未放电至目标电压前基于所述第一电压的作用处于导通状态，直到所述待放电节点放电至目标电压时关断；所述第三控制晶体管在所述待放电节点的电压未放电至目标电压前基于接入的第一使能信号处于关断状态；

所述第一放电支路包括：串接在所述待放电节点与所述电源负端之间的第四控制晶体管；所述第四控制晶体管的受控端接于第二节点；所述第二节点为所述第二控制晶体管和所述第三控制晶体管的连接点；所述第四控制晶体管在所述第一控制晶体管处于导通、所述第二控制晶体管处于导通及所述第三控制晶体管处于关断的情况下导通，对所述待放电节点进行放电，直到所述待放电节点放电至所述目标电压关断。

第二方面，本申请实施例还提供一种放电方法，

应用于待放电节点的放电电路，至少包括：并联在所述待放电节点和电源负端的第一控制支路、第二控制支路和第一放电支路；其中，所述第一控制支路包括第一控制晶体管；所述第二控制支路包括依次串接的第二控制晶体管和第三控制晶体管；所述第一放电支路包括第四控制晶体管；所述方法包括：

在所述待放电节点未放电至目标电压时，基于接入的第一偏置电压使所述第一控制晶体管导通；在所述第一控制晶体管导通的情况下，使得第一节点的电压为固定的第一电压；在所述第一电压的作用下使所述第二控制晶体管导通；基于接入的第一使能信号使所述第三控制晶体管关断；

在所述第一控制晶体管导通、所述第二控制晶体管导通、所述第三控制晶体管关断的情况下，使得第二节点的电压升到第二电压；在所述第二电压作用下，使所述第四控制晶体管导通，使第一放电支路形成闭合通路，对待放电节点进行放电；

直到所述待放电节点的电压放电至目标电压，在所述第一电压作用下使所述第二控制晶体管关断；

在所述第二控制晶体管关断的情况下，使得所述第二节点的电压下降至第三电压；

在所述第三电压作用下，使所述第四控制晶体管关断，使所述第一放电支路断开，对所述待放电节点停止放电。

第三方面，本申请实施例还提供一种存储器的放电系统，包括：

所述存储器的电荷泵的第一输出节点的第一放电电路；及连接在所述电荷泵的输出端的高压稳压器的第二输出节点的第二放电电路，其中；

所述第一放电电路包括：前述任一项所述的放电电路；其中，所述待放电节点为所述第一输出节点；所述第一使能信号为所述第二放电支路包含的第五节点的电压；

所述第二放电电路包括：包含第十五控制晶体管的第三控制支路和包含第十六控制晶体管的第二放电支路；其中，所述第十五控制晶体管串接在所述第二输出节点与第五节点之间；所述第五节点为所述第十六控制晶体管的受控端的连接点；所述第十五控制晶体管的受控端接入第二使能信号；

所述第十六控制晶体管串接在所述第二输出节点与电源负端之间；所述第十六控制晶体管的受控端接于所述第五节点；

其中，在所述第二使能信号的作用下，所述第二放电电路对所述第二输出节点的放电先于所述第一放电电路对所述第一输出节点的放电。

第四方面，本申请实施例提供一种待放电节点的放电方法，应用前述的存储器的放电系统，所述放电方法包括：

基于接入第二使能信号开启第二放电电路对第二输出节点进行放电；所述第二使能信号为所述放电系统包含的触发器基于接收的放电触发信号生成的；

在所述第二放电电路放电过程中，基于从所述第二放电电路获得处于第一状态的第一使能信号关断所述第一放电电路，使所述第一放电电路对第一输出节点不进放电；

直到所述第二输出节点的电压放电至第一目标电压，所述第一使能信号从第一状态转变至第二状态，使得所述第一放电电路被开启，对所述第一输出节点进行放电；直到所述第一输出节点的电压放电至第二目标值，利用所述触发器生成与所述第二使能信号反相的第三使能信号；基于所述第三使能信号关断所述第一放电电路和所述第二放电电路。

第五方面，本申请实施例还提供一种存储器，包括:用于存储数据的存储阵列；

以及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；其中，

所述外围电路包括：前述任一项所述的放电电路；或，包括前述的放电系统。

第六方面，本申请实施例还提供一种存储系统，包括：一个或多个前述的存储器；以及与所述一个或多个存储器耦接存储器控制器；所述存储器控制器被配置为控制所述一个或多个存储器的各种操作。

本申请实施例提供一种放电电路、方法、系统、存储器及存储系统。其中，所述放电电路包括：第一控制支路、第二控制支路和第一放电支路，其中；所述第一控制支路包括：串接在待放电节点与电源负端之间的第一控制晶体管；所述第一控制晶体管在第一偏置电压作用下处于导通状态，使得第一节点的电压为固定的第一电压；所述第一节点为所述第一控制晶体管与所述电源负端连接的那一端；所述第二控制支路包括：依次串接在所述待放电节点与所述电源负端之间的第二控制晶体管和第三控制晶体管；所述第二控制晶体管的受控端接于第一节点；所述第二控制晶体管在所述待放电节点的电压未放电至目标电压前基于所述第一电压的作用处于导通状态，直到所述待放电节点放电至目标电压时关断；所述第三控制晶体管在所述待放电节点的电压未放电至目标电压前基于接入的第一使能信号处于关断状态；所述第一放电支路包括：串接在所述待放电节点与所述电源负端之间的第四控制晶体管；所述第四控制晶体管的受控端接于第二节点；所述第二节点为所述第二控制晶体管和所述第三控制晶体管的连接点；所述第四控制晶体管在所述第一控制晶体管处于导通、所述第二控制晶体管处于导通及所述第三控制晶体管处于关断的情况下导通，对所述待放电节点进行放电，直到所述待放电节点放电至所述目标电压关断。本申请实施例提供的待放电节点的放电电路，通过设置第一控制晶体管和第二控制晶体管，对待放电节点的电压进行钳位，以使该第一放电支路可以将待放电节点的电压放电至所需的目标电压后，不再对该待放电节点进行放电。并且本申请实施例提供的放电电路设计简单，使用的开关管的数量比较少，减少了逻辑控制，减少了其所在系统元器件之间的相互依赖，提高电路本身的鲁棒性。

附图说明

图1为本申请实施例提供的一种待放电节点的放电电路的结构示意图；

图2为本申请实施例提供的一种待放电节点的放电方法的流程示意图；

图3为本申请实施例提供的一种存储器的放电系统的结构示意图；

图4为本申请实施例提供的一种存储器的结构示意图；

图5为本申请实施例提供的放电系统的工作时序图；

图6为本申请实施例提供的放电系统的工作流程示意图；

图7为本申请实施例提供的一种存储器的放电方法的流程示意图；

图8为包含外围电路的示例性存储器的示意图；

图9为了根据本申请的一些方面的包含存储单元串的示例性存储阵列的截面的侧视图；

图10为包含存储阵列和外围电路的示例性存储器的块图

图11为本申请实施例提供的一种存储系统的结构示意图；

图12为相关技术中具有存储器的示例性系统的块图；

图13为具有存储器的示例性存储卡的示意图；

图14为具有存储器的示例性固态硬盘(SSD)的示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请的保护范围。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。在附图的流程图示出了逻辑顺序，但是在某些情况下，可以不同于此处的顺序执行所示出或描述的步骤。

以下结合附图将详细的说明本申请。

参见图1，本申请实施例提供一种待放电节点的放电电路100，其包括：第一控制支路①、第二控制支路②和第一放电支路③，其中；

所述第一控制支路①包括：串接在所述待放电节点与电源负端vss之间的第一控制晶体管M1；所述第一控制晶体管在第一偏置电压作用下处于导通状态，使得第一节点的电压为固定的第一电压；所述第一节点为所述第一控制晶体管与所述电源负端连接的那一端；

所述第二控制支路②包括：依次串接在所述待放电节点与所述电源负端之间的第二控制晶体管M2和第三控制晶体管M3；所述第二控制晶体管M2的受控端接于第一节点；所述第二控制晶体管在所述待放电节点的电压未放电至目标电压前基于所述第一电压的作用处于导通状态，直到所述待放电节点放电至目标电压时关断；所述第三控制晶体管在所述待放电节点的电压未放电至目标电压前基于接入的第一使能信号处于关断状态；

所述第一放电支路③包括：串接在所述待放电节点与所述电源负端之间的第四控制晶体管M4；所述第四控制晶体管M4的受控端接于第二节点；所述第二节点为所述第二控制晶体管M2和所述第三控制晶体管M3的连接点；所述第四控制晶体管在所述第一控制晶体管处于导通、所述第二控制晶体管处于导通及所述第三控制晶体管处于关断的情况下导通，对所述待放电节点进行放电，直到所述待放电节点放电至所述目标电压关断。

需要说明的是，上述放电电路的工作原理如下：在所述待放电节点未放电至目标电压时，所述第一控制晶体管M1在第一偏置电压作用下导通，并且使得所述第一节点的电压为固定的第一电压；所述第二控制晶体管在所述第一电压和所述待放电节点的电压的作用下导通；所述第三控制晶体管在所述第一使能信号作用下处于关断状态；在所述第一控制晶体管导通、所述第二控制晶体管导通及所述第三控制晶体管关断的情况下，使得所述第二节点的电压升到第二电压；在所述第二电压作用下，所述第四控制晶体管导通，使所述第一放电支路形成闭合通路，对所述待放电节点进行放电；直到所述待放电节点的电压放电至目标电压，所述第二控制晶体管在所述第一电压和所述目标电压作用下关断，使得所述第二节点的电压下降至第三电压，在所述第三电压作用下使所述第四控制晶体管关断，使所述第一放电支路断开，停止对所述待放电节点放电，使所述待放电节点的电压维持在所述目标电压。

需要说明的是，这里描述了待放电节点的放电电路包括第一控制支路①、第二控制支路②和第一放电支路③，其中，第一控制支路①中的第一控制晶体管M1和第二控制支路②的第二控制晶体管M2，对该放电电路的待放电节点的电压进行钳位，以在所述待放电节点的电压被放电至目标电压时，使所述待放电节点的电压维持在所述目标电压。

具体的，利用第一偏置电压vgsw2信号控制第一控制晶体管M1导通，及利用第一控制晶体管M1一端(比如源极端，该端也即图1中的第一节点)的电压控制第二控制晶体管M2的导通或关断，从而对该待放电节点进行钳位，以使所述待放电节点的电压达到目标电压。在一些实施例中，所述第一控制晶体管M1可以为N型MOS晶体管；所述第二控制晶体管M2可以为P型MOS晶体管。

举例来说，在所述第一控制晶体管M1为N型MOS晶体管，所述第二控制晶体管M2为P型MOS晶体管时，第一控制晶体管M1的源跟随器结构使其源极电压为固定的第一电压vgsw2-vthn(第一控制晶体管M1的阈值电压)。在第一电压和所述待放电节点的电压作用下使得所述第二控制晶体管M2导通，并且在所述第四控制晶体管使得第一放电支路形成闭合通路的情况下，对所述待放电节点进行放电；当所述待放电节点的电压下降到目标电压vgsw2-vthn+|vthp|(第二控制晶体管M2的阈值电压)后，由于第二控制晶体管M2的栅极电压不小于源极端电压而被关断，使得控制第一放电支路的第四控制晶体管关断，从而所述第一放电支路断开，不再对所述待放电节点。

这里，对于所述第一偏置电压vgsw2的电压值的取值，为存储器包含的外围电路中电源系统提供的可用的默认值，其用于控制存储器的相关开关管的关断或者导通。比如，用于控制这里的第一控制晶体管M1的导通。

其中，所述第一使能信号可以是预先设定的控制逻辑信号，也可以是与该放电电路组成的放电系统中的另一个或多个放电电路的控制信号相关的信号，这里不限制第一使能信号的来源，只要能实现对所述待放电节点进行放电或停止放电即可。这里，在所述第一放电支路对所述待放电节点放电至目标电压前，所述第一使能信号使所述第三控制晶体管M3关断。所述第一电压为能够使所述第二控制晶体管M2导通的电压；所述第二电压为能够使所述第二控制晶体管M3关断的电压。所述第二电压为能够使所述第四控制晶体管M4导通的电压；所述第三电压为能够使所述第四控制晶体管M4关断的电压。

在一些实施例中，所述待放电节点可以为存储器包含的用于为字线提供编程电压的电荷泵的输出端的节点。

在一些实施例中，所述第一控制支路①还包括：串接在所述第一节点与电源负端之间的第五控制晶体管M5；所述第五控制晶体管M5在第二使能信号的作用下导通或关断，用于控制所述第一控制支路①的开启或关断。

需要说明的是，这里所说的所述第一控制支路①的开启或关断可以是指在所述第一放电支路③对所述待放电节点开始放电前，在第二使能信号作用下导通所述第五控制晶体管M5，以使第一控制支路①处于开启状态，以备后续第一放电电路③对所述待放电节点的放电。而后，在所述待放电节点的电压放电至目标电压时，结束整个放电过程，在第二使能信号作用下关断所述第五控制晶体管M5，以使第一控制支路①处于关断状态，以防止第一控制支路①上有对所述待放电节点的电压进一步减少的漏电流。这里，所述第二使能信号是与第二使能信号不同的控制信号。

在一些实施例中，所述第一控制支路①还包括：串接在所述第五控制晶体管M5和电源负端之间的阻值可变的第六控制晶体管M6；，用于在第二偏置电压的作用下导通，利用不同的阻值调整所述第一控制支路①上流过的电流。

需要说明的是，包含不同宽长比的晶体管，使得晶体管的阻值大小不同，那么，在相同电压下，流过不同阻值的晶体管的电流是不一样的。一般来说，阻值越大，流过的电流就越小，阻值越小，流过的电流就越大，对应的，宽长比越大的晶体管的阻值越小，宽长比越小的晶体管的阻值越大。因此，在一些实施例中，可以通过改变所述第六控制晶体管的宽长比，以改变第六控制晶体管的阻值，进而改变流过第六控制晶体管的电流。因所述第六控制晶体管串联在第一控制支路①上，因此，所述第六控制晶体实际上是用于调整所述第一控制支路①上流过的电流。由于第一控制支路①为控制支路，其上流过的电流要比较小，才能对待放电节点的电压放电比较小，也就是对待放电节点的放电影响较小。因此，在一些实施例中，通过减小第六控制晶体管的宽长比，增大第六控制晶体管的阻值，从而减小流过第六控制晶体管的电流，进而减小流过第一控制支路①的电流。

在一些实施例中，所述第一控制支路还包括：串接在所述第一节点与所述第五控制晶体管之间的第一保护晶体管M7，用于对所述第五控制晶体管进行过压保护。

需要说明的是，所述待放电节点的电压可能为高电压，而用于控制第一控制支路断开或闭合的第五控制晶体管为低压晶体管。为了保护第五控制晶体管M5，在第一控制支路上靠近第一节点的位置先串接耐高压的第一保护晶体管M7，将施加在所述第五控制晶体管M5的电压降低至其可以承受的范围，以保护所述第五控制晶体管M5。

在一些实施例中，所述第二控制支路②还包括：串接在所述第三控制晶体管M3与电源负端之间的第七控制晶体管M8；所述第七控制晶体管M8在第二使能信号的作用下导通或关断，用于控制所述第二控制支路的开启或关断。

需要说明的是，这里的所述第七控制晶体管M8与前述所述第五控制晶体管的作用相同，其受控于的使能信号也相同(均受控于第二使能信号)，可参考前述描述进行理解，在此不再赘述。

在一些实施例中，所述第二控制支路②还包括：串接在所述第二控制晶体管M2与所述第二节点之间的第八控制晶体管M9及与所述第八控制晶体管M9形成第一电流镜的第九控制晶体管M10、第十控制晶体管M11和第十一控制晶体管M12；其中，

所述第九控制晶体管、所述第十控制晶体管和所述第十一控制晶体管串接在第三节点和所述电源负端之间；所述第三节点为所述第二控制晶体管与所述第八控制晶体管的连接点；

所述第八控制晶体管的受控端与所述第九控制晶体管的受控端连接在一起接入第四节点；所述第四节点为所述第九控制晶体管和第十控制晶体管的连接点；

所述第十控制晶体管的受控端接入第二使能信号，在所述第二使能信号的作用下导通或关断，用于在所述第一电流镜开启的情况下，控制所述第一电流镜的开启或关断；

所述第十一控制晶体管的受控端接入第二偏置电压，在第二偏置电压的作用下导通且所述第一电流镜开启的情况下，通过自身可变的阻值调整所述第一电流镜的参考电流；所述参考电路为流过所述第九控制晶体管、所述第十控制晶体管以及所述第十一控制晶体管的电流。

需要说明的是，如图1所示，控制支路④与第二控制支路②形成了第一电电流镜，第二控制支路②流过的电流，受控制支路④流过的电流影响，二者呈正相关，控制支路④流过电流比较小时，所述第二控制支路②流过的电流也比较小。

如图1所示，所述第九控制晶体管、所述第十控制晶体管以及所述第十一控制晶体管串联组成控制支路④，与第二控制支路②形成第一电流镜，该控制支路④可以用于控制流过第二控制支路②的电流。

这里，所述第十一控制晶体管M12与前述的第六控制晶体管M6结构相似且功能相同，在此可以参考前述描述进行理解，不再赘述。所述第十控制晶体管与前述第五控制晶体管及第七控制晶体管的结构相似且功能相同，在此可以参考前述描述进行理解，不再赘述。

其中，控制支路④在接通的情况下，才能对第二控制支路②流过的电流进行控制，而在所述第九控制晶体管、所述第十控制晶体管以及所述第十一控制晶体管均导通的情况下，控制支路④才有电流，该电流即为前述的参考电流；该参考电流的大小受第十一控制晶体管的控制。

在一些实施例中，所述第二控制支路②还包括：串接在第二控制晶体管和所述第二节点之间的第二保护晶体管M13，用于对所述第三控制晶体管进行过压保护。

需要说明的是，这里所述第二保护晶体管M13与前述的第一保护晶体管M7的结构相似且作用相同，用于对低压的第三控制晶体管M3进行过压保护。在实际应用过程中，在待放电节点的放电电路如图1所示，所述第二保护晶体管M13对第八控制晶体管M9和第九控制晶体管M10进行过压保护。

在一些实施例中，所述第二控制支路还包括：串接在所述第二控制晶体管和所述第二保护晶体管之间的第十二控制晶体管M14；所述第十二控制晶体管在第五偏置电压作用下导通，用于：在所述电压节放电过程中对所述第二控制晶体管进行过压保护。

需要说明的是，第二控制晶体管M2栅极端与漏极端之间的电压差有一定限制，不然，第二控制晶体管M2会因栅极端与漏极端之间的电压差过大而烧坏。因此，为了防止第二控制晶体管M2被毁坏，在第二控制晶体管M2的漏极端连接一个M14，该M14是同M2一样均是P型晶体管，其作用相当于一个钳位，将第二控制晶体管M14漏极端的电压钳位在一定范围内，以对第二控制晶体管M2进行过压保护。

在一些实施例中，所述第二控制支路②还包括：串接在第二节点与电源负端之间的第十三控制晶体管M15并且所述第十三控制晶体管的受控端接于所述第二节点；所述第十三控制晶体管与所述第四控制晶体管形成第二电流镜，用于对流过所述第一放电支路③上的电流进行调节。

需要说明的是，在所述第二节点的电压下降至第二电压时，所述第十三控制晶体管M15是关断的；在所述第二节点的电压上升至第一电压时，所述第十三控制晶体管M13是导通的。也就是说，所述第十三控制晶体管M15仅在导通时，对流过所述第一放电支路③的电流进行调节。M15也可以为阻值可变的晶体管。

在一些实施例中，所述第一放电支路③还包括：串接在所述待放电节点与所述第四控制晶体管之间的至少一个第三保护晶体管M16，用于对所述第四控制晶体管进行过压保护。

需要说明的是，这里所述第三保护晶体管M16与前述的第一保护晶体管M7及所述第二保护晶体管13的结构相似且作用相同，用于对低压的第四控制晶体管M4进行过压保护。图1中示出了包含两个第三保护晶体管M16，两个第三保护晶体管M16的受控电压不同。

在一些实施例中，所述放电电路100还包括：串接在所述第二节点与电源负端之间的第十四控制晶体管M17；所述第十四控制晶体管的受控端接入与第二使能信号反相的第三使能信号；所述第十四控制晶体管在所述第三使能信号有效的情况下导通，使得所述第二节点的电压下降至电源负端的低电压，关断所述第四控制晶体管，确保所述第一放电支路断开。

需要说明的是，所述第三使能信号与所述第二使能信号互为反信号。应该理解的是，在具有该待放电节点的元器件为其他元器件提供电压时，放电电路100是不应该对该待放电节点放电的，比如，具有该待放电节点的元器件为电荷泵时，在其为耦接的高压稳压器提供电压时，不应该对电荷泵的输出节点进行放电。为了确保所述放电电路100的第一放电支路③的断开，在所述第二节点与电源负端(地)之间串接第十四控制晶体管M17，其受控端接入与第二使能信号反相的第三使能信号。在所述第二使能信号有效时，所述第三使能信号无效；在所述第二使能信号无效时，所述第三使能信号有效。而在所述第三使能信号有效时，所述第十四控制晶体管M17导通，将第二节点的电压拉低至地电压vss，从而使所述第四控制晶体管M4关断，进行所述第一放电支路断开，不能对所述待放电节点进行放电。

此外，图1中的M1、M2、M14、M7、M13以及两个M16可以为高压晶体管，用于保护下方的低压晶体管，M1、M7、M13以及两个M16均可以为多指N型MOS晶体管(包含NPN结)；M2、M14为多指P型MOS晶体管(包含PNP结)。其中，第三保护晶体管M16包含的单指N型MOS晶体管的个数大于第一保护晶体管M7和/或第二保护晶体管M13包含单指N型MOS晶体管的个数，使得所述放电支路②成为主放电支路。所说多指(multi-finger)可以相当于多个单指MOS的并联，其中，单指MOS可以是指每一对源极S和漏极D之间形成的NPN结，或者每一对源极S和漏极D之间形成的PNP结。图1中除上述晶体管之外的其余晶体管，均为低压晶体管。需要说明的是，在存储器中，在上述放电电路为电荷泵的输出节点的放电电路时，由于，在电荷泵的输出节点(vpeh)放电之前，先对与之连接的高压稳压器的输出节点(vpe)进放电，因此，为了保证在vpe放电至第一目标电压值，立即为vpeh放电，第一控制支路、第二控制支路、第三控制支路在第一放电支路对所述待放电节点进行放电时之前已经进入工作状态，也即：第一控制支路、第二控制支路、第三控制支路上是有少量电流流过(漏电流)，但其对所述待放电节点的电压影响不大。在第一放电支路放电过程中，第一控制支路、第二控制支路、第三控制支路也是一直工作的，具有少量的漏电流，为了不对待放电节点的电压造成太大的影响，第一控制支路、第二控制支路、第三控制支路上的电流是比较小。

本申请实施例提供的待放电节点的放电电路，通过设置第一控制晶体管和第二控制晶体管，对待放电节点的电压进行钳位，以使该第一放电支路可以将待放电节点的电压放电至所需的目标电压后，不再对该待放电节点进行放电。并且本申请实施例提供的放电电路设计简单，使用的开关管的数量比较少，减少了逻辑控制，减少了其所在系统元器件之间的相互依赖，提高电路本身的鲁棒性。此外，通过上述放电电路的布局，使用的开关的数量比较少，能够节省芯片面积。

如图2所示，本申请实施例还提供一种待放电节点的放电方法，应用于待放电节点的放电电路，至少包括：并联在所述待放电节点和电源负端的第一控制支路、第二控制支路和第一放电支路；其中，所述第一控制支路包括第一控制晶体管；所述第二控制支路包括依次串接的第二控制晶体管和第三控制晶体管；所述第一放电支路包括第四控制晶体管；所述方法可以包括：

S201：在所述待放电节点未放电至目标电压时，基于接入的第一偏置电压使所述第一控制晶体管导通；

S202：在所述第一控制晶体管导通的情况下，使得所述第一节点的电压为固定的第一电压；在所述第一电压的作用下使所述第二控制晶体管导通；

S203：基于接入的第一使能信号使所述第三控制晶体管关断；

S204：在所述第一控制晶体管导通、所述第二控制晶体管导通、所述第三控制晶体管关断的情况下，使得第二节点的电压升到第二电压；

S205：在所述第二电压作用下，使所述第四控制晶体管导通，使第一放电支路形成闭合通路，对待放电节点进行放电；

S206：直到所述待放电节点的电压放电至目标电压，在所述第一电压作用下使所述第二控制晶体管关断；

S207：在所述第二控制晶体管关断的情况下，使得所述第二节点的电压下降至第三电压；

S208：在所述第三电压作用下，使所述第四控制晶体管关断，使所述第一放电支路断开，对所述待放电节点停止放电。

需要说明的是，本申请实施例提供的放电方法是基于前述放电电路而言的，对于各晶体管如何工作在前述已经详细说明，在此不再赘述。

如图3所示，本申请实施例还提供一种存储器的放电系统300，包括：所述存储器的电荷泵的第一输出节点的第一放电电路10；及连接在所述电荷泵的所述第一输出节点的高压稳压器的第二输出节点的第二放电电路20，其中；

所述第一放电电路包括：前述任一项所述的放电电路100；其中，所述待放电节点为所述第一输出节点；所述第一使能信号为所述第二放电支路包含的第五节点的电压；

所述第二放电电路20至少包括：包含第十五控制晶体管M17的第三控制支路⑤和包含第十六控制晶体管M18的第二放电支路⑥；其中，所述第十五控制晶体管串接在所述第二输出节点与第五节点之间；所述第五节点为所述第十六控制晶体管的受控端的连接点；所述第十五控制晶体管的受控端接入第二使能信号；

需要说明的是，上述电路的工作原理如下：在所述第二使能信号有效(处于高电平的第一状态)的情况下，所述第二放电电路包含的所述第十五控制晶体管导通，使得所述第五节点的电压升高至第四电压；在所述第四电压作用下，使所述第十六控制晶体管导通，所述第二放电支路形成闭合通路，对所述第二输出节点进行放电；在所述第四电压作用下，使所述第三控制晶体管导通，所述第二节点下降至所述第三电压，使所述第四控制晶体管关断，所述第一放电支路断开，未开启对所述第一输出节点的放电；直到所述第二输出节点的电压放电到第一目标电压，使得所述第五节点的电压下降至第六电压，所述第十六控制晶体管关断，使所述第二放电支路断开；在所述第六电压作用下，所述第三控制晶体管关断，使得所述第二节点的电压升到所述第二电压，所述第一放电支路形成闭合通路，对所述第一输出节点放电，直到所述第一输出节点的电压下降至第二目标电压。

其中，在图3中，vpe表示高压稳压器的输出端的第二输出节点；vpeh为电荷泵的输出端的第一输出节点；vgsw1为施加在使M21导通的偏置电压；vgsw2为前述的第一偏置电压；vpe_disc为第二使能信号；vmdis为第一使能信号，也为第五节点的电压；vpe_disc_n为第三使能信号；vpeh_en为所述第二使能信号处于第二状态的信号，也称之为无效的信号。vpe_dis为所述第二使能信号处于第一状态的信号，也称之为有效的信号；vndis为第二节点的电压。在一些实施例中，所述第一状态可以为高电平状态；所述第二状态可以为低电平状态。

需要说明的是，由于第一放电电路10其包含前面描述任一项所述的待放电节点的放电电路100，在前述已经详细说明了，在此不再赘述。对于第二放电电路20，其还可以包括：用于保护低压控制晶体管的高压晶体管M19、M21、M25。在一些实施例中，第二放电电路20还可以包括与第一放电电路10中的第六控制晶体管M6结构相似且功能相同的M22。在一些实施例中，第二放电电路20还可以包括与所述第一放电电路10中的第十三控制晶体管M15结构相似且功能相同的M23。在一些实施例中，所述第二放电电路20还包括与所述第一放电电路10中的第十四控制晶体管M17结构相似且功能相同的M24。其中，第二放电电路20所包含的上述的各控制晶体管的连接与位置可如图3所示。

还需说明的是，存储器包含的电荷泵与高压稳压器串联连接，与存储器包含的字线耦接，具体如图4所示。在字线为选中的被编程或者其余操作需要施加高电压字线时，电荷泵产生高电压vpeh，但其产生的高电压vpeh不能直接施加给字线，需要通过高压稳压器进行稳定之后，得到电压vpe，再提供给字线。之后，在每次给字线提供完高电压后，需要对电荷泵的输出端与高压稳压器的输出进行放电。

结合图3所示的存储器的放电系统以及图5所示的图3中各关键控制晶体管的控制时序，参见图6，本申请实施例提供的存储器的放电系统的放电过程如下：

放电过程开始，RS触发器检测vpe_dis上升沿，产生有效的vpe_disc信号(vpe_disc高有效)；高压稳压器放电电路工作，对vpe放电；电荷泵放电电路开启(enable)，但未开始放电，也即：第一控制支路、第二控制支路和控制支路④开始工作，但第一放电支路未开启，不对vpeh放电；检测vpe是否被放电至第一目标电压；在未达到第一目标电压时，继续对vpe放电；在达到第一目标电压时，钳位作用使vpe达到第一目标电压后不再放电，vmdis降低，vndis升高，对vpeh开始放电；钳位作用使vpeh达到第二目标电压后不再放电；vpeh_en的下降沿将vpe_disc置为低电平，为无效的第二使能信号，所有电路不再工作(disable)，整个放电过程结束。

基于同样的发明构思，参见图7所示，本申请实施例提供一种待放电节点的放电方法，应用于前述存储器的放电系统，所述放电方法包括：

S701：基于接入第二使能信号开启第二放电电路对第二输出节点进行放电；所述第二使能信号为所述放电系统包含的触发器基于接收的外部的放电触发信号生成的。

需要说明的是，对于S701，所述第二使能信号为图3所示的vpe_disc；所述第二使能信号为所述放电系统包含的触发器基于接收的外部的放电触发信号生成的，处于第一状态。所述第二放电电路为高压稳压器的输出端的输出节点的放电电路。由于所述第二放电电路需要对高压稳压器的输出端以及其耦接的负载(包括：耦接的字线、控制开关以及连接点)同时放电。若采用固定有效时长的放电使能信号时，由于高压稳压器耦接的负载具有较大的寄生电阻和电容，可能会导致在高压稳压器输出端的电压放电至第一目标电压后，负载还没有放电至相同的电压值，而对高压稳压器进行重新充电，将高压稳压器输出端的电压vpe重新拉高，进而产生vpe的过冲现象，为了解决上述情况，将外部的放电触发信号只作为放电的触发信号，而不作为放电的有效信号，利用RS触发器产生有效时长不受外部的触发信号影响的第二使能信号。

在所述第二使能信号有效(处于第一状态)时，所述第二放电电路包含的所述第十五控制晶体管导通，使得所述第五节点的电压升高至第四电压；在所述第四电压作用下，使所述第十六控制晶体管导通，所述第二放电支路形成闭合通路，对所述第二输出节点进行放电，直到所述第二输出节点的电压达到第一目标电压，使得所述第五节点的电压下降至第六电压，所述第二放电支路断开，不再对第二输出节点进行放电。

S702：在所述第二放电电路放电过程中，基于从所述第二放电电路获得处于第一状态的第一使能信号关断所述第一放电电路，使所述第一放电电路对第一输出节点不进放电。

需要说明的是，基于图3所示的放电系统，在所述第二放电电路放电过程中，所述第一放电电路中仅有第一放电支路是断开的，而第一控制支路、第二控制支路以及控制支路④实质上是开启的，以备控制第一放电支路闭合，对第一输出节点进行放电。需要说明的是，虽然，第一控制支路、第二控制支路以及控制支路④是开启的，但其漏电流小，对于第一输出节点的电压影响不大，因此，不用担心在所述第二放电电路放电期间，第一输出节点的电压会放电过多，而影响正常电路的工作。这里，处于第一状态的第一使能信号也即是处于高电平的第一使能信号。

S703：直到所述第二输出节点的电压放电至第一目标电压，所述第一使能信号从第一状态转变至第二状态，使得所述第一放电电路被开启，对所述第一输出节点进行放电。

这里，第一放电电路的放电过程在前述的放电方法已经详细的说明，在此不再赘述。这里所说的第二状态可以是指所说第一使能信号处于低电平的状态。

S704：直到所述第一输出节点的电压放电至第二目标值，利用所述触发器生成与所述第二使能信号反相的第三使能信号；基于所述第三使能信号关断所述第一放电电路和所述第二放电电路。

需要说明的是，本申请实施例提供的放电方法是基于前述放电系统而言的，对于各晶体管如何工作在前述已经详细说明，在此不再赘述。

本申请实施例还提供一种存储器，如图8所示，所述存储器800包括:用于存储数据的存储阵列801；

以及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路802；

其中，

所述外围电路包括：前述任一项所述的放电电路100。

需要说明的是，前述仅描述了外围电路802与本申请实施例相关部分的结构。实际上，对于存储阵列801可以是NAND闪存存储阵列，其中，存储单元806以NAND存储单元串808的阵列的形式提供，每个NAND存储单元串808在衬底(未示出)上方垂直地延伸。在一些实施例中，每个NAND存储单元串808包括串联耦合并且垂直地堆叠的多个存储单元806。每一个存储单元806可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元806的存储区域内捕获的电子的数量。每一个存储单元806可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施例中，每个存储单元806是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC，Single Level Cell)，例如，第一存储器状态“0”可以对应第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施例中，每个存储单元806是能够力在多个四个存储器状态中存储对于单个位的数据的多级单元(MLC，Multi Level Cell)，例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC，Trinary Level Cell)，或者每单元存储四位(又被称为四级单元(QLC，QuadrupleLevel Cell)。每一个MLC可以被编程为采取可能的编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图8所示，每个NAND存储单元串808可以包括在其源极端处的源极选择栅极(SSG)810和在其漏极端处的漏极选择栅极(DSG)812。SSG 810和DSG 812可以被配置为在读取和编程(或写入)操作期间激活选中的NAND存储单元串808(阵列的列)。在一些实施例中，同一块804中的NAND存储单元串808的源极通过同一源极线(SL)814(比如，公共SL)耦合。换句话说，根据一些实施方式，同一块804中的所有NAND存储单元串808具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储单元串808的DSG812耦合到相应的位线816，可以经由输出总线(未示出)从位线816读取和写入数据。在一些实施例中，每个NAND存储单元串808被配置为通过经由一个或多个DSG线813将选择电压(比如，高于具有DSG812晶体管的阈值电压)或取消选择电压(比如，0伏特(V))施加到相应的DSG812和/或经由一个或多个SSG线815将选择电压(比如，高于具有SSG810的晶体管的阈值电压)或取消选择电压(比如，0V)施加到相应的SSG810而被选择或被取消选择。

如图8所示，NAND存储单元串808可以被组织为多个块804，多个块804的每一个可以具有公共源极线814(比如，耦合到地)。在一些实施例中，每个块804是具有擦除操作的基本数据单位，即，同一块804上的所有存储单元806同时被擦除。为了擦除选定块804中的存储单元806，可以用擦除电压(Vers)(比如，高正电压20V或更高)偏置耦合到选定块804以及与选定块804同一面(Plane)中的未选定块804的源极线814。应该理解，在一些示例中，可以在半块级、在四分之一块级耦或者具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储单元串808的存储单元806可以通过字线818耦合，字线818选择存储单元806的哪一行接收读取和编程操作。在一些实施例方式中，耦合在同一字线818的存储单元806称之为(物理)页820。页820是用于编程操作或读取操作的基本数据单位，以位为单元的一页820的大小可以与一个块804中由字线818耦合的NAND存储单元串808的数量相关。每个字线818可以包括在相应页820中的每一个存储单元806处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。

图9示出了根据本申请的一些方面的包括NAND存储单元串808的示例性存储阵列801的截面的侧视图。如图9中所示，NAND存储单元串808可以在衬底901上方垂直地延伸穿过存储器堆叠层902。衬底901可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。

存储器堆叠层902可以包括交替的栅极导电层903和栅极到栅极电介质层904。存储器堆叠层902中的栅极导电层903和栅极到栅极电介质层904的对的数量可以确定存储阵列801中的存储单元806的数量。栅极导电层903可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层903包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层903包括掺杂多晶硅层。每个栅极导电层903可以包括围绕存储单元806的控制栅极，并且可以在存储器堆叠层902的顶部处横向地延伸作为DSG线813、在存储器堆叠层902的底部处横向地延伸作为SSG线815、或者在DSG线813与SSG线815之间横向地延伸作为字线818。

如图9中所示，NAND存储单元串808包括垂直地延伸穿过存储器堆叠层902的沟道结构905。在一些实施方式中，沟道结构905包括填充有(一种或多种)半导体材料和(一种或多种)电介质材料的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构905可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

返回参考图8，外围电路802可以通过位线816、字线818、源极线814、SSG线815和DSG线813耦合到存储阵列801。外围电路802可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线816、字线818、源极线814、SSG线815和DSG线813将电压信号和/或电流信号施加到每个目标存储单元806以及从每个目标存储单元806感测电压信号和/或电流信号来促进存储阵列801的操作。外围电路802可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图10示出了一些示例性外围电路，外围电路802包括页缓冲器/感测放大器1004、列解码器/位线驱动器1006、行解码器/字线驱动器1008、电压发生器1010、控制逻辑单元1012、寄存器1014、接口1016和数据总线1018。应当理解，在一些示例中，还可以包括图10中未示出的附加外围电路。

页缓冲器/感测放大器1004可以被配置为根据来自控制逻辑单元1012的控制信号从存储阵列801读取数据以及向存储阵列801编程(写入)数据。在一个示例中，页缓冲器/感测放大器1004可以存储要被编程到存储阵列801的一个页820中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器1004可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线818的存储单元806中。在又一示例中，页缓冲器/感测放大器1004还可以感测来自位线816的表示存储在存储单元806中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器1006可以被配置为由控制逻辑单元1012控制，并且通过施加从电压发生器1010生成的位线电压来选择一个或多个NAND存储单元串808。

行解码器/字线驱动器1008可以被配置为由控制逻辑单元1012控制，并且选择/取消选择存储阵列801的块804并且选择/取消选择块804的字线818。行解码器/字线驱动器1008还可以被配置为使用从电压发生器1010生成的字线电压来驱动字线818。在一些实施方式中，行解码器/字线驱动器1008还可以选择/取消选择并且驱动SSG线815和DSG线813。如下文详细描述的，行解码器/字线驱动器1008被配置为对耦合到(一个或多个)选定字线818的存储单元806执行擦除操作。电压发生器1010可以被配置为由控制逻辑单元1012控制，并且生成要被供应到存储阵列801的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元1012可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器1014可以耦合到控制逻辑单元1012，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口1016可以耦合到控制逻辑单元1012，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元1012，以及缓冲从控制逻辑单元1012接收的状态信息并且将其中继到主机。接口1016还可以经由数据总线1018耦合到列解码器/位线驱动器1006，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储阵列801或从存储阵列801中继或缓冲数据。其中，本申请实施例涉及的电荷泵和高压稳压器可以包含在电压发生器1010中。

本申请实施例还提供一种存储系统，如图11所示，所述存储系统1100包括：一个或多个前述所述的存储器800；以及与所述一个或多个存储器耦接的存储器控制器1101；所述存储器控制器被配置为控制所述一个或多个存储器的各种操作。

在一些实施例中，所述存储系统是固态硬盘SSD或存储卡。

需要说明的是，存储系统可以与主机耦合在一起形成数据系统，比如图12所示的数据系统。该数据系统1200可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，Virtual Reality)设备、增强现实(AR，Argument Reality)设备或者其中具有储存器的任何其他合适的电子设备。如图12所示，数据系统1200可以包括主机1208和存储系统1100，其中，存储系统1100具有一个或多个存储器800和存储器控制器1101；主机1208可以是电子设备的处理器，如中央处理单元(CPU，Central Processing Unit)或者片上系统(SoC，Systemof Chip)，其中，片上系统例如可以为应用处理器(AP，Application Processor)。主机1208可以被配置为将数据发送到存储器800或从存储器800接收数据。具体的，存储器800可以是本申请中公开的任何存储器。比如，相变随机存取存储器(PCRAM，Phase Change RandomAccess Memory)、三维NAND闪存等等。

根据一些实施方式，存储器控制器1101耦合到存储器800和主机1208。并且被配置为控制存储器800。存储器控制器1101可以管理存储在存储器800中的数据，并与主机1208通信。在一些实施例中，存储器控制器1101被设计为用于在低占空比环境中操作，比如在安全数字(SD，Secure Digital)卡、紧凑型闪存(CF，Compact Flash)卡、通用串行总线(USB，Universal Serial Bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器1101被设计为用于在高占空比环境中操作，比如固态驱动器(SSD，Solid State Drive)或嵌入式多媒体卡(eMMC，embedded Muti Media Card)，其中SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储阵列。存储器控制器1101可以被配置为控制存储器800的操作，例如读取、擦除和编程操作。存储器控制器1101还可以被配置为管理关于存储在或要存储在存储器800中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1101还被配置为处理关于从存储器800读取的或者被写入到存储器800的数据的纠错码(ECC，Error Correction Code)。存储器控制器1101还可以执行任何其他合适的功能，例如，格式化存储器800。存储器控制器1101可以根据特定通信协议与外部设备(例如，主机1208)通信。例如，存储器控制器1101可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，Peripheral ComponentInterconnection)协议、PCI高速(PCI-E，PCI Express)协议、高级技术附件(ATA，AdvancedTechnology Attachmnet)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，Small Computer Small Interface)协议、增强型小型磁盘接口(ESDI，Enhanced SmallDisk Interface)协议、集成驱动电子设备(IDE，Integrated Drive Electronics)协议、Firewire协议等。存储器控制器1101和一个或多个存储器800可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统1100可以实施并且封装到不同类型的终端电子产品中。在如图13所示的一个示例中，存储器控制器1101和单个存储器800可以集成到存储器卡1302中。存储器卡可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡还可以包括将存储器卡与主机(例如，图12中的主机1208)耦合的存储器卡连接器1304。在如图14所示的另一示例中，存储器控制器1101和多个存储器800可以集成到SSD 1402中。SSD还可以包括将SSD与主机(例如，图12中的主机1208)耦合的SSD连接器1404。在一些实施方式中，SSD的存储容量和/或操作速度大于存储器卡的存储容量和/或操作速度。此外，存储器控制器1101还可以被配置为控制存储器800的擦除、读取、写入操作。以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。

Claims

1.一种放电电路，其特征在于，包括：第一控制支路、第二控制支路和第一放电支路，其中；

2.根据权利要求1所述的放电电路，其特征在于，所述第一控制支路还包括：串接在所述第一节点与电源负端之间的第五控制晶体管；所述第五控制晶体管在第二使能信号的作用下导通或关断，用于控制所述第一控制支路的开启或关断。

3.根据权利要求2所述的放电电路，其特征在于，所述第一控制支路还包括：串接在所述第五控制晶体管和电源负端之间的阻值可变的第六控制晶体管，用于在第二偏置电压的作用下导通，利用不同的阻值调整所述第一控制支路上流过的电流。

4.根据权利要求2所述的放电电路，其特征在于，所述第一控制支路还包括：串接在所述第一节点与所述第五控制晶体管之间的第一保护晶体管，用于对所述第五控制晶体管进行过压保护。

5.根据权利要求1所述的放电电路，其特征在于，所述第二控制支路还包括：串接在所述第三控制晶体管与电源负端之间的第七控制晶体管；所述第七控制晶体管在第二使能信号的作用下导通或关断，用于控制所述第二控制支路的开启或关断。

6.根据权利要求1所述的放电电路，其特征在于，所述第二控制支路还包括：串接在所述第二控制晶体管与所述第二节点之间的第八控制晶体管及与所述第八控制晶体管形成第一电流镜的第九控制晶体管、第十控制晶体管和第十一控制晶体管；其中，

所述第十控制晶体管的受控端接入第二使能信号，在所述第二使能信号的作用下导通或关断，用于控制所述第一电流镜的开启或关断；

7.根据权利要求1所述的放电电路，其特征在于，所述第二控制支路还包括：串接在第二控制晶体管和所述第二节点之间的第二保护晶体管，用于对所述第三控制晶体管进行过压保护。

8.根据权利要求7所述的放电电路，其特征在于，所述第二控制支路还包括：串接在所述第二控制晶体管和所述第二保护晶体管之间的第十二控制晶体管；所述第十二控制晶体管在第五偏置电压作用下导通，用于：在所述待放电节点放电过程中对所述第二控制晶体管的过压保护。

9.根据权利要求1所述的放电电路，其特征在于，所述第二控制支路还包括：串接在第二节点与电源负端之间的第十三控制晶体管并且所述第十三控制晶体管的受控端接于所述第二节点；所述第十三控制晶体管与所述第四控制晶体管形成第二电流镜，用于对流过所述第一放电支路上的电流进行调节。

10.根据权利要求1所述的放电电路，其特征在于，所述第一放电支路还包括：串接在所述待放电节点与所述第四控制晶体管之间的至少一个第三保护晶体管，用于对所述第四控制晶体管进行过压保护。

11.根据权利要求1所述的放电电路，其特征在于，所述放电电路还包括：串接在所述第二节点与电源负端之间的第十四控制晶体管；所述第十四控制晶体管的受控端接入与第二使能信号反相的第三使能信号；所述第十四控制晶体管在所述第三使能信号有效的情况下导通，使得所述第二节点的电压下降至电源负端的低电压，关断所述第四控制晶体管，确保所述第一放电支路断开。

12.根据权利要求1所述的放电电路，其特征在于，所述待放电节点为存储器包含的用于为字线提供编程电压的电荷泵的输出端的节点。

13.一种放电方法，其特征在于，应用于待放电节点的放电电路，至少包括：并联在所述待放电节点和电源负端的第一控制支路、第二控制支路和第一放电支路；其中，所述第一控制支路包括第一控制晶体管；所述第二控制支路包括依次串接的第二控制晶体管和第三控制晶体管；所述第一放电支路包括第四控制晶体管；所述方法包括：

14.一种存储器的放电系统，其特征在于，包括：所述存储器的电荷泵的第一输出节点的第一放电电路；及连接在所述电荷泵的所述第一输出节点的高压稳压器的第二输出节点的第二放电电路，其中；

所述第一放电电路包括：权利要求1至12任一项所述的放电电路；其中，所述待放电节点为所述第一输出节点；所述第一使能信号为所述第二放电支路包含的第五节点的电压；

15.一种放电方法，其特征在于，应用于权利要求14所述的存储器的放电系统，所述放电方法包括：

16.一种存储器，其特征在于，包括:用于存储数据的存储阵列；以及与所述存储阵列耦接且被配置为控制所述存储阵列的外围电路；其中，所述外围电路包括：权利要求1至12任一项所述的放电电路；或，包括权利要求14所述的放电系统。

17.一种存储系统，其特征在于，包括：一个或多个权利要求14所述的存储器；以及与所述一个或多个存储器耦接存储器控制器；所述存储器控制器被配置为控制所述一个或多个存储器的各种操作。

18.根据权利要求17所述的存储系统，其特征在于，所述存储系统是固态硬盘SSD或存储卡。