JPH0991973A

JPH0991973A - 不揮発性多値メモリ装置

Info

Publication number: JPH0991973A
Application number: JP25144895A
Authority: JP
Inventors: Sou Nanbu; 想南部; Takashi Uchino; 高志内野; Haruo Hagiwara; 治夫萩原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-09-28
Filing date: 1995-09-28
Publication date: 1997-04-04
Also published as: TW314629B

Abstract

(57)【要約】【課題】データの記憶分解能を可変し、データの信頼
性の確保と高密度記録を必要に応じて選択的に優先でき
るようにする。【解決手段】ＡＤＰＣＭデコーダ２から４ビット単位
に音声データを出力し、アドレスコントローラ９から音
声データを記憶したアドレスデータを２ビット単位に出
力し、２ビットアドレスデータと４ビット音声データの
上位２ビットを、切換信号ＮＴＳＥＬに応じて第１マル
チプレクサ１３によって選択して、選択したデータをリ
ードライト回路に送出すると共に、リードライト回路に
は入力される４ビットデータのうち下位２ビットを切換
信号ＮＴＳＥＬに応じて０レベルに固定するＡＮＤゲー
ト７１，７２を設け、ＥＥＰＲＯＭメモリセル３に音声
データを記憶するときは記憶分解能を１６値し、アドレ
スデータを記憶するときは記憶分解能を４値として書き
込みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値情報を記憶可
能なＥＥＰＲＯＭ等を用いた不揮発性多値メモリ装置に
関する。

【０００２】

【従来の技術】フローティングゲートを備えたＥＥＰＲ
ＯＭ等の不揮発性メモリにおいて、フローティングゲー
トに注入する電荷量を制御することによりそのスレッシ
ョルドレベルを変更して、メモリセルにアナログ量や多
値情報を記憶することは、従来より行われていた。

【０００３】例えば、特表平４−５００５７６号公報で
は、入力されるアナログ信号をアナログサンプルホール
ド回路によってサンプルホールドする一方、不揮発性メ
モリセルに高電圧書き込みパルスを供給することにより
そのフローティングゲートに電荷を注入し、注入後、注
入電荷に対応するアナログ量を読み出してサンプルホー
ルドしておいたアナログ信号と比較し、両アナログ量が
一致するまで書き込みパルスの供給を繰り返すことによ
り、入力アナログ電圧に対応するアナログ量をメモりセ
ルに記録するようにしていた。

【０００４】また、特公平４−５７２９４号公報では、
入力されるデジタルデータをデータラッチ回路でラッチ
すると共に、メモリセルの多値記憶状態を読み出して記
憶状態に対応するデジタル値を出力するセンスアンプを
設け、このセンスアンプ出力とデータラッチ回路の保持
データとを比較器で比較し、両内容が一致するまでメモ
リセルへの多値情報の書き込み動作を続行させるように
していた。

【０００５】そして、いずれの場合もアナログ量もしく
は多値情報の記憶分解能は一定であった。

【０００６】

【発明が解決しようとする課題】多値メモリを用いた場
合、音声信号等のｎビットのデジタルデータを１つのメ
モリセルに２のｎ乗値の多値情報として記憶できるの
で、デジタル値をそのまま２値記憶する場合に比べ、メ
モリ容量を遙かに少なくすることができる。ところで、
音声データ等を多値メモリに記憶する場合、後の読み出
しのために、データをメモリのどこに記憶したかを示す
アドレス情報を合わせて記憶したい場合がある。音声デ
ータ等の本来のデータは、メモリへの書き込み及び読み
出しによって多少の誤りが生じても音声が若干変化する
だけなのでそれ程大きな問題にはならず、記憶容量を削
減するという目的からはむしろ記憶の分解能を高分解能
にすることが望まれる。一方、アドレス情報は、もし誤
りが生じたときには読み出し位置そのものが変化してし
まうため、極めて信頼性を必要とするデータである。

【０００７】ところが、従来例においては、記憶の分解
能は常に一定であったので、音声等の高密度記録が望ま
れるデータと、アドレスデータ等の信頼性が不可欠なデ
ータとを、同一の分解能で記憶しなければならなかっ
た。このために、分解能を高くすればアドレスデータ等
の信頼度が低下し、分解能を低くすれば音声データ等の
記録密度が落ちてしまうという相反する課題があった。

【０００８】また、音声データとアドレスデータという
ようにデータの種類が異なる場合でなくても、場合によ
っては記憶分解能を変更したいということがある。

【０００９】

【課題を解決するための手段】本発明は、ｎビット
（ｎ：２以上の整数）のデジタルデータを入力して保持
するｎビットのデータレジスタと、多値情報を書き込み
可能な不揮発性メモリセルと、前記データレジスタの内
容に対応する多値情報を前記不揮発性メモリセルに書き
込む書き込み回路と、前記ｎビットのデータレジスタの
うち下位ｍビット（ｍ：ｍ＜ｎの整数）の入力段に挿入
され、切換信号に応じて入力デジタルデータを所定レベ
ルに固定するゲート回路とを備えることにより、上記課
題を解決するものである。。

【００１０】また、本発明では、前記書き込み回路は、
複数のアナログ電圧を出力する電圧発生回路と、前記デ
ータレジスタの内容をデコードし該内容に対応して前記
複数のアナログ電圧のいずれかを選択的に出力するデコ
ーダと、前記メモリセルから読み出した多値情報に対応
する電圧と前記デコーダの出力電圧とを比較する比較器
とから成り、前記比較器の比較結果に応答して前記メモ
リセルへの多値情報の書き込みを行うことを特徴とす
る。

【００１１】

【発明の実施の形態】図１に、本発明を音声録音再生装
置に適用した場合の概略ブロック図を示す。まず、１は
入力されるアナログ音声信号を所定のサンプリング周期
でサンプリングして順次１２ビットのデジタル音声デー
タに変換するＡＤ変換器、２は入力される１２ビットの
デジタル音声データを順次４ビットのデジタル圧縮デー
タＶＯＤＡＴに符号化して出力するＡＤＰＣＭエンコー
ダ、３はフローティングゲートを備え多値情報を記憶可
能なＥＥＰＲＯＭセルアレイ、４０，４１，４２，……
は入力される４ビットのデジタルデータを多値情報とし
てＥＥＰＲＯＭセルアレイ３に書き込み、且つ、書き込
んだ多値情報を読み出す複数のリードライト回路Ｒ／
Ｗ、５０，５１，５２，……は各リードライト回路毎に
設けられ、ＥＥＰＲＯＭセルアレイ３のＸアドレスを指
定するＸアドレスデコーダ、６，７はＥＥＰＲＯＭセル
アレイ３のＹアドレスを指定するワードラインＷＬ用及
びソースラインＳＬ用のＹアドレスデコーダ、８はマイ
コンからの命令を解釈するマイコンインターフェース回
路、９はマイコンインターフェース回路８からの指令に
基づき、リードライト回路４０，４１，４２，……及び
Ｘアドレスデコーダ５０，５１，５２，……にＸアドレ
スＡＤＲＸ及び制御信号を供給し、Ｙアドレスデコーダ
６，７にＹアドレスＡＤＲＹを供給するアドレスコント
ローラ、１０はＥＥＰＲＯＭセルアレイ３から読み出し
た４ビットのデジタル圧縮データＲＤＡＴを１２ビット
のデジタル音声データに復号化するＡＤＰＣＭデコー
ダ、１１は１２ビットのデジタル音声データをＤＡ変換
してアナログ音声信号に変換するＤＡコンバータであ
り、変換されたアナログ信号は図示しないスピーカ等か
ら音声として放音される。

【００１２】この装置においては、図２に示すようにＥ
ＥＰＲＯＭセルアレイ３は、ＡＤＰＣＭエンコーダ２か
ら出力される音声データＶＯＤＡＴを記憶する第１エリ
ア３１と、記憶した音声データの先頭及び最終アドレス
を示すスタートアドレス及びストップアドレスを記憶す
る第２エリア３２とを有している。そして、このような
スタート及びストップアドレスを記憶するために、アド
レスコントローラ９は、書き込みモード時にスタートア
ドレス及びストップアドレスをアドレスデータＡＤＤＡ
Ｔとして出力する。但し、４ビット毎に出力される音声
データと異なり、アドレスデータは２ビット毎に出力さ
れ、Ｘ，Ｙの合計２０ビットのアドレスは１０回に分け
て出力される。また、アドレスコントローラ９は４ビッ
トのダウンカウンタ９０を備えており、読み出しモード
時にこのダウンカウンタ９０から出力される４ビットの
ダウンカウントデータＤＷＤＡＴを順次出力する。

【００１３】更に、アドレスコントローラ９は、読み出
しモード時にＨレベルとなり書き込みモード時にＬレベ
ルとなるリードライト制御信号Ｒ／Ｗと、音声データを
書き込むときＨレベルとなりアドレスデータを書き込む
ときＬレベルとなる切換信号ＮＴＳＥＬを出力する。こ
の制御信号Ｒ／Ｗ，切換信号ＮＴＳＥＬ，１ビットのア
ドレスデータ，４ビットの音声データＶＯＤＡＴは切換
回路１２に入力され、また、切換信号ＮＴＳＥＬは、第
２マルチプレクサ１４からの４ビットデータＷＤＡＴを
入力するリードライト回路４０，４１，４２，４３……
にも入力されている。

【００１４】切換回路１２は、ＡＤＰＣＭエンコーダ２
からの４ビットの音声データＶＯＤＡＴのうち上位２ビ
ットと、アドレスコントローラ９から出力される２ビッ
トのアドレスデータＡＤＤＡＴを入力し、切換信号ＮＴ
ＳＥＬに応じていずれか一方の２ビットデータを選択し
て出力する第１マルチプレクサ１３と、第１マルチプレ
クサ１３から出力される２ビットデータを上位２ビット
のデータとし、４ビットの音声データＶＯＤＡＴの下位
２ビットデータをそのまま下位データとして一方の入力
端子に入力し、他方の入力端子に４ビットのダウンカウ
ントデータＤＷＤＡＴを入力し、リードライト制御信号
Ｒ／Ｗに応じていずれかを選択的に出力する第２マルチ
プレクサ１４より構成されている。

【００１５】以下、図１に示す装置の動作を、詳細に説
明する。まず、マイコンインターフェース８からアドレ
スコントローラ９に、音声データの書き込み指令が与え
られると書き込みモードとなり、アドレスコントローラ
９は、リードライト制御信号Ｒ／ＷをＬレベルにするの
で、第２マルチプレクサ１４はＡＤＰＣＭエンコーダ２
及び第１マルチプレクサ１３からの出力を選択するよう
になる。次に、アドレスコントローラ９は、切換信号Ｎ
ＴＳＥＬをＨレベルにすると共に、書き込みを行うべき
アドレスを示すＸアドレスＡＤＲＸ及びＹアドレスＡＤ
ＲＹを順次出力する。このため、第１マルチプレクサ１
３では、切換信号ＮＴＳＥＬがＨレベルであることに応
じて、４ビット単位で入力される音声データＶＯＤＡＴ
の上位２ビットが選択され、複数のリードライト回路４
０，４１，４２……には、４ビットの音声データＶＯＤ
ＡＴが順次出力される。

【００１６】複数のリードライト回路４０，４１，４２
……では、順次入力される４ビットの音声データＶＯＤ
ＡＴが各リードライト回路内に設けられたデータレジス
タに順に取り込まれ保持される。そして、所定個数のリ
ードライト回路への取り込みが終了すると、これら所定
個数のリードライト回路が同時に書き込み動作を実行
し、保持された４ビットの音声データＶＯＤＡＴを１６
値の離散的なアナログ量に変換し、続いて変換した１６
値のアナログ量をＸアドレスデコーダを介して、ＥＥＰ
ＲＯＭセルアレイ３の各メモリセルに書き込む。

【００１７】よって、この書き込み動作においては、音
声データＶＯＤＡＴの記憶分解能は「１６」となる。こ
のようにして音声データの書き込みが終了すると、マイ
コンインターフェース８は書き込み停止指令を発し、こ
れに応じてアドレスコントローラ９は切換信号ＮＴＳＥ
ＬをＬレベルとし、次に、音声データを記憶したスター
トアドレス及びストップアドレスをアドレスデータとし
て２ビット単位で出力し始める。この２ビットのアドレ
スデータは第１マルチプレクサ１３で選択され、第２マ
ルチプレクサ１４を介してリードライト回路に入力され
る。

【００１８】各リードライト回路４０，４１，４２，…
…は、その具体的構成を図３に示すように、Ｄフリップ
フロップで構成され第２マルチプレクサ１４から出力さ
れる４ビットデジタルデータを取り込んで保持する４ビ
ットのデータレジスタ２０と、基準電圧ＶrefをＶ０〜
Ｖ１５（Ｖ０＜Ｖ１＜……＜Ｖ１４＜Ｖ１５）の１６段
階の電圧に分割する抵抗分割回路２１と、データレジス
タ２０の内容をデコードしその内容に対応してＶ０〜Ｖ
１５のいずれかの電圧を選択的に出力するデコーダ２２
と、デコーダ２２から出力されるアナログ電圧Ｖdecを
非反転端子＋に入力し、ＥＥＰＲＯＭ３のメモリセル６
０から読み出した電圧Ｖｍを反転端子−に入力して両電
圧を比較する比較器２３と、Ｌレベルへの立ち下がり時
に比較器の出力をラッチしてＬレベルの期間ラッチした
出力を送出するラッチ回路２４と、データレジスタ２０
の内容を出力するための出力バッファ２５を備えてい
る。

【００１９】更に、データレジスタ２０の下位２ビット
Ｄ０，Ｄ１の入力段には、切換信号ＮＴＳＥＬを入力す
るＡＮＤゲート７１，７２が挿入されている。このＡＮ
Ｄゲート７１，７２は、切換信号ＮＴＳＥＬがＨレベル
のとき入力データＤ０，Ｄ１をそのまま出力し、Ｌレベ
ルになるとデータＤ０，Ｄ１を「０」レベルに固定して
データレジスタ２０に出力する。

【００２０】切換信号ＮＴＳＥＬがＬレベルのときは、
２ビットのアドレスデータはデータレジスタ２０の上位
２ビットＤ２，Ｄ３に入力され、このとき下位２ビット
Ｄ０，Ｄ１は「０」に固定されるので、データレジスタ
２０へは、「１１００」，「１０００」，「０１０
０」，「００００」の４通りの入力データしか入力され
ないこととなる。従って、後段のデコーダ２２では、抵
抗分割回路２１から出力される１６段階のアナログ電圧
のうち、データ「１１００」，「１０００」，「０１０
０」，「００００」に対応する４値のアナログ電圧Ｖ１
２，Ｖ８，Ｖ４，Ｖ０しか選択されないようになる。

【００２１】つまり、この場合には、Ｖ１２，Ｖ８，Ｖ
４，Ｖ０の４値がＥＥＰＲＯＭセルアレイ３の各メモリ
セルに記憶されることとなり、従って、記憶分解能は
「４」となって、音声データの「１６」に比べて低分解
能となる。尚、このアドレスデータの書き込みの際は、
アドレスコントローラ９からＥＥＰＲＯＭセルアレイ３
の第２エリア３２に対応するアドレスＡＤＲＸ，ＡＤＲ
Ｙが出力される。

【００２２】一方、マイコンインターフェース８から読
み出し指令が与えられると読み出しモードとなり、アド
レスコントローラ９は、リードライト制御信号Ｒ／Ｗを
Ｈレベルにすると共に、４ビットのダウンカウントデー
タＤＷＤＡＴを順次出力する。このため、第２マルチプ
レクサ１４では４ビットのダウンカウントデータＤＷＤ
ＡＴが選択され、リードライト回路に入力される。この
ダウンカウントデータＤＷＤＡＴの出力は、リードライ
ト回路において読み出した多値情報を４ビットのデジタ
ルデータにＡＤ変換するためであって、この動作につい
ては後に詳しく説明する。

【００２３】この読み出しにおいて、アドレスコントロ
ーラ９は最初に、ＥＥＰＲＯＭセルアレイ３の第２エリ
ア３２に対応するアドレスＡＤＲＸ，ＡＤＲＹを指定し
て、リードライト回路４０，４１，４２，……に読み出
し動作を実行させ、第２エリア３２に記憶したスタート
アドレス及びストップアドレスを読み出す。この場合、
読み出しによってリードライト回路からは４ビットのデ
ータＲＤＡＴが出力されるが、その上位２ビットＤ３，
Ｄ２のみがアドレスコントローラ９へ入力され、このビ
ット情報をアドレスデータとして取り込む。つまり、読
み出しデータが「１１００」〜「１１１１」の範囲の値
であれば、取り込むアドレスデータは「１１」となり、
「１０００」〜「１０１１」の範囲の値であれば「１
０」、「０１００」〜「０１１１」の範囲の値であれば
「０１」、「００００」〜「００１１」の範囲の値であ
れば「００」となる。従って、アドレスデータについて
は、上述したように記憶分解能は「４」となる。

【００２４】スタートアドレス及びストップアドレスの
読み出しが終了すると、アドレスコントローラ９は、上
述したダウンカウントデータＤＷＤＡＴを出力すると共
に、読み出したスタートアドレスからストップアドレス
までのアドレスＡＤＲＸ，ＡＤＲＹを順次指定して、リ
ードライト回路４０，４１，４２，……に読み出し動作
を実行させるので、ＥＥＰＲＯＭセルアレイの第１エリ
ア３１に記憶された１６値の多値情報が４ビットの音声
データとして読み出され、ＡＤＰＣＭデコーダ１０に出
力される。そして、ここで伸張処理が行われ、１２ビッ
トの元のデジタル音声データに復号化され、次段のＤＡ
コンバータ１１で復号化されたデジタル音声データがア
ナログ音声信号に変換され出力される。この場合、１６
値の離散的なアナログ量が本来の４ビットのデジタルデ
ータに変換されるので、記憶分解能は「１６」となる。

【００２５】以上説明したように、１つのＥＥＰＲＯＭ
セルアレイ３の中で、音声データは高分解能で記憶され
るので高密度記録が実現でき、アドレスデータは低分解
能で記憶されるのでデータの信頼性を確保できることと
なる。以下、リードライト回路４０，４１，４２，……
について、図３を参照しながら、詳細に説明する。

【００２６】ＥＥＰＲＯＭ３のメモリセル６０は、フロ
ーティングゲートＦＧを備えたスプリットゲート型のセ
ルであって、フローティングゲートＦＧに電荷を注入す
ることにより書き込みを行い、フローティングゲートＦ
Ｇに注入された電荷を引き抜くことにより消去を行うも
のである。各メモリセル６０は、そのドレインＤがビッ
トラインＢＬ１，ＢＬ２，……に接続され、ソースＳが
ソースラインＳＬ１，ＳＬ２，……に接続され、コント
ロールゲートＣＧがワードラインＷＬ１，ＷＬ２，……
に接続されている。各ビットラインＢＬ１，ＢＬ２，…
…は、上位４ビットのＸアドレスＡＤＲＸ［８：５］を
デコードするＸアドレスデコーダ５０により、いずれか
１ラインが選択されて比較器２３の反転端子に接続され
る。ワードラインＷＬ１，ＷＬ２，……、及び、ソース
ラインＳＬ１，ＳＬ２，……は、各々、１１ビットのＹ
アドレス［１０：０］をデコードするＹアドレスデコー
ダ６及び７に接続され、これらデコーダには第２バイア
ス発生回路４００から種々のバイアス電圧が供給されて
いる。このバイアス電圧には、書き込み用の高電圧バイ
アスＶhv1及び消去用の高電圧バイアスＶhv2が含まれて
いる。

【００２７】尚、アドレスデコーダ５０，６，７には、
タイミング信号としてＲＷＣＫ３，ＲＷＣＫ４，ＷＢＥ
が入力されている。また、ここでのドレイン，ソースと
いう呼び方は、読み出し時の動作状態を基準にしてい
る。ビットラインＢＬ１，ＢＬ２，……へ供給する３種
類のバイアス電圧ＶBH，ＶBLH，ＶBLL（ＶBH＞ＶBLH＞
ＶBLL）は、第１バイアス発生回路５００から出力さ
れ、これらのバイアス電圧の供給ラインには、各々、ス
イッチとしてＰチャネルＭＯＳトランジスタ２６，Ｎチ
ャネルＭＯＳトランジスタ２７，ＮチャネルＭＯＳトラ
ンジスタ２８が挿入されている。そして、これらトラン
ジスタの出力側には、書き込み時のみオンするアナログ
スイッチ２９が接続され、このアナログスイッチ２９の
出力がＸアドレスデコーダ１００への入出力ライン３０
に接続されている。ＰチャネルＭＯＳトランジスタ２６
のゲートには、一端にラッチ回路２４の出力ＣＯＭＰを
入力するＡＮＤゲート３１の出力が印加され、Ｎチャネ
ルＭＯＳトランジスタ２７及び２８には、各々ＡＮＤゲ
ート３２及び３３の出力が印加されている。ＡＮＤゲー
ト３２及び３３には、一端にＡＮＤゲート３１の出力が
共通して入力され、ＡＮＤゲート３２の他端には、デー
タレジスタ２０への上位ビットＤ１をインバータ３４に
より反転した信号が入力され、ＡＮＤゲート３３の他端
には、データレジスタ２０への上位ビットＤ１がそのま
ま入力されている。

【００２８】また、メモリセル６０に書き込まれたアナ
ログ量を電圧として読み出すために、抵抗分割回路で構
成されたリードバイアス発生回路３５が設けられてお
り、その分圧点Ｐが比較時のみオンするＮチャネルＭＯ
Ｓトランジスタ３６を介して、Ｘアドレスデコーダ１０
０への入出力ライン３０に接続されている。この入出力
ライン３０と接地間には、メモリセルの消去時にビット
ラインＢＬ１，ＢＬ２，……へ接地電位を供給するた
め、制御信号ＷＢＥによりオンするＮチャネルＭＯＳト
ランジスタ３７が挿入されている。

【００２９】ところで、図３に示すリードライト回路
は、Ｘアドレス方向に８個のメモリセルを１ブロックと
して管理しており、各ブロックには自己のブロックが選
択されたことを検出するためのブロックセレクタ６００
が配置されている。図３に示すブロックＮＯ．０のブロ
ックでは、ブロックセレクタ６００は、下位６ビットの
ＸアドレスＡＤＲＸ［５：０］がオール「０」であるこ
とを検出するＡＮＤゲートで構成されている。

【００３０】更に、図３において、３８はサンプリング
クロックＲＷＣＫ２とラッチイネーブル信号ＬＡＴＥＮ
とブロックセレクタ６００の出力ＢＳＥＬを入力するＮ
ＡＮＤゲート、３９はタイミングクロックＲＷＣＫ３と
リードイネーブル信号ＲＥＡＥＮ２及び出力ＣＯＭＰを
入力するＮＡＮＤゲート、４０はブロックセレクタ６０
０の出力ＢＳＥＬとリードイネーブル信号ＲＥＡＥＮ２
とを入力するＮＡＮＤゲート、４１は２つのＮＡＮＤゲ
ート３８，３９の出力を入力するＮＡＮＤゲート、４２
はタイミングクロックＲＷＣＫ３とライトイネーブル信
号ＷＲＩＥＮ２を入力するＡＮＤゲート、４３はリード
イネーブル信号ＲＥＡＥＮ２とライトイネーブル信号Ｗ
ＲＩＥＮ２を入力するＯＲゲート、４４はタイミングク
ロックＲＷＣＫ４とＯＲゲート４３の出力を入力するＡ
ＮＤゲートであり、ＮＡＮＤゲート４１の出力をデータ
レジスタ２０を構成するＤフリップフロップのクロック
端子に印加し、ＮＡＮＤゲート４０の出力を出力バッフ
ァ２５のオンオフ制御信号として印加し、ＡＮＤゲート
４２の出力をアナログスイッチ２９のオンオフ制御信号
として印加し、ＡＮＤゲート４４の出力をＮチャネルＭ
ＯＳトランジスタ３６のゲートに印加するようにしてい
る。

【００３１】以下、図４及び図５のタイミングチャート
を参照して、図４に示したリードライト回路の書き込み
動作及び読み出し動作について説明する。メモリセル６
０の各動作状態でのバイアス条件は図６に示す通りであ
る。まず、書き込みモードにおいては、実際の書き込み
動作に先立ち、データレジスタ２０にデータをラッチす
るためのラッチ期間に入る。この期間では、４ビットの
デジタルデータＤ３，Ｄ２，Ｄ１、Ｄ０が入力ライン４
５に送出されると共に、データを書き込むべきＥＥＰＲ
ＯＭ６のアドレスＡＤＲＸ，ＡＤＲＹがアドレス発生回
路１０から送出され、且つ、ラッチモードを示す信号Ｌ
ＡＴＥＮがＨレベルになる。出力されたＸアドレスのう
ち下位６ビットＡＤＲＸ［５：０］が、自己のブロック
ＮＯ．と一致すると、ブロックセレクタ６００の出力が
Ｈレベルとなり、このため、サンプリングパルスＲＷＣ
Ｋ２の立ち上がりでＮＡＮＤゲート３８の出力がＬレベ
ルとなって、ＮＡＮＤゲート４１の出力もＬレベルにな
る。よって、データレジスタ２０を構成するＤフリップ
フロップのクロック端子ＣＫにクロックが印加され、入
力データＤ１，Ｄ０はデータレジスタ２０に取り込まれ
る。

【００３２】取り込みが終了すると信号ＷＢＥがＨレベ
ルとなり、ＮチャネルＭＯＳトランジスタ３７がオン
し、入出力ライン３０は接地電位０Ｖとなる。Ｘアドレ
スデコーダ１００ではＸアドレスＡＤＲＸ［８：５］に
より選択されたビットラインが入出力ライン３０に接続
されているため、そのビットラインＢＬは０Ｖとなる。
一方、Ｙアドレスデコーダ７により、選択されたワード
ラインＷＬには消去用の高電圧バイアスＶhv2が印加さ
れ、ソースラインＳＬにはＹアドレスデコーダ６から０
Ｖが印加されるので、選択されたメモリセルは消去状態
となる。即ち、メモリセル６０のフローティングゲート
ＦＧへの電荷は引き抜かれた状態となる。

【００３３】このような消去後に、実際の書き込み動作
に入る。書き込み動作期間では、図４ウに示すように信
号ＷＲＩＥＮ２がＨレベルになり、このため、クロック
ＲＷＣＫ３が図４エの如くＨレベルになっている期間
は、ＡＮＤゲート４２の出力がＨレベルになり、さら
に、ラッチ回路２４はＨレベルに初期設定されているの
でＡＮＤゲート３１の出力もＨレベルになる。従って、
アナログスイッチ２９がオンすると共に、ＰチャネルＭ
ＯＳトランジスタ２６がオフする。

【００３４】今、入力データの最上位ビットＤ３が
「０」であれば、ＡＮＤゲート３２の出力がＨレベルと
なるので、ＮチャネルＭＯＳトランジスタ２７がオン
し、図４カに示すようにバイアス電圧ＶBLHが、アナロ
グスイッチ２９，入出力ライン３０，Ｘアドレスデコー
ダ５０を介して選択されたビットラインＢＬに供給され
る。逆に、入力データの最上位ビットＤ３が「１」であ
れば、ＡＮＤゲート３３の出力がＨレベルとなるので、
ＮチャネルＭＯＳトランジスタ２８がオンし、バイアス
電圧ＶBLLがアナログスイッチ２９，入出力ライン３
０，Ｘアドレスデコーダ５０を介して選択されたビット
ラインＢＬに供給される。

【００３５】クロックＲＷＣＫ３がＨレベルの期間は、
Ｙアドレスデコーダ６により選択されたソースラインＳ
Ｌに高電圧Ｖhv1が供給され（図４ク）、Ｙアドレスデ
コーダ７により選択されたワードラインＷＬにＶB2が供
給されるので（図４キ）、図６に示す書き込みバイアス
条件が満足され、メモリセル６０への書き込みが実行さ
れる。即ち、メモリセル６０のフローティングゲートＦ
Ｇへの電荷の注入が開始される。

【００３６】次に、クロックＲＷＣＫ３が立ち下がり、
クロックＲＷＣＫ４が図４オの如くＨレベルになると、
ＡＮＤゲート４２の出力がＬレベル、ＡＮＤゲート４４
の出力がＨレベルになるため、アナログスイッチ２９が
オフし、ＮチャネルＭＯＳトランジスタ３６がオンし、
リードバイアス発生回路３５の分圧点Ｐが入出力ライン
３０に接続される。分圧点Ｐの電位は、ＮチャネルＭＯ
Ｓトランジスタ３６がオフのときにＶ４よりやや高い電
圧ＶREFMに設定されている。更に、この状態では、Ｙア
ドレスデコーダ７により、選択されたワードラインＷＬ
にはＶB1が印加され、ソースラインＳＬにはＹアドレス
デコーダ６から０Ｖが印加されるので、選択されたメモ
リセル６０は読み出し状態となる。よって、選択された
メモリセルのフローティングゲートＦＧに注入された電
荷に対応する電圧Ｖｍが入出力ライン３０に得られ、こ
の電圧Ｖｍが比較器２３においてデコーダ２２からの出
力電圧Ｖdecと比較される。

【００３７】デコーダ２２では、データレジスタ２０に
ラッチされたデータに対応して、抵抗分割回路２１から
の１６段階の電圧Ｖ０〜Ｖ１５のうちいずれかのアナロ
グ電圧が選択され、比較器２３の非反転端子に出力され
る。比較の結果、Ｖdec＞Ｖｍであれば、比較器２３の
出力はＨレベルを維持し、上述したクロックＲＷＣＫ３
に基づく書き込み動作とクロックＲＷＣＫ４に基づく読
み出し及び比較動作を繰り返す。書き込み動作の繰り返
しによりフローティングゲートＦＧへの電荷注入量が増
加し、読み出し電圧Ｖｍは図４カに示すように上昇して
いく。そして、Ｖdec≦Ｖｍになると、図４ケに示すよ
うに、比較器２３の出力が反転してＬレベルになり、ラ
ッチ回路２４の出力ＣＯＭＰもＬレベルになる。このた
め、ＡＮＤゲート３１の出力がＨレベルからＬレベルに
反転し、ＰチャネルＭＯＳトランジスタ２６がオンし、
更に、ＡＮＤゲート３２，３３の出力がＬレベルとなっ
て、２つのＮチャネルＭＯＳトランジスタ２７，２８が
オフする。よって、次にクロックＲＷＣＫ３がＨレベル
になったときには、バイアス電圧ＶBHがアナログスイッ
チ２９を介してメモリセルのビットラインＢＬに供給さ
れるようになる（図４カ参照）。つまり、図６に示す書
き込みバイアス条件が崩れ、書き込み動作が停止する。

【００３８】以上のように、書き込みモードにおいて
は、選択されたメモリセル６０に、４ビットの入力デジ
タルデータに対応する１６値のアナログ量が記憶され
る。次に、読み出しモードでの動作について、図５を参
照しながら説明する。読み出しモードでは、まず、信号
ＸＳＥＴ（図５ウ）がＨレベルになることによって、デ
ータレジスタ２０に初期値オール「１」がセットされ
（図５オ）、デコーダ２２からは図５カに示すように、
オール「１」に対応するアナログ電圧Ｖ１５が出力され
る。そこで、クロックＲＷＣＫ４が図４キの如くＨレベ
ルになると、メモリセル６０に対するバイアス条件は書
き込みモードにおける読み出し動作時と全く同一になる
ので、選択されたメモリセルのフローティングゲートに
注入された電荷に対応する電圧Ｖｍが比較器２３の反転
端子に得られ、この電圧Ｖｍがデコーダ２２からの電圧
Ｖ４と比較される。比較の結果、Ｖｍ＞Ｖ４であれば比
較器２３及びラッチ回路２４の出力ＣＯＭＰはＬレベル
になるので、ＮＡＮＤゲート３９の出力がＨレベルにな
り、このときＮＡＮＤゲート３８の出力はＨレベルに固
定されているので、ＮＡＮＤゲート４１の出力はＬレベ
ルとなり、以降ラッチ動作は行われることなくデータレ
ジスタ２０にはオール「１」が保持されたままとなる。

【００３９】一方、比較の結果Ｖｍ≦Ｖ４であれば、比
較器２３及びラッチ回路２４の出力ＣＯＭＰはＨレベル
となるので、図５アに示すようにクロックＲＷＣＫ３が
Ｈレベルになると、ＮＡＮＤゲート３９の出力がＬレベ
ルとなり、このため、ＮＡＮＤゲート４１からデータレ
ジスタ２０にクロック信号が出力され、データ入力ライ
ン４５に供給されたデータがデータレジスタ２０にラッ
チされる。このデータ入力ライン４５には、読み出しモ
ード時に図１に示すダウンカウンタ９０から「１１１
０」，「１１０１」，「１１００」，………，「０００
１」,「００００」のデータ「Ｄ３，Ｄ２，Ｄ１，Ｄ
０」がクロックＲＷＣＫ４が立ち下がる毎に順次出力さ
れるので、データ「１１１１」の次にはデータ「１１１
０」が図５オに示すようにデータレジスタ２０にラッチ
されることとなる。すると、デコーダ２２の出力Ｖdec
は図５カに示すように電圧Ｖ１４まで低下し、クロック
ＲＷＣＫ４が再びＨレベルになると、メモリセルから読
み出されたアナログ量に対応する電圧Ｖｍと電圧Ｖ１４
が比較される。そして、Ｖｍ＞Ｖ１４であれば比較器２
３及びラッチ回路２４の出力ＣＯＭＰはＬレベルに反転
し、以降ラッチ動作は行われることなくデータレジスタ
２０には「１１１０」が保持される。比較の結果Ｖｍ≦
Ｖ１４のときは、比較器２３及びラッチ回路２４の出力
ＣＯＭＰはＨレベルを維持するので、次のデータ「１１
０１」がデータレジスタ２０にラッチされ、比較器２３
で電圧Ｖ１３とＶｍが比較される。この比較により、Ｖ
ｍ＞Ｖ１３であればデータレジスタ２０の内容は「１１
０１」に固定され、Ｖｍ≦Ｖ１３であれば更に次のデー
タ「１１００」がデータラッチ２０にラッチされ、電圧
ＶｍとＶ１２が比較される。以上の動作を繰り返し、デ
ータレジスタ１０に「０１１１」がラッチされた状態
で、比較においてはＶｍ＞Ｖ７となれば、比較器２３及
びラッチ回路２４の出力ＣＯＭＰはＬレベルに反転し、
データレジスタ１０の内容は図５オに示すように「０１
１１」に固定される。

【００４０】このように、メモリセルから読み出された
アナログ量に対応する電圧Ｖｍは、データレジスタ２
０，抵抗分割回路２１，デコーダ２２，比較器２３，Ｎ
ＡＮＤゲート３９，ＮＡＮＤゲート４１によりＡＤ変換
され、出力バッファ２５を介して外部に転送される。

【００４１】

【発明の効果】本発明によれば、データの記憶分解能を
可変でき、データの信頼性の確保と高密度記録を必要に
応じて選択的に優先させることができるようになる。

【図面の簡単な説明】

【図１】本発明を適用した音声録音再生装置の全体ブロ
ック図である。

【図２】ＥＥＰＲＯＭのデータの記憶構造を示す説明図
である。

【図３】本発明におけるリードライト回路の具体構成を
示す回路図である。

【図４】本発明におけるリードライト回路の書き込みモ
ード時の動作を示すタイミングチャートである。

【図５】本発明におけるリードライト回路の読み出しモ
ード時の動作を示すタイミングチャートである。

【図６】本発明におけるメモリセルのバイアス条件を示
す図である。

【符号の説明】

１ＡＤコンバータ２ＡＤＰＣＭエンコーダ３ＥＥＰＲＯＭセルアレイ４０，４１，４２，…… リードライト回路５０，５１，５２，…… Ｘアドレスデコーダ６Ｙアドレスデコーダ（ＳＬ用）７Ｙアドレスデコーダ（ＷＬ用）８マイコンインターフェース回路９アドレスコントローラ１０ＡＤＰＣＭデコーダ１１ＤＡコンバータ１２切換回路１３第１マルチプレクサ１４第２マルチプレクサ２０データレジスタ２１抵抗分割回路２２デコーダ２３比較器２４ラッチ回路２５出力バッファ２６ＰチャネルＭＯＳトランジスタ２７，２８，３６，３７ＮチャネルＭＯＳトランジス
タ２９アナログスイッチ６０メモリセル９０ダウンカウンタ４００第２バイアス発生回路５００第１バイアス発生回路６００ブロックセレクタ

Claims

【特許請求の範囲】

【請求項１】ｎビット（ｎ：２以上の整数）のデジタ
ルデータを入力して保持するｎビットのデータレジスタ
と、多値情報を書き込み可能な不揮発性メモリセルと、
前記データレジスタの内容に対応する多値情報を前記不
揮発性メモリセルに書き込む書き込み回路と、前記ｎビ
ットのデータレジスタのうち下位ｍビット（ｍ：ｍ＜ｎ
の整数）の入力段に挿入され、切換信号に応じて入力デ
ジタルデータを所定レベルに固定するゲート回路とを備
えたことを特徴とする不揮発性多値メモリ装置。
【請求項２】前記書き込み回路は、複数のアナログ電
圧を出力する電圧発生回路と、前記データレジスタの内
容をデコードし該内容に対応して前記複数のアナログ電
圧のいずれかを選択的に出力するデコーダと、前記メモ
リセルから読み出した多値情報に対応する電圧と前記デ
コーダの出力電圧とを比較する比較器とから成り、前記
比較器の比較結果に応答して前記メモリセルへの多値情
報の書き込みを行うことを特徴とする請求項１記載の不
揮発性多値メモリ装置。