JPH1011980A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH1011980A JPH1011980A JP16477496A JP16477496A JPH1011980A JP H1011980 A JPH1011980 A JP H1011980A JP 16477496 A JP16477496 A JP 16477496A JP 16477496 A JP16477496 A JP 16477496A JP H1011980 A JPH1011980 A JP H1011980A
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Abstract
(57)【要約】
【課題】 多値データのページ読み出しを行うことので
きる多値型の半導体不揮発性記憶装置を実現する。 【解決手段】 メモリトランジスタが１レベルの消去状
態と３レベルのプログラム状態を有する半導体不揮発性
記憶装置であって、３レベルのプログラム状態のそれぞ
れに対応して設定された３レベルの読み出しワード線電
圧ＶＲ１〜ＶＲ３の任意の読み出しワード線電圧を選択
して、ワード線セクタ毎にページ読み出しを行うページ
読み出し手段２〜７と、３レベルの読み出しワード線電
圧のすべてのワード線電圧に対して順番にページ読み出
しを行い、ページ読み出しデータを記憶する３個のシフ
トレジスタＲＧ１〜ＲＧ３と、３個のシフトレジスタに
記憶されたデータを並列に順次シフト転送させて、シフ
ト転送データを２ビットのデジタルデータに変換して出
力するデータ変換出力回路９とを有する。
きる多値型の半導体不揮発性記憶装置を実現する。 【解決手段】 メモリトランジスタが１レベルの消去状
態と３レベルのプログラム状態を有する半導体不揮発性
記憶装置であって、３レベルのプログラム状態のそれぞ
れに対応して設定された３レベルの読み出しワード線電
圧ＶＲ１〜ＶＲ３の任意の読み出しワード線電圧を選択
して、ワード線セクタ毎にページ読み出しを行うページ
読み出し手段２〜７と、３レベルの読み出しワード線電
圧のすべてのワード線電圧に対して順番にページ読み出
しを行い、ページ読み出しデータを記憶する３個のシフ
トレジスタＲＧ１〜ＲＧ３と、３個のシフトレジスタに
記憶されたデータを並列に順次シフト転送させて、シフ
ト転送データを２ビットのデジタルデータに変換して出
力するデータ変換出力回路９とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、１個のメモリトラ
ンジスタに少なくとも２ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。
ンジスタに少なくとも２ビット以上のデジタルデータを
記録する多値型の半導体不揮発性記憶装置に関するもの
である。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置の実現が要望されている。
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置の実現が要望されている。
【０００３】図５（ａ）、図５（ｂ）は、それぞれＮＡ
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページ読み出しを行う半導体不揮発性
記憶装置である。
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページ読み出しを行う半導体不揮発性
記憶装置である。
【０００４】図５（ａ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図５（ａ）において、ＢＬは
ビット線であり、ビット線ＢＬに２個の選択トランジス
タＳＴ1 〜ＳＴ2 、および４個のメモリトランジスタＭ
Ｔ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 〜ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 〜ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1〜Ｗ
Ｌ4 により制御される。
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合のメモ
リアレイを示す図である。図５（ａ）において、ＢＬは
ビット線であり、ビット線ＢＬに２個の選択トランジス
タＳＴ1 〜ＳＴ2 、および４個のメモリトランジスタＭ
Ｔ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 〜ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 〜ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1〜Ｗ
Ｌ4 により制御される。
【０００５】図５（ｂ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合の
メモリアレイを示す図である。図５（ｂ）において、Ｍ
ＢＬは主ビット線、ＳＢＬは副ビット線であり、主ビッ
ト線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線Ｓ
Ｌにより制御される選択トランジスタＳＴ1 を介して接
続される。副ビット線ＳＢＬは、４本のワード線Ｗ1 〜
Ｗ4 と交差し、各交差位置には４個のメモリトランジス
タＭＴ1 〜ＭＴ4 が配置される。
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合の
メモリアレイを示す図である。図５（ｂ）において、Ｍ
ＢＬは主ビット線、ＳＢＬは副ビット線であり、主ビッ
ト線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線Ｓ
Ｌにより制御される選択トランジスタＳＴ1 を介して接
続される。副ビット線ＳＢＬは、４本のワード線Ｗ1 〜
Ｗ4 と交差し、各交差位置には４個のメモリトランジス
タＭＴ1 〜ＭＴ4 が配置される。
【０００６】上述したＮＡＮＤ型、ＤＩＮＯＲ型フラッ
シュメモリ等のようなワード線セクタを単位としたペー
ジ読み出しを行う半導体不揮発性記憶装置においても、
１個のメモリトランジスタに２ビット以上のデジタルデ
ータを記録することが可能である。
シュメモリ等のようなワード線セクタを単位としたペー
ジ読み出しを行う半導体不揮発性記憶装置においても、
１個のメモリトランジスタに２ビット以上のデジタルデ
ータを記録することが可能である。
【０００７】
【発明が解決しようとする課題】ところで、上述したワ
ード線セクタを単位としたページ読み出しを行うＮＡＮ
Ｄ型フラッシュメモリ等を多値型の半導体不揮発性記憶
装置とした場合には、どのように１個のメモリトランジ
スタに記録された多値データを読み出すかが、問題とな
る。
ード線セクタを単位としたページ読み出しを行うＮＡＮ
Ｄ型フラッシュメモリ等を多値型の半導体不揮発性記憶
装置とした場合には、どのように１個のメモリトランジ
スタに記録された多値データを読み出すかが、問題とな
る。
【０００８】多値型の半導体不揮発性記憶装置におい
て、１個のメモリトランジスタに記録された多値データ
を読み出す方法については、以下の文献等に開示された
ものが知られている（たとえば、『Ａ Ｍｕｌｔｉ−Ｌ
ｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ』’９
５ ＩＳＳＣＣ ｐ１３２〜）。
て、１個のメモリトランジスタに記録された多値データ
を読み出す方法については、以下の文献等に開示された
ものが知られている（たとえば、『Ａ Ｍｕｌｔｉ−Ｌ
ｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ』’９
５ ＩＳＳＣＣ ｐ１３２〜）。
【０００９】しかし、上述した文献例における多値型の
半導体不揮発性記憶装置は、ＮＯＲ型フラッシュメモリ
の場合であり、かかる半導体不揮発性記憶装置において
は、バイト単位で、つまり一度に４〜８個のメモリトラ
ンジスタに対して、多値データの読み出しを行う。した
がって、選択するワード線に接続された各メモリトラン
ジスタ一括にページ読み出しを行う半導体不揮発性記憶
装置、たとえばＮＡＮＤ型フラッシュメモリ等を多値型
の半導体不揮発性記憶装置とした場合には、上述した文
献例の多値データの読み出し方法は適用できない。
半導体不揮発性記憶装置は、ＮＯＲ型フラッシュメモリ
の場合であり、かかる半導体不揮発性記憶装置において
は、バイト単位で、つまり一度に４〜８個のメモリトラ
ンジスタに対して、多値データの読み出しを行う。した
がって、選択するワード線に接続された各メモリトラン
ジスタ一括にページ読み出しを行う半導体不揮発性記憶
装置、たとえばＮＡＮＤ型フラッシュメモリ等を多値型
の半導体不揮発性記憶装置とした場合には、上述した文
献例の多値データの読み出し方法は適用できない。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、各メモリトランジスタに記録さ
れた多値データを効率よく簡単にページ読み出しを行う
ことのできる多値型の半導体不揮発性記憶装置を提供す
ることにある。
のであり、その目的は、各メモリトランジスタに記録さ
れた多値データを効率よく簡単にページ読み出しを行う
ことのできる多値型の半導体不揮発性記憶装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化する複数のメモ
リトランジスタを有し、接続されたワード線とビット線
への印加電圧に応じて前記メモリトランジスタのしきい
値電圧を遷移させて１個のメモリトランジスタに少なく
ともＮが２以上のＮビットのデジタルデータを記録する
ために、各メモリトランジスタが１レベルの消去状態と
少なくともＭが３以上のＭレベルの複数プログラム状態
を有する半導体不揮発性記憶装置であって、前記Ｍレベ
ルの複数プログラム状態のそれぞれに対応して設定され
たＭレベルの複数読み出し判定レベルの任意の読み出し
判定レベルを選択して、選択するワード線に接続された
各メモリトランジスタ一括にページ読み出しを行うペー
ジ読み出し手段と、前記Ｍレベルの複数読み出し判定の
すべての読み出し判定レベルに対して順番に前記ページ
読み出しを行い、該当ページ読み出しデータを記憶する
ために、前記Ｍレベルの複数読み出し判定レベル毎に設
けられたＭ個のシフトレジスタと、前記Ｍ個のシフトレ
ジスタに記憶されたデータを並列に順次シフト転送させ
て、当該シフト転送データをＮビットのデジタルデータ
に変換して出力するデータ変換出力回路とを有する。
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化する複数のメモ
リトランジスタを有し、接続されたワード線とビット線
への印加電圧に応じて前記メモリトランジスタのしきい
値電圧を遷移させて１個のメモリトランジスタに少なく
ともＮが２以上のＮビットのデジタルデータを記録する
ために、各メモリトランジスタが１レベルの消去状態と
少なくともＭが３以上のＭレベルの複数プログラム状態
を有する半導体不揮発性記憶装置であって、前記Ｍレベ
ルの複数プログラム状態のそれぞれに対応して設定され
たＭレベルの複数読み出し判定レベルの任意の読み出し
判定レベルを選択して、選択するワード線に接続された
各メモリトランジスタ一括にページ読み出しを行うペー
ジ読み出し手段と、前記Ｍレベルの複数読み出し判定の
すべての読み出し判定レベルに対して順番に前記ページ
読み出しを行い、該当ページ読み出しデータを記憶する
ために、前記Ｍレベルの複数読み出し判定レベル毎に設
けられたＭ個のシフトレジスタと、前記Ｍ個のシフトレ
ジスタに記憶されたデータを並列に順次シフト転送させ
て、当該シフト転送データをＮビットのデジタルデータ
に変換して出力するデータ変換出力回路とを有する。
【００１２】また、前記ページ読み出し手段は、前記Ｍ
レベルの複数読み出し判定レベルに対応して設定された
Ｍレベルの複数読み出しワード線電圧のうちから任意の
読み出しワード線電圧を選択して、当該読み出しワード
線電圧を選択するワード線に印加するローデコーダ回路
と、前記選択するワード線に接続された各メモリトラン
ジスタのしきい値電圧と前記読み出しワード線電圧との
比較結果を一括してラッチするために、各読み出しビッ
ト線毎に設けられたデータラッチ回路と、前記データラ
ッチ回路にラッチされたページ読み出しデータを順次カ
ラムアドレスを変化させてシリアルに転送して読み出す
ためのカラムデコーダ回路とを備えた。
レベルの複数読み出し判定レベルに対応して設定された
Ｍレベルの複数読み出しワード線電圧のうちから任意の
読み出しワード線電圧を選択して、当該読み出しワード
線電圧を選択するワード線に印加するローデコーダ回路
と、前記選択するワード線に接続された各メモリトラン
ジスタのしきい値電圧と前記読み出しワード線電圧との
比較結果を一括してラッチするために、各読み出しビッ
ト線毎に設けられたデータラッチ回路と、前記データラ
ッチ回路にラッチされたページ読み出しデータを順次カ
ラムアドレスを変化させてシリアルに転送して読み出す
ためのカラムデコーダ回路とを備えた。
【００１３】また、前記Ｍ個のシフトレジスタは、前記
ページ読み出し時に選択された読み出し判定レベルに対
応するシフトレジスタのみ選択する選択手段を有し、当
該選択するシフトレジスタへのページ読み出しデータの
シフト転送を、前記カラムデコーダ回路のカラムアドレ
スの変化に同期してシリアルに行う。
ページ読み出し時に選択された読み出し判定レベルに対
応するシフトレジスタのみ選択する選択手段を有し、当
該選択するシフトレジスタへのページ読み出しデータの
シフト転送を、前記カラムデコーダ回路のカラムアドレ
スの変化に同期してシリアルに行う。
【００１４】また、本発明の半導体不揮発性記憶装置
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＡＮＤ型構造をなしている。
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＡＮＤ型構造をなしている。
【００１５】また、本発明の半導体不揮発性記憶装置
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＯＲ型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＯＲ型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。
【００１６】また、本発明の半導体不揮発性記憶装置
は、Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数読み出し判定レベルの任意
の読み出し判定レベルを選択して、選択するワード線に
接続された各メモリトランジスタ一括にページ読み出し
を行うページ読み出し手段と、前記Ｍレベルの複数読み
出し判定のすべての読み出し判定レベルに対して順番に
前記ページ読み出しを行い、該当ページ読み出しデータ
を記憶するために、前記Ｍレベルの複数読み出し判定レ
ベル毎に設けられたＭ個のシフトレジスタと、前記Ｍ個
のシフトレジスタに記憶されたページ読み出しデータを
記憶し、前記Ｍ個のシフトレジスタへの次のページ読み
出しデータの記憶動作と並行して、記憶データの出力が
可能なバッファ部と、前記バッファ部に記憶されたペー
ジ読み出しデータを並列に順次シフト転送させて、当該
シフト転送データをＮビットのデジタルデータに変換し
て出力するデータ変換出力回路とを有する。
は、Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数読み出し判定レベルの任意
の読み出し判定レベルを選択して、選択するワード線に
接続された各メモリトランジスタ一括にページ読み出し
を行うページ読み出し手段と、前記Ｍレベルの複数読み
出し判定のすべての読み出し判定レベルに対して順番に
前記ページ読み出しを行い、該当ページ読み出しデータ
を記憶するために、前記Ｍレベルの複数読み出し判定レ
ベル毎に設けられたＭ個のシフトレジスタと、前記Ｍ個
のシフトレジスタに記憶されたページ読み出しデータを
記憶し、前記Ｍ個のシフトレジスタへの次のページ読み
出しデータの記憶動作と並行して、記憶データの出力が
可能なバッファ部と、前記バッファ部に記憶されたペー
ジ読み出しデータを並列に順次シフト転送させて、当該
シフト転送データをＮビットのデジタルデータに変換し
て出力するデータ変換出力回路とを有する。
【００１７】本発明の半導体不揮発性記憶装置によれ
ば、複数プログラム状態毎に個別にページ読み出しを行
うページ読み出し手段と、前記ページ読み出しデータ毎
に個別に設けられたシフトレジスタと、前記シフトレジ
スタのデータをデータ変換して出力するデータ変換出力
回路を備えたことにより、１個のメモリトランジスタに
少なくとも２ビット以上のデジタルデータを記録する多
値型の半導体不揮発性記憶装置においても、通常の１値
型の半導体不揮発性記憶装置と基本的に同様の方法で、
ページ読み出しを行うことができる。
ば、複数プログラム状態毎に個別にページ読み出しを行
うページ読み出し手段と、前記ページ読み出しデータ毎
に個別に設けられたシフトレジスタと、前記シフトレジ
スタのデータをデータ変換して出力するデータ変換出力
回路を備えたことにより、１個のメモリトランジスタに
少なくとも２ビット以上のデジタルデータを記録する多
値型の半導体不揮発性記憶装置においても、通常の１値
型の半導体不揮発性記憶装置と基本的に同様の方法で、
ページ読み出しを行うことができる。
【００１８】また、前記シフトレジスタは、前記ページ
読み出し時に選択された読み出し判定レベルに対応する
シフトレジスタのみ選択する選択手段を有し、当該選択
するシフトレジスタへのページ読み出しデータのシフト
転送を、前記カラムデコーダ回路のカラムアドレスの変
化に同期してシリアルを行う。したがって、前記ページ
読み出しと同時に前記シフトレジスタへのデータ転送が
行え、高速読み出しに好適である。
読み出し時に選択された読み出し判定レベルに対応する
シフトレジスタのみ選択する選択手段を有し、当該選択
するシフトレジスタへのページ読み出しデータのシフト
転送を、前記カラムデコーダ回路のカラムアドレスの変
化に同期してシリアルを行う。したがって、前記ページ
読み出しと同時に前記シフトレジスタへのデータ転送が
行え、高速読み出しに好適である。
【００１９】また、本発明の半導体不揮発性記憶装置
は、ＮＡＮＤ型フラッシュメモリ、あるいはＤＩＮＯＲ
型フラッシュメモリ等のワード線セクタを単位としてペ
ージ読み出しを行う多値型の半導体不揮発性記憶装置に
適用する場合に、特に好適である。
は、ＮＡＮＤ型フラッシュメモリ、あるいはＤＩＮＯＲ
型フラッシュメモリ等のワード線セクタを単位としてペ
ージ読み出しを行う多値型の半導体不揮発性記憶装置に
適用する場合に、特に好適である。
【００２０】また、本発明の半導体不揮発性記憶装置に
よれば、Ｍ個のシフトレジスタに記憶されたページ読み
出しデータはバッファ部に記憶され、Ｍ個のシフトレジ
スタへのページ読み出しデータの記憶動作に並行して、
バッファ部に記憶された１回前の読み出し動作で読み出
されたデータが、Ｎビットのデジタルデータに変換され
て出力される。
よれば、Ｍ個のシフトレジスタに記憶されたページ読み
出しデータはバッファ部に記憶され、Ｍ個のシフトレジ
スタへのページ読み出しデータの記憶動作に並行して、
バッファ部に記憶された１回前の読み出し動作で読み出
されたデータが、Ｎビットのデジタルデータに変換され
て出力される。
【００２１】
【発明の実施の形態】図１は、本発明の係る半導体不揮
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＡＮＤ型
フラッシュメモリにおいて、１個のメモリトランジスタ
に２ビットのデジタルデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＡＮＤ型
フラッシュメモリにおいて、１個のメモリトランジスタ
に２ビットのデジタルデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
【００２２】図１において、横軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２ビットデジタルデータの内容は、〔Ｄ
２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，
〔０，１〕，〔１，０〕，〔１，１〕の４状態が存在す
る。
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２ビットデジタルデータの内容は、〔Ｄ
２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，
〔０，１〕，〔１，０〕，〔１，１〕の４状態が存在す
る。
【００２３】図１の例においては、〔Ｄ２，Ｄ１〕＝
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは、−３Ｖ＜Ｖｔｈ＜−１Ｖの範囲にある。ま
た、〔Ｄ２，Ｄ１〕＝〔０，１〕の場合は、第１のプロ
グラム状態であって、しきい値電圧Ｖｔｈは、１Ｖ＜Ｖ
ｔｈ＜１．５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝
〔１，０〕の場合は、第２のプログラム状態であって、
しきい値電圧Ｖｔｈは、２．５Ｖ＜Ｖｔｈ＜３Ｖの範囲
にある。また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合は、
第３のプログラム状態であって、しきい値電圧Ｖｔｈ
は、４Ｖ＜Ｖｔｈ＜４．５Ｖの範囲にある。
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは、−３Ｖ＜Ｖｔｈ＜−１Ｖの範囲にある。ま
た、〔Ｄ２，Ｄ１〕＝〔０，１〕の場合は、第１のプロ
グラム状態であって、しきい値電圧Ｖｔｈは、１Ｖ＜Ｖ
ｔｈ＜１．５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝
〔１，０〕の場合は、第２のプログラム状態であって、
しきい値電圧Ｖｔｈは、２．５Ｖ＜Ｖｔｈ＜３Ｖの範囲
にある。また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合は、
第３のプログラム状態であって、しきい値電圧Ｖｔｈ
は、４Ｖ＜Ｖｔｈ＜４．５Ｖの範囲にある。
【００２４】ＶＲ１は、メモリトランジスタのしきい値
電圧Ｖｔｈが、消去状態であるのかあるいは第１のプロ
グラム状態以上であるのかを判定するための、第１の読
み出しワード線電圧を示し、たとえばＶＲ１＝０．５Ｖ
に設定される。またＶＲ２は、メモリトランジスタのし
きい値電圧Ｖｔｈが、第１のプログラム状態以下である
のかあるいは第２のプログラム状態以上であるのかを判
定するための、第２の読み出しワード線電圧を示し、た
とえばＶＲ２＝２Ｖに設定される。またＶＲ３は、メモ
リトランジスタのしきい値電圧Ｖｔｈが、第２のプログ
ラム状態以下であるのかあるいは第３のプログラム状態
以上であるのかを判定するための、第３の読み出しワー
ド線電圧を示し、たとえばＶＲ３＝３．５Ｖに設定され
る。
電圧Ｖｔｈが、消去状態であるのかあるいは第１のプロ
グラム状態以上であるのかを判定するための、第１の読
み出しワード線電圧を示し、たとえばＶＲ１＝０．５Ｖ
に設定される。またＶＲ２は、メモリトランジスタのし
きい値電圧Ｖｔｈが、第１のプログラム状態以下である
のかあるいは第２のプログラム状態以上であるのかを判
定するための、第２の読み出しワード線電圧を示し、た
とえばＶＲ２＝２Ｖに設定される。またＶＲ３は、メモ
リトランジスタのしきい値電圧Ｖｔｈが、第２のプログ
ラム状態以下であるのかあるいは第３のプログラム状態
以上であるのかを判定するための、第３の読み出しワー
ド線電圧を示し、たとえばＶＲ３＝３．５Ｖに設定され
る。
【００２５】さらにＶＲｅａｄは、データ読み出し時に
非選択ワード線に印加する読み出しワード線電圧を示
し、読み出しＮＡＮＤ列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、ＶＲｅａｄ＝５．５Ｖに設定される。
非選択ワード線に印加する読み出しワード線電圧を示
し、読み出しＮＡＮＤ列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、ＶＲｅａｄ＝５．５Ｖに設定される。
【００２６】なお、図１の例において、第１、第２、第
３のプログラム状態に比較して、消去状態のＶｔｈ範囲
が広がっているのは、一般的なＮＡＮＤ型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。
３のプログラム状態に比較して、消去状態のＶｔｈ範囲
が広がっているのは、一般的なＮＡＮＤ型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。
【００２７】図２は、本発明に係る半導体不揮発性記憶
装置、たとえば１個のメモリトランジスタに２ビットの
デジタルデータを記録する多値型のＮＡＮＤ型フラッシ
ュメモリの具体的な第１の実施形態の構成例を示す図で
ある。
装置、たとえば１個のメモリトランジスタに２ビットの
デジタルデータを記録する多値型のＮＡＮＤ型フラッシ
ュメモリの具体的な第１の実施形態の構成例を示す図で
ある。
【００２８】図２において、１はメモリアレイであり、
ｍ本のビット線Ｂ1 〜Ｂm が配線されている。また、お
のおのビット線Ｂ1 〜Ｂm は、それぞれがｎ本のＮＡＮ
Ｄ列に接続され、各ＮＡＮＤ列は、それぞれ２個の選択
トランジスタ（図中□）とｊ個のメモリトランジスタ
（図中○）から構成される。つまり、メモリアレイ１は
ＮＡＮＤ列Ｓ11〜Ｓnmから構成される。
ｍ本のビット線Ｂ1 〜Ｂm が配線されている。また、お
のおのビット線Ｂ1 〜Ｂm は、それぞれがｎ本のＮＡＮ
Ｄ列に接続され、各ＮＡＮＤ列は、それぞれ２個の選択
トランジスタ（図中□）とｊ個のメモリトランジスタ
（図中○）から構成される。つまり、メモリアレイ１は
ＮＡＮＤ列Ｓ11〜Ｓnmから構成される。
【００２９】ＳＬ11〜ＳＬn1，ＳＬ12〜ＳＬn2は選択ト
ランジスタを制御する選択ゲート線、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、ＳＡ1 〜ＳＡm は、おのおのビット線Ｂ
1 〜Ｂm 毎に対応して設けられたセンスアンプ機能を有
するデータラッチ回路を示している。さらに、２はメイ
ンローデコーダ、３は電圧マルチプレクサ、４はサブロ
ーデコーダ、５はローカルデコーダ、６はカラムデコー
ダ、７はカラム選択部、８はシフトレジスタ部、９はデ
ータ変換出力回路をそれぞれ示している。
ランジスタを制御する選択ゲート線、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。また、ＳＡ1 〜ＳＡm は、おのおのビット線Ｂ
1 〜Ｂm 毎に対応して設けられたセンスアンプ機能を有
するデータラッチ回路を示している。さらに、２はメイ
ンローデコーダ、３は電圧マルチプレクサ、４はサブロ
ーデコーダ、５はローカルデコーダ、６はカラムデコー
ダ、７はカラム選択部、８はシフトレジスタ部、９はデ
ータ変換出力回路をそれぞれ示している。
【００３０】メインローデコーダ２は、Ｘ入力の上位Ｘ
1 〜Ｘa をデコードして、選択ゲート線ＳＬ11〜ＳＬn
1，ＳＬ12〜ＳＬn2の出力電圧、およびＮＡＮＤ列選択
信号ｘ1 〜ｘn を発生する。
1 〜Ｘa をデコードして、選択ゲート線ＳＬ11〜ＳＬn
1，ＳＬ12〜ＳＬn2の出力電圧、およびＮＡＮＤ列選択
信号ｘ1 〜ｘn を発生する。
【００３１】電圧マルチプレクサ３は、選択信号φＲ１
〜φＲ３によってデータ内容に応じてあらかじめ設定さ
れた３種類の読み出しワード線電圧ＶＲ１〜ＶＲ３の１
種類を選択する。すなわち、選択信号φＲ１がハイレベ
ルの場合には第１の読み出しワード線電圧ＶＲ１を、選
択信号φＲ２がハイレベルの場合には第２の読み出しワ
ード線電圧ＶＲ２を、選択信号φ３がハイレベルの場合
には第３の読み出しワード線電圧ＶＲ３を選択して、選
択ワード線電圧ＶＷとして出力する。
〜φＲ３によってデータ内容に応じてあらかじめ設定さ
れた３種類の読み出しワード線電圧ＶＲ１〜ＶＲ３の１
種類を選択する。すなわち、選択信号φＲ１がハイレベ
ルの場合には第１の読み出しワード線電圧ＶＲ１を、選
択信号φＲ２がハイレベルの場合には第２の読み出しワ
ード線電圧ＶＲ２を、選択信号φ３がハイレベルの場合
には第３の読み出しワード線電圧ＶＲ３を選択して、選
択ワード線電圧ＶＷとして出力する。
【００３２】サブローデコーダ４は、Ｘ入力の下位Ｘ1
〜Ｘb をデコードして、選択ＮＡＮＤ列におけるワード
線電圧Ｖ1 〜Ｖj を発生する。データ読み出し時のワー
ド線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がＶＷに、非
選択ワード線電圧がＶＲｅａｄに設置される。
〜Ｘb をデコードして、選択ＮＡＮＤ列におけるワード
線電圧Ｖ1 〜Ｖj を発生する。データ読み出し時のワー
ド線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がＶＷに、非
選択ワード線電圧がＶＲｅａｄに設置される。
【００３３】ローカルデコーダ５は、各ワード線ＷＬ11
〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、
ＮＡＮＤ列選択信号ｘ1 〜ｘn によりＮＡＮＤ列単位で
選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、伝達回
路Ｔ11〜ＴnjがＮＡＮＤ列選択信号により選択される場
合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に
出力する。また、伝達回路Ｔ11〜ＴnjがＮＡＮＤ列選択
信号により選択されない場合には、動作に応じた適当な
電圧値（たとえば接地電圧ＧＮＤ）を対応するワード線
に出力する。
〜ＷＬnjに対応した伝達回路Ｔ11〜Ｔnjから構成され、
ＮＡＮＤ列選択信号ｘ1 〜ｘn によりＮＡＮＤ列単位で
選択される。それぞれの伝達回路Ｔ11〜Ｔnjは、伝達回
路Ｔ11〜ＴnjがＮＡＮＤ列選択信号により選択される場
合には、ワード線電圧Ｖ1 〜Ｖj を対応するワード線に
出力する。また、伝達回路Ｔ11〜ＴnjがＮＡＮＤ列選択
信号により選択されない場合には、動作に応じた適当な
電圧値（たとえば接地電圧ＧＮＤ）を対応するワード線
に出力する。
【００３４】カラムデコーダ６は、Ｙ入力Ｙ1 〜Ｙc を
デコードして、カラム選択部７でビット線Ｂ1 〜Ｂm の
任意の１本を選択する。データ読み出し時のカラムアド
レスは、ページ読み出しクロック信号φＣＬと同期して
順次インクリメントされ、データラッチ回路ＳＡ1 〜Ｓ
Ａm のデータ内容を順次データバスＤＢにシリアル転送
することにより、ページ読み出しが行われる。
デコードして、カラム選択部７でビット線Ｂ1 〜Ｂm の
任意の１本を選択する。データ読み出し時のカラムアド
レスは、ページ読み出しクロック信号φＣＬと同期して
順次インクリメントされ、データラッチ回路ＳＡ1 〜Ｓ
Ａm のデータ内容を順次データバスＤＢにシリアル転送
することにより、ページ読み出しが行われる。
【００３５】シフトレジスタ部８は、３種類の読み出し
ワード線電圧ＶＲ１〜ＶＲ３に対応して、３種類の転送
ゲートＴ１，Ｔ２，Ｔ３、第１〜第３のシフトレジスタ
ＲＧ１〜ＲＧ３、およびアンドゲートＡＮＤ81，ＡＮＤ
82，ＡＮＤ83により構成されている。第１のシフトレジ
スタＲＧ１は、選択ワード線に第１の読み出しワード線
電圧ＶＲ１を印加した時のページ読み出しデータを記憶
する。第２のシフトレジスタＲＧ２は、選択ワード線に
第２の読み出しワード線電圧ＶＲ２を印加した時のペー
ジ読み出しデータを記憶する。第３のシフトレジスタＲ
Ｇ３は、選択ワード線に第３の読み出しワード線電圧Ｖ
Ｒ３を印加した時のページ読み出しデータを記憶する。
ワード線電圧ＶＲ１〜ＶＲ３に対応して、３種類の転送
ゲートＴ１，Ｔ２，Ｔ３、第１〜第３のシフトレジスタ
ＲＧ１〜ＲＧ３、およびアンドゲートＡＮＤ81，ＡＮＤ
82，ＡＮＤ83により構成されている。第１のシフトレジ
スタＲＧ１は、選択ワード線に第１の読み出しワード線
電圧ＶＲ１を印加した時のページ読み出しデータを記憶
する。第２のシフトレジスタＲＧ２は、選択ワード線に
第２の読み出しワード線電圧ＶＲ２を印加した時のペー
ジ読み出しデータを記憶する。第３のシフトレジスタＲ
Ｇ３は、選択ワード線に第３の読み出しワード線電圧Ｖ
Ｒ３を印加した時のページ読み出しデータを記憶する。
【００３６】データラッチ回路ＳＡ1 〜ＳＡm にラッチ
されたページ読み出しデータの第１〜第３のシフトレジ
スタＲＧ１〜ＲＧ３へのデータのシフト転送は、カラム
デコーダにおけるページ読み出しクロック信号φＣＬと
同期して行われる。すなわち、選択信号φＲ１が選択さ
れている場合には、転送ゲートＴ１とクロック信号φＣ
Ｌ１が活性化され、クロック信号φＣＬと同期してペー
ジ読み出しデータが第１のシフトレジスタＲＧ１にシフ
ト転送される。
されたページ読み出しデータの第１〜第３のシフトレジ
スタＲＧ１〜ＲＧ３へのデータのシフト転送は、カラム
デコーダにおけるページ読み出しクロック信号φＣＬと
同期して行われる。すなわち、選択信号φＲ１が選択さ
れている場合には、転送ゲートＴ１とクロック信号φＣ
Ｌ１が活性化され、クロック信号φＣＬと同期してペー
ジ読み出しデータが第１のシフトレジスタＲＧ１にシフ
ト転送される。
【００３７】また、選択信号φＲ２が選択されている場
合には、転送ゲートＴ２とクロック信号φＣＬ２が活性
化され、クロック信号φＣＬと同期してページ読み出し
データが第２のシフトレジスタＲＧ２にシフト転送され
る。また、選択信号φＲ３が選択されている場合には、
転送ゲートＴ３とクロック信号φＣＬ３が活性化され、
クロック信号φＣＬと同期してページ読み出しデータが
第３のシフトレジスタＲＧ３にシフト転送される。
合には、転送ゲートＴ２とクロック信号φＣＬ２が活性
化され、クロック信号φＣＬと同期してページ読み出し
データが第２のシフトレジスタＲＧ２にシフト転送され
る。また、選択信号φＲ３が選択されている場合には、
転送ゲートＴ３とクロック信号φＣＬ３が活性化され、
クロック信号φＣＬと同期してページ読み出しデータが
第３のシフトレジスタＲＧ３にシフト転送される。
【００３８】データ変換出力回路９は、２入力アンドゲ
ートＡＮＤ91，２入力オアゲートＯＲ91およびインバー
タＩＮＶ91により構成され、第１〜第３のシフトレジス
タＲＧ１〜ＲＧ３に記憶された３種類のページ読み出し
データを並列に順次シフト転送させて、当該シフト転送
データを２ビットのデジタルデータに変換して出力す
る。アンドゲートＡＮＤ91の一方の入力端子がシフトレ
ジスタ部８の第１のシフトレジスタＲＧ１の出力に接続
され、他方の入力端子がインバータＩＮＶ91の出力端子
に接続されている。アンドゲートＡＮＤ91の出力端子は
オアゲートＯＲ91の一方の入力端子に接続されている。
そして、インバータＩＮＶ91の入力端子が第２のシフト
レジスタＲＧ２の出力に接続され、オアゲートの他方の
入力端子が第３のシフトレジスタＲＧ３の出力に接続さ
れている。
ートＡＮＤ91，２入力オアゲートＯＲ91およびインバー
タＩＮＶ91により構成され、第１〜第３のシフトレジス
タＲＧ１〜ＲＧ３に記憶された３種類のページ読み出し
データを並列に順次シフト転送させて、当該シフト転送
データを２ビットのデジタルデータに変換して出力す
る。アンドゲートＡＮＤ91の一方の入力端子がシフトレ
ジスタ部８の第１のシフトレジスタＲＧ１の出力に接続
され、他方の入力端子がインバータＩＮＶ91の出力端子
に接続されている。アンドゲートＡＮＤ91の出力端子は
オアゲートＯＲ91の一方の入力端子に接続されている。
そして、インバータＩＮＶ91の入力端子が第２のシフト
レジスタＲＧ２の出力に接続され、オアゲートの他方の
入力端子が第３のシフトレジスタＲＧ３の出力に接続さ
れている。
【００３９】また、第１〜第３のシフトレジスタＲＧ１
〜ＲＧ３からの３種類のページ読み出しデータのシフト
転送は、転送クロック信号φＴに同期して並列に行わ
れ、順次データ変換されて〔Ｄ２，Ｄ１〕１〜〔Ｄ２，
Ｄ１〕ｍとして出力される。すなわち、第３、第２およ
び第１のシフトレジスタＲＧ３、ＲＧ２、ＲＧ１の出力
が、〔ＲＧ３，ＲＧ２，ＲＧ１〕＝〔０，０，０〕の場
合には、〔Ｄ２，Ｄ１〕＝〔０，０〕として出力され
る。また、第３、第２および第１のシフトレジスタＲＧ
３、ＲＧ２、ＲＧ１の出力が、〔ＲＧ３，ＲＧ２，ＲＧ
１〕＝〔０，０，１〕の場合には、〔Ｄ２，Ｄ１〕＝
〔０，１〕として出力される。また、第３、第２および
第１のシフトレジスタＲＧ３、ＲＧ２、ＲＧ１の出力
が、〔ＲＧ３，ＲＧ２，ＲＧ１〕＝〔０，１，１〕の場
合には、〔Ｄ２，Ｄ１〕＝〔１，０〕として出力され
る。また、第３、第２および第１のシフトレジスタＲＧ
３、ＲＧ２、ＲＧ１の出力が、〔ＲＧ３，ＲＧ２，ＲＧ
１〕＝〔１，１，１〕の場合には、〔Ｄ２，Ｄ１〕＝
〔１，１〕として出力される。
〜ＲＧ３からの３種類のページ読み出しデータのシフト
転送は、転送クロック信号φＴに同期して並列に行わ
れ、順次データ変換されて〔Ｄ２，Ｄ１〕１〜〔Ｄ２，
Ｄ１〕ｍとして出力される。すなわち、第３、第２およ
び第１のシフトレジスタＲＧ３、ＲＧ２、ＲＧ１の出力
が、〔ＲＧ３，ＲＧ２，ＲＧ１〕＝〔０，０，０〕の場
合には、〔Ｄ２，Ｄ１〕＝〔０，０〕として出力され
る。また、第３、第２および第１のシフトレジスタＲＧ
３、ＲＧ２、ＲＧ１の出力が、〔ＲＧ３，ＲＧ２，ＲＧ
１〕＝〔０，０，１〕の場合には、〔Ｄ２，Ｄ１〕＝
〔０，１〕として出力される。また、第３、第２および
第１のシフトレジスタＲＧ３、ＲＧ２、ＲＧ１の出力
が、〔ＲＧ３，ＲＧ２，ＲＧ１〕＝〔０，１，１〕の場
合には、〔Ｄ２，Ｄ１〕＝〔１，０〕として出力され
る。また、第３、第２および第１のシフトレジスタＲＧ
３、ＲＧ２、ＲＧ１の出力が、〔ＲＧ３，ＲＧ２，ＲＧ
１〕＝〔１，１，１〕の場合には、〔Ｄ２，Ｄ１〕＝
〔１，１〕として出力される。
【００４０】図３は、図２の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページ読み
出しする場合の、タイミングチャートを示す図である。
以下、図３を多値データのページ読み出しのタイミング
チャートを参照しながら、図２の構成例に基づく動作
を、順を追って説明する。
性記憶装置の構成例において、多値データをページ読み
出しする場合の、タイミングチャートを示す図である。
以下、図３を多値データのページ読み出しのタイミング
チャートを参照しながら、図２の構成例に基づく動作
を、順を追って説明する。
【００４１】時刻ｔ１〜ｔ３の間は、第１番目のページ
読み出しを行うステップである。まず時刻ｔ１で、選択
信号φＲ１がハイレベルに設定されることにより、電圧
マルチプレクサ３では第１の読み出しワード線電圧ＶＲ
１が選択され、選択ワード線電圧ＶＷとしてメインロー
デコーダ２に供給される。これにより、選択ワード線Ｗ
ＳＬはＶＲ１に設定される。その結果、選択ワード線Ｗ
ＳＬに接続された各メモリトランジスタのしきい値電圧
Ｖｔｈと第１の読み出しワード線電圧ＶＲ１との比較結
果が、時刻ｔ２までに一括してデータラッチ回路ＳＡ1
〜ＳＡm にセンスラッチされる。
読み出しを行うステップである。まず時刻ｔ１で、選択
信号φＲ１がハイレベルに設定されることにより、電圧
マルチプレクサ３では第１の読み出しワード線電圧ＶＲ
１が選択され、選択ワード線電圧ＶＷとしてメインロー
デコーダ２に供給される。これにより、選択ワード線Ｗ
ＳＬはＶＲ１に設定される。その結果、選択ワード線Ｗ
ＳＬに接続された各メモリトランジスタのしきい値電圧
Ｖｔｈと第１の読み出しワード線電圧ＶＲ１との比較結
果が、時刻ｔ２までに一括してデータラッチ回路ＳＡ1
〜ＳＡm にセンスラッチされる。
【００４２】次に時刻ｔ２から時刻ｔ３までに、ページ
読み出しクロック信号φＣＬに同期してカラムアドレス
が順次インクリメントされ、データラッチ回路ＳＡ1 〜
ＳＡm にラッチされた第１のページ読み出しデータが、
順次第１のシフトレジスタＲＧ１にシフト転送される。
読み出しクロック信号φＣＬに同期してカラムアドレス
が順次インクリメントされ、データラッチ回路ＳＡ1 〜
ＳＡm にラッチされた第１のページ読み出しデータが、
順次第１のシフトレジスタＲＧ１にシフト転送される。
【００４３】時刻ｔ３〜ｔ５の間は、第２番目のページ
読み出しを行うステップである。まず時刻ｔ３で、選択
信号φＲ２がハイレベルに設定されることにより、電圧
マルチプレクサ３では第２の読み出しワード線電圧ＶＲ
２が選択され、選択ワード線電圧ＶＷとしてメインロー
デコーダ２に供給される。これにより、選択ワード線Ｗ
ＳＬはＶＲ２に設定される。その結果、選択ワード線Ｗ
ＳＬに接続された各メモリトランジスタのしきい値電圧
ＶｔｈとＶＲ２との比較結果が、時刻ｔ４までに一括し
てデータラッチ回路ＳＡ1 〜ＳＡm にセンスラッチされ
る。
読み出しを行うステップである。まず時刻ｔ３で、選択
信号φＲ２がハイレベルに設定されることにより、電圧
マルチプレクサ３では第２の読み出しワード線電圧ＶＲ
２が選択され、選択ワード線電圧ＶＷとしてメインロー
デコーダ２に供給される。これにより、選択ワード線Ｗ
ＳＬはＶＲ２に設定される。その結果、選択ワード線Ｗ
ＳＬに接続された各メモリトランジスタのしきい値電圧
ＶｔｈとＶＲ２との比較結果が、時刻ｔ４までに一括し
てデータラッチ回路ＳＡ1 〜ＳＡm にセンスラッチされ
る。
【００４４】次に時刻ｔ４から時刻ｔ５までに、ページ
読み出しクロック信号φＣＬに同期してカラムアドレス
が順次インクリメントされ、データラッチ回路ＳＡ1 〜
ＳＡm にラッチされた第２のページ読み出しデータが、
順次第２のシフトレジスタＲＧ２にシフト転送される。
読み出しクロック信号φＣＬに同期してカラムアドレス
が順次インクリメントされ、データラッチ回路ＳＡ1 〜
ＳＡm にラッチされた第２のページ読み出しデータが、
順次第２のシフトレジスタＲＧ２にシフト転送される。
【００４５】時刻ｔ５〜ｔ７の間は、第３番目のページ
読み出しを行うステップである。まず時刻ｔ５で、選択
信号φＲ３がハイレベルに設定されることにより、電圧
マルチプレクサ３では第３の読み出しワード線電圧ＶＲ
３が選択され、選択ワード線電圧ＶＷとしてメインロー
デコーダ２に供給される。これにより、選択ワード線Ｗ
ＳＬはＶＲ３に設定される。その結果、ＷＳＬに接続さ
れた各メモリトランジスタのしきい値電圧ＶｔｈとＶＲ
３との比較結果が、時刻ｔ６までに一括してデータラッ
チ回路ＳＡ1 〜ＳＡm にセンスラッチされる。
読み出しを行うステップである。まず時刻ｔ５で、選択
信号φＲ３がハイレベルに設定されることにより、電圧
マルチプレクサ３では第３の読み出しワード線電圧ＶＲ
３が選択され、選択ワード線電圧ＶＷとしてメインロー
デコーダ２に供給される。これにより、選択ワード線Ｗ
ＳＬはＶＲ３に設定される。その結果、ＷＳＬに接続さ
れた各メモリトランジスタのしきい値電圧ＶｔｈとＶＲ
３との比較結果が、時刻ｔ６までに一括してデータラッ
チ回路ＳＡ1 〜ＳＡm にセンスラッチされる。
【００４６】次に時刻ｔ６から時刻ｔ７までに、ページ
読み出しクロック信号φＣＬに同期してカラムアドレス
が順次インクリメントされ、データラッチ回路ＳＡ1 〜
ＳＡm にラッチされた第３のページ読み出しデータが、
順次第３のシフトレジスタＲＧ３にシフト転送される。
読み出しクロック信号φＣＬに同期してカラムアドレス
が順次インクリメントされ、データラッチ回路ＳＡ1 〜
ＳＡm にラッチされた第３のページ読み出しデータが、
順次第３のシフトレジスタＲＧ３にシフト転送される。
【００４７】最後に、時刻ｔ８から時刻ｔ９までに、シ
フトレジスタＲＧ１〜ＲＧ３に記憶さた３種類のページ
読み出しデータが、転送クロック信号φＴに同期して並
列にシフト転送され、順次データ変換回路９によりデー
タ変換されて、〔Ｄ２，Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍと
して出力される。
フトレジスタＲＧ１〜ＲＧ３に記憶さた３種類のページ
読み出しデータが、転送クロック信号φＴに同期して並
列にシフト転送され、順次データ変換回路９によりデー
タ変換されて、〔Ｄ２，Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍと
して出力される。
【００４８】以上説明したように、本第１の実施形態に
よれば、複数プログラム状態毎に個別にページ読み出し
を行うページ読み出し手段２〜７と、前記ページ読み出
しデータ毎に個別に設けられたシフトレジスタ部８と、
前記シフトレジスタのデータをデータ変換して出力する
データ変換出力回路９とを備えたので、１個のメモリト
ランジスタに少なくとも２ビット以上のデジタルデータ
を記録する多値型の半導体不揮発性記憶装置において
も、通常の１値型の半導体不揮発性記憶装置と基本的に
同様の方法で、ページ読み出しを行うことができる。
よれば、複数プログラム状態毎に個別にページ読み出し
を行うページ読み出し手段２〜７と、前記ページ読み出
しデータ毎に個別に設けられたシフトレジスタ部８と、
前記シフトレジスタのデータをデータ変換して出力する
データ変換出力回路９とを備えたので、１個のメモリト
ランジスタに少なくとも２ビット以上のデジタルデータ
を記録する多値型の半導体不揮発性記憶装置において
も、通常の１値型の半導体不揮発性記憶装置と基本的に
同様の方法で、ページ読み出しを行うことができる。
【００４９】図４は、本発明に係る半導体不揮発性記憶
装置、たとえば１個のメモリトランジスタに２ビットの
デジタルデータを記録する多値型のＮＡＮＤ型フラッシ
ュメモリの第２の実施形態の構成例を示す図である。
装置、たとえば１個のメモリトランジスタに２ビットの
デジタルデータを記録する多値型のＮＡＮＤ型フラッシ
ュメモリの第２の実施形態の構成例を示す図である。
【００５０】図４の半導体不揮発性記憶装置では、シフ
トレジスタ部８とデータ変換回路９との間に、シフトレ
ジスタ部８と同様の構成を有するバッファ部としてのシ
フトレジスタ部８ａをカスケード接続して、シフトレジ
スタ部８ａに保持されたデータを後段のシフトレジスタ
部８ａに転送して記憶させ、シフトレジスタ部８ａから
転送クロックφＴａに同期して並列にシフト転送させ、
順次データ変換回路９によりデータ変換させて、〔Ｄ
２，Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍとして出力させている
間に、並行して、図２の場合と同様にシフトレジスタ部
８に次の読み出しデータを順次第１，第２，第３のシフ
トレジスタＲＧ１，ＲＧ２，ＲＧ３に蓄積するように構
成されている。
トレジスタ部８とデータ変換回路９との間に、シフトレ
ジスタ部８と同様の構成を有するバッファ部としてのシ
フトレジスタ部８ａをカスケード接続して、シフトレジ
スタ部８ａに保持されたデータを後段のシフトレジスタ
部８ａに転送して記憶させ、シフトレジスタ部８ａから
転送クロックφＴａに同期して並列にシフト転送させ、
順次データ変換回路９によりデータ変換させて、〔Ｄ
２，Ｄ１〕１〜〔Ｄ２，Ｄ１〕ｍとして出力させている
間に、並行して、図２の場合と同様にシフトレジスタ部
８に次の読み出しデータを順次第１，第２，第３のシフ
トレジスタＲＧ１，ＲＧ２，ＲＧ３に蓄積するように構
成されている。
【００５１】このような並行動作を行っている間は、た
とえば、選択信号φＲａは非アクティブのローレベルで
供給され、シフトレジスタ部８ａの転送ゲートＴ１，Ｔ
２，Ｔ３は非導通状態に保持される。
とえば、選択信号φＲａは非アクティブのローレベルで
供給され、シフトレジスタ部８ａの転送ゲートＴ１，Ｔ
２，Ｔ３は非導通状態に保持される。
【００５２】本第２の実施形態によれば、上述した第１
の実施形態の効果に加えて、スループットの向上を図れ
る利点がある。
の実施形態の効果に加えて、スループットの向上を図れ
る利点がある。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
各メモリトランジスタに記録された多値データを効率よ
く簡単にページ読み出しを行うことができる多値型の半
導体不揮発性記憶装置を実現することができる。
各メモリトランジスタに記録された多値データを効率よ
く簡単にページ読み出しを行うことができる多値型の半
導体不揮発性記憶装置を実現することができる。
【図１】１個のメモリトランジスタに２ビットのデジタ
ルデータを記録する多値型のＮＡＮＤ型フラッシュメモ
リにおいて、しきい値電圧Ｖｔｈレベルとデータ内容と
の関係を示す図である。
ルデータを記録する多値型のＮＡＮＤ型フラッシュメモ
リにおいて、しきい値電圧Ｖｔｈレベルとデータ内容と
の関係を示す図である。
【図２】本発明に係る多値型の半導体不揮発性記憶装置
の第１の実施形態の構成例を示す図である。
の第１の実施形態の構成例を示す図である。
【図３】図２の半導体不揮発性記憶装置において、多値
データの読み出しをする場合の、タイミングチャートを
示す図である。
データの読み出しをする場合の、タイミングチャートを
示す図である。
【図４】本発明に係る多値型の半導体不揮発性記憶装置
の第２の実施形態の構成例を示す図である。
の第２の実施形態の構成例を示す図である。
【図５】ＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリに
おいて、メモリアレイ構造を示す図である。
おいて、メモリアレイ構造を示す図である。
ＳＬ11〜ＳＬn2…選択ゲート線、Ｗ11〜Ｗnj…ワード
線、Ｂ1 〜Ｂm …ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘb …
Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択ＮＡＮ
Ｄ列ワード線電圧、ｘ1 〜ｘn …ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＲＧ１〜ＲＧ３…シフトレジスタ、ＶＲ１〜Ｖ
Ｒ３…読み出しワード線電圧、ＶＷ…選択読み出しワー
ド線電圧、ＳＡ1 〜ＳＡm …データラッチ回路、Ｔ1 〜
Ｔ3 …転送ゲート、ＤＢ…データバス、φＲ１〜φＲ３
…読み出しワード線電圧選択信号、φＣＬ…ページ読み
出しクロック信号、φＴ…転送クロック信号、ＳＴ1 〜
ＳＴ2 …選択トランジスタ、ＭＴ1 〜ＭＴ4 …メモリト
ランジスタ、１…メモリアレイ、２…メインローデコー
ダ、３…電圧マルチプレクサ部、４…サブローデコー
ダ、５…ローカルローデコーダ、６…カラムデコーダ、
７…カラム選択部、８，８ａ…シフトレジスタ部、９…
データ変換部。
線、Ｂ1 〜Ｂm …ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘb …
Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択ＮＡＮ
Ｄ列ワード線電圧、ｘ1 〜ｘn …ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＲＧ１〜ＲＧ３…シフトレジスタ、ＶＲ１〜Ｖ
Ｒ３…読み出しワード線電圧、ＶＷ…選択読み出しワー
ド線電圧、ＳＡ1 〜ＳＡm …データラッチ回路、Ｔ1 〜
Ｔ3 …転送ゲート、ＤＢ…データバス、φＲ１〜φＲ３
…読み出しワード線電圧選択信号、φＣＬ…ページ読み
出しクロック信号、φＴ…転送クロック信号、ＳＴ1 〜
ＳＴ2 …選択トランジスタ、ＭＴ1 〜ＭＴ4 …メモリト
ランジスタ、１…メモリアレイ、２…メインローデコー
ダ、３…電圧マルチプレクサ部、４…サブローデコー
ダ、５…ローカルローデコーダ、６…カラムデコーダ、
７…カラム選択部、８，８ａ…シフトレジスタ部、９…
データ変換部。
Claims (6)
- 【請求項１】 行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化する複数のメモ
リトランジスタを有し、接続されたワード線とビット線
への印加電圧に応じて前記メモリトランジスタのしきい
値電圧を遷移させて１個のメモリトランジスタに少なく
ともＮが２以上のＮビットのデジタルデータを記録する
ために、各メモリトランジスタが１レベルの消去状態と
少なくともＭが３以上のＭレベルの複数プログラム状態
を有する半導体不揮発性記憶装置であって、 前記Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数読み出し判定レベルの任意
の読み出し判定レベルを選択して、選択するワード線に
接続された各メモリトランジスタ一括にページ読み出し
を行うページ読み出し手段と、 前記Ｍレベルの複数読み出し判定のすべての読み出し判
定レベルに対して順番に前記ページ読み出しを行い、該
当ページ読み出しデータを記憶するために、前記Ｍレベ
ルの複数読み出し判定レベル毎に設けられたＭ個のシフ
トレジスタと、 前記Ｍ個のシフトレジスタに記憶されたデータを並列に
順次シフト転送させて、当該シフト転送データをＮビッ
トのデジタルデータに変換して出力するデータ変換出力
回路とを有する半導体不揮発性記憶装置。 - 【請求項２】 前記ページ読み出し手段は、前記Ｍレベ
ルの複数読み出し判定レベルに対応して設定されたＭレ
ベルの複数読み出しワード線電圧のうちから任意の読み
出しワード線電圧を選択して、当該読み出しワード線電
圧を選択するワード線に印加するローデコーダ回路と、 前記選択するワード線に接続された各メモリトランジス
タのしきい値電圧と前記読み出しワード線電圧との比較
結果を一括してラッチするために、各読み出しビット線
毎に設けられたデータラッチ回路と、 前記データラッチ回路にラッチされたページ読み出しデ
ータを順次カラムアドレスを変化させてシリアルに転送
して読み出すためのカラムデコーダ回路とを備えた請求
項１記載の半導体不揮発性記憶装置。 - 【請求項３】 前記Ｍ個のシフトレジスタは、前記ペー
ジ読み出し時に選択された読み出し判定レベルに対応す
るシフトレジスタのみ選択する選択手段を有し、 当該選択するシフトレジスタへのページ読み出しデータ
のシフト転送を、前記カラムデコーダ回路のカラムアド
レスの変化に同期してシリアルに行う請求項１記載の半
導体不揮発性記憶装置。 - 【請求項４】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＡＮＤ型構造をなす請求項１記
載の半導体不揮発性記憶装置。 - 【請求項５】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＯＲ型構造をなし、かつ主ビッ
ト線が作動的接続手段を介して複数の副ビット線に接続
されている請求項１記載の半導体不揮発性記憶装置。 - 【請求項６】 行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化する複数のメモ
リトランジスタを有し、接続されたワード線とビット線
への印加電圧に応じて前記メモリトランジスタのしきい
値電圧を遷移させて１個のメモリトランジスタに少なく
ともＮが２以上のＮビットのデジタルデータを記録する
ために、各メモリトランジスタが１レベルの消去状態と
少なくともＭが３以上のＭレベルの複数プログラム状態
を有する半導体不揮発性記憶装置であって、 前記Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数読み出し判定レベルの任意
の読み出し判定レベルを選択して、選択するワード線に
接続された各メモリトランジスタ一括にページ読み出し
を行うページ読み出し手段と、 前記Ｍレベルの複数読み出し判定のすべての読み出し判
定レベルに対して順番に前記ページ読み出しを行い、該
当ページ読み出しデータを記憶するために、前記Ｍレベ
ルの複数読み出し判定レベル毎に設けられたＭ個のシフ
トレジスタと、 前記Ｍ個のシフトレジスタに記憶されたページ読み出し
データを記憶し、前記Ｍ個のシフトレジスタへの次のペ
ージ読み出しデータの記憶動作と並行して、記憶データ
の出力が可能なバッファ部と、 前記バッファ部に記憶されたページ読み出しデータを並
列に順次シフト転送させて、当該シフト転送データをＮ
ビットのデジタルデータに変換して出力するデータ変換
出力回路とを有する半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477496A JPH1011980A (ja) | 1996-06-25 | 1996-06-25 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16477496A JPH1011980A (ja) | 1996-06-25 | 1996-06-25 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011980A true JPH1011980A (ja) | 1998-01-16 |
Family
ID=15799691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16477496A Pending JPH1011980A (ja) | 1996-06-25 | 1996-06-25 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011980A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295474B2 (en) * | 2005-06-30 | 2007-11-13 | Intel Corporation | Operating an information storage cell array |
| JP2008165958A (ja) * | 2006-12-29 | 2008-07-17 | Hynix Semiconductor Inc | セルフブースティングを用いるｎａｎｄフラッシュメモリ素子の読み出し方法 |
| JP2011501335A (ja) * | 2007-10-10 | 2011-01-06 | マイクロン テクノロジー， インク． | Ｍｌｃｎａｎｄにおける不均等閾値電圧範囲 |
| US8004886B2 (en) | 2007-10-17 | 2011-08-23 | Samsung Electronics Co., Ltd. | Apparatus and method of multi-bit programming |
| US9189322B2 (en) | 2012-08-31 | 2015-11-17 | Kabushiki Kaisha Toshiba | Memory system |
| US10332593B2 (en) | 2015-09-14 | 2019-06-25 | Toshiba Memory Corporation | Semiconductor memory device configured to sense memory cell threshold voltages in ascending order |
-
1996
- 1996-06-25 JP JP16477496A patent/JPH1011980A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295474B2 (en) * | 2005-06-30 | 2007-11-13 | Intel Corporation | Operating an information storage cell array |
| JP2008165958A (ja) * | 2006-12-29 | 2008-07-17 | Hynix Semiconductor Inc | セルフブースティングを用いるｎａｎｄフラッシュメモリ素子の読み出し方法 |
| JP2011501335A (ja) * | 2007-10-10 | 2011-01-06 | マイクロン テクノロジー， インク． | Ｍｌｃｎａｎｄにおける不均等閾値電圧範囲 |
| US8004886B2 (en) | 2007-10-17 | 2011-08-23 | Samsung Electronics Co., Ltd. | Apparatus and method of multi-bit programming |
| US9189322B2 (en) | 2012-08-31 | 2015-11-17 | Kabushiki Kaisha Toshiba | Memory system |
| US10332593B2 (en) | 2015-09-14 | 2019-06-25 | Toshiba Memory Corporation | Semiconductor memory device configured to sense memory cell threshold voltages in ascending order |
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