JP3504057B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書き替え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に１つのメモリセルに１ビットより多い情報を記
憶させる多値記憶ＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの大容量化を実現する手法
の一つとして、１つのメモリセルにｎ（ｎ≧３）値の情
報を記憶させる、多値記憶ＥＥＰＲＯＭが知られてい
る。例えば、４値記憶式では、４種類のしきい値電圧の
１つをそれぞれのセルが有し、これを（０、０）、
（０、１）、（１、０）、（１、１）と表される２ビッ
トの情報に対応させるものである。

【０００３】ｎ値を記憶したメモリセルのデータを読み
とるには、セルから読み出したデータを、（ｎ−１）個
の基準電圧と比較する。このため、従来、（ｎ−１）個
のセンスアンプを必要とした（例えば特開昭６１−１１
７７９６号公報）。

【０００４】４値記憶式のＥＥＰＲＯＭでは、２値記憶
式セルのＥＥＰＲＯＭと比べ、メモリセルの記憶密度は
２倍となり、メモリセルが占める面積は１／２になった
のに対し、センスアンプが占める面積は３倍となり、高
密度化の効果を減少させる。特に、ページ読み出しを行
うためにビット線毎にセンスアンプを設けるタイプのＥ
ＥＰＲＯＭでは、センスアンプ数の増加が大容量化の妨
げとなる。

【０００５】これに対して特開昭６２−５４８９６号公
報には、セルデータを判別したセンスアンプの出力によ
って、他のセンスアンプの基準電圧を制御することによ
り、センスアンプの数を減らした事を特徴とした読みと
り専用メモリが開示されている。

【０００６】一方、メモリセルにｎ（ｎ≧３）種類のし
きい値電圧を記憶する多値記憶ＥＥＰＲＯＭでは、記憶
データを書き込むときに、それぞれのしきい値電圧を、
より狭い範囲に分布させる必要がある。このため、書き
込みを小刻みに行い、書き込みと書き込みとの間に、そ
れぞれのメモリセルが目的とするしきい値範囲に書き込
まれたか否かをチェックし、書き込み不足のセルがあれ
ばそのセルにのみ追加書き込みを行い、それぞれのメモ
リセル毎に、最適の書き込みがなされるよう制御するビ
ット毎べリファイが有効となっている。なお、ビット毎
べリファイは特開平３−２９５０９８号公報に開示され
ている。

【０００７】また、多値記憶ＥＥＰＲＯＭに対するビッ
ト毎べリファイは、特開平７−９３９７９号公報に開示
されている。しかし、特開平７−９３９７９号公報に開
示された装置では、センスアンプ及びべリファイ回路を
それぞれ、（ｎ−１）個ずつ必要としている。よって、
メモリセルは、より多くのデータを記憶することによ
り、同じ面積のチップに大容量のデータを蓄積できるよ
うになっているものの、データの読み出し／書き込みを
制御する回路が大規模になり、高集積化に難点があっ
た。

【０００８】さらに、多値記憶ＥＥＰＲＯＭでは、その
内部、特に入出力データ線に使用されている信号のビッ
ト数が、装置の外部、例えば多値記憶ＥＥＰＲＯＭをプ
ロセッサなどの他の集積回路装置に接続するための回路
基板に使用されている信号のビット数と互いに異なって
いる。このため、多値記憶ＥＥＰＲＯＭには、装置の外
部で使用される信号のビット数を、装置の内部で使用さ
れる信号のビット数に変換するビット数変換回路を、イ
ンターフェースとして必要としている。

【０００９】

【発明が解決しようとする課題】このように、従来、ベ
リファイ機能を有した多値記憶ＥＥＰＲＯＭでは、多値
のデータの数を“ｎ（ｎは３以上の自然数）”としたと
き、（ｎ−１）個のベリファイ回路を必要としていた。
このため、センスアンプ回路、データラッチ回路も、ベ
リファイ回路に応じ、（ｎ−１）個必要としている。

【００１０】以上のような事情により、ビット線に接続
される回路、つまりカラム系回路の回路規模、特にセン
スアンプ回路、データラッチ回路の数が膨大なものとな
って、高集積化のネックになっている。

【００１１】また、ベリファイ機能を有した多値記憶Ｅ
ＥＰＲＯＭでは、（ｎ−１）個のセンスアンプ回路、デ
ータラッチ回路が必要なため、入出力データ線に使用さ
れている信号のビット数が、装置の外部の回路基板に使
用されている信号のビット数と互いに異なっている。

【００１２】以上のような事情により、装置の外部で使
用される信号のビット数と装置の内部で使用される信号
のビット数とを互換するためのビット数変換回路を必要
とし、高集積化のみならず、高速入出力動作化を妨げて
いる。

【００１３】この発明は、上記の事情に鑑み為されたも
ので、一つの目的は、カラム系回路の回路規模を小さく
し、高集積化に適した不揮発性半導体記憶装置を提供す
ることにある。

【００１４】また、他の目的は、ビット数変換回路を省
略できる構成を実現し、高集積化と、高速入出力動作化
とを同時に達成することが可能な構成を有している不揮
発性半導体記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】上記一および他の目的を
達成するために、この発明の第１態様に係る不揮発性半
導体記憶装置は、多値のデータを記憶するメモリセルが
マトリクス状に配置されて構成されるメモリセルアレイ
と、前記メモリセルへデータを書き込むとき、前記メモ
リセルへの書き込みデータをラッチするラッチ機能、お
よび前記メモリセルからデータを読み出すとき、前記メ
モリセルからの読み出しデータをセンス・ラッチするセ
ンス・ラッチ機能を含むビット線制御回路と、前記ビッ
ト線制御回路と前記メモリセルとを互いに電気的に接続
し、前記メモリセルへデータを書き込むとき、前記ラッ
チ機能から前記メモリセルへ前記書き込みデータを導
き、前記メモリセルからデータを読み出すとき、前記メ
モリセルから前記センス・ラッチ機能へ前記読み出しデ
ータを導くビット線とを具備し、前記多値のデータの数
をｎとしたとき、前記ラッチ機能、前記センス・ラッチ
機能の数がｍ（ｍは、２^(m-1) ＜ｎ≦２^m （ｍは２以上
の整数））個に設定され、前記メモリセルからデータを
読み出すとき、前記ｍ個のセンス・ラッチ機能は、最上
位の第１ビットに割り付けられた第１のセンス・ラッチ
機能から順次、最下位の第ｍビットに割り付けられた第
ｍのセンス・ラッチ機能に向かって動作され、前記最上
位の第１ビットに割り付けられた第１のセンス・ラッチ
機能は、前記ビット線により前記メモリセルから導かれ
た読み出しデータを第１の基準電圧と比較し、前記読み
出しデータが第１の基準電圧よりも高いか低いかの比較
結果を出力し、この出力に応じて、次位の第２ビットに
割り付けられた第２のセンス・ラッチ機能に与えられる
第２の基準電圧のレベルを切り換えることを特徴とす
る。

【００１６】また、前記多値のデータの数をｎとし、か
つｎ＝２^m を満足するとき、前記ｍは、前記ビット線制
御回路に電気的に接続されるデータ入出力線のビット数
と同数であり、前記ｍ個のラッチ機能、および前記ｍ個
のセンス・ラッチ機能にはそれぞれ、１ビットずつのデ
ータが割り付けられていることを特徴とする。

【００１７】

【００１８】

【００１９】また、前記最下位の第ｍビットに割り付け
られたセンス・ラッチ機能に与えられる第ｍの基準電圧
のレベルは、上位の第（ｍ−１）ビットに割り付けられ
たセンス・ラッチ機能における第（ｍ−１）の基準電圧
と前記メモリセルからの読み出しデータとの比較結果に
基いて、２^m-1 回切り換えられることを特徴とする。

【００２０】また、前記データ入出力線のビット数は、
装置の外部から装置の内部へ入力される書き込みデータ
のビット数、および装置の内部から装置の外部へ出力さ
れる読み出しデータのビット数とそれぞれ同じであるこ
とを特徴とする。

【００２１】また、前記書き込みデータは、ビット数の
変換を行わずに装置の外部から前記ラッチ機能へ入力さ
れ、前記読み出しデータは、ビット数の変換を行わずに
前記センス・ラッチ機能から、装置の外部へ出力される
ことを特徴とする。

【００２２】また、１本のビット線に表された２^m ＝ｎ
値のデータを、前記ｍビットで前記ｎ値のデータに、前
記ラッチ機能、および前記センス・ラッチ機能によって
変換することを特徴とする。

【００２３】また、前記ラッチ機能から前記メモリセル
へ前記ビット線により導かれる書き込みデータ、および
前記メモリセルから前記センス・ラッチ機能へ前記ビッ
ト線により導かれる読み出しデータはそれぞれ、ｎ個の
多値のデータであり、前記ビット線は、ｎ個の多値のデ
ータのそれぞれを、電圧のレベルにより互いに区別し
て、前記ラッチ機能から前記メモリセルへ、および前記
メモリセルから前記センス・ラッチ機能へと導くことを
特徴とする。

【００２４】また、前記多値のデータを記憶するメモリ
セルは、しきい値可変型のトランジスタを含み、前記し
きい値可変型のトランジスタは、前記ｎ個の多値のデー
タのそれぞれを、しきい値のレベルにより互いに区別し
て記憶することを特徴とする。 さらに、上記一および他
の目的を達成するために、この発明の第２態様に係る不
揮発性半導体記憶装置は、多値のデータを記憶するメモ
リセルがマトリクス状に配置されて構成されるメモリセ
ルアレイと、前記メモリセルへデータを書き込むとき、
前記メモリセルへの書き込みデータをラッチするラッチ
機能と、前記メモリセルからデータを読み出すとき、前
記メモリセルからの読み出しデータをセンス・ラッチす
るセンス・ラッチ機能と、前記ラッチ機能にラッチされ
た前記メモリセルへの書き込みデータを参照してベリフ
ァイ動作を行うベリファイ機能とをそれぞれ含むビット
線制御回路と、前記ビット線制御回路と前記メモリセル
とを互いに電気的に接続し、前記メモリセルへデータを
書き込むとき、前記ラッチ機能から前記メモリセルへ前
記書き込みデータを導き、前記メモリセルからデータを
読み出すとき、前記センス・ラッチ機能へ前記読み出し
データを導くビット線とを具備し、前記多値のデータの
数をｎとしたとき、前記ラッチ機能、前記センス・ラッ
チ機能、前記ベリファイ機能の数がｍ（ｍは、２^(m-1)
＜ｎ≦２^m （ｍは２以上の整数））個に設定され、前記
メモリセルからデータを読み出すとき、前記ｍ個のセン
ス・ラッチ機能は、最上位の第１ビットに割り付けられ
た第１のセンス・ラッチ機能から順次、最下位の第ｍビ
ットに割り付けられた第ｍのセンス・ラッチ機能に向か
って動作され、前記メモリセルから、ベリファイのため
に、データを読み出すとき、前記ｍ個のセンス・ラッチ
機能は、前記最下位の第ｍビットに割り付けられた第ｍ
のセンス・ラッチ機能から順次、最上位の第１ビットに
割り付けられた第１のセンス・ラッチ機能に向かって動
作され、前記メモリセルからデータを読み出すとき、前
記最上位の第１ビットに割り付けられた第１のセンス・
ラッチ機能は、前記ビット線により前記メモリセルから
導かれた読み出しデータを第１の基準電圧と比較し、前
記読み出しデータが第１の基準電圧よりも高いか低いか
の比較結果を出力し、この出力に応じて、次位の第２ビ
ット に割り付けられた第２のセンス・ラッチ機能に与え
られる第２の基準電圧のレベルを切り換え、前記メモリ
セルから、ベリファイのために、データを読み出すと
き、前記最上位の第１ビットに割り付けられた第１のセ
ンス・ラッチ機能は、第１のラッチ機能にラッチされて
いる前記書き込みデータに応じて、次位の第２ビットに
割り付けられた第２のセンス・ラッチ機能に与えられる
第２の基準電圧のレベルを切り換えることを特徴とす
る。

【００２５】また、前記多値のデータの数をｎとし、か
つｎ＝２^m を満足するとき、前記ｍは、前記ビット線制
御回路に電気的に接続されるデータ入出力線のビット数
と同数であり、前記ｍ個のラッチ機能、および前記ｍ個
のセンス・ラッチ機能にはそれぞれ、１ビットずつのデ
ータが割り付けられていることを特徴とする。

【００２６】

【００２７】

【００２８】また、前記メモリセルからデータを読み出
すとき、前記最下位の第ｍビットに割り付けられたセン
ス・ラッチ機能に与えられる第ｍの基準電圧のレベル
は、上位の第（ｍ−１）ビットに割り付けられたセンス
・ラッチ機能における第（ｍ−１）の基準電圧と前記メ
モリセルからの読み出しデータとの比較結果に基いて、
２^m-1 回切り換えられ、前記メモリセルから、ベリファ
イのために、データを読み出すとき、前記最下位の第ｍ
ビットに割り付けられたセンス・ラッチ機能に与えられ
る第ｍの基準電圧のレベルは、上位の第（ｍ−１）ビッ
トに割り付けられたラッチ機能にラッチされている前記
書き込みデータに応じて、２^m-1 回切り換えられること
を特徴とする。

【００２９】また、前記メモリセルからデータを読み出
すとき、前記センス・ラッチ機能は、１本のビット線に
読み出された２^m ＝ｎ値の読み出しデータを、前記ｍビ
ットで前記ｎ値の読み出しデータに変換し、前記メモリ
セルにデータを書き込むとき、前記ラッチ機能は、前記
ｍビットで前記ｎ値の書き込みデータを、１本のビット
線に２^m ＝ｎ値の書き込みデータに変換するためのデー
タ書き込み回路に与え、前記ｍビットで前記ｎ値の読み
出しデータと、前記ｍビットで前記ｎ値の書き込みデー
タとを、互いに異なったデータで与えることを特徴とす
る。

【００３０】また、前記メモリセルから、ベリファイの
ために、データを読み出すとき、前記ラッチ機能は、前
記ｍビットで前記ｎ値の書き込みデータと、前記１本の
ビット線に読み出された２^m ＝ｎ値の読み出しデータと
を比較し、前記書き込みデータと前記読み出しデータと
が一致のとき、前記ベリファイ機能を活性とし、前記書
き込みデータと前記読み出しデータとが不一致のとき、
前記ベリファイ機能を非活性とすることを特徴とする。

【００３１】また、前記データ入出力線のビット数は、
装置の外部から装置の内部へ入力される書き込みデータ
のビット数、および装置の内部から装置の外部へ出力さ
れる読み出しデータのビット数とそれぞれ同じであるこ
とを特徴とする。

【００３２】また、前記書き込みデータは、ビット数の
変換を行わずに装置の外部からデータ機能へ入力され、
前記読み出しデータは、ビット数の変換を行わずに前記
センス・ラッチ機能から、装置の外部へ出力されること
を特徴とする。

【００３３】また、前記ラッチ機能から前記メモリセル
へ前記ビット線により導かれる書き込みデータ、および
前記メモリセルから前記センス・ラッチ機能へ前記ビッ
ト線により導かれる読み出しデータはそれぞれ、ｎ個の
多値のデータであり、前記ビット線は、ｎ個の多値のデ
ータのそれぞれを、電圧のレベルにより互いに区別し
て、前記ラッチ機能から前記メモリセルへ、および前記
メモリセルから前記センス・ラッチ機能へと導くことを
特徴とする。

【００３４】また、前記多値のデータを記憶するメモリ
セルは、しきい値可変型のトランジスタを含み、前記し
きい値可変型のトランジスタは、前記ｎ個の多値のデー
タのそれぞれを、しきい値のレベルにより互いに区別し
て記憶することを特徴とする。

【００３５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。

【００３６】図１は、この発明の第１の実施の形態に係
る多値記憶式ＥＥＰＲＯＭの構成を示す構成図である。

【００３７】図１に示すように、メモリセルがマトリク
ス状に配置されて構成されるメモリセルアレイ１に対し
て、ロウ系回路２、カラム系回路３が設けられている。
ロウ系回路２には、アドレスバッファ４から出力された
アドレス信号を受け、受けたアドレス信号に基いて、メ
モリセルアレイのロウを選択するロウデコーダと、ロウ
デコーダの出力に基いて、メモリセルアレイのワード線
を駆動するワード線駆動回路とが含まれている。この実
施の形態ではＮＡＮＤ型ＥＥＰＲＯＭの場合を説明する
が、ＮＡＮＤ型ＥＥＰＲＯＭでは、ワード線は、選択ゲ
ート（ＳＧ）および制御ゲート（ＣＧ）を指し、ワード
線駆動回路は、制御ゲート／選択ゲート駆動回路と称さ
れる。制御ゲート／選択ゲート駆動回路は、アドレス信
号に応じて選択ゲート（ＳＧ）および制御ゲート（Ｃ
Ｇ）を選び、選ばれた選択ゲートおよび制御ゲートに、
書き込み電圧および読み出し電圧などを印加する。カラ
ム系回路３には、アドレスバッファ４から出力されたア
ドレス信号を受け、受けたアドレス信号に基いて、メモ
リセルアレイのカラムを選択するカラムデコーダと、カ
ラムデコーダの出力に基いて、メモリセルアレイのカラ
ムを選択するカラム選択線を駆動するカラム選択線駆動
回路とが含まれている。さらに、カラム系回路３には、
メモリセルへの書き込みデータを一時的に保持したり、
メモリセルのデータを読み出したりするためのビット線
制御回路（データ回路）が含まれている。データ回路
は、データ入出力回路（データ入出力バッファ）５に接
続されている。データ回路は、データを書き込むとき、
データ入出力バッファ５から書き込みデータを受け、受
けた書き込みデータをメモリセルへ入力する。一方、デ
ータ回路は、データを読み出すとき、メモリセルから読
み出しデータを受け、受けた読み出しデータをデータ入
出力バッファ５へと出力する。データ入出力バッファ５
は、データ入出力制御を行うもので、ＥＥＰＲＯＭの外
部から入力された書き込みデータをメモリコアへ導いた
り、メモリコアから読み出された読み出しデータを、Ｅ
ＥＰＲＯＭの外部へ出力したりする。書き込み終了検知
回路１８は、ビット線制御回路の出力に基いて、データ
書き込みが終了したか否かを検知する。

【００３８】図２は、図１に示すメモリセルアレイ１、
およびカラム系回路３の構成を示す構成図である。

【００３９】図２に示すように、メモリセルアレイ１に
は、メモリセルＭＣがマトリクス状に配置されている。
この実施の形態に係るＥＥＰＲＯＭでは、１つのセルＭ
Ｃが、互いに直列に接続された複数のメモリセルトラン
ジスタＭ１〜Ｍ４を含み、ＮＡＮＤ型のセルＭＣを構成
している。セルＭＣの一端は、選択トランジスタＳ１を
介してビット線ＢＬに接続され、その他端は、選択トラ
ンジスタＳ２を介して、ソース線ＶＳに接続される。制
御ゲートＣＧを共有するメモリセルトランジスタＭのグ
ループは、“ページ”と呼ばれる単位を形成する。デー
タの書き込みおよび読み出しは、“ページ”で同時に行
われる。また、４本の制御ゲートＣＧ１〜ＣＧ４に接続
されるメモリセルトランジスタＭのグループは、“ブロ
ック”と呼ばれる単位を形成する。“ページ”、および
“ブロック”はそれぞれ、制御ゲート／選択ゲート駆動
回路によって選択される。

【００４０】データ回路６-0〜６-mはそれぞれ、ビット
線ＢＬ０〜ＢＬｍと、データ入出力線ＩＯとの間に接続
されている。データ回路６-0〜６-mは、メモリセルへの
書き込みデータを一時的に記憶する機能、並びにメモリ
セルからの読み出しデータをセンスおよび一時的に記憶
する機能を有している。

【００４１】図３は、図２に示すＮＡＮＤ型のセルを示
す図で、（ａ）は回路図、（ｂ）はメモリセルトランジ
スタの構造を示す断面図である。

【００４２】図２に示されたメモリセルアレイ１は、ｐ
型ウェル又はｐ型基板上に形成されている。そして、図
３（ａ）に示すように、メモリセルアレイ１に集積され
るＮＡＮＤ型のセルは、例えば４つのメモリセルトラン
ジスタＭ１〜Ｍ４を直列接続された構成を持つ。そし
て、セルの一端は、選択トランジスタＳ１を介してビッ
ト線ＢＬに接続され、その他端は、選択トランジスタＳ
２を介して共通ソース線ＶＳに接続される。選択トラン
ジスタＳ１、Ｓ２のゲートはそれぞれ、選択ゲートＳＧ
１、ＳＧ２に接続されている。メモリセルトランジスタ
Ｍ１〜Ｍ４のゲートはそれぞれ、制御ゲートＣＧ１〜Ｃ
Ｇ４に接続されている。

【００４３】また、図３（ｂ）に示すように、１つのメ
モリセルトランジスタＭは、積層形成された浮遊ゲート
（電荷蓄積層）と制御ゲートＣＧを有し、浮遊ゲートに
蓄えられる電子の量で、データを記憶する。この蓄えら
れた電子の量は、メモリセルトランジスタのしきい値と
して、読み出すことができる。

【００４４】次に、図３（ａ）および（ｂ）に示すＮＡ
ＮＤ型のセルの動作を、メモリセルトランジスタＭ２が
選択されている状態を例にとり説明する。

【００４５】図４は、図３（ａ）および（ｂ）に示すＮ
ＡＮＤ型のセルからデータを読み出すときを示す図で、
（ａ）図は電圧の入力状態を示す図、（ｂ）図は電圧の
入力波形と、ビット線に表れる出力波形とを示す図であ
る。

【００４６】まず、ビット線ＢＬを、前もって０Ｖにリ
セットし、リセット後、フローティングにしておく。こ
の後、データの読み出しを、図４（ａ）および（ｂ）そ
れぞれに示されるような電圧を、ＮＡＮＤ型のセルの各
部に印加して行う。ビット線ＢＬは、共通ソース線ＶＳ
から、選択トランジスタＳ１、Ｓ２、メモリセルトラン
ジスタＭ１〜Ｍ４を通して充電される。この充電された
ビット線ΒＬの電位が選択されたメモリセルトランジス
タＭのしきい値によって決まるように、各選択ゲート、
制御ゲートの電圧は制御される。

【００４７】この例では、図４（ｂ）に示すような波形
で、選択ゲートＳＧ１、ＳＧ２、制御ゲートＣＧ１、Ｃ
Ｇ３〜ＣＧ４をそれぞれ６Ｖに、選択された制御ゲート
ＣＧ２を３Ｖに、共通ソース線ＶＳを３Ｖにする。これ
により、ビット線ＢＬには、制御ゲートＣＧ２の電圧か
らメモリセルトランジスタＭ２のしきい値を減じた電圧
が現れる。

【００４８】なお、メモリセルトランジスタＭのしきい
値の一つの例は下記する通りで、データ“１”を記憶し
ていたとき−２Ｖ、データ“２”を記憶していたとき１
Ｖ、データ“３”を記憶していたとき２Ｖ、データ
“４”を記憶していたとき３Ｖである。

【００４９】この一つの例を条件として、データの読み
出しを行うと、ビット線ＢＬには、メモリセルトランジ
スタＭ２がデータ“１”を記憶していたとき３Ｖ、デー
タ“２”を記憶していたとき２Ｖ、データ“３”を記憶
していたとき１Ｖ、データ“４”を記憶していたとき０
Ｖ、の電圧が現れる。この様子を図５に示す。

【００５０】図６は、図３（ａ）および（ｂ）に示すＮ
ＡＮＤ型のセルにデータを書き込むときの電圧の入力状
態を示す図である。

【００５１】データの書き込みは、図６に示すような電
圧をビット線に印加し、選択ゲートＳＧ１、制御ゲート
ＣＧ１、ＣＧ３〜ＣＧ４を１０Ｖに、選択された制御ゲ
ートＣＧ２を２０Ｖに、制御ゲートＳＧ２および共通ソ
ース線ＶＳをそれぞれ０Ｖにする。ビット線ＢＬには、
書き込むデータに応じて、データ“１”を書き込むとき
８Ｖ、データ“２”を書き込むとき２Ｖ、データ“３”
を書き込むとき１Ｖ、データ“４”を書き込むとき０Ｖ
の電圧をそれぞれ与える。

【００５２】データ“４”を書き込むときには、メモリ
セルトランジスタＭの制御ゲートＣＧとチャネルとの電
位差が２０Ｖと大きくなり、電子が、よく知られるトン
ネル電流によってチャネルから浮遊ゲートに注入され、
メモリセルトランジスタＭのしきい値は、正の方向に大
きくシフトする。この結果、メモリセルトランジスタＭ
のしきい値は、例えば３Ｖとなる。データ“３”を書き
込むとき、データ“２”を書き込むときはそれぞれ、制
御ゲートＣＧ２とチャネルとの電位差が、データ“４”
を書き込むときに比べ小さくなるので、浮遊ゲートへ注
入される電子の量は少なくなる。このため、しきい値
は、例えば２Ｖ、１Ｖになる。

【００５３】データ“１”を書き込むときには、制御ゲ
ートＣＧ２とチャネルとの電位差は、１２Ｖと小さく、
トンネル電流は流れず、メモリセルトランジスタＭのし
きい値は、データが消去された状態のままで、変動はし
ない。

【００５４】データの消去は、制御ゲートＣＧ１〜ＣＧ
４を０Ｖにし、ｐ型ウェルまたはｐ型基板に２０Ｖを印
加する。これにより、書き込みの時とは逆の方向にトン
ネル電流が流れ、浮遊ゲートからｐ型ウェルまたはｐ型
基板に電子が放出される。データが消去された状態での
メモリセルトランジスタＭのしきい値の一つの例は、例
えば−２Ｖである。

【００５５】次に、図２に示されたビット線制御回路
（データ回路）について説明する。

【００５６】図７は、この発明の第１の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭが有するビット線制御回路の
構成を示す構成図である。図７には、４値の場合の構成
が示されている。

【００５７】図７に示すように、ビット線制御回路は、
ビット線ＢＬに取り出されたメモリセルトランジスタの
データを検知し、そして増幅するためのセンスアンプ
と、メモリセルトランジスタＭヘ書き込むデータを保持
するデータラッチと、べリファイ時に、センスアンプに
より検知されたデータとデータラッチのデータから、セ
ルヘ充分の書き込みが成されたかをチェックし、次に書
き込むデータを作成しデータラッチに送るべリファイ回
路とをそれぞれ２組ずつ有している。さらに、データラ
ッチ１、２の内容により、セルヘ書き込むデータを電圧
としてビット線ＢＬ与える書き込み回路を１組有してい
る。

【００５８】チップ外部とビット線制御回路との間で
は、データ入出力線１、２を介し、それぞれ１ビットの
データ、計２ビットのデータのやり取りが行われる。

【００５９】読み出し動作の時には、センスアンプ１、
２から、それぞれデータ入出力線１、２を通して、チッ
プ外部にデータが読み出され、書き込み動作の時には、
チップ外部からデータ入出力線１、２を通して、それぞ
れデータラッチ１、２へデータが送られる。

【００６０】センスアンプ１には、データ検知の参照電
圧となる基準電圧２が与えられる。センスアンプ２に
は、基準電圧１、３のいずれかがセンスアンプ１あるい
はデータラッチ１の内容に応じて切り換えられて与えら
れる。

【００６１】次に、その動作について説明する。

【００６２】最初に、読み出し動作を説明する。

【００６３】ワード線（制御ゲート）により選択された
メモリセルトランジスタＭからは、４値データ“１”、
“２”、“３”、“４”のいずれかが読み出され、読み
出された４値データに応じて、３Ｖ、２Ｖ，１Ｖ，０Ｖ
のいずれかの電圧がビット線ＢＬに現れるとする。ビッ
ト線ＢＬに現れた読み出しデータは、センスアンプ１、
２の両方に送られる。

【００６４】まず、センスアンプ１が動作する。センス
アンプ１には、基準電圧２＝１．５Ｖが参照電圧として
与えられる。読み出しデータは、センスアンプ１によ
り、基準電圧２と比較される。読み出しデータが
“１”、“２”の場合、その電圧は、基準電圧２より高
い。このため、センスアンプ１は“Η”と検知／増幅す
る。

【００６５】また、データが“３”、“４”の場合、そ
の電圧は、基準電圧２より低いため、センスアンプ１は
“Ｌ”と検知／増幅する。

【００６６】次に、センスアンプ２が動作する。

【００６７】センスアンプ１の出力が“Η”のとき、セ
ンスアンプ２には、基準電圧１＝２．５Ｖが参照電圧と
して与えられる。データが“１”の場合、その電圧は、
基準電圧１より高いため、センスアンプ２は“Η”と検
知／増幅する。データが“２”の場合、その電圧は、基
準電圧１よりも低いため、センスアンプ２は“Ｌ”と検
知／増幅する。

【００６８】一方、センスアンプ１の出力が“Ｌ”のと
き、センスアンプ２には、基準電圧３＝０．５Ｖが参照
電圧として与えられる。データが“３”の場合、その電
圧は、基準電圧３より高いため、センスアンプ２は
“Η”と検知／増幅する。データが“４”の場合、その
電圧は、基準電圧３より低いため、センスアンプ２は
“Ｌ”と検知／増幅する。

【００６９】このように１本のビット線ＢＬに、電圧レ
ベルとして表されていた４値データ“１”、“２”、
“３”、“４”は、センスアンプ１の出力レベル、セン
スアンプ２の出力レベルに応じて、（Η，Ｈ），（Ｈ，
Ｌ），（Ｌ，Η），（Ｌ，Ｌ）と２ビットで表されるよ
うになる。このようにして、１本のビット線ＢＬに現れ
た４値データは、２ビットの２値データに変換される。
２ビット２値データは、この後、データ入出力線１、２
を介してチップ外に読み出される。

【００７０】次に、書き込み動作を説明する。

【００７１】２ビットの２値データが、データ入出力線
１、２を介してデータラッチ１、２に送られる。この
後、データラッチ１、２の内容は、書き込み回路に送ら
れる。

【００７２】図８は、書き込み回路の一つの例を示す回
路図である。

【００７３】図８に示す書き込み回路は、書き込み信号
ＷＲＴに同期して、データラッチ１の出力レベル、デー
タラッチ２の出力レベルに応じて、２ビットのデータ、
（Ｌ，Ｌ），（Ｌ，Ｈ），（Ｈ，Ｌ），（Ｈ，Ｈ）に対
応して、４値データ“１”＝８Ｖ、“２”＝２Ｖ、
“３”＝１Ｖ、“４”＝０Ｖの電圧をビット線ＢＬに与
える。

【００７４】選択されたワード線に、例えば２０Ｖの高
電圧を与える。ビット線ＢＬの電圧に応じて電子が浮遊
ゲートに注入され、書き込みが進行する。データ“１”
の場合には電子の注入は起こらず、セルのしきい値は変
化しない。

【００７５】書き込みを精度よく行うために、言い換え
れば出来るだけ狭い範囲にしきい値電圧を分布させるた
めに、書き込みの後、べリファイ動作を行う。これを繰
り返し行う。特に精度をよくするために、各ビットそれ
ぞれに最適の書き込みが行われるように、ビット毎ベリ
ファイを行う。

【００７６】以下、ベリファイ動作を説明する。

【００７７】まず、読み出し時と同様に、ビット線ＢＬ
を０Ｖにリセットする。次いで、共通ソース線を３Ｖに
し、ワード線（制御ゲート）にも３Ｖを印加する。も
し、書き込み後のしきい値にマージンを取るならば、ワ
ード線（制御ゲート）の電圧を、読み出し時に比べて若
干低め、例えば２．８Ｖに設定するのが良い。

【００７８】ビット線ＢＬには、書き込みに応じた電圧
が現れ、センスアンプ１、２に送られる。ベリファイ動
作のときには、まず、センスアンプ２から動作される。
このとき、データラッチ１の内容に応じて、センスアン
プ２に、基準電圧１を与えるか、基準電圧３を与える
か、のいずれかが決められる。データラッチ１の出力が
“Ｌ”の場合には、センスアンプ２には、基準電圧１＝
２．５Ｖが与えられる。データラッチ２の出力が“Ｈ”
の場合には、センスアンプ２には、基準電圧３＝０．５
Ｖが与えられる。

【００７９】次いで、センスアンプ２を動作させる。

【００８０】まず、データラッチ２の内容が“Η”の場
合、言い換えれば書き込みデータが“２”か“４”かの
場合には、センスアンプ２は、上記の読み出し動作と同
様に、基準電圧１、または基準電圧３を参照し、ビット
線ＢＬの電圧を検知し、そして増幅する。この結果、セ
ンスアンプ２の出力が“Ｈ”となったときには、データ
“２”か“４”かの書き込みが不充分である、と判断さ
れる。この時は、センスアンプ１を動作させることな
く、書き込み動作を、再度行う。反対にセンスアンプ２
の出力が“Ｌ”となったときには、データ“２”か
“４”かの書き込みが充分に為された、と判断される。

【００８１】また、データラッチ２の内容が“Ｌ”の場
合、言い換えれば書き込みデータが“１”か“３”かの
場合には、センスアンプ２の出力は、強制的に“Ｌ”と
される。

【００８２】センスアンプ２の出力が、強制的に“Ｌ”
とされるときには、データ“３”の書き込みの程度の判
断が行われなくなる。これを解消するために、次にセン
スアンプ１を動作させる。

【００８３】まず、データラッチ１の内容が“Η”の場
合、言い換えれば書き込みデータが“３”か“４”かの
場合には、センスアンプ１は、上記の読み出し動作と同
様に、基準電圧２を参照し、ビット線ＢＬの電圧を検知
し、そして増幅する。この結果、センスアンプ１の出力
が“Ｈ”となったときには、データ“３”の書き込みが
不充分である、と判断される。この時は、書き込み動作
を、再度行う。反対にセンスアンプ１の出力が“Ｌ”と
なったときには、データ“３”の書き込みが充分に為さ
れた、と判断される。

【００８４】また、データラッチ１の内容が“Ｌ”の場
合、言い換えれば書き込みデータが“１”か“２”かの
場合には、センスアンプ１の出力は、強制的に“Ｌ”と
される。

【００８５】このように、データ“２”、“３”、
“４”の書き込みが不充分である、と判断されたときに
は、書き込み前と同じデータ（Ｌ，Η），（Ｈ，Ｌ），
（Η，Η）が、データラッチ１およびデータラッチ２に
保持され、次の書き込み時に、前回と同様の書き込み動
作が実行される。

【００８６】一方、データ“１”の書き込み、つまリメ
モリセルトランジスタのしきい値電圧を変化させないと
きと、データ“２”、“３”、“４”の書き込みが充分
に為された、と判断されたときには、データ（Ｌ，Ｌ）
が、データラッチ１およびデータラッチ２に記憶され、
次の書き込み時には、しきい値を変化させないようにさ
れる。

【００８７】書き込みおよびベリファイは複数のメモリ
セルに対して同時に行われ、書き込み不充分のメモリセ
ルがあるうちは、書き込みおよびべリファイは繰り返し
行われ、全てのメモリセルが書き込みＯＫとなった場合
は、書き込み終了検知回路１８がそれを検知し、書き込
み動作を終了させる。あるいは、あらかじめ決められた
回数だけ書き込みおよびベリファイを繰り返しても書き
込み不充分のメモリセルが残っている場合には、書き込
み不良と判断し、書き込み動作を終了する。

【００８８】上述した実施の形態に係るベリファイ機能
を有した多値記憶ＮＡＮＤ型ＥＥＰＲＯＭによれば、多
値のデータの数を“ｎ｛ｎ＝２^m 、ｍ＝ｌｏｇ₂ ｎ（ｍ
は２以上の自然数）｝”としたとき、データラッチ回
路、センスアンプ回路、およびベリファイ回路の数をそ
れぞれ、ｍ個に設定できる。このため、多値のデータの
数を“ｎ”としたとき、（ｎ−１）個の、データラッチ
回路、センスアンプ回路、およびベリファイ回路を必要
としていた従来に比べ、その数を減らすことができる。

【００８９】具体的には、多値のデータの数を“４”と
したとき、従来の装置では、（４−１）＝３組のデータ
ラッチ回路、センスアンプ回路、およびベリファイ回路
を必要であったが、上記実施の形態に係る装置では、
（ｌｏｇ₂ ４）＝２組で済む。このため、カラム系回路
の回路規模が、特にセンスアンプ・データラッチ回路の
数を減ずることによって小さくなり、高集積化に適する
形となる。

【００９０】また、上記データラッチ回路、センスアン
プ回路の数“ｍ”は、データラッチ、センスアンプ回路
に接続されるデータ入出力線のビット数と、同数にする
ことができる。このとき、ｍ個のデータラッチ回路、セ
ンスアンプ回路にそれぞれ、１ビットずつのデータを割
り付けるようにする。このようにすると、回路構成がシ
ンプルになる。シンプルな回路構成は、多値記憶半導体
記憶装置のべースとなる一つの構成を与えるので、今
後、高機能化および高性能化を推進するのに、役に立
つ。

【００９１】また、ｍ個のデータラッチ回路、センスア
ンプ回路を順次、最上位の第１ビットから、最下位の第
ｍビットに割り付けるように構成されるのが好ましい。
そして、この構成のとき、メモリセルトランジスタから
のデータの読み出しは、第１ビットに割り付けられた第
１のデータラッチ・センスアンプ回路から順次、最下位
の第ｍビットに割り付けられた第ｍのデータラッチ回
路、第ｍのセンスアンプ回路に向かって動作させて行う
構成にする。この構成は、ビット数を、例えば“３”、
“４”、…、と順次増加させるとき、ビット数の増加に
合わせて、データラッチ回路、センスアンプ回路の増加
を簡単に行える、という効果を与える。

【００９２】上記の実施の形態では、ビット数が“２”
であって、読み出しデータが、最上位の第１ビットに割
り付けられた第１のデータラッチ回路、センスアンプ回
路によって、上記基準電圧２と比較され、読み出しデー
タが上記基準電圧２よりも高いか低いかの比較結果が、
まず出力する。そして、この出力に応じて、次位の第２
ビットに割り付けられた第２のデータラッチ回路、セン
スアンプ回路に与えられる基準電圧のレベルを、基準電
圧１、または基準電圧３に切り換え、読み出しデータが
上記基準電圧１、または基準電圧３よりも高いか低いか
の比較結果を、出力する。このようにして、４値のデー
タをそれぞれ識別し、かつ４値のデータを２ビットのデ
ータに変換している。

【００９３】これを、ビット数を“３”に増加させたと
きには、上記の最上位ビットから最下位ビットに向かっ
て動作させる構成をベースとし、まず、読み出しデータ
を、最上位の第１ビットに割り付けられた第１のデータ
ラッチ・センスアンプ回路によって、基準電圧４と比較
し、読み出しデータが基準電圧４よりも高いか低いかの
比較結果を出力する。そして、この出力に応じて、次位
の第２ビットに割り付けられた第２のデータラッチ・セ
ンスアンプ回路に与えられる基準電圧のレベルを、基準
電圧２、または基準電圧６に切り換え、読み出しデータ
が基準電圧２、または基準電圧４よりも高いか低いかの
比較結果を、次に出力する。そして、この出力に応じ
て、さらに次位の第３ビットに割り付けられた第３のデ
ータラッチ・センスアンプ回路に与えられる基準電圧の
レベルを、基準電圧１、基準電圧３、基準電圧５、基準
電圧７のいずれかに切り換える。このようにすれば、８
値のデータをそれぞれ識別し、かつ８値のデータを３ビ
ットのデータに変換することができる。

【００９４】また、メモリセルから、ベリファイのため
に、データを読み出すとき、ｍ個のデータラッチ回路、
センスアンプ回路はそれぞれ、最下位の第ｍビットに割
り付けられた第ｍのデータラッチ回路、センスアンプ回
路から順次、最上位の第１ビットに割り付けられた第１
のデータラッチ回路、センスアンプ回路に向かって動作
されるように構成する。この構成は、基準電圧を設定す
るためのデータ、つまり書き込みデータが、ベリファイ
読み出しによって壊されることがない回路を与える。こ
のため、同じ書き込みデータをラッチしているデータラ
ッチ回路、センスアンプ回路を使って、ベリファイの結
果判定を行うことが可能になる。

【００９５】さらに、ｍビットでｎ値の読み出しデータ
と、ｍビットでｎ値の書き込みデータとを互いに異なっ
たデータにより与えるようにする。このようにすると、
データラッチ回路、センスアンプ回路にラッチされた書
き込みデータを、読み出しデータと比較することで、ベ
リファイ結果の良否を知ることができる構成が提供され
る。

【００９６】上記実施の形態によるベリファイ結果の良
否判定の方法を、簡単に述べるならば、データラッチ回
路、センスアンプ回路にラッチされた書き込みデータと
読み出しデータとを比較し、書き込みデータが、読み出
しデータによって変更されたときに、ベリファイ結果が
良である、と判断する。

【００９７】さらに、上記実施の形態では、ベリファイ
回路の活性および非活性の制御が、データラッチ回路、
センスアンプ回路にラッチされた書き込みデータによっ
て行うようにしている。これは、ベリファイ回路を制御
するための制御回路の回路規模を小さくする。しかも、
ベリファイ回路は、データラッチ回路、センスアンプ回
路にラッチされた書き込みデータが変更されたら、瞬時
に非活性にすることが可能である。したがって、ベリフ
ァイ回路を敏感に制御でき、ベリファイ回路の動作速度
を高速にできる。よって、ベリファイ回路の緩慢な動作
を原因とするような、オーバーライトの可能性も少なく
なる。

【００９８】このような上記実施の形態において、デー
タ入出力線のビット数を、装置の外部から装置の内部へ
入力される書き込みデータのビット数、および装置の内
部から装置の外部へ出力される読み出しデータのビット
数とそれぞれ同じとすれば、他の目的を達成できる構
成、つまりビット数を変換するためのビット数変換回路
を省略できる構成を実現することができる。ビット数変
換回路を省略すれば、高集積化と、高速入出力動作化と
が、同時に達成される。

【００９９】なお、この点については、ビット数変換回
路を微細とし、かつ高速に動作させることでも達成が可
能である。しかし、今後、ビット数変換回路を、さらに
微細とし、かつ高速に動作させることを考えていくと、
集積回路の内部に発生しているノイズの問題が大きくな
ってくる。もし、ビット数変換回路が、上記ノイズを受
けてしまうと、データが誤変換されてしまう懸念があ
る。つまり、現在のビット数変換回路が持っている充分
な信頼性を、逆に落としてしまう結果になるかもしれな
い。このような点を考えると、ビット数変換回路は、将
来的に、可能ならば省略されることが望ましい。

【０１００】上記の実施の形態に係るＮＡＮＤ型ＥＥＰ
ＲＯＭは、ビット数変換回路を省略可能な構成を有して
いる。

【０１０１】この構成において、書き込みデータを、ビ
ット数の変換を行わずに装置の外部からデータラッチ回
路、センスアンプ回路へ入力し、また、読み出しデータ
は、ビット数の変換を行わずに、データラッチ回路、セ
ンスアンプ回路から装置の外部へ出力する。このように
構成することで、信頼性を損うことなく、高集積化と、
高速入出力動作化とを達成できる多値記憶ＮＡＮＤ型Ｅ
ＥＰＲＯＭを得ることができる。

【０１０２】次に、ビット線制御回路の具体的な構成
を、この発明の第２の実施の形態として説明する。

【０１０３】図９は、この発明の第２の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの構成を示す構成図、図１０
は、図９に示すビット線制御回路の回路図、図１１は、
図１０に示すフリップフロップ回路１４-1の回路図、図
１２は、図１０に示すフリップフロップ回路１４-2の回
路図である。

【０１０４】図９に示すように、第１の実施の形態で説
明されたビット線制御回路１０は、２ビット（データ入
出力線ＩＯＡ、ＩＯＢで１ビット、データ入出力線ＩＯ
Ｃ、ＩＯＤで１ビット）のデータ入出力線ＩＯと１本の
ビット線ＢＬとを互いに接続している。また、ビット線
制御回路１０とデータ入出力線ＩＯとの間には、カラム
選択信号ＣＳＬをゲートに受けるカラムゲート回路１２
が設けられていて、ビット線制御回路１０は、カラム選
択信号ＣＳＬにより選択されたとき、データ入出力線Ｉ
Ｏに接続される。ビット線制御回路１０とビット線ＢＬ
との間には、トランスファゲート駆動信号ＢＬＣをゲー
トに受けるトランスファゲート回路７が設けられてい
て、ビット線制御回路１０は、トランスファゲート駆動
信号ＢＬＣが“Ｈ”レベルのとき、ビット線ＢＬに接続
される。

【０１０５】図１０に示すように、ビット線制御回路１
０には、２つのフリップフロップ回路１４-1、１４-2が
含まれている。第１のフリップフロップ回路１４-1は、
２つのノードＶＬ１-1、ＶＬ２-1を有し、これらノード
ＶＬ１-1、ＶＬ２-1をそれぞれ、データ入出力線ＩＯ
Ｂ、データ入出力線ＩＯＡに接続している。同様に、第
２のフリップフロップ回路１４-2は、２つのノードＶＬ
１-2、ＶＬ２-2を有し、これらノードＶＬ１-2、ＶＬ２
-2をそれぞれ、データ入出力線ＩＯＤ、データ入出力線
ＩＯＣに接続している。

【０１０６】図１１および図１２に示すように、フリッ
プフロップ回路１４-1、１４-2はそれぞれ、トランジス
タＱ１-1〜Ｑ６-1、Ｑ１-2〜Ｑ６-2で構成される。

【０１０７】フリップフロップ回路１４-1は、図７に示
したデータラッチ１およびセンスアンプ１を構成し、デ
ータを読み出すとき、フリップフロップ回路１４-1はセ
ンスアンプ１として機能し、データを書き込むとき、デ
ータラッチ１として機能する。同様に、フリップフロッ
プ回路１４-2は、図７に示したデータラッチ２およびセ
ンスアンプ２を構成し、データを読み出すとき、フリッ
プフロップ回路１４-2はセンスアンプ２として機能し、
データを書き込むとき、データラッチ２として機能す
る。

【０１０８】フリップフロップ回路１４-1の第１のノー
ドＶＬ１-1は、駆動信号ＲＶ１をゲートに受けるトラン
ジスタＱ７-1、駆動信号ＬＨ１をゲートに受けるトラン
ジスタＱ９-1を介して、ビット線制御回路１０のノード
Ｎ２-1に接続される。ノードＮ２-1には、基準電圧Ｖｒ
ｅｆ２が与えられる。また、フリップフロップ回路１４
-1の第２のノードＶＬ２-1は、駆動信号ＲＶ１をゲート
に受けるトランジスタＱ８-1、駆動信号ＬＨ１をゲート
に受けるトランジスタＱ１０-1を介して、ビット線制御
回路１０のノードＮ１に接続される。ノードＮ１は、ビ
ット線ＢＬにトランスファゲート回路７を介して接続さ
れる。

【０１０９】フリップフロップ回路１４-2の第１のノー
ドＶＬ１-2は、駆動信号ＲＶ２をゲートに受けるトラン
ジスタＱ７-2、駆動信号ＬＨ２をゲートに受けるトラン
ジスタＱ９-2を介して、ビット線制御回路１０のノード
Ｎ２-2に接続される。ノードＮ２-2には、基準電圧Ｖｒ
ｅｆ１、又は基準電圧Ｖｒｅｆ３が与えられる。また、
フリップフロップ回路１４-2の第２のノードＶＬ２-2
は、駆動信号ＲＶ２をゲートに受けるトランジスタＱ８
-2、駆動信号ＬＨ２をゲートに受けるトランジスタＱ１
０-2を介して、ビット線制御回路１０のノードＮ１に接
続される。

【０１１０】トランジスタＱ８-1とトランジスタＱ１０
-1との間のノードＶＮ２-1とノードＶＬ１-1との間に
は、第１のベリファイ回路１６-1が接続されている。第
１のベリファイ回路１６-1は、ゲートにベリファイ信号
ＶＲＦＹ１を受けるトランジスタＱ１１-1と、ゲートを
ノードＶＬ１-1に接続したトランジスタＱ１２-1と、を
含む。トランジスタＱ１１-1とトランジスタＱ１２-1と
は互いに直列に接続され、そして、低電位電源（接地電
位ＶＳＳ）とノードＶＮ２-1との間に接続される。

【０１１１】また、トランジスタＱ８-2とトランジスタ
Ｑ１０-2との間のノードＶＮ２-2とノードＶＬ１-2との
間には、第２のベリファイ回路１６-2が接続されてい
る。第２のベリファイ回路１６-2は、ゲートにベリファ
イ信号ＶＲＦＹ２を受けるトランジスタＱ１１-2と、ゲ
ートをノードＶＬ１-2に接続したトランジスタＱ１２-2
と、を含む。トランジスタＱ１１-2とトランジスタＱ１
２-2とは互いに直列に接続され、そして、低電位電源
（接地電位ＶＳＳ）とノードＶＮ２-2との間に接続され
る。

【０１１２】次に、動作を説明する。

【０１１３】図１３は、データ読み出し時の動作を示す
動作波形図である。

【０１１４】データ読み出し時、フリップフロップ回路
１４-1、１４-2はそれぞれセンスアンプとして機能す
る。そして、データ読み出しの前に、フリップフロップ
回路１４-1、１４-2のノードＶＬ１-1、ＶＬ２-1、ＶＬ
１-2、ＶＬ２-2、並びにノードＶＮ１-1、ＶＮ２-1、Ｖ
Ｎ１-2、ＶＮ２-2はそれぞれ、電源電位ＶＣＣと接地電
圧ＶＳＳとの中間にある電圧に、イニシャライズされる
（イニシャライズ回路は図示してない）。入力されたア
ドレス信号により、一義的に決められたワード線が活性
化され、選択されたメモリセルトランジスタからデータ
が、ビット線ＢＬに取り出される。例えばデータ“１”
では３Ｖ、データ“２”では２Ｖ、データ“３”では１
Ｖ、データ“４”では０Ｖがそれぞれ、ビット線ＢＬに
充電される。

【０１１５】図１０に示すフリップフロップ回路１４-1
には、基準電圧Ｖｒｅｆ２として１．５Ｖが与えられ
る。また、フリップフロップ回路１４-2には、基準電圧
Ｖｒｅｆ１として０．５Ｖ、または基準電圧Ｖｒｅｆ３
として２．５Ｖのいずれかが与えられる。基準電圧Ｖｒ
ｅｆ１と基準電圧Ｖｒｅｆ３との切り換えは、第１の実
施の形態でも説明したように、フリップフロップ回路１
４-1の検知結果に基いて切り換えれる。

【０１１６】ワード線と同様なタイミングで、駆動信号
ＬＨ１が“Ｈ”レベルとなり、ビット線ＢＬの電圧が、
ノードＶＮ２-1、ＶＬ２-1に伝達され、また、基準電圧
Ｖｒｅｆ２が、ノードＶＮ１-1、ＶＬ１-1にそれぞれ伝
達される。それぞれの伝達が完了すると、駆動信号ＬＨ
１は“Ｌ”レベルとなり、フリップフロップ回路１４-1
は、ビット線ＢＬ、および基準電圧Ｖｒｅｆ２からそれ
ぞれ切り放される。その後、センスアンプ活性化信号Ｓ
ＡＮ１、／ＳＡＰ１を入力し、フリップフロップ回路１
４-1を活性化させ、読み出されたデータのセンス増幅動
作を開始する。これにより、ノードＶＬ２-1に伝達され
たビット線ＢＬの電圧と、ノードＶＬ１-1に伝達された
基準電圧Ｖｒｅｆ２の大小が比較検知され、（ＶＬ１-
1，ＶＬ２-1）の状態が（Η，Ｌ）または（Ｌ，Η）の
いずれかに決定される。

【０１１７】この後、フリップフロップ回路１４-1の検
知結果に基いて、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅ
ｆ３とを切り換える。

【０１１８】この後、フリップフロップ回路１４-2を動
作させる。まず、上記と同様に、駆動信号ＬＨ２を
“Ｈ”レベルとし、ビット線ＢＬの電圧を、ノードＶＮ
２-2、ＶＬ２-2に伝達し、また、基準電圧Ｖｒｅｆ１、
Ｖｒｅｆ３のいずれかを、ノードＶＮ１-2、ＶＬ１-2に
それぞれ伝達する。それぞれの伝達が完了すると、駆動
信号ＬＨ２は“Ｌ”レベルとし、フリップフロップ回路
１４-2を、ビット線ＢＬ、および基準電圧Ｖｒｅｆ１、
またはＶｒｅｆ２からそれぞれ切り放す。その後、セン
スアンプ活性化信号ＳＡＮ２、／ＳＡＰ２を入力し、フ
リップフロップ回路１４-2を活性化させ、読み出された
データのセンス増幅動作を開始する。これにより、ノー
ドＶＬ２-2に伝達されたビット線ＢＬの電圧と、ノード
ＶＬ１-2に伝達された基準電圧Ｖｒｅｆ１、またはＶｒ
ｅｆ２との大小が比較検知され、（ＶＬ１-2，ＶＬ２-
2）の状態が（Η，Ｌ）または（Ｌ，Η）のいずれかに
決定される。

【０１１９】図１５は、４値のデータを読み出した後の
ノードＶＬ１-1、ＶＬ２-1、ＶＬ１-2、ＶＬ２-2の状態
を示す図である。図１５に示すように読み出されたデー
タは、データ入出力線ＩＯを介して、データ入出力回路
５に送られ、そして、チップ外部に読み出される。

【０１２０】図１４は、データ書き込み時の動作を示す
動作波形図である。

【０１２１】データの書き込み時、フリップフロップ回
路１４-1、１４-2はそれぞれデータラッチとして機能す
る。まず、チップ外部からデータ入出力回路に入力され
たデータが、データ入出力線ＩＯを介して、ノードＶＬ
１-1、ＶＬ２-1、ＶＬ１-1、ＶＬ２-2に送られる。

【０１２２】図１６は、４値のデータを書き込む時のノ
ードＶＬ１-1、ＶＬ２-1、ＶＬ１-2、ＶＬ２-2の状態を
示す図である。

【０１２３】ノードＶＬ１-1、ＶＬ２-1、ＶＬ１-1、Ｖ
Ｌ２-2に送られたデータは、図８に示す書き込み回路に
送られ、データに対応した電圧、例えば８Ｖ、２Ｖ、１
Ｖ、０Ｖをビット線ＢＬに与える。この後、アドレス信
号によって選択されたメモリセルトランジスタに、上述
した書き込み電圧が与えられ、メモリセルトランジスタ
への書き込みが行われる。書き込み後のメモリセルトラ
ンジスタのしきい値電圧の分布を小さくするために、こ
の書き込みは、少しずつ繰り返して行い、書き込みと書
き込みとの間に、べリファイ動作を行わせる。

【０１２４】べリファイ動作は、読み出し動作と良く似
た動作を行うが、フリップフロップ回路１４-1、１４-2
にラッチされている書き込みデータによって、ノードＶ
Ν２-1、ＶＮ２-2に転送されたビット線ＢＬの電圧を修
飾する動作が異なっている。

【０１２５】図１０を参照してべリファイ動作を説明す
る。

【０１２６】まず、フリップフロップ回路１４-1、１４
-2はそれぞれ、書き込みデータをラッチしている。べリ
ファイに先立ち、駆動信号ＲＶ１、ＲＶ２を低電圧と
し、トランジスタＱ７-1、Ｑ７-2、Ｑ８-1、Ｑ８-2をそ
れぞれ、非導通とし、ノードＶＬ１-1とＶＮ１-1、ＶＬ
１-2とＶＮ１-2、ＶＬ２-1とＶＮ２-1、ＶＬ２-2とＶＮ
２-2とをそれぞれ、切り放しておく。

【０１２７】続いて、読み出し動作のときと同様に、ワ
ード線が活性化され、選択されたメモリセルトランジス
タからデータがビット線ＢＬに取り出される。例えばデ
ータ“１”では３Ｖ、データ“２”では２Ｖ、データ
“３”では１Ｖ、データ“４”では０Ｖが、それぞれビ
ット線ＢＬに充電される。フリップフロップ回路１４-1
に与えられる基準電圧Ｖｒｅｆ２は１．５Ｖである。ま
た、フリップフロップ回路１４-2には、０．５Ｖの基準
電圧Ｖｒｅｆ１か、２．５Ｖの基準電圧Ｖｒｅｆ３のい
ずれかが、フリップフロップ回路１４-1にラッチされた
データに応じて与えられる。ノードＶＬ１-1、ＶＬ１-2
のデータが（Η，Ｌ）である時はＶｒｅｆ３が、ノード
ＶＬ１-1、ＶＬ１-2のデータが（Ｌ，Ｈ）である時はＶ
ｒｅｆ１が与えられる。

【０１２８】ワード線と同様なタイミングで、駆動信号
ＬＨ２が“Ｈ”レベルとなり、ビット線ＢＬの電圧が、
ノードＶＮ２-2に、また、基準電圧Ｖｒｅｆ１、Ｖｒｅ
ｆ３のいずれかが、ノードＶＮ１-2にそれぞれ伝達され
る。それぞれの伝達が完了すると信号ＬＨ２は“Ｌ”レ
ベルとなり、フリップフロップ回路１４-2は、ビット線
ＢＬ、および基準電圧Ｖｒｅｆ１、またはＶｒｅｆ３か
らそれぞれ切り放される。

【０１２９】次いで、ベリファイ信号ＶＲＦＹ２を入力
し、ラッチされたデータによりノードＶＮ２-2に取り込
まれた電圧を修飾する。このため、ベリファイ信号ＶＲ
ＦＹ２を高電圧とし、トランジスタＱ１１-2を導通させ
る。この時、（ＶＬ１-2，ＶＬ２-2）にラッチされたデ
ータが（Η，Ｌ）であると、トランジスタＱ１２-2も導
通し、ノードＶＮ２-2は、接地電圧に放電される。ま
た、（ＶＬ１-2，ＶＬ２-2）にラッチされたデータが
（Ｌ，Ｈ）であると、トランジスタＱ１２-2は非導通
で、ノードＶＮ２-2の電圧は変わらず、ビット線ＢＬか
ら転送された電圧のままである。この後、センスアンプ
活性化信号ＳＡＮ２、／ＳＡＰ２を入力し、フリップフ
ロップ回路１４-2を活性化させ、読み出されたデータの
センス増幅動作を開始する。これにより、ノードＶＬ１
-2に伝達されたビット線ＢＬの電圧と、ノードＶＬ１-1
に伝達された基準電圧Ｖｒｅｆ１、またはＶｒｅｆ３と
の大小が比較検知され、（ＶＬ１-2，ＶＬ２-2）の状態
が（Η，Ｌ）または（Ｌ，Η）のいずれかに決定され
る。これが、次の書き込みのためのデータとしてラッチ
される。

【０１３０】基準電圧が２．５Ｖ（Ｖｒｅｆ３）の時、
センス動作終了後、フリップフロップ回路１４-2の状態
が（ＶＬ１-2、ＶＬ２-2）＝（Ｈ，Ｌ）である時は、書
き込みデータが“１”であるか、または書き込みデータ
が“２”で、所望の書き込みが行われたことを示してい
る。次に、フリップフロップ回路１４-1の動作に移行す
る。フリップフロップ回路１４-1のノードＶＬ１-1は
“Η”であるので、ベリファイ信号ＶＲＦＹ１が入力さ
れると、ノードＶΝ２-1は接地電圧に放電される。した
がって、フリップフロップ回路１４-1の動作後の状態
は、（ＶＬ１-1、ＶＬ２-1）＝（Ｈ，Ｌ）となり、書き
込みデータが“１”（データが“１”の場合は書き込み
を行わないので、読み出しデータと基準電圧Ｖｒｅｆ２
との間で比較されることなく書き込み完了と判断され
る）、および“２”の書き込みを完了したと判定され
る。この時、フリップフロップ回路１４-1、１４-2のデ
ータは（ＶＬ１-1，ＶＬ２-1）＝（ＶＬ１-2，ＶＬ２-
2）＝（Η，Ｌ）となる。

【０１３１】基準電圧が２．５Ｖ（Ｖｒｅｆ３）の時
で、センス動作終了後、フリップフロップ回路１４-2の
状態が（ＶＬ１-2，ＶＬ２-2）＝（Ｌ，Ｈ）である時
は、書き込みデータが“２”で、まだ所望の書き込みが
行われず書き込み不十分であることを示している。この
時は、フリップフロップ回路１４-1は動作させることな
く、したがって、フリップフロップ回路１４-1のノード
（ＶＬ１-1，ＶＬ２-1）はべリファイ前の（Η，Ｌ）の
ままで、次の再書き込み動作に移行する。

【０１３２】この時、フリップフロップ回路１４-1、１
４-2は（ＶＬ１-1，ＶＬ２-1）＝（Ｈ，Ｌ）、（ＶＬ１
-2，ＶＬ２-2）＝（Ｌ，Ｈ）と書き込み前と同一のデー
タとなる。

【０１３３】一方、基準電圧が０．５Ｖ（Ｖｒｅｆ１）
の時、センス動作終了後、フリップフロップ回路１４-2
の状態が（Η，Ｌ）である時は、書き込みデータが
“３”であるか、または書き込みデータが“４”で所望
の書き込みが行われたことを示している。次に、フリッ
プフロップ回路１４-1の動作に移行する。フリップフロ
ップ回路１４-1のノードＶＬ１-1は“Ｌ”であるので、
信号ＶＲＦＹ１が入力されても、トランジスタＱ１２-1
は非導通でノードＶＮ２-1の電圧は変わらず、ビット線
から転送された電圧のままである。その後、センスアン
プ活性化信号ＳＡＮ１、／ＳＡＰ１を入力し、センス増
幅動作を開始する。ノードＶＬ２-1とノードＶＬ１-1に
伝達されたデータと、基準電圧Ｖｒｅｆ２との大小が比
較検知され、（ＶＬ１-1，ＶＬ２-1）の状態が（Ｈ，
Ｌ）または（Ｌ，Ｈ）のいずれかに決定される。これ
が、次の書き込みのためのデータとしてラッチされる。

【０１３４】書き込みデータが“３”で、フリップフロ
ップ回路１４-1のデータが（ＶＬ１-1，ＶＬ２-1）＝
（Η，Ｌ）の時は、データ“３”に対応する所望の書き
込みが行われたことを示し、次の再書き込みサイクルで
は書き込みを行わない。そして、データが（ＶＬ１-1，
ＶＬ２-1）＝（ＶＬ１-2，ＶＬ２-2）＝（Η，Ｌ）がフ
リップフロップ回路１４-1、１４-2にセットされる。一
方、フリップフロップ回路１４-1のデータが（ＶＬ１-
1，ＶＬ２-1）＝（Ｌ，Ｈ）の時は、データ“３”に対
応する書き込みが、まだ不十分であることを示し、次の
再書き込みサイクルでまた“３”のデータを書き込むよ
う、書き込み前と同一の（ＶＬ１-1，ＶＬ２-1）＝
（Ｌ，Η）、（ＶＬ１-2，ＶＬ２-2）＝（Η，Ｌ）がフ
リップフロップ回路１４-1、１４-2にセットされる。

【０１３５】フリップフロップ回路１４-2の状態が
（Ｌ，Η）の時は、書き込みデータが“４”で、まだ書
き込みが不十分であることを示している。この時は、フ
リップフロップ回路１４-1を動作させることなく、フリ
ップフロップ回路１４-1、１４-2のデータは（ＶＬ１-
1，ＶＬ２-1）＝（ＶＬ１-2，ＶＬ２-2）＝（Ｌ，Η）
のままで、再度書き込み動作に移行する。

【０１３６】図１７は、４値のデータのベリファイ中の
ノードＶＬ１-1、ＶＬ２-1、ＶＬ１-2、ＶＬ２-2の状態
を示す図である。

【０１３７】上記のデータの書き込み〜データのベリフ
ァイ読み出し〜データの書き込み〜、…、の動作を、選
択された、全てのメモリセルトランジスタに、データが
充分書き込まれるまで繰り返し行う。

【０１３８】なお、書き込み動作を終了するか、あるい
は、所定の回数だけ繰り返しても、まだ書き込みが不十
分のセルが残っている時には、不良チップと判断して、
書き込み動作を終了する。

【０１３９】また、メモリセルの書き込みが充分行われ
た時には、全てのフリップフロップ回路１４-1、１４-2
のデータが、（ＶＬ１-1，ＶＬ２-1）＝（ＶＬ１-2，Ｖ
Ｌ２-2）＝（Ｈ，Ｌ）となり、書き込み終了信号を、書
き込み終了検知回路１８に送り書き込み動作を終了す
る。

【０１４０】なお、所定の回数書き込みを繰り返して
も、書き込み未達のセルがある時には、書き込み回数を
カウントする回路（図示していない）が、その旨の信号
を書き込み終了検知回路に送り、書き込み終了検知回路
１８が、書き込みエラー信号を発生して書き込み動作を
終了する。

【０１４１】図１８は、この発明の第３の実施の形態に
係るＥＥＰＲＯＭのメモリセルアレイ１およびカラム系
回路３の構成を示す構成図である。

【０１４２】上記第１、第２の実施の形態では、一つの
ビット線ＢＬに、一つのデータ回路６が対応したものを
説明したが、複数のビット線ＢＬに、一つのデータ回路
６が対応した形に変更することができる。

【０１４３】図１８に示すように、第３の実施の形態に
係るＥＥＰＲＯＭでは、４本のビット線ＢＬｉ-1〜ＢＬ
ｉ-4（ｉは０〜３）に対して、データ回路６-0〜６-mの
うちの一つが設けられている。４本のビット線ＢＬｉ-1
〜ＢＬｉ-4のうち、例えばＢＬｉ-1を選択するときに
は、データ回路側のトランスファゲート回路７^* を駆動
する駆動信号ＢＬＣ１〜ＢＬＣ４のうち、信号ＢＬＣ１
を“Ｈ”レベルとし、他の信号ＢＬＣ２〜４をそれぞ
れ、“Ｌ”レベルとする。

【０１４４】また、同時に、非選択ビット線制御回路側
のトランスファゲート回路７^**を駆動する駆動信号ＢＬ
Ｃ１Ｄ〜ＢＬＣ４Ｄのうち、信号ＢＬＣ１Ｄを“Ｌ”レ
ベルとし、他の信号ＢＬＣ２Ｄ〜４Ｄをそれぞれ、
“Ｈ”レベルとする。これにより、選択されたビット線
ＢＬｉ-1だけがデータ回路６-0〜６-mに接続される。

【０１４５】これにより、選択されたビット線ＢＬｉ-1
だけがデータ回路６-0〜６-mに接続され、選択されてい
ないビット線ＢＬｉ-2〜ＢＬｉ-4はそれぞれ、非選択ビ
ット線制御回路２０-0〜２０-mに接続される。非選択ビ
ット線制御回路２０-0〜２０-mは、選択されていないビ
ット線ＢＬｉ-2〜ＢＬｉ-4の電位を制御する。

【０１４６】また、メモリセルアレイ１に集積されるメ
モリセルは、ＮＡＮＤ型のセルに限られることはなく、
以下に説明するようなセルでも、この発明の実施が可能
である。

【０１４７】図１９は、ＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図である。図１９に示すＮＯＲ型
のセルは、ビット線ＢＬに、選択ゲートを介して接続さ
れている。

【０１４８】図２０は、他のＮＯＲ型のセルが集積され
たメモリセルアレイを示す図である。図２０に示すＮＯ
Ｒ型のセルは、ビット線ＢＬに、直接に接続されてい
る。

【０１４９】図２１は、グランドアレイ型のセルが集積
されたメモリセルアレイを示す図である。図２１に示す
ように、グランドアレイ型のセルは、ビット線ＢＬとソ
ース線ＶＳとを並行に配置したものである。グランドア
レイ型のセルは、ＮＯＲ型のメモリの一つである。

【０１５０】図２２は、他のグランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図２２に
示すグランドアレイ型のセルは、データを消去するとき
に使用される消去ゲートＥＧを有している。また、制御
ゲートＣＧの一部を、メモリセルトランジスタのチャネ
ルにオーバーラップさせた、いわゆるスプリットチャネ
ル型になっている。

【０１５１】図２３は、交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図２３に
示すように、交互グランドアレイ型のセルは、ビット線
ＢＬとソース線ＶＳとを並行に配置した点でグランドア
レイ型のセルと一致するが、ビット線ＢＬとソース線Ｖ
Ｓとを交互に切り替えることが可能な点が相違してい
る。

【０１５２】図２４は、他の交互グランドアレイ型のセ
ルが集積されたメモリセルアレイを示す図である。図２
４に示す交互グランドアレイ型のセルは、図３５に示し
たグランドアレイ型のセルと同様な構成を有している。

【０１５３】図２５は、ＤＩＮＯＲ（DIvided NOR ）型
のセルが集積されたメモリセルアレイを示す図である。
図２５に示すように、ＤＩＮＯＲ型のセルは、ビット線
ＢＬとソース線ＶＳとの間に、ビット線側選択トランジ
スタを介して、例えば４つのメモリセルトランジスタが
並列に接続されて構成される。

【０１５４】図２６は、ＡＮＤ型のセルが集積されたメ
モリセルアレイを示す図である。図３９に示すように、
ＡＮＤ型のセルは、ビット線ＢＬとソース線ＶＳとの間
に、ビット線側選択トランジスタおよびソース線側選択
トランジスタを介して、例えば４つのメモリセルトラン
ジスタが並列に接続されて構成される。

【０１５５】また、上記実施の形態では、４値記憶式の
ＥＥＰＲＯＭについて説明したが、この発明は、ｎ値
（ｎ≧３）記憶式ＥＥＰＲＯＭでも実施が可能である。

【０１５６】さらに、上記実施の形態では、メモリセル
のデータを、ビット線ＢＬに現れた電圧値で読みとる例
を説明したが、データをビット線ＢＬに流れる電流値と
して読みとる方法にも有効である。

【０１５７】

【発明の効果】以上説明したように、この発明によれ
ば、カラム系回路の回路規模が、特にセンスアンプ・デ
ータラッチ回路の数を減ずることによって小さくなる、
高集積化に適した不揮発性半導体記憶装置を提供でき
る。

【０１５８】また、この発明によれば、ビット数変換回
路を省略できる構成が実現され、高集積化と、高速入出
力動作化とを同時に達成することが可能な構成を有する
不揮発性半導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係る多値
記憶式ＥＥＰＲＯＭの構成を示す構成図。

【図２】図２は図１に示すメモリセルアレイおよびカラ
ム系回路の構成を示す構成図。

【図３】図３は図２に示すＮＡＮＤ型のセルを示す図
で、（ａ）は回路図、（ｂ）はメモリセルトランジスタ
の構造を示す断面図。

【図４】図４はＮＡＮＤ型のセルからデータを読み出す
ときを示す図で、（ａ）図は電圧の入力状態を示す図、
（ｂ）図は電圧の入力波形とビット線に表れる出力波形
とを示す図。

【図５】図５はビット線に現れる電圧の様子を示す図。

【図６】図６はＮＡＮＤ型のセルにデータを書き込むと
きの電圧の入力状態を示す図。

【図７】図７はこの発明の第１の実施の形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭが有するビット線制御回路の構成を
示す構成図。

【図８】図８は書き込み回路の回路図。

【図９】図９はこの発明の第２の実施の形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭの構成を示す構成図。

【図１０】図１０は図９に示すビット線制御回路の回路
図。

【図１１】図１１は図１０に示すフリップフロップ回路
の回路図。

【図１２】図１２は図１０に示すフリップフロップ回路
の回路図。

【図１３】図１３はデータ読み出し時の動作を示す動作
波形図。

【図１４】図１４はデータ書き込み時の動作を示す動作
波形図。

【図１５】図１５は４値のデータを読み出した後のノー
ドＶＬ１-1、ＶＬ２-1、ＶＬ１-2、ＶＬ２-2の状態を示
す図。

【図１６】図１６は４値のデータを書き込む時のノード
ＶＬ１-1、ＶＬ２-1、ＶＬ１-2、ＶＬ２-2の状態を示す
図。

【図１７】図１７は４値のデータのベリファイ中のノー
ドＶＬ１-1、ＶＬ２-1、ＶＬ１-2、ＶＬ２-2の状態を示
す図。

【図１８】図１８はこの発明の第３の実施の形態に係る
ＥＥＰＲＯＭのメモリセルアレイおよびカラム系回路の
構成を示す構成図。

【図１９】図１９はＮＯＲ型のセルが集積されたメモリ
セルアレイを示す図。

【図２０】図２０は他のＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図２１】図２１はグランドアレイ型のセルが集積され
たメモリセルアレイを示す図。

【図２２】図２２は他のグランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図２３】図２３は交互グランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図２４】図２４は他の交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図。

【図２５】図２５はＤＩＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図２６】図２６はＡＮＤ型のセルが集積されたメモリ
セルアレイを示す図。

【符号の説明】

１…メモリセルアレイ、 ２…ロウ系回路、 ３…カラム系回路、 ４…アドレスバッファ、 ５…データ入出力回路 ６…データ回路、 ７…トランスファゲート回路、 １０…ビット線制御回路、 １４…フリップフロップ回路、 ＭＣ…メモリセル、 Ｍ…メモリセルトランジスタ、 Ｓ…選択トランジスタ、 ＳＧ…選択ゲート、 ＣＧ…制御ゲート、 ＢＬ…ビット線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−93979（ＪＰ，Ａ) 特開 平７−307094（ＪＰ，Ａ) 特開 平７−161852（ＪＰ，Ａ) 特開 平６−309890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 多値のデータを記憶するメモリセルがマ
   トリクス状に配置されて構成されるメモリセルアレイ
   と、 前記メモリセルへデータを書き込むとき、前記メモリセ
   ルへの書き込みデータをラッチするラッチ機能、および
   前記メモリセルからデータを読み出すとき、前記メモリ
   セルからの読み出しデータをセンス・ラッチするセンス
   ・ラッチ機能を含むビット線制御回路と、 前記ビット線制御回路と前記メモリセルとを互いに電気
   的に接続し、前記メモリセルへデータを書き込むとき、
   前記ラッチ機能から前記メモリセルへ前記書き込みデー
   タを導き、前記メモリセルからデータを読み出すとき、
   前記メモリセルから前記センス・ラッチ機能へ前記読み
   出しデータを導くビット線とを具備し、 前記多値のデータの数をｎとしたとき、前記ラッチ機
   能、前記センス・ラッチ機能の数がｍ（ｍは、２^(m-1)
   ＜ｎ≦２^m （ｍは２以上の整数））個に設定され、 前記メモリセルからデータを読み出すとき、前記ｍ個の
   センス・ラッチ機能は、最上位の第１ビットに割り付け
   られた第１のセンス・ラッチ機能から順次、最下位の第
   ｍビットに割り付けられた第ｍのセンス・ラッチ機能に
   向かって動作され、 前記最上位の第１ビットに割り付けられた第１のセンス
   ・ラッチ機能は、前記ビット線により前記メモリセルか
   ら導かれた読み出しデータを第１の基準電圧と比較し、
   前記読み出しデータが第１の基準電圧よりも高いか低い
   かの比較結果を出力し、この出力に応じて、次位の第２
   ビットに割り付けられた第２のセンス・ラッチ機能に与
   えられる第２の基準電圧のレベルを切り換えることを特
   徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記多値のデータの数をｎとし、かつｎ
   ＝２^m を満足するとき、 前記ｍは、前記ビット線制御回路に電気的に接続される
   データ入出力線のビット数と同数であり、前記ｍ個のラ
   ッチ機能、および前記ｍ個のセンス・ラッチ機能にはそ
   れぞれ、１ビットずつのデータが割り付けられているこ
   とを特徴とする請求項１に記載の不揮発性半導体記憶装
   置。
3. 【請求項３】 前記最下位の第ｍビットに割り付けられ
   たセンス・ラッチ機能に与えられる第ｍの基準電圧のレ
   ベルは、上位の第（ｍ−１）ビットに割り付けられたセ
   ンス・ラッチ機能における第（ｍ−１）の基準電圧と前
   記メモリセルからの読み出しデータとの比較結果に基い
   て、２ ^m-1 回切り換えられることを特徴とする請求項１
   及び請求項２いずれかに記載の不揮発性半導体記憶装
   置。
4. 【請求項４】 前記データ入出力線のビット数は、装置
   の外部から装置の内部へ入力される書き込みデータのビ
   ット数、および装置の内部から装置の外部へ出力される
   読み出しデータのビット数とそれぞれ同じであることを
   特徴とする請求項１乃至請求項３いずれか一項に記載の
   不揮発性半導体記憶装置。
5. 【請求項５】 前記書き込みデータは、ビット数の変換
   を行わずに装置の外部から前記ラッチ機能へ入力され、
   前記読み出しデータは、ビット数の変換を行わずに前記
   センス・ラッチ機能から、装置の外部へ出力されること
   を特徴とする請求項４に記載の不揮発性半導体記憶装
   置。
6. 【請求項６】 １本のビット線に表された２ ^m ＝ｎ値の
   データを、前記ｍビットで前記ｎ値のデータに、前記ラ
   ッチ機能、および前記センス・ラッチ機能によって変換
   することを特徴とする請求項５に記載の不揮発性半導体
   記憶装置。
7. 【請求項７】 前記ラッチ機能から前記メモリセルへ前
   記ビット線により導かれる書き込みデータ、および前記
   メモリセルから前記センス・ラッチ機能へ前記ビット線
   により導かれる読み出しデータはそれぞれ、ｎ個の多値
   のデータであり、 前記ビット線は、ｎ個の多値のデータのそれぞれを、電
   圧のレベルにより互いに区別して、前記ラッチ機能から
   前記メモリセルへ、および前記メモリセルから前記セン
   ス・ラッチ機能へと導くことを特徴とする請求項１乃至
   請求項６いずれか一項に記載の 不揮発性半導体記憶装
   置。
8. 【請求項８】 前記多値のデータを記憶するメモリセル
   は、しきい値可変型のトランジスタを含み、前記しきい
   値可変型のトランジスタは、前記ｎ個の多値のデータの
   それぞれを、しきい値のレベルにより互いに区別して記
   憶することを特徴とする請求項１乃至請求項７いずれか
   一項に記載の不揮発性半導体記憶装置。
9. 【請求項９】 多値のデータを記憶するメモリセルがマ
   トリクス状に配置されて構成されるメモリセルアレイ
   と、 前記メモリセルへデータを書き込むとき、前記メモリセ
   ルへの書き込みデータをラッチするラッチ機能と、前記
   メモリセルからデータを読み出すとき、前記メモリセル
   からの読み出しデータをセンス・ラッチするセンス・ラ
   ッチ機能と、前記ラッチ機能にラッチされた前記メモリ
   セルへの書き込みデータを参照してベリファイ動作を行
   うベリファイ機能とをそれぞれ含むビット線制御回路
   と、 前記ビット線制御回路と前記メモリセルとを互いに電気
   的に接続し、前記メモリセルへデータを書き込むとき、
   前記ラッチ機能から前記メモリセルへ前記書き込みデー
   タを導き、前記メモリセルからデータを読み出すとき、
   前記センス・ラッチ機能へ前記読み出しデータを導くビ
   ット線とを具備し、 前記多値のデータの数をｎとしたとき、前記ラッチ機
   能、前記センス・ラッチ機能、前記ベリファイ機能の数
   がｍ（ｍは、２ ^(m-1) ＜ｎ≦２ ^m （ｍは２以上の整
   数））個に設定され、 前記メモリセルからデータを読み出すとき、前記ｍ個の
   センス・ラッチ機能は、最上位の第１ビットに割り付け
   られた第１のセンス・ラッチ機能から順次、最下位の第
   ｍビットに割り付けられた第ｍのセンス・ラッチ機能に
   向かって動作され、 前記メモリセルから、ベリファイのために、データを読
   み出すとき、前記ｍ個のセンス・ラッチ機能は、前記最
   下位の第ｍビットに割り付けられた第ｍのセンス・ラッ
   チ機能から順次、最上位の第１ビットに割り付けられた
   第１のセンス・ラッチ機能に向かって動作され、 前記メモリセルからデータを読み出すとき、前記最上位
   の第１ビットに割り付けられた第１のセンス・ラッチ機
   能は、前記ビット線により前記メモリセルから導かれた
   読み出しデータを第１の基準電圧と比較し、前記読み出
   しデータが第１の基準電圧よりも高いか低いかの比較結
   果を出力し、この出力に応じて、次位の第２ビットに割
   り付けられた第２のセンス・ラッチ機能に与えられる第
   ２の基準電圧のレベルを切り換え、 前記メモリセルから、ベリファイのために、データを読
   み出すとき、前記最上位の第１ビットに割り付けられた
   第１のセンス・ラッチ機能は、第１のラッチ機能にラッ
   チされている前記書き込みデータに応じて、次位の第２
   ビットに割り付けられた第２のセンス・ラッチ機能に与
   えられる第２の基準電圧のレベルを切り換える ことを特
   徴とする不揮発性半導体記憶装置。
10. 【請求項１０】 前記多値のデータの数をｎとし、かつ
    ｎ＝２ ^m を満足するとき、 前記ｍは、前記ビット線制御回路に電気的に接続される
    データ入出力線のビット数と同数であり、前記ｍ個のラ
    ッチ機能、および前記ｍ個のセンス・ラッチ機能にはそ
    れぞれ、１ビットずつのデータが割り付けられているこ
    とを特徴とする請求項９に記載の 不揮発性半導体記憶装
    置。
11. 【請求項１１】 前記メモリセルからデータを読み出す
    とき、前記最下位の第ｍビットに割り付けられたセンス
    ・ラッチ機能に与えられる第ｍの基準電圧のレベルは、
    上位の第（ｍ−１）ビットに割り付けられたセンス・ラ
    ッチ機能における第（ｍ−１）の基準電圧と前記メモリ
    セルからの読み出しデータとの比較結果に基いて、２
    ^m-1 回切り換えられ、 前記メモリセルから、ベリファイのために、データを読
    み出すとき、前記最下位の第ｍビットに割り付けられた
    センス・ラッチ機能に与えられる第ｍの基準電圧のレベ
    ルは、上位の第（ｍ−１）ビットに割り付けられたラッ
    チ機能にラッチされている前記書き込みデータに応じ
    て、２ ^m-1 回切り換えられることを特徴とする請求項９
    及び請求項１０いずれかに記載の 不揮発性半導体記憶装
    置。
12. 【請求項１２】 前記メモリセルからデータを読み出す
    とき、前記センス・ラッチ機能は、１本のビット線に読
    み出された２ ^m ＝ｎ値の読み出しデータを、前記ｍビッ
    トで前記ｎ値の読み出しデータに変換し、 前記メモリセルにデータを書き込むとき、前記ラッチ機
    能は、前記ｍビットで前記ｎ値の書き込みデータを、１
    本のビット線に２ ^m ＝ｎ値の書き込みデータに変換する
    ためのデータ書き込み回路に与え、 前記ｍビットで前記ｎ値の読み出しデータと、前記ｍビ
    ットで前記ｎ値の書き込みデータとを、互いに異なった
    データで与えることを特徴とする請求項１１に 記載の 不
    揮発性半導体記憶装置。
13. 【請求項１３】 前記メモリセルから、ベリファイのた
    めに、データを読み出すとき、前記ラッチ機能は、前記
    ｍビットで前記ｎ値の書き込みデータと、前記１本のビ
    ット線に読み出された２ ^m ＝ｎ値の読み出しデータとを
    比較し、前記書き込みデータと前記読み出しデータとが
    一致のとき、前記ベリファイ機能を活性とし、前記書き
    込みデータと前記読み出しデータとが不一致のとき、前
    記ベリファイ機能を非活性とすることを特徴とする請求
    項１２に記載の不揮発性半導体記憶装置。
14. 【請求項１４】 前記データ入出力線のビット数は、装
    置の外部から装置の内部へ入力される書き込みデータの
    ビット数、および装置の内部から装置の外部へ出力され
    る読み出しデータのビット数とそれぞれ同じであること
    を特徴とする請求項９乃至請求項１３いずれか一項に記
    載の不揮発性半導体記憶装置。
15. 【請求項１５】 前記書き込みデータは、ビット数の変
    換を行わずに装置の外部からデータ機能へ入力され、前
    記読み出しデータは、ビット数の変換を行わずに前記セ
    ンス・ラッチ機能から、装置の外部へ出力されることを
    特徴とする請求項１４に記載の不揮発性半導体記憶装
    置。
16. 【請求項１６】 前記ラッチ機能から前記メモリセルへ
    前記ビット線により導かれる書き込みデータ、および前
    記メモリセルから前記センス・ラッチ機能へ前記ビット
    線により導かれる読み出しデータはそれぞれ、ｎ個の多
    値のデータであり、 前記ビット線は、ｎ個の多値のデータのそれぞれを、電
    圧のレベルにより互いに区別して、前記ラッチ機能から
    前記メモリセルへ、および前記メモリセルから前記セン
    ス・ラッチ機能へと導くことを特徴とする請求項９乃至
    請求項１５いずれか一項に記載の 不揮発性半導体記憶装
    置。
17. 【請求項１７】 前記多値のデータを記憶するメモリセ
    ルは、しきい値可変型のトランジスタを含み、前記しき
    い値可変型のトランジスタは、前記ｎ個の多値のデータ
    のそれぞれを、しきい値のレベルにより互いに区別して
    記憶することを特徴とする請求項９乃至請求項１６いず
    れか一項に記載の不揮発性半導体記憶装置。