JPH09139095A - 不揮発性半導体記憶装置及びその使用方法 - Google Patents

Abstract

(57)【要約】 【課題】 多値の大きさ（多値数）をセルの実力に基づ
いて決めることができ、フレキシブルで、かつチップサ
イズを最小にできる多値フラッシュメモリを実現するこ
と。 【解決手段】 本発明の不揮発性半導体記憶装置は、不
揮発性メモリセルＣと、不揮発性メモリセルＣの制御ゲ
ートに複数のベリファイ電圧のうち何れか一つを外部か
ら入力された制御データに基づいて印加する定電圧回路
２００、２０１、２０２、２０３と、外部から入力され
た書込みデータに基づいてドレインに電位を印加し、ま
た、不揮発性メモリセルのドレイン・ソース間に流れる
電流を検知・増幅する書込み・センス回路ＳＡとを具備
する。また、メモリセルアレイ５０１およびシリアルレ
ジスタ５０２を分割し、外部ＳＲＡＭ５０３を備えて、
メモリセル５０１からシリアルレジスタ５０２への転送
とシリアルレジスタ５０２から外部ＳＲＡＭ５０３への
転送を並行に行うことにより読出し速度を向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びその使用方法に関わり、特に一つのスタック型
ＭＯＳトランジスタからなるメモリセルに多値のデータ
を記憶することのできる多値メモリ及びその使用方法に
関する。

【０００２】

【従来の技術】多値データを記憶するフラッシュメモリ
はISSCC '95 Digest of Technical Papers, p133等に詳
細に開示されている。このメモリのアーキテクチャはリ
ファレンスセルとしてフラッシユセルを用いており、こ
れにより、リファレンスセルに流れる電流を制御し、セ
ルのしきい値分布に合わせた読出し電位に対応できるよ
うにしている。

【０００３】また、ＮＡＮＤ型フラッシュメモリの読出
しは、メモリセルアレイの１行分のデータを読み出して
レジスタに格納するランダムアクセスと、このレジスタ
の格納内容をシリーズに読み出す動作を行っている。こ
こで、４値のメモリに対して３回の読出しを行う場合、
読出しと２値への変換を行うにはランダムアクセス時間
をｔR 、レジスタ読出し時間をｔS 、２値への変換時間
をｔconvとすると、 ３ｔR ＋３ｔS ＋ｔconv の時間がかかることになり、例えばランダムアクセス時
間ｔR を１０μＳ、レジスタ読出し時間ｔS を５０ｎｓ
で５１２バイトを読み出すものとして２５．６μＳ、２
値への変換時間を５μＳとすると、３回の読出しと２値
への変換を行う場合、合計で １０×３＋２５．６×３＋５＝１１１．８μＳ の時間がかかることになる。

【０００４】

【発明が解決しようとする課題】上述した多値メモリは
以下の様な問題を有している。

【０００５】（１） ２ｎ値メモリに対してｎ個のセン
スアンプが必要であるため、例えば４値メモリでは２個
のセンスアンプが、８値メモリでは３個のセンスアンプ
が必要となって、センスアンプ部分の面積が増大する。

【０００６】（２） リファレンスセルの個数が予め設
計段階で決まっており、融通性に欠ける。例えばリファ
レンスセルの個数が４個である場合、セルの均一性が良
く、さらに多い多値が実現できる場合でも４値としなけ
ればならず、逆に製造時のプロセスパラメータのばらつ
きにより４値が実現できない場合、２値とすることは可
能であるが、４値の為に設けたセンスアンプ等の回路が
全て無駄になって普通の２値メモリに比較してコストア
ップにつながる。

【０００７】（３） センスアンプ部分の面積が大きす
ぎ、チップ内のセル分布に対してきめ細かく対応するこ
とが難しい。

【０００８】（４） 従来のＮＡＮＤ型フラッシュメモ
リの読出しは時間がかかり、高速読出しの要求に十分対
応できていない。

【０００９】本発明は、上記問題を解決すべくなされた
もので、多値の数にフレキシブルに対応でき、しかもチ
ップサイズを最小にできる多値記憶の不揮発性半導体記
憶装置およびその使用方法を提供することを目的とす
る。

【００１０】また、本発明は高速読出しが可能な不揮発
性半導体記憶装置およびその使用方法を提供することを
目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、制御ゲート、浮遊ゲート、ドレイン及
びソースを有する不揮発性メモリセルと、不揮発性メモ
リセルの制御ゲートに複数の所定電位のうち何れか一つ
を外部から入力された制御データに基づいて印加するワ
ード線駆動回路と、外部から入力された書込みデータに
基づいてドレインに電位を印加し、また、不揮発性メモ
リセルのドレイン・ソース間に流れる電流を検知・増幅
する書込み・センス回路、とを具備する不揮発性半導体
記憶装置を提供する。ここで、書込み・センス回路は書
込みデータ及び検知・増幅された結果とに基づいて再書
込みデータを発生させ、これに基づいてドレインに電位
を印加する また、本発明によれば、制御ゲート、浮遊ゲート、ドレ
イン及びソースを有する不揮発性メモリセルを有する不
揮発性半導体記憶装置の使用方法において、多値データ
の内第１の値を書き込む際には制御ゲート・ドレイン間
に所定の書込み電圧を印加することにより前記浮遊ゲー
トに電荷を注入し前記不揮発性メモリセルのしきい値を
変位させ、引き続いて前記制御ゲートに前記第１の値に
対応する電圧を印加するとともに前記不揮発性メモリセ
ルのソース・ドレイン間に流れる電流を検知・増幅する
ことによりベリファイ読出しを行い前記第１、の値の書
込みが完了したか否かを判定する一連の動作を第１の値
の書込みが完了するまで繰り返し、多値データの内第２
の値を書き込む際には、制御ゲート・ドレイン間に書込
み電圧を印加することにより浮遊ゲートに電荷を注入し
不揮発性メモリセルのしきい値を変位させ、引き続いて
制御ゲートに第２の値に対応する電圧を印加するととも
に不揮発性メモリセルのソース・ドレイン間に流れる電
流を検知・増幅することによりベリファイ読出しを行い
第２の値の書込みが完了したか否かを判定する一連の動
作を第２の値の書込みが完了するまで繰り返すことを特
徴とする。

【００１２】また、本発明によれば、制御ゲート、浮遊
ゲート、ドレイン及びソースを有する不揮発性メモリセ
ルを有する不揮発性半導体記憶装置の使用方法におい
て、多値データの内第１の値を書き込む際には、制御ゲ
ート・ドレイン間に所定の書込み電圧を印加することに
より浮遊ゲートに電荷を注入し不揮発性メモリセルのし
きい値を変位させ、引き続いて制御ゲートに第１の値に
対応する電圧を印加するとともに不揮発性メモリセルの
ソース・ドレイン間に流れる電流を検知・増幅すること
によりベリファイ読出しを行い第１の値の書込みが完了
したか否かを判定する一連の動作を第１の値の書込みが
完了するまで繰り返し、多値データの内第２の値を書き
込む際には、第１のステップにおいて制御ゲート・ドレ
イン間に書込み電圧を印加することにより浮遊ゲートに
電荷を注入し不揮発性メモリセルのしきい値を第１の値
を書き込む際よりも大きく変位させ、引き続いて制御ゲ
ートに第２の値に対応する電圧を印加するとともに不揮
発性メモリセルのソース・ドレイン間に流れる電流を検
知・増幅することによりベリファイ読出しを行い第２の
値の書込みが完了したか否かを判定し、さらに、第１の
ステップに引き続く第２のステップにおいて制御ゲート
・ドレイン間に書込み電圧を印加することにより浮遊ゲ
ートに電荷を注入し不揮発性メモリセルのしきい値を変
位させ、引き続いて制御ゲートに第２の値に対応する電
圧を印加するとともに不揮発性メモリセルのソース・ド
レイン間に流れる電流を検知・増幅することによりベリ
ファイ読出しを行い第２の値の書込みが完了したか否か
を判定する一連の動作を第２の値の書込みが完了するま
で繰り返すことを特徴とする。

【００１３】また、本発明によれば、制御ゲート、浮遊
ゲート、ドレイン及びソースを有する不揮発性メモリセ
ルを有する不揮発性半導体記憶装置の使用方法におい
て、多値データの内第１の値を書き込む際には、制御ゲ
ート・ドレイン間に所定の書込み電圧を印加することに
より浮遊ゲートに電荷を注入し不揮発性メモリセルのし
きい値を変位させ、引き続いて制御ゲートに第１の値に
対応する電圧を印加するとともに不揮発性メモリセルの
ソース・ドレイン間に流れる電流を検知・増幅すること
によりベリファイ読出しを行い第１の値の書込みが完了
したか否かを判定する一連の動作を第１の値の書込みが
完了するまで繰り返し、多値データの内第２の値を書き
込む際には、第１の値を書き込む動作を不揮発性メモリ
セルに施し、これに加えて、制御ゲート・ドレイン間に
書込み電圧を印加することにより浮遊ゲートに電荷を注
入し不揮発性メモリセルのしきい値を変位させ、引き続
いて制御ゲートに第２の値に対応する電圧を印加すると
ともに不揮発性メモリセルのソース・ドレイン間に流れ
る電流を検知・増幅することによりベリファイ読出しを
行い第２の値の書込みが完了したか否かを判定する一連
の動作を第２の値の書込みが完了するまで繰り返すこと
を特徴とする。

【００１４】さらに、本発明にかかる不揮発性半導体記
憶装置は、メモリセルを複数個行列状に配列し同一行に
属するメモリセルを共通のワード線で接続し、同一列に
属するメモリセルを共通のビット線で接続したメモリセ
ルアレイと、外部から入力される第１のデータを保持す
る第１のレジスタと、第１のレジスタの保持内容に応じ
て異なる複数種類の電圧を発生させるワード線電圧発生
回路と、外部から入力される第２のデータを保持する第
２のレジスタと、第２のレジスタの保持内容に応じてワ
ード線を選択するワード線選択回路と、ワード線選択回
路により選択されたワード線をワード線電圧発生回路の
発生した電圧で駆動するワード線駆動回路と、ビット線
の電位を検出し増幅しこのビット線電位に対応するデー
タを保持する複数のセンスアンプ回路と、センスアンプ
回路の保持するデータを外部から入力される第３のデー
タに応じて選択的に出力するカラム選択回路とを具備す
ることを特徴とする。

【００１５】さらに、この不揮発性半導体記憶装置は、
カラム選択回路より出力されたデータを保持する記憶装
置と、第１のデータ、第２のデータ及び第３のデータを
供給するとともに記憶装置に保持されたデータをビット
変換する制御回路とを具備する。また、メモリセルは複
数個のスタックゲート型ＭＯＳトランジスタを複数個直
列に接続して構成されるＮＡＮＤ型メモリセルである。
さらに、複数のセンスアンプ回路は、ビット線の電位を
検出した結果と書き込もうとするデータとを比較し、追
加書込みデータを発生させる。また、複数のセンスアン
プ回路は、ビット線の電位を検出した結果と書き込もう
とするデータとを比較し、追加書込みデータを発生させ
るとともに、書込みが完了したか否かを検出し、複数の
センスアンプ回路の全てが書込みが完了したことを検出
した場合に、書込み完了信号を発生させる。さらに、こ
の不揮発性半導体記憶装置は、ワード線電圧発生回路は
複数の出力電圧を発生させる電圧発生回路と、電圧発生
回路の複数の出力電圧のうち何れか一つを第１のレジス
タの保持内容に応じて選択し出力する電圧選択回路と、
電圧選択回路の出力が入力されこの出力の電圧とほぼ等
しい電圧を増幅出力するソースフォロア回路とを具備す
る。

【００１６】さらに、本発明にかかる不揮発性半導体記
憶装置は、メモリセルを複数個行列状に配列し同一行に
属するメモリセルを共通のワード線で接続し、同一列に
属するメモリセルを共通のビット線で接続したメモリセ
ルアレイと、外部から入力される第１のデータを保持す
る第１のレジスタと、第１のレジスタの保持内容に応じ
て異なる複数種類の電圧を発生させるワード線電圧発生
回路と、外部から入力される第２のデータを保持する第
２のレジスタと、第２のレジスタの保持内容に応じてワ
ード線を選択するワード線選択回路と、ワード線選択回
路により選択されたワード線をワード線電圧発生回路の
発生した電圧で駆動するワード線駆動回路と、ビット線
の電位を検出し増幅しこのビット線電位に対応するデー
タを保持する複数のセンスアンプ回路と、センスアンプ
回路の保持するデータを外部から入力される第３のデー
タに応じて選択的に出力するカラム選択回路と、メモリ
セルアレイ内の複数のメモリセルから構成されるメモリ
セルグループに対応して設けられ、対応するメモリセル
グループの一つのメモリセルの記憶するデータの個数を
保持する複数のフラグセルとを具備する。このフラグセ
ルは不揮発性記憶を行う。

【００１７】また、本発明にかかる不揮発性半導体記憶
装置は、メモリセルを複数個行列状に配列し同一行に属
するメモリセルを共通のワード線で接続し、同一列に属
するメモリセルを共通のビット線で接続したメモリセル
アレイと、メモリセルアレイ内の複数のメモリセルから
構成されるメモリセルグループに対応して設けられ、対
応するメモリセルグループの一つのメモリセルの記憶す
るデータの個数を保持する複数のフラグセルと、フラグ
セルの保持内容に応じて異なる複数種類の電圧を発生さ
せるワード線電圧発生回路と、外部から入力されるアド
レス信号を保持するレジスタと、レジスタの保持内容に
応じてワード線を選択するワード線選択回路と、ワード
線選択回路により選択されたワード線をワード線電圧発
生回路の発生した電圧で駆動するワード線駆動回路と、
ビット線の電位を検出し増幅しこのビット線電位に対応
するデータを保持する複数のセンスアンプ回路と、セン
スアンプ回路の保持するデータを外部から入力される第
３のデータに応じて選択的に出力するカラム選択回路
と、を具備する。

【００１８】さらに、本発明によれば、メモリセルを複
数個行列状に配列し同一行に属するメモリセルを共通の
ワード線で接続し、同一列に属するメモリセルを共通の
ビット線で接続したメモリセルアレイと、メモリセルア
レイ内の複数のメモリセルから構成されるメモリセルグ
ループに対応して設けられ、対応するメモリセルグルー
プの一つのメモリセルの記憶するデータの個数を保持す
る複数のフラグセルとを具備する不揮発性半導体記憶装
置の使用方法において、読出しを行おうとするメモリセ
ルの属するメモリセルグループに対応するフラグセルの
フラグデータを読み出すステップと、フラグセルのフラ
グデータに基づき、メモリセルに接続されたワード線を
所定電位で駆動し、ビット線をセンス・増幅し、読み出
されたデータを出力するサイクルを繰り返すステップ
と、複数回のサイクルにて読み出されたデータをバイナ
リデータへとデータ変換するステップとを具備すること
を特徴とする。

【００１９】また、本発明は、複数個の不揮発性メモリ
セルを行列状に配列し、同一行に属するメモリセルを共
通のワード線で接続し、同一列に属するメモリセルを共
通のビット線で接続し、同一行のデータを分割して読出
し可能なメモリセルアレイと、このメモリセルアレイに
前記ワード線に平行に配設され、前記メモリセルアレイ
の分割データに対して独立に格納および読出し可能なシ
リアルレジスタと、このシリアルレジスタからの出力デ
ータを前記分割単位ごとに格納するメモリとを備えた不
揮発性半導体記憶装置を提供する。この装置ではアクセ
ス動作を行いながら読出し動作を並行して行うので読出
し速度が向上する。

【００２０】

【発明の実施の形態】本発明にかかる不揮発性半導体記
憶装置の概略を図１〜図４を参照して説明する。

【００２１】図１において、ＳＡ0 〜ＳＡn はビット毎
にベリファイ機能を有するセンスアンプである。

【００２２】メモリセルＣ0 〜Ｃn は半導体基板表面に
形成されたソースおよびドレイン、これらの間の上方に
それぞれ絶縁膜を介して積層された浮遊ゲートおよび制
御ゲートを有する２層ゲート型ＭＯＳトランジスタから
構成される不揮発性メモリセルである。この実施の形態
ではＮＡＮＤ型メモリセルを仮定しており、同一行に属
するメモリセルの制御ゲートは共通にワード線ＷＬに接
続されている。

【００２３】この不揮発性メモリセルは、浮遊ゲートに
電荷を注入することによりしきい値電圧を変化させ、そ
のしきい値の値によって２値以上の多値情報を記憶す
る。例えば、ワード線の駆動電圧５Ｖとした場合、しき
い値−１Ｖ程度を“１１”（“３”）に、１．５Ｖ程度
を“１０”（“２”）に、３Ｖ程度を“０１”
（“１”）に、４．５Ｖ程度を“００”（“０”）に対
応させると４値記憶のメモリセルとなる。また、しきい
値が−１Ｖ程度であるのを“１１１”（“７”）に、
０．６Ｖ程度を“１１０”（“６”）に、１．２Ｖ程度
を“１０１”（“５”）に、１．８Ｖ程度を“１００”
（“４”）に、２．４Ｖ程度を“０１１”（“３”）
に、３．０Ｖ程度を“０１０”（“２”）に、３．６Ｖ
程度を“００１”（“１”）に、４．２Ｖ程度を“００
０”（“０”）対応させると８値記憶のメモリセルとな
る。また、２のｎ乗の多値数でなくても良く、例えばし
きい値が−１Ｖ程度であるのを“１００”（“４”）
に、１Ｖ程度を“０１１”（“３”）に、２Ｖ程度を
“０１０”（“２”）に、３Ｖ程度を“００１”
（“１”）に、４Ｖ程度を“０００”（“０”）に対応
させると５値記憶のメモリセルとなる。但し、後述する
ように、２のｎ乗の多値数である方が、読み出された後
のデータ変換が容易であるので有利である。

【００２４】２００〜２０２は定電圧発生回路であり、
それぞれ定電圧であるベリファイ電圧Ｖvfy1、Ｖvfy2、
Ｖvfy3を出力する。上述のように、メモリセルに４値を
記憶させる場合には、Ｖvfy1、Ｖvfy2、Ｖvfy3の順に、
１．５Ｖ、３．０Ｖ、４．５Ｖに設定すれば良い。実際
には、後述するように、更に多数の定電圧回路ないし参
照電圧発生回路を有しており、ワード線を何れかの電位
に設定しつつ書込み、読出しを行うことにより２値から
例えば８値迄の多値数記憶を可変で行うことが可能とな
る。

【００２５】また、２０３は書込み電圧発生回路であ
り、書込み時にワード線に印加する電圧Ｖpp（例えば２
０Ｖ一定、あるいは書込み回数に伴って１６Ｖ、１６．
５Ｖ、１７Ｖのように所定電圧ずつステップアップする
電圧）を供給する。

【００２６】続いて、図１の回路における書込み動作を
図２を参照して説明する。４値記憶の場合は３ステップ
で書込みを行う。書込み前には消去動作がなされてお
り、例えばメモリセルのしきい値は−１Ｖに設定されて
いる。これは“１１”（“３”）記憶に対応する。図２
にはプログラム時間としきい値の経時変化を図に示した
ものである。書込みの速いセルfast cell 及び絶縁膜が
厚いために書込みの遅いセルslow cell を併せて示して
ある。

【００２７】（ステップ１）：以下のサブステップ１−
１〜１−５の動作を繰り返す。

【００２８】１−１ 書込みデータのデコード値の第１
のデータをセンスアンプ内の書込みデータラッチにセッ
トする。デコード値の第１のデータとは、“１１”
（“３”）であれば“１”、“１０”（“２”）であれ
ば“０”、“０１”（“１”）であれば“１”、“０
０”（“０”）であれば“１”である。なお、“１”は
書込み禁止電圧に対応し、“０”は書込み電圧に対応す
る。すなわち、“１０”を書き込むメモリセルに対応す
るビット線にだけ書込み電圧を印加し、それ以外のメモ
リセルに対応するビット線には書込み禁止電圧を印加す
る。

【００２９】１−２ ワード線ＷＬにＶpp（２０Ｖ）を
印加し、書込み動作を書込み時間ｔp だけ行う。より詳
細には、ワード線には２０Ｖを、“１０”を書き込むメ
モリセルに対応するビット線には書込み電圧である０Ｖ
を、それ以外のメモリセルに対応するビット線には書込
み禁止電圧である１０Ｖを印加する。この結果、“１
０”を書き込むメモリセルのしきい値のみが若干上昇
し、他のメモリセルのしきい値は変化しない。

【００３０】１−３ ワード線ＷＬをＶvfy1（１．５
Ｖ）まで駆動し、ベリファイ動作を行う。すなわち、ビ
ット線を全て５Ｖにプリチャージし、ある時間が経った
後、ビット線の電位をセンスアンプが検知する。そし
て、書込みが完了していればセンスアンプ内の書込みデ
ータラッチを“０”から“１”へと反転させる。

【００３１】１−４ 全ての書込みデータラッチのデー
タが“１”になっているか否かを検知する。“１”にな
っていれば終了する。

【００３２】１−５ 全ての書込みデータラッチのデー
タが“１”になっていなければ、次回の１1 以降のステ
ップに備え、Ｖppを△Ｖpp（例えば０．５Ｖ）だけ上昇
させ、もしくは書込み時間ｔp を△ｔp だけ増加させ
る。なお、このステップは省略しても良い。

【００３３】（ステップ２）：以下のサブステップ２−
１〜２−５の動作を繰り返す。

【００３４】２−１ 書込みデータのデコード値の第２
のデータをセンスアンプ内の書込みデータラッチにセッ
トする。デコード値の第２のデータとは、“１１”であ
れば“１”、“１０”であれば“１”、“０１”であれ
ば“０”、“００”であれば“１”である。すなわち、
“０１”を書き込むメモリセルに対応するビット線にだ
け書込み電圧を印加し、それ以外のメモリセルに対応す
るビット線には書込み禁止電圧を印加する。

【００３５】２−２ ワード線ＷＬにＶpp（２０Ｖ）を
印加し、書込み動作を書込み時間ｔp だけ行う。この結
果、“０１”を書き込むメモリセルのしきい値のみが若
干上昇し、他のメモリセルのしきい値は変化しない。

【００３６】２−３ ワード線ＷＬをＶvfy2（３．０
Ｖ）まで駆動し、ベリファイ動作を行う。すなわち、ビ
ット線を全て５Ｖにプリチャージし、ある時間が経った
後、ビット線の電位をセンスアンプが検知する。そし
て、書込みが完了していればセンスアンプ内の書込みデ
ータラッチを“０”から“１”へと反転させる。

【００３７】２−４ 全ての書込みデータラッチのデー
タが“１”になっているか否かを検知する。“１”にな
っていれば終了する。

【００３８】２−５ 全ての書込みデータラッチのデー
タが“１”になっていなければ、次回のステップに備
え、Ｖppを△Ｖpp（例えば０．５Ｖ）だけ上昇させ、も
しくは書込み時間ｔp を△ｔp だけ増加させる。なお、
このステップは省略しても良い。

【００３９】（ステップ３）：以下のサブステップ３−
１〜３−５の動作を繰り返す。

【００４０】３−１ 書込みデータのデコード値の第３
のデータをセンスアンプ内の書込みデータラッチにセッ
トする。デコード値の第３のデータとは、“１１”であ
れば“１”、“１０”であれば“１”、“０１”であれ
ば“１”、“００”であれば“０”である。すなわち、
“００”を書き込むメモリセルに対応するビット線にだ
け書込み電圧を印加し、それ以外のメモリセルに対応す
るビット線には書込み禁止電圧を印加する。

【００４１】３−２ ワード線ＷＬにＶpp（２０Ｖ）を
印加し、書込み動作を書込み時間ｔp だけ行う。この結
果、“００”を書き込むメモリセルのしきい値のみが若
干上昇し、他のメモリセルのしきい値は変化しない。

【００４２】３−３ ワード線ＷＬをＶvfy3（４．５
Ｖ）まで駆動し、ベリファイ動作を行う。すなわち、ビ
ット線を全て５Ｖにプリチャージし、ある時間が経った
後、ビット線の電位をセンスアンプが検知する。そし
て、書込みが完了していればセンスアンプ内の書込みデ
ータラッチを“０”から“１”へと反転させる。

【００４３】３−４ 全ての書込みデータラッチのデー
タが“１”になっているか否かを検知する。“１”にな
っていれば終了する。

【００４４】３−５ 全ての書込みデータラッチのデー
タが“１”になっていなければ、次回のステップに備
え、Ｖppを△Ｖpp（例えば０．５Ｖ）だけ上昇させ、も
しくは書込み時間ｔp を△ｔp だけ増加させる。なお、
このステップは省略しても良い。

【００４５】以上の３ステップにより多値の書込みがな
されることが理解される。以上をまとめると、デコード
値のデータとは、第１、第２、第３の順に、“３”であ
れば“１１１”、“２”であれば“０１１”、“１”で
あれば“１０１”、“０”であれば“１１０”である。
これが３値記憶であれば、“２”を“１１”、“１”を
“０１”、“０”を“１０”とデコードすることにな
る。さらに、５値記憶であれば、“４”を“１１１
１”、“３”を“０１１１”、“２”を“１０１１”、
“１”を“１１０１”、“０”を“１１１０”とデコー
ドする。ｎ値で一般化すると、“ｎ”を“１１１１…１
１”に、“ｎ−１”を“０１１１…１１”に、“ｎ−
２”を“１０１１…１１”に、“１”を“１１１１…０
１”に、“０”を“１１１１…１０”にデコードする。
なお、しきい値は“ｎ”の場合が一番低く、“０”の場
合が一番高い。

【００４６】このように、書込みデータを上述のように
デコードし、このデコードしたデータを順次書込みデー
タとして用い、小刻みにメモリセルのしきい値を上昇さ
せるとともに、書込みデータに対応する電位をワード線
に与えて書込みベリファイを行うことにより、一つのメ
モリセルを任意の多値数で記憶することが可能となる。
そして、読出し時にはベリファイ電位よりもやや低めの
電位を用い、これをワード線に供給しつつ読出し動作を
行えば“３”であれば“０００”、“２”であれば“１
００”、“１”であれば“１１０”、“０”であれば
“１１１”として順に読み出される。これをエンコード
して多値データを生成すれば良い。一般化すると、
“ｎ”は“００００…００”として、“ｎ−１”は“１
０００…００”として、“ｎ−２”は“１１００…０
０”として、“１”は“１１１１…１０”として、
“０”は“１１１１…１１”として読み出されるのでこ
れをエンコードして多値データを生成する。

【００４７】以上説明したような書込み方式、読出し方
式を採用すると、 １．センスアンプ部分の面積が小さくてすむ。すなわ
ち、多値数に関わりなく１個のセンスアンプを具備する
だけでよい、 ２．リファレンスセルに代えて複数の定電圧回路２００
〜２０２を用いるため、多値数を可変にできる、等の作
用効果が得られる。この結果、多値の数にフレキシブル
に対応でき、しかもチップサイズを最小にできる多値の
フラッシュメモリのアーキテクチャを提供することがで
きる。

【００４８】続いて、図３を用いて、別の書込み方式を
示す。すなわち、書込みデータのデコード方式は上述の
ものと同じであるが、ステップ２、３の第一回目のサイ
クルにおける書込みを強め（すなわちＶppの初期値を高
め、あるいは書込み時間の初期値を長め）に行う。この
結果、トータルの書込み時間を短縮することが可能とな
る。

【００４９】続いて、図４を用いて、さらに別の書込み
方式を示す。これは、書込みデータのデコード方式を変
えたものである。すなわち、４値の場合、“３”であれ
ば“１１１”、“２”であれば“０１１”、“１”であ
れば“００１”、“０”であれば“０００”とデコード
し、書込みを行う。これを一般化すると、“ｎ”は“１
１１１…１１”と、“ｎ−１”は“０１１１…１１”
と、“ｎ−２”は“００１１…１１”と、“１”は“０
０００…０１”と、“０”は“００００…００”とデコ
ードする。この結果、図示したように、書込み時間が短
縮される。

【００５０】続いて、図５を用いて、本発明の実施の形
態の回路構成の詳細を説明する。本発明のメモリシステ
ムは、多値メモリ１００、ＣＰＵ３００、ＲＡＭ３０
１、フラグデータメモリ３０２から構成される。これら
の素子はバス１２０、制御信号線１２１等で接続されて
いる。

【００５１】多値メモリ１００は、ワード線駆動電圧デ
ータラッチ回路１０１、ロウアドレスラッチ回路１０
２、カラムアドレスラッチ回路１０３、ワード線駆動電
圧発生回路１０４、ロウデコード回路１０５、ワード線
駆動回路１０６、カラムデコード回路１０７、メモリセ
ルアレイ１０８、プリチャージ回路１０９、センスアン
プアレイ１１０、カラムゲート１１１等から構成され
る。

【００５２】バスは例えば８ビットのビット幅を持つバ
スである。また、ワード線駆動電圧データラッチ回路１
０１、ロウアドレスラッチ回路１０２、カラムアドレス
ラッチ回路１０３はそれぞれ８ビットのラッチである。

【００５３】メモリセルアレイ１０８は６４Ｍ個の素子
容量を持つ。２層ゲート型ＭＯＳトランジスタを３２Ｋ
行２Ｋ列の行列状に配置して構成される。そして、その
メモリセルはＮＡＮＤ構成をとっている。

【００５４】図６にＮＡＮＤ型メモリセルの構成を示
す。このＮＡＮＤ型メモリセルは、ゲートがドレイン側
セレクトゲート線ＳＧ1 により駆動されるＭＯＳトラン
ジスタＱ41、制御ゲートがワード線ＷＬにより駆動され
る２層ゲート型ＭＯＳトランジスタＱ42〜Ｑ45、ゲート
がソース側セレクトゲート線ＳＧ2 により駆動されるＭ
ＯＳトランジスタＱ46を直列に接続することにより構成
される。ＭＯＳトランジスタＱ46のソース側端子は共通
ソース線ＣＳＬに接続される。一つのメモリセルアレイ
１０８内には、このＮＡＮＤ束が行方向に２Ｋ個、列方
向に２Ｋ個配置されている。なお、同一行に属するメモ
リセル（１ワード線に接続されるメモリセル）が１ペー
ジ（２Ｋビット）を構成し、列方向に並ぶＮＡＮＤ束が
１ブロック（３２Ｋビット）を構成する。一つの６４Ｍ
ビットのメモリセルアレイは２Ｋ個のブロックを有する
こととなる。

【００５５】メモリセルアレイ１０８、ブリチャージ回
路１０９、センスアンプアレイ１１０、カラムゲート回
路１１１等の構成を図７に示す。上述したように、ビッ
ト線は２Ｋ本存在するが、そのうち３本のみを抜き出し
て図示している。プリチャージ回路１０９は信号φ1 に
よって制御されるＰ型ＭＯＳトランジスタＱ３から構成
されている。ＮＡＮＤ束２−１〜２−３は図６に示す構
造である。センスアンプアレイ１１０は複数のセンスア
ンプ回路Ｓ／Ａから構成され、このセンスアンプ回路は
フリップフロップ回路１−１〜１−３、Ｎ型ＭＯＳトラ
ンジスタＱ2 、Ｑ4 、Ｑ7 、Ｑ8 から構成され、さら
に、Ｑ201 〜Ｑ203 、Ｑ21、インバータ回路２０から構
成される一括ベリファイ検知回路を具備する。さらにカ
ラムゲート回路１１１はバス１２０に接続されたＩＯ線
対にカラム選択線ＣＳの制御下で選択的にフリップフロ
ップ回路を接続する。

【００５６】フリップフロップ回路１−１〜１−３は書
込みデータラッチ及び読出しデータラッチとして機能す
る。すなわち、データ書込み時には書込みデータラッチ
として機能する。

【００５７】書込み動作のステップは以下の通りであ
る。メモリセルのしきい値の上昇（プログラム）を行う
とき、すなわち“０”書込みにおいては、ＩＯには
“Ｌ”、ＩＯＢには“Ｈ”を供給し、カラムゲートトラ
ンジスタを介して、フリップフロップ回路１−１のノー
ドＮ1 は“Ｌ”に、ＢＮ1 は“Ｈ”にセットされる。続
いて、フリップフロップの電源レベルを昇圧し、信号φ
2 に昇圧された“Ｈ”レベルを与えＭＯＳトランジスタ
Ｑ4 を導通させビット線を０Ｖにする。続いて、ワード
線を２０Ｖ迄昇圧すると、選択されたメモリセルの制御
ゲートとチャネルとの間の電位差が２０Ｖとなり、電子
が浮遊ゲートに注入され、その結果しきい値が上昇す
る。

【００５８】続いて、以下のベリファイ動作を行う。信
号φ1 を“Ｌ”レベルとし、ＭＯＳトランジスタＱ3 を
導通させ、ビット線ＢＬを５Ｖにプリチャージする。引
き続いて書込みを行ったメモリセルのワード線ＷＬをベ
リファイレベル（上述のように、書込み多値データに応
じ０Ｖ〜５Ｖの間で決定される）の電位を供給する。所
定時間経過後、ビット線上の電荷はメモリセルのしきい
値に応じて接地端子（共通ソース線ＣＳＬ）へ放電す
る。この時のビット線ＢＬの電位を検知するため信号φ
3 を“Ｈ”にし、ＭＯＳトランジスタＱ8 を導通させ
る。この結果、ビット線電位に応じＭＯＳトランジスタ
Ｑ7 が導通制御され、ビット線が“Ｈ”レベルのままに
とどまっていればフリップフロップは反転し、ビット線
電位が放電されていればフリップフロップは反転しな
い。これは、書込みが終了したときにはフリップフロッ
プが反転することに対応する。以上の書込み動作を小刻
みに繰り返し、メモリセルのしきい値を順次上昇させる
ことは上述した通りである。

【００５９】メモリセルのしきい値を一定に保つ場合、
すなわち“１”書込みにおいては、ＩＯには“Ｈ”、Ｉ
ＯＢには“Ｌ”を供給し、カラムゲートトランジスタを
介して、フリップフロップ回路１−１のノードＮ1 は
“Ｈ”に、ＢＮ1 は“Ｌ”にセットされる。続いて、フ
リップフロップの電源レベルを昇圧し、信号φ2 に昇圧
された“Ｈ”レベル（１０Ｖ）を与えてＭＯＳトランジ
スタＱ4 を導通させ、ビット線を１０Ｖにする。続い
て、ワード線を２０Ｖ迄昇圧すると、選択されたメモリ
セルの制御ゲートとチャネルとの間の電位差が１０Ｖと
なり、浮遊ゲートへの電子の注入は遮断され、その結果
しきい値が一定値を保持する。続いて、以下のベリファ
イ動作では、ビット線の電位に関わらずフリップフロッ
プは直前の状態を保持する。なお、これらの動作は、
“１”書込みのみでなく、“０”書込みが完了した後の
ステップについても同様である。

【００６０】書込みが終了したことの検知は一括ベリフ
ァイ検知回路により検出する。すなわち、φ5 に“Ｌ”
パルスを与え、ＭＯＳトランジスタＱ21を導通させるこ
とにより共通ベリファイ線２６を“Ｈ”にプリチャージ
する。ここで、もし書込みが完了していないセルが存在
すれば、ノードＢＮは“Ｈ”レベルである。書込みをし
ないセル及び書込みが完了したセルに対応するノードＢ
Ｎは“Ｌ”レベルとなるからである。従って、一つでも
書込みが完了していないセルが存在すればＭＯＳトラン
ジスタＱ201 〜Ｑ203 の内一つが導通し、共通ベリファ
イ線２６は“Ｌ”となる。また、全てのセルの書込みが
完了していれば共通ベリファイ線２６は“Ｈ”となる。
このように、インバータ回路２０の出力ＶＦＹが“Ｈ”
である間は書込みが完了しておらず、書込みが完了する
とＶＦＹは“Ｌ”へと変化する。

【００６１】なお、読出しは以下のステップを経て行わ
れる。信号φ6 に“Ｈ”パルスを与え、Ｎ1 を“Ｌ”
に、ＢＮ1 を“Ｈ”にリセットした後、信号φ1 を
“Ｌ”レベルとし、ＭＯＳトランジスタＱ3 を導通さ
せ、ビット線ＢＬを５Ｖにプリチャージする。引き続い
て選択されたメモリセルのワード線ＷＬを読出しレベル
（上述のように、書込み多値データに応じ０Ｖ〜５Ｖの
間で決定される）の電位を供給しする。所定時間経過
後、ビット線上の電荷はメモリセルのしきい値に応じて
接地端子（共通ソース線ＣＳＬ）へ放電する。この時の
ビット線ＢＬの電位を検知するため信号φ3 を“Ｈ”に
し、ＭＯＳトランジスタＱ8 を導通させる。この結果、
ビット線電位に応じＭＯＳトランジスタＱ7 が導通制御
され、ビット線が“Ｈ”レベルのままにとどまっていれ
ばフリップフロップは反転し、ビット線電位が放電され
ていればフリップフロップは反転しない。この様に、メ
モリセルのしきい値がワード線の電位よりも低い場合に
はビット線レベルは“Ｌ”になり、ＭＯＳトランジスタ
Ｑ7 は導通せずノードＮ1 は“Ｌ”のままを維持する。
これを“０”読みと称する。

【００６２】メモリセルのしきい値がワード線の電位よ
りも高い場合にはビット線レベルは“Ｈ”になり、ＭＯ
ＳトランジスタＱ7 は導通しノードＮ1 は“Ｈ”レベル
となる。これを“１”読みと称する。

【００６３】ワード線駆動電圧発生回路１０４は図８に
示す構成を有しており、デコード回路１５１、参照電圧
発生回路１５０、転送ゲート回路１５２、カレントミラ
ー型比較回路１５３、駆動用インバータ回路１５４等か
ら構成されている。

【００６４】デコード回路１５１はワード線駆動電圧デ
ータラッチ回路１０１にラッチされたデータｄ1 〜ｄ8
をデコードし２５６本の出力（これより少なくても良
い）を発生する。

【００６５】参照電圧発生回路１５０は抵抗素子Ｒを複
数段直列接続して構成され、抵抗分割により所定の電位
を出力する。

【００６６】このように分割された参照電位出力は２５
６個の転送ゲート（これより少なくても良い）を介して
カレントミラー型比較回路１５３、駆動用インバータ回
路１５４から構成されるソースフォロア回路に供給され
る。以上のようにしてワード線駆動電圧ＶＷＬを発生さ
せる。

【００６７】続いて、ロウデコード回路１０５の詳細を
説明する。ロウデコード回路１０５は部分デコード方式
を採用し、ブロック内デコード回路ＲＤ1 とブロックデ
コード回路ＲＤ2 から構成される。図９に、ブロック内
デコード回路ＲＤ1 の回路構成の詳細を示す。これは、
ロウアドレスＲ．Ａｄｄをデコードするデコード部と、
ワード線駆動電圧ＶＷＬを電源とするＣＧ駆動回路７０
２とから構成される。ブロック内デコード回路ＲＤ1 は
ＮＡＮＤ束のうち、何れのワード線が選択されるべきか
を決定する。

【００６８】図１０に、ブロックデコード回路ＲＤ2 と
ワード線駆動回路１０６の詳細を示す。

【００６９】ブロックデコード回路ＲＤ2 はロウアドレ
スＲ．Ａｄｄ（ブロック内デコード回路ＲＤ1 に入力さ
れるロウアドレスとは別のアドレス、例えば上位アドレ
スである）をデコードし、ブロックを選択する。

【００７０】ワード線駆動回路１０６は、転送ゲート４
０１、４０２、４１０、ＭＯＳトランジスタＱ134 、Ｑ
135 、Ｑ136 、Ｑ121 、Ｑ122 、Ｑ131 、Ｑ132 、Ｑ13
3 、レベルシフタ７０９、ワード線接地回路４１１等か
ら構成される。

【００７１】ブロックデコード回路ＲＤ2 選択されたブ
ロックに対応するワード線駆動回路１０６はＣＧ1 〜Ｃ
Ｇ16信号に応じてワード線ＷＬ1 〜ＷＬ16を駆動する。
信号Ａ〜Ｅ、電源ＶA 、ＶB 、ＶC に印加する電位を図
表１１に示す。ここで、Ｖppは２０Ｖ、Ｖm は１０Ｖ、
Ｖccは５Ｖ、ＧＮＤは０Ｖを示している。

【００７２】図５に戻ると、ＲＡＭ３０１は読出したデ
ータ、書き込むべきデータ等を一時的に格納するための
ものであり、フラグデータメモリ３０２はメモリセルア
レイ１０８内の各ブロックに対応して多値数を記憶する
不揮発性のメモリである。メモリセルアレイの容量が小
さければ一つのメモリセルアレイの特性は均一で、何れ
のセルを取ってみても最大多値数は一定であると考えら
れるが、例えば６４Ｍ個のメモリセルでは、そのメモリ
セル上の位置によって最大多値数はばらつく可能性があ
るとともに、近傍のメモリセルでは多値数はほぼ同じと
考えられる。フラグデータメモリ３０２はメモリセルア
レイ１０８内の各ブロックに対応して多値数を記憶する
ので、ブロック毎に多値数を個別に設定できる。例えば
ブロック１〜２０は３値メモリとして、ブロック２０〜
４０は４値メモリとして、ブロック４０〜２０００は５
値メモリとして、ブロック２０００〜２０２０は４値メ
モリとして、ブロック２０２０〜２０４８は３値メモリ
として用いることが可能である。ＣＰＵ３００は読出し
・書込み制御、データ転送制御、書込みデータのデコー
ド、読出しデータのエンコード（データ変換）等の動作
を行う。

【００７３】なお、１チップ内のメモリセルを全て同じ
多値数で用いる場合にはフラグデータメモリは必要な
い。例えば、４値メモリとして用いるのであれば、読出
し、書込み共に常に３ステップで行うようＣＰＵが制御
すれば良い。

【００７４】続いて、図１２を参照して、図５に示した
メモリシステムの動作方法を説明する。図１２は読出し
のフローチャートを示している。

【００７５】はじめにフラグデータの読出しを行う（ス
テップＳ００１）。例えばブロック１内のメモリセルの
データを読み出すときには、このブロックに対応するフ
ラグデータメモリ３０２内のフラグデータを読み出す。
フラグデータは対応するブロックの多値数ｎに相当す
る。例えばブロック１内のメモリセルは３値メモリであ
れば、ｎは３である。続いて、ＣＰＵ３００はワード線
駆動電圧データラッチ回路１０１に多値数ｎに相当する
第1 回目のベリファイ電圧に相当するデータをラッチす
る（ステップＳ００２）。すると、ワード線駆動電圧発
生回路１０４はこのデータに対応する例えば１．８Ｖを
出力する。続いてロウアドレスを入力する（ステップＳ
００３）。これは、８ビットでは足りないため、２サイ
クルに分けてアドレスデータを転送することが必要であ
る。続いて、ワード線を１．８Ｖで駆動してセンス動作
（ステップＳ００４）を行う。この結果、記憶データが
“２”であればセンスアンプ内のフリップフロップに
“０”が、“１”であれば“１”が、“０”であれば
“１”がラッチされる。これをカラムアドレスを変化さ
せることによりシーケンシャルに読出し、ＲＡＭ３０１
へ格納する（ステップＳ００５）。これにひき続いて、
以上のステップＳ００２〜Ｓ００５をもう１度（一般的
にはｎ−１回）繰り返す。

【００７６】二回目のサイクルでは、ワード線電圧が例
えば３．６Ｖであるほかは上述のサイクルと同じであ
る。この結果、記憶データが“２”であればセンスアン
プ内のフリップフロップに“０”が、“１”であれば
“０”が、“０”であれば“１”がラッチされ、このデ
ータがＲＡＭ３０１に格納される。

【００７７】続いて、ＲＡＭ３０１に格納されたデータ
をエンコードしてビット列を生成する。３進数（３ビッ
ト情報）を２進数に変換するアルゴリズムを用いる。こ
の例では、ＣＰＵとこれを制御するソフトウェアにより
エンコード、デコード動作を行うものを示したが、これ
らの動作はハードウェアにより行っても良い。これを図
１９、図２０に示す。

【００７８】図１９はデータビット列Ｄ0 Ｄ1 と、これ
をデコードして、ＲＡＭ３０１に格納し、書込み時にメ
モリセルアレイに転送するデータ列ｄ0 ｄ1 ｄ2 との対
応関係を示した図表である。そして、図２０はこのエン
コード動作及びデコード動作を実現するための回路図で
ある。図２０（ａ）はデコード動作を実現する回路で、
アンド回路ＡＮＤ11、オア回路ＯＲ11等から構成されて
いる。図２０（ｂ）はエンコード動作を実現する回路
で、アンド回路ＡＮＤ12、ＡＮＤ13、オア回路ＯＲ12、
インバータ回路ＩＮＶ11、ＩＮＶ12等から構成されてい
る。

【００７９】図１３に、上述のシステムを大容量化した
時のシステム構成を示す。図５のうち、多値メモリ１０
０とＣＰＵ３００、ＲＡＭ３０１、フラグデータメモリ
３０２は同一チップに搭載し、これを複数用いた例が図
１３（ａ）である。コントローラ部（ＣＰＵ３００、Ｒ
ＡＭ３０１、フラグデータメモリ３０２）を取り出して
別のチップにまとめて搭載した例が図１３（ｂ）であ
る。なお、図２０のエンコーダ・デコーダ回路を用いる
場合には、コントロール回路として共通に持つべきであ
る。

【００８０】なお、この構成に限らず、多値メモリチッ
プのみをボードもしくはカード上に多数搭載し、他のコ
ントローラ等を別のボードにまとめることも考えられ
る。このように構成すると、コントローラは共通にし
て、必要に応じて記憶容量を増大することが可能とな
る。もちろん、コントローラを複数チップで構成しても
良い。

【００８１】図１４はブロックをワード線毎に構成した
例である。図５に示す例よりもより細かなブロックとな
り、１チップに記憶できるデータの総量を増大させるこ
とができる。

【００８２】図１５は各チップ毎にフラグデータメモリ
３０２を有する例である。この様に構成するとシステム
の拡張が容易になる。また、一つのチップ内でブロック
分割をせず、常に同じ多値数のメモリセルとして用いる
のであれば、１チップに一つ不揮発性レジスタを設け、
この不揮発性レジスタに１チップのメモリセルに共通の
多値数を記憶させておけば良い。

【００８３】図１３〜図１５に示すようなメモリシステ
ム構成をとる場合には、その販売方法は従来とは異なる
特殊なものとなろう。

【００８４】例えば、第１にメーカ側が各チップの多値
数をテストし、テスト結果に基づき充分保障できる範囲
内の多値数を予め不揮発性の多値数レジスタに記憶させ
ておくことが考えられる。

【００８５】第２に１チップ内でブロック分割し、ブロ
ック毎に多値数を異ならせるメモリであれば、メーカ側
のテスト結果に基づき、全てのブロックにつき多値数を
予め記憶させておくことが考えられる。

【００８６】第３に、以上のテストを全てユーザの負担
とすることも考えられる。この場合、ユーザの責任で多
値数を決定する。

【００８７】この様な販売方法を採用すれ、他の種類の
メモリとは比較にならないほど安価な多値メモリを供給
できるようになるであろう。

【００８８】以上のように、ＣＰＵ３００（デコーダ・
エンコーダ）をオフチップ構成とした場合には、４値で
あれば３回の読出しサイクルを、８値であれば７回の読
出しサイクルを繰り返す必要があり、パフォーマンスの
劣化は免れない。これを改善した例が図１６の読出し方
法である。

【００８９】まず、ビット線をプリチャージして、ワー
ド線を最も高いＶvfy の値にセットする。そして、“１
１”のセルがビット線をディスチャージした時刻ｔ1 で
センスアンプのφ3 パルスを立て、このときのビット線
の情報をラッチする。この時、“１１”以外のセンスア
ンプはリセット状態から反転するので、とのビット線が
“１１”に対応するのかが判る。この使用法を全センス
アンプについて、“１０”のセルがビット線をディスチ
ャージしてしまう前に読出してしまい、コントローラ内
のＲＡＭ３０２内に格納してしまう。これを図の様に
“１０”と“０１”に対して行えば、一度のプリチャー
ジで全情報を読み出すことが可能となる。

【００９０】この読出し方法は、隣接するセルデータの
ディスチャージ時間内で情報を全部読みらなければなら
ず、タイミング上の厳しさを有している。このため、情
報量が増加すればシリアルアクセスにかなりの高速化が
要求されることになる。これに対する対策を示したのが
図１７である。

【００９１】ここに示された構成によれば、センスアン
プを各ビット線あたり２個設けており、２ｗａｙでアク
セスする。すなわち、センスアンプＳ／Ａ1 で読み出さ
れるのは“１１”と“０１”に相当するデータのみであ
り、その間の“１０”はセンスアンプＳ／Ａ2 でラッチ
する。データバス線はこの場合２対必要となるが、カラ
ムゲートを適宜切り替えることにより交互にデータバス
に現れるようにすれば、データバス線は１対でも良い。

【００９２】この場合、プログラム時のデータロードに
同一の手法を用いると、ＭＯＳトランジスタＱ4 、Ｑ4'
の２つのＭＯＳトランジスタが必要となる。しかし、デ
ータロードが仕様的に遅くても良い場合には、ビット毎
ベリファイの書込みはセンスアンプＳ／Ａ1 のみで行え
ば良いため、ＭＯＳトランジスタＱ4'は不要となる。

【００９３】図２１〜図２５は本発明のさらに他の実施
の形態を示す図であり、読出し速度をさらに向上させた
ものを示す。

【００９４】図２１は本発明にかかる不揮発性半導体記
憶装置の概略構成を示すブロック図である。同図に示さ
れるように、ＮＡＮＤ型フラッシュメモリセルがマトリ
クス状に配置されたＲＡＭ部５０１と、このＲＡＭ部の
ワード線に平行に並設されたレジスタ５０２、このレジ
スタの内容を記憶する外部ＳＲＡＭ５０３および読み出
されたデータを２値に変換するコード変換部５０４を有
している。ここで、ＲＡＭ部５０１は最大ｎ値の多値メ
モリであり、例えば１Ｋワード×１Ｋビット構成となっ
ており、レジスタも同様に１Ｋビット構成となってい
る。このレジスタは後述するように５１２ビットずつ分
割して使用する。また外部ＳＲＡＭは１Ｋビット×（ｎ
−２）行の構成となっている。

【００９５】図２２は実際の記憶装置としてのメモリボ
ードの外観を示す斜視図であって、基板６０１の主面上
に複数のＲＡＭチップ６０２、ＣＰＵチップ６０３、Ｓ
ＲＡＭチップ６０４が実装されたものを示す。

【００９６】また、図２３はメモリボードの他の例を示
すもので、（ａ）は表面から見た斜視図、（ｂ）は正面
図である。この例では基板５１１の表面には複数のＲＡ
Ｍチップが、裏面にはＣＰＵチップ６０３およびＳＲＡ
Ｍチップ６０４が実装されている。

【００９７】図２４はさらに他の例を示すもので、マザ
ーボード基板６２１上にＣＰＵチップ６０３、ＳＲＡＭ
チップ６０４、コネクタ６２２が実装されており、この
コネクタ６２２にＲＡＭチップが複数実装されたメモリ
ボードが装着されるようになっている。

【００９８】なお、図２２〜図２４ではメモリボードと
して実現させているが、規格化されたメモリカードとし
て実現することもできる。

【００９９】図２５は本実施の形態における動作を示す
ものである。ＲＡＭは４値データを記憶するもの（ｎ＝
４）であるとする。

【０１００】この動作はパイプラインの手法を用いたも
ので、まず、ワード線ＷＬ０のデータＶWL0 を読出して
レジスタ５０２に格納する（図２４（１））。次にレジ
スタ４０２の下位半分（下位５１２ビット分）のＶWL0
データをシリーズに読み出して外部ＳＲＡＭ５０３の１
行目に転送する（図２４（２））。次に、ＲＡＭ部５０
１のロウアドレスを進めてワード線ＷＬ１のデータＶWL
0 を読出す。この読出しは下位のみ行い、レジスタ５０
２の下位部分に格納する。これと同時にレジスタ５０２
の上位部分に格納されているＶWL0 データ（上位５１２
ビット分）が外部ＳＲＡＭ５０３の１行目に転送される
（図２４（３））。次に、レジスタ５０２に格納されて
いる下位半分のＶWL1 データを外部ＳＲＡＭ５０３の２
行目に転送するとともに、レジスタ５０２の上位半分に
ＶWL1 データの上位部分を格納する（図２４（４））。
次に、ＲＡＭ部５０１のロウアドレスをさらに進め、レ
ジスタ５０２に格納されている上位半分のＶWL1 データ
を外部ＳＲＡＭ５０３の２行目に転送するとともに、レ
ジスタ５０２の下位半分にＶWL2 データの下位部分を格
納する（図２４（５））。次に、上位半分のＶWL2 デー
タをレジスタ５０２の上位部分に格納するとともに、下
位部分のＶWL2 データを外部ＳＲＡＭ５０３の下位部分
データとともにコード変換部５０４に送って３ビット分
を同時に２進数に変換する。同様に、レジスタ５０２の
上位部分に格納されたＶWL2 データの下位部分は外部Ｓ
ＲＡＭ５０３の上位部分データとともにコード変換部で
２進数に変換される。

【０１０１】このように、アクセスと読出しが平行して
行われるので、ｔR ＜ｔS ／２の関係があれば、全体の
読出し時間は ｔR ＋３ｔS ＋ｔCONV に短縮されることになる。

【０１０２】さらに、図２５に示した実施の形態のよう
に、外部ＳＲＡＭを複数ビット分用意し、そこに格納さ
れていた前２値の情報と読出しを同期させて出力し、同
時に変換を行うようにすれば、ｔCONVの時間も数分の１
となる。

【０１０３】また、コード変換後、情報量は倍になるの
で、読出しのためのクロックをダブルクロック、すなわ
ち、上記例ではシリアルアクセスを５０ｎｓサイクルで
行うとした時、コード変換部５０４からの出力を２５ｎ
ｓにして動作させれば、より高いスループットが得られ
る。

【０１０４】なお、図２２〜図２４に示した実施の形態
では単独のＳＲＡＭチップを用いているが、ＣＰＵに付
属する高速のキャッシュメモリを用いるようにしても良
い。

【０１０５】また、この実施の形態ではメモリセル、レ
ジスタを２分割しているが、３以上の整数に分割しても
良く、その場合、読出しのスタートアドレスを最適に制
御して読出し効率をさらに向上させることもできる。

【０１０６】以上、本発明により、多値の大きさ（多値
数）をセルの実力から決められるフレキシブルで、かつ
チップサイズを最小にできる多値フラッシュメモリが実
現できる。なお、本発明は上記実施の形態に限定される
ことはなく、発明の趣旨を逸脱しない限り数々の変更が
可能である。また、メモリセルをＮＡＮＤ構成のものの
み示したが、ＮＯＲ型にも適用できる。

【０１０７】

【発明の効果】以上のように、本発明によれば、メモリ
セルの多値数への対応能力がアレイ内やチップ単位で異
なることから、可能な多値数と用途に応じてメモリセル
をフレキシブルに使用するようにしているので、安価で
チップサイズを最小にできる多値フラッシュメモリを実
現することができる。

【０１０８】また、メモリセルアレイの分割部分からレ
ジスタの分割部分への読出しと、レジスタの他の分割部
分から外部ＳＲＡＭへの転送とを平行に行うようにして
いるので、読出し速度を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の多値メモリの回路図であ
る。

【図２】本発明の実施の形態の書込み動作時のしきい値
の変動を示した図である。

【図３】本発明の実施の形態の別の書込み動作時のしき
い値の変動を示した図である。

【図４】本発明の実施の形態のさらに書込み動作時のし
きい値の変動を示した図である。

【図５】本発明の実施の形態の不揮発性半導体記憶装置
の回路構成図である。

【図６】本発明の実施の形態のメモリセルの回路図であ
る。

【図７】本発明の実施の形態の要部を示した回路図であ
る。

【図８】本発明の実施の形態の要部を示した回路図であ
る。

【図９】本発明の実施の形態の要部を示した回路図であ
る。

【図１０】本発明の実施の形態の要部を示した回路図で
ある。

【図１１】図１０の動作時において電圧される電圧を表
した図表である。

【図１２】本発明の実施の形態の読出し動作を示したフ
ローチャートである。

【図１３】本発明の変形例を示した図である。

【図１４】本発明の別の変形例を示した図である。

【図１５】本発明のさらに別の変形例を示した図であ
る。

【図１６】本発明の読出し動作における変形例を示した
図である。

【図１７】本発明のさらに別の変形例を示した回路図で
ある。

【図１８】図１７の回路を用いた場合の読出し動作にお
ける変形例を示した図である。

【図１９】エンコーダ・デコーダ回路の動作を示す図表
である。

【図２０】エンコーダ・デコーダ回路の回路構成図であ
る。

【図２１】読出し速度を向上させた実施の形態を示すブ
ロック図である。

【図２２】図２１の構成を実現させたメモリボードの一
例を示す斜視図である。

【図２３】図２１の構成を実現させたメモリボードの他
の例を示す斜視図および正面図である。

【図２４】図２１の構成を実現させたメモリボードのさ
らに他の例を示す斜視図である。

【図２５】図２１に示した実施の形態における読出し動
作の説明図である。

【符号の説明】

１００ 多値メモリ １０１ ワード線駆動電圧データラッチ回路 １０２ ロウアドレスラッチ回路 １０３ カラムアドレスラッチ回路 １０４ ワード線駆動電圧発生回路 １０５ ロウデコード回路 １０６ ワード線駆動回路 １０７ カラムデコード回路 １０８ メモリセルアレイ １０９ プリチャージ回路 １１０ センスアンプアレイ １１１ カラムゲート ２００、２０１、２０２ ベリファイ電位発生回路 ２０３ 書込み電位発生回路 ３００ ＣＰＵ ３０１ ＲＡＭ ３０２ フラグデータメモリ ５０１ ＲＡＭ部 ５０２ レジスタ ５０３ 外部ＳＲＡＭ部 ５０４ コード変換部 Ｃ 不揮発性メモリセル ＳＡ センスアンプ ＷＬ ワード線

Claims (27)

【特許請求の範囲】
1. 【請求項１】半導体基板表面に形成されたソースおよび
   ドレイン、これらの間の上方にそれぞれ絶縁膜を介して
   積層された浮遊ゲートおよび制御ゲートを有する不揮発
   性メモリセルと、 前記不揮発性メモリセルの制御ゲートに複数の所定電位
   のうち何れか一つを外部から入力された制御データに基
   づいて印加するワード線駆動回路と、 外部から入力された書込みデータに基づいて前記ドレイ
   ンに電位を印加するとともに前記不揮発性メモリセルの
   ドレイン・ソース間に流れる電流を検知・増幅する書込
   み・センス回路、 とを具備した不揮発性半導体記憶装置。
2. 【請求項２】前記書込み・センス回路は、前記書込みデ
   ータ及び検知・増幅された電流とに基づいて再書込みデ
   ータを発生させ、これに基づいて前記ドレインに電位を
   印加することを特徴とする請求項１記載の不揮発性半導
   体記憶装置。
3. 【請求項３】半導体基板表面に形成されたソースおよび
   ドレイン、これらの間の上方にそれぞれ絶縁膜を介して
   積層された浮遊ゲートおよび制御ゲートを有する不揮発
   性半導体記憶装置の使用方法において、 少なくとも第１および第２の値を含む多値データのうち
   の第１の値を書き込む際には、前記制御ゲート・ドレイ
   ン間に所定の書込み電圧を印加することにより前記浮遊
   ゲートに電荷を注入して前記不揮発性メモリセルのしき
   い値を変位させ、引き続いて前記制御ゲートに前記第１
   の値に対応する電圧を印加するとともに前記不揮発性メ
   モリセルのソース・ドレイン間に流れる電流を検知・増
   幅することによりベリファイ読出しを行い、前記第１の
   値の書込みが完了したか否かを判定する一連の動作を前
   記第１の値の書込みが完了するまで繰り返し、 前記多値データのうちの第２の値を書き込む際には、前
   記制御ゲート・ドレイン間に前記書込み電圧を印加する
   ことにより前記浮遊ゲートに電荷を注入して前記不揮発
   性メモリセルのしきい値を変位させ、引き続いて前記制
   御ゲートに前記第２の値に対応する電圧を印加するとと
   もに前記不揮発性メモリセルのソース・ドレイン間に流
   れる電流を検知・増幅することによりベリファイ読出し
   を行い、前記第２の値の書込みが完了したか否かを判定
   する一連の動作を前記第２の値の書込みが完了するまで
   繰り返す、ことを特徴とする不揮発性半導体記憶装置の
   使用方法。
4. 【請求項４】半導体基板表面に形成されたソースおよび
   ドレイン、これらの間の上方にそれぞれ絶縁膜を介して
   積層された浮遊ゲートおよび制御ゲートを有する不揮発
   性半導体記憶装置の使用方法において、 多値データのうちの第１の値を書き込む際には、前記制
   御ゲート・ドレイン間に所定の書込み電圧を印加するこ
   とにより前記浮遊ゲートに電荷を注入して前記不揮発性
   メモリセルのしきい値を変位させ、引き続いて前記制御
   ゲートに前記第１の値に対応する電圧を印加するととも
   に前記不揮発性メモリセルのソース・ドレイン間に流れ
   る電流を検知・増幅することによりベリファイ読出しを
   行い、前記第１の値の書込みが完了したか否かを判定す
   る一連の動作を前記第１の値の書込みが完了するまで繰
   り返し、 前記多値データのうちの第２の値を書き込む際には、前
   記制御ゲート・ドレイン間に前記書込み電圧を印加する
   ことにより前記浮遊ゲートに電荷を注入して前記不揮発
   性メモリセルのしきい値を前記第１の値を書き込む際よ
   りも大きく変位させ、引き続いて前記制御ゲートに前記
   第２の値に対応する電圧を印加するとともに前記不揮発
   性メモリセルのソース・ドレイン間に流れる電流を検知
   ・増幅することによりベリファイ読出しを行い前記第２
   の値の書込みが完了したか否かを判定する第１のステッ
   プと、この第１のステップに続いて前記制御ゲート・ド
   レイン間に前記書込み電圧を印加することにより前記浮
   遊ゲートに電荷を注入して前記不揮発性メモリセルのし
   きい値を変位させ、引き続いて前記制御ゲートに前記第
   ２の値に対応する電圧を印加するとともに前記不揮発性
   メモリセルのソース・ドレイン間に流れる電流を検知・
   増幅することによりベリファイ読出しを行い前記第２の
   値の書込みが完了したか否かを判定する第２のステップ
   よりなる一連の動作を前記第２の値の書込みが完了する
   まで繰り返すことを特徴とする不揮発性半導体記憶装置
   の使用方法。
5. 【請求項５】半導体基板表面に形成されたソースおよび
   ドレイン、これらの間の上方にそれぞれ絶縁膜を介して
   積層された浮遊ゲートおよび制御ゲートを有する不揮発
   性半導体記憶装置の使用方法において、 多値データの内第１の値を書き込む際には、前記制御ゲ
   ート・ドレイン間に所定の書込み電圧を印加することに
   より前記浮遊ゲートに電荷を注入して前記不揮発性メモ
   リセルのしきい値を変位させ、引き続いて前記制御ゲー
   トに前記第１の値に対応する電圧を印加するとともに前
   記不揮発性メモリセルのソース・ドレイン間に流れる電
   流を検知・増幅することによりベリファイ読出しを行
   い、前記第１の値の書込みが完了したか否かを判定する
   一連の動作を前記第１の値の書込みが完了するまで繰り
   返し、 前記多値データの内第２の値を書き込む際には、前記不
   揮発性メモリセルに対して前記第１の値を書き込む動作
   を行い、これに加えて、前記制御ゲート・ドレイン間に
   前記書込み電圧を印加することにより前記浮遊ゲートに
   電荷を注入して前記不揮発性メモリセルのしきい値を変
   位させ、引き続いて前記制御ゲートに前記第２の値に対
   応する電圧を印加するとともに前記不揮発性メモリセル
   のソース・ドレイン間に流れる電流を検知・増幅するこ
   とによりベリファイ読出しを行い前記第２の値の書込み
   が完了したか否かを判定する一連の動作を前記第２の値
   の書込みが完了するまで繰り返すことを特徴とする不揮
   発性半導体記憶装置の使用方法。
6. 【請求項６】複数個の不揮発性メモリセルを行列状に配
   列し、同一行に属するメモリセルを共通のワード線で接
   続し、同一列に属するメモリセルを共通のビット線で接
   続したメモリセルアレイと、 外部から入力される第１のデータを保持する第１のレジ
   スタと、 前記第１のレジスタの保持内容に応じて複数の異なる電
   圧を発生させるワード線電圧発生回路と、 外部から入力される第２のデータを保持する第２のレジ
   スタと、 前記第２のレジスタの保持内容に応じて前記ワード線を
   選択するワード線選択回路と、 前記ワード線選択回路により選択されたワード線を前記
   ワード線電圧発生回路の発生した電圧で駆動するワード
   線駆動回路と、 前記ビット線の電位を検出し増幅しこのビット線電位に
   対応するデータを保持する複数のセンスアンプ回路と、 前記センスアンプ回路の保持するデータを外部から入力
   される第３のデータに応じて選択的に出力するカラム選
   択回路とを具備した不揮発性半導体記憶装置。
7. 【請求項７】前記カラム選択回路より出力されたデータ
   を保持する記憶装置と、 前記第１のデータ、第２のデータ及び第３のデータを供
   給するとともに前記記憶装置に保持されたデータをビッ
   ト変換する制御回路とをさらに具備することを特徴とす
   る請求項６記載の不揮発性半導体記憶装置。
8. 【請求項８】前記メモリセルは複数個のスタックゲート
   型ＭＯＳトランジスタを複数個直列に接続して構成され
   るＮＡＮＤ型メモリセルであることを特徴とする請求項
   ６記載の不揮発性半導体記憶装置。
9. 【請求項９】前記複数のセンスアンプ回路は、前記ビッ
   ト線の電位を検出した結果と書き込もうとするデータと
   を比較し、追加書込みデータを発生させることを特徴と
   する請求項６記載の不揮発性半導体記憶装置。
10. 【請求項１０】前記複数のセンスアンプ回路は、前記ビ
    ット線の電位を検出した結果と書き込もうとするデータ
    とを比較し、追加書込みデータを発生させるとともに、
    書込みが完了したか否かを検出し、前記複数のセンスア
    ンプ回路の全てが書込みが完了したことを検出した場合
    に、書込み完了信号を発生させることを特徴とする請求
    項６記載の不揮発性半導体記憶装置。
11. 【請求項１１】前記ワード線電圧発生回路は複数の出力
    電圧を発生させる電圧発生回路と、 前記電圧発生回路の複数の出力電圧のうち何れか一つを
    前記第１のレジスタの保持内容に応じて選択し出力する
    電圧選択回路と、 前記電圧選択回路の出力が入力され、この出力の電圧と
    ほぼ等しい電圧を増幅出力するソースフォロア回路とか
    ら構成されることを特徴とする請求項６記載の不揮発性
    半導体記憶装置。
12. 【請求項１２】複数個の不揮発性メモリセルを行列状に
    配列し、同一行に属するメモリセルを共通のワード線で
    接続し、同一列に属するメモリセルを共通のビット線で
    接続したメモリセルアレイと、 外部から入力される第１のデータを保持する第１のレジ
    スタと、 前記第１のレジスタの保持内容に応じて複数の異なる電
    圧を発生させるワード線電圧発生回路と、 外部から入力される第２のデータを保持する第２のレジ
    スタと、 前記第２のレジスタの保持内容に応じて前記ワード線を
    選択するワード線選択回路と、 前記ワード線選択回路により選択されたワード線を前記
    ワード線電圧発生回路の発生した電圧で駆動するワード
    線駆動回路と、 前記ビット線の電位を検出して増幅し、このビット線電
    位に対応するデータを保持する複数のセンスアンプ回路
    と、 前記センスアンプ回路の保持するデータを外部から入力
    される第３のデータに応じて選択的に出力するカラム選
    択回路と 前記メモリセルアレイ内の複数のメモリセルから構成さ
    れるメモリセルグループに対応して設けられ、対応する
    メモリセルグループの一つのメモリセルの記憶するデー
    タの個数を保持する複数のフラグセルとを具備した不揮
    発性半導体記憶装置。
13. 【請求項１３】前記フラグセルは不揮発性記憶を行うこ
    とを特徴とする請求項１２記載の不揮発性半導体記憶装
    置。
14. 【請求項１４】複数の不揮発性メモリセルを行列状に配
    列し、同一行に属するメモリセルを共通のワード線で接
    続し、同一列に属するメモリセルを共通のビット線で接
    続したメモリセルアレイと、 前記メモリセルアレイ内の複数のメモリセルから構成さ
    れるメモリセルグループに対応して設けられ、対応する
    メモリセルグループの一つのメモリセルの記憶するデー
    タの個数を保持する複数のフラグセルと前記フラグセル
    の保持内容に応じて複数の異なる電圧を発生させるワー
    ド線電圧発生回路と、 外部から入力されるアドレス信号を保持するレジスタ
    と、 前記レジスタの保持内容に応じて前記ワード線を選択す
    るワード線選択回路と、 前記ワード線選択回路により選択されたワード線を前記
    ワード線電圧発生回路の発生した電圧で駆動するワード
    線駆動回路と、 前記ビット線の電位を検出して増幅し、このビット線電
    位に対応するデータを保持する複数のセンスアンプ回路
    と、 前記センスアンプ回路の保持するデータを外部から入力
    される第３のデータに応じて選択的に出力するカラム選
    択回路とを具備することを特徴とする不揮発性半導体記
    憶装置。
15. 【請求項１５】複数個の不揮発性メモリセルを行列状に
    配列し、同一行に属するメモリセルを共通のワード線で
    接続し、同一列に属するメモリセルを共通のビット線で
    接続したメモリセルアレイと、 前記メモリセルアレイ内の複数のメモリセルから構成さ
    れるメモリセルグループに対応して設けられ、対応する
    メモリセルグループの一つのメモリセルの記憶するデー
    タの個数を保持する複数のフラグセルとを具備する不揮
    発性半導体記憶装置の使用方法において、 読出しを行おうとするメモリセルの属するメモリセルグ
    ループに対応するフラグセルのフラグデータを読み出す
    ステップと、 前記フラグセルのフラグデータに基づき、前記メモリセ
    ルに接続されたワード線を所定電位で駆動し、ビット線
    をセンス・増幅し、読み出されたデータを出力するサイ
    クルを複数回繰り返すステップと、 前記複数回のサイクルにて読み出されたデータをバイナ
    リデータへとデータ変換するステップとを具備すること
    を特徴とする不揮発性半導体記憶装置の使用方法。
16. 【請求項１６】複数個の不揮発性メモリセルを行列状に
    配列し、同一行に属するメモリセルを共通のワード線で
    接続し、同一列に属するメモリセルを共通のビット線で
    接続したメモリセルアレイと、 前記メモリセルアレイ内の複数のメモリセルから構成さ
    れるメモリセルグループに対応して設けられ、対応する
    メモリセルグループの一つのメモリセルの記憶するデー
    タの個数を保持する複数のフラグセルとを具備する不揮
    発性半導体記憶装置の使用方法において、 読出しを行おうとするメモリセルの属するメモリセルグ
    ループに対応するフラグセルのフラグデータを読み出す
    ステップと、 前記フラグセルのフラグデータに基づき、前記メモリセ
    ルに接続されたワード線を所定電位で駆動し、ビット線
    をセンス・増幅し、読み出されたデータを出力するサイ
    クルを複数回繰り返すステップと、 前記複数回のサイクルにて読み出されたデータをバイナ
    リデータへとデータ変換するステップとを具備すること
    を特徴とする不揮発性半導体記憶装置の使用方法。
17. 【請求項１７】複数個の不揮発性メモリセルを行列状に
    配列し、同一行に属するメモリセルを共通のワード線で
    接続し、同一列に属するメモリセルを共通のビット線で
    接続し、同一行のデータを分割して読出し可能なメモリ
    セルアレイと、 このメモリセルアレイに前記ワード線に平行に配設さ
    れ、前記メモリセルアレイの分割データに対して独立に
    格納および読出し可能なシリアルレジスタと、 このシリアルレジスタからの出力データを前記分割単位
    ごとに格納するメモリとを備えた不揮発性半導体記憶装
    置。
18. 【請求項１８】前記分割単位が２であり、前記メモリが
    ２行分のデータを格納するものであることを特徴とする
    請求項１７に記載の不揮発性半導体記憶装置。
19. 【請求項１９】前記メモリセルアレイ、シリアルレジス
    タ、メモリを同一基板上に搭載したことを特徴とする請
    求項１７に記載の不揮発性半導体記憶装置。
20. 【請求項２０】前記メモリがＳＲＡＭであることを特徴
    とする請求項１７に記載の不揮発性半導体記憶装置。
21. 【請求項２１】前記メモリに格納されたデータのコード
    変換を行う変換器をさらに備えたことを特徴とする請求
    項１７に記載の不揮発性半導体記憶装置。
22. 【請求項２２】前記メモリが前記変換器として動作する
    ＣＰＵのキャッシュメモリであることを特徴とする請求
    項２１に記載の不揮発性半導体記憶装置。
23. 【請求項２３】前記変換器は、前記メモリに格納された
    複数行分のデータと新たに前記メモリセルアレイから読
    み出したデータとをまとめてコード変換するものである
    ことを特徴とする請求項２１に記載の不揮発性半導体記
    憶装置。
24. 【請求項２４】前記不揮発性メモリセルは半導体基板表
    面に形成されたソースおよびドレイン、これらの間の上
    方にそれぞれ絶縁膜を介して積層された浮遊ゲートおよ
    び制御ゲートを有するものであり、 前記不揮発性メモリセルの制御ゲートに複数の所定電位
    のうち何れか一つを外部から入力された制御データに基
    づいて印加するワード線駆動回路と、 外部から入力された書込みデータに基づいて前記ドレイ
    ンに電位を印加するとともに前記不揮発性メモリセルの
    ドレイン・ソース間に流れる電流を検知・増幅する書込
    み・センス回路、 とをさらに具備した請求項１７に記載の不揮発性半導体
    記憶装置。
25. 【請求項２５】外部から入力される第１のデータを保持
    する第１のレジスタと、 前記第１のレジスタの保持内容に応じて複数の異なる電
    圧を発生させるワード線電圧発生回路と、 外部から入力される第２のデータを保持する第２のレジ
    スタと、 前記第２のレジスタの保持内容に応じて前記ワード線を
    選択するワード線選択回路と、 前記ワード線選択回路により選択されたワード線を前記
    ワード線電圧発生回路の発生した電圧で駆動するワード
    線駆動回路と、 前記ビット線の電位を検出し増幅しこのビット線電位に
    対応するデータを保持する複数のセンスアンプ回路と、 前記センスアンプ回路の保持するデータを外部から入力
    される第３のデータに応じて選択的に出力するカラム選
    択回路、 とをさらに備えた請求項１７に記載の不揮発性半導体記
    憶装置。
26. 【請求項２６】前記メモリセルアレイ内の複数のメモリ
    セルから構成されるメモリセルグループに対応して設け
    られ、対応するメモリセルグループの一つのメモリセル
    の記憶するデータの個数を保持する複数のフラグセルを
    さらに備えたことを特徴とする請求項２５に記載の不揮
    発性半導体記憶装置。
27. 【請求項２７】前記メモリセルアレイ内の複数のメモリ
    セルから構成されるメモリセルグループに対応して設け
    られ、対応するメモリセルグループの一つのメモリセル
    の記憶するデータの個数を保持する複数のフラグセルと
    前記フラグセルの保持内容に応じて複数の異なる電圧を
    発生させるワード線電圧発生回路と、 外部から入力されるアドレス信号を保持するレジスタ
    と、 前記レジスタの保持内容に応じて前記ワード線を選択す
    るワード線選択回路と、 前記ワード線選択回路により選択されたワード線を前記
    ワード線電圧発生回路の発生した電圧で駆動するワード
    線駆動回路と、 前記ビット線の電位を検出して増幅し、このビット線電
    位に対応するデータを保持する複数のセンスアンプ回路
    と、 前記センスアンプ回路の保持するデータを外部から入力
    される第３のデータに応じて選択的に出力するカラム選
    択回路とをさらに備えたことを特徴とする請求項１７に
    記載の不揮発性半導体記憶装置。