JP2010113758A - 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法 - Google Patents

Abstract

【課題】ページバッファの回路規模を大幅に減少させる。
【解決手段】不揮発性のメモリセルアレイに接続され、所定のページ単位でのデータのメモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納するページバッファ１４において、複数本のビット線に対して、１個のビット線セレクタ１４ｓ、２個のラッチＬ１，Ｌ２を含むページバッファユニット回路１４ｕ、並びにラッチＬ３を含む少なくとも１個のラッチ回路１４ｖ−１を設ける。ビット線セレクタ１４ｓは１本のビット線を選択してページバッファユニット回路１４ｕに接続し、ラッチＬ１は選択されたビット線のメモリセルから読み出したデータを一時的に格納してラッチＬ２又はＬ３を介して出力し、プログラムデータをラッチＬ２又はＬ３を介して入力して一時的に格納した後、選択されたビット線のメモリセルに出力してプログラムする。
【選択図】図５

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のためのページバッファ回路とその制御方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

例えば特許文献５において開示された従来例に係るフラッシュメモリ装置においては、複数のビットライン対にそれぞれ連結されるメモリセルが１つのページバッファ回路と１つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすために、複数のビットライン対にそれぞれ連結されるメモリセルが１つのページバッファ回路と１つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体のサイズを減らすことを特徴としている。

具体的には、当該フラッシュメモリ装置は、複数のビットラインの各々に複数のメモリセルが連結されてなるメモリセルアレイと、上記複数のビットラインのうち設定された数のビットライン対毎に１つずつ対応するように連結され、それぞれが、読出し動作の際に伝送制御信号のいずれか１つとラッチ制御信号に応答して、上記設定された数のビットライン対の一部を介して受信される読出しデータに対応するセンシングデータを順次連続して記憶し、その記憶されたデータを上記伝送制御信号のいずれか１つに応答して内部入出力ラインの１つに順次連続して出力するページバッファ回路と、上記内部入出力ラインのそれぞれを介してページバッファ回路のそれぞれに１つずつ対応するように連結され、それぞれが、入出力制御信号のいずれか１つに応答して、内部入出力ラインの１つをデータ入出力ラインに対して連結又は分離するＹゲート回路と、カラムアドレス信号と読出し命令又はプログラム命令に応答して、上記伝送制御信号と上記入出力制御信号を発生するＹデコーダとを備えたことを特徴としている。

特開平９−１４７５８２号公報。 特開２０００−２８５６９２号公報。 特開２００３−３４６４８５号公報。 特開２００１−０２８５７５号公報。 特開２００６−２６９０４４号公報。

しかしながら、上述の特許文献５の従来例に係るフラッシュメモリ装置においては、プログラム時間を減少させることができるが、ページバッファの回路規模を減少させることができないという問題点があった。

また、フラッシュメモリの微細化が進むと、ビット線毎に配置されるページバッファの占有面積が大きくなるという問題点があった。特に、メモリセルの微細化に対してページバッファ内のトランジスタは機能を実現するためには微細化の限界がある。

本発明の目的は以上の問題点を解決し、ページバッファの回路規模を従来技術に比較して大幅に減少させることができる不揮発性半導体記憶装置のためのページバッファ回路とその制御方法を提供することにある。

第１の発明に係る不揮発性半導体記憶装置のためのページバッファ回路は、不揮発性のメモリセルアレイに接続され、所定のページ単位でのデータのメモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する、不揮発性半導体記憶装置のためのページバッファ回路において、
複数本のビット線に対して、１個のビット線セレクタ、第１及び第２のラッチを含む１個のページバッファユニット回路、並びに第３のラッチを含む少なくとも１個のラッチ回路を設け、
上記ビット線セレクタは、上記複数本のビット線のうちの１本のビット線を選択して上記ページバッファユニット回路に接続し、
上記第１のラッチは選択されたビット線のメモリセルから読み出したデータを一時的に格納して上記第２のラッチ又は上記第３のラッチを介して出力する一方、入力されるプログラムデータを上記第２のラッチ又は上記第３のラッチを介して入力して一時的に格納した後、選択されたビット線のメモリセルに出力してプログラムするように制御する制御回路を備えたことを特徴とする。

上記不揮発性半導体記憶装置のためのページバッファ回路において、上記制御回路は、上記選択されたビット線のメモリセルから読み出した第１のデータを上記第１のラッチから上記第２のラッチを介してデータを出力することと、次に選択されたビット線のメモリセルから第２のデータをセンスすることとを同時に行うことを特徴とする。

また、上記不揮発性半導体記憶装置のためのページバッファ回路において、上記制御回路は、格納された第１のプログラムデータを上記第１のラッチから選択されたビット線のメモリセルに出力してプログラムすることと、入力される第２のプログラムデータを第３のラッチに入力することとを同時に行うことを特徴とする。

さらに、上記不揮発性半導体記憶装置のためのページバッファ回路において、上記制御回路は、格納された第１のプログラムデータを選択されたビット線にセットし、格納された第２のプログラムデータを次に選択されたビット線にセットした後、上記第１のプログラムデータと上記第２のプログラムデータとを同時にプログラムすることを特徴とする請求項１記載の不揮発性半導体記憶装置のためのページバッファ回路。

第２の発明に係る不揮発性半導体記憶装置のためのページバッファ回路の制御方法は、不揮発性のメモリセルアレイに接続され、所定のページ単位でのデータのメモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する、不揮発性半導体記憶装置のためのページバッファ回路の制御方法において、
複数本のビット線に対して、１個のビット線セレクタ、第１及び第２のラッチを含む１個のページバッファユニット回路、並びに第３のラッチを含む少なくとも１個のラッチ回路を設け、
上記ビット線セレクタは、上記複数本のビット線のうちの１本のビット線を選択して上記ページバッファユニット回路に接続し、
上記第１のラッチは選択されたビット線のメモリセルから読み出したデータを一時的に格納して上記第２のラッチ又は上記第３のラッチを介して出力する一方、入力されるプログラムデータを上記第２のラッチ又は上記第３のラッチを介して入力して一時的に格納した後、選択されたビット線のメモリセルに出力してプログラムするように制御する制御ステップを含むことを特徴とする。

上記不揮発性半導体記憶装置のためのページバッファ回路の制御方法において、上記制御ステップは、上記選択されたビット線のメモリセルから読み出した第１のデータを上記第１のラッチから上記第２のラッチを介してデータを出力することと、次に選択されたビット線のメモリセルから第２のデータをセンスすることとを同時に行うことを特徴とする。

また、上記不揮発性半導体記憶装置のためのページバッファ回路の制御方法において、上記制御ステップは、格納された第１のプログラムデータを上記第１のラッチから選択されたビット線のメモリセルに出力してプログラムすることと、入力される第２のプログラムデータを第３のラッチに入力することとを同時に行うことを特徴とする。

さらに、上記不揮発性半導体記憶装置のためのページバッファ回路の制御方法において、上記制御ステップは、格納された第１のプログラムデータを選択されたビット線にセットし、格納された第２のプログラムデータを次に選択されたビット線にセットした後、上記第１のプログラムデータと上記第２のプログラムデータとを同時にプログラムすることを特徴とする。

従って、本発明に係る不揮発性半導体記憶装置のためのページバッファ回路とその制御回路によれば、複数本のビット線に対して、１個のビット線セレクタ、第１及び第２のラッチを含む１個のページバッファユニット回路、並びに第３のラッチを含む少なくとも１個のラッチ回路を設けたので、従来技術に比較して実質的に同様の動作時間で、ページバッファ回路の回路規模を大幅に減少させることができる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。

次いで、本発明の一実施形態に係る、改良されたページバッファ１４の構成について以下に説明する。なお、ページバッファ１４のデータの制御については、図１の制御回路１１が行う。

図３（ａ）は従来例に係るメモリセルアレイ１０及びページバッファ１４Ａの構成を示すブロック図であり、図３（ｂ）は実施形態に係るメモリセルアレイ１０及びページバッファ１４の構成を示すブロック図である。以下の図面において、ページバッファをＰＢとして省略して記述し、ビット線をＢＬとして省略して記述する。

図３（ａ）に示すように、従来例のページバッファ１４Ａでは、１６本のビット線の場合に、ページバッファユニットとビット線セレクタのセットが７セット配置されて構成され、すなわち、各ビット線に対してそれぞれページバッファユニットが配置され、合計で２９６個のトランジスタを必要としている。これに対して、図３（ｂ）に示すように、実施形態では、ページバッファ１４では、ビット線セレクタ１４ｓと、ページバッファユニット回路１４ｕと、１個のラッチ回路１４ｖ−１とを備えて構成され、すなわち、１６本のビット線に対して１個のビット線セレクタ１４ｓを設けて選択し、これに加えて、従来部分の基本のページバッファユニット回路１４ｕ及び１個の回路１４ｖ−１を備えて構成される。この場合、合計のトランジスタ数は２１６となり、大幅に回路規模を削減できる。なお、以上の例では、１６本のビット線に対してページバッファユニットを４セット配置しているが、１６本のビット線に対してページバッファユニットを２セット配置した場合は、合計のトランジスタ数は１６９となる。

図４は実施形態に係るページバッファ１４の構成を示すブロック図である。図４において、ページバッファユニット回路１４ｕは２個のラッチＬ１，Ｌ２を含み構成され、ビット線セレクタ１４ｓを介してビット線に接続される。ここで、ラッチＬ１からのセンス信号はカラムデコーダ１５に出力される。本実施形態では、ラッチＬ２に加えて、ビット線の増加に応じてラッチＬ３，Ｌ４，…を接続点ＳＮＳのラインとバスＢ０との間で接続してラッチＬ２，Ｌ３，Ｌ４，…のデータをバスＢ０を用いて時分割多重で伝送することを特徴としている。なお、図２０の変形例に示すように、各ラッチＬ２，Ｌ３，Ｌ４，…のデータをそれぞれ別々のバスＢ０，Ｂ１，Ｂ２，…を用いて伝送してもよい。

図４のページバッファ１４において、例えば、ページ容量を２ＫＢとしたときに、各ラッチＬ１〜Ｌ４の容量をその半分の１ＫＢとしたとき、２ＫＢのページデータを読み出すときは、先頭の１ＫＢをメモリセルから読み出してそのセンスデータをラッチＬ２に転送した後、バスＢ１にデータ出力中において、後半の１ＫＢのセンスデータをラッチＬ３に接続点ＳＮＳを介して待避させることで読み出し動作を実現できる。なお、その動作については詳細後述する。また、２ＫＢのページデータをメモリセルにプログラムするときは、先頭の１ＫＢのデータをラッチＬ２に格納しておき、ラッチＬ２がフルになるとプログラム動作を開始し、そのプログラム動作中において、後半の１ＫＢのデータをラッチＬ３に接続点ＳＮＳを介して待避させることでプログラム動作を実現できる。なお、その動作については詳細後述する。

図１７は従来例及び実施形態におけるビット線の電圧印加条件を示す表である。なお、本実施形態のようにページバッファ１４の構成を変更しても、当該ビット線の電圧印加条件はかわらない。

図１８は従来例及び実施形態におけるデータの入出力の動作時間を示す表である。図１８から明らかなように、ページサイズを増大してゆくと、データの入出力時間が増大してゆき、内部センス時間が無視できるようになる。この場合、上述のように、バスＢ０，Ｂ１を時分割多重化することで動作の時間短縮をはかることができる。

図５は図４のページバッファ１４の詳細構成を示す回路図である。なお、図５においては、１対のビット線に対して１ビットのラッチＬ１，Ｌ２を図示しているが、実際のページバッファ１４（本実施形態）では、１６本のビット線に対してラッチＬ１，Ｌ２をそれぞれ１ＫＢ分配置していることに注意すべきである。

図５において、１対のビット線ＢＬ［０］，ＢＬ［１］に対して４個のトランジスタＱ１〜Ｑ４によりビット線セレクタ１４ｓを構成している。本実施形態のごとく、１個のラッチ回路１４ｖ−１を設けたときは、１対のビット線ＢＬ［２］，ＢＬ［３］を増設でき、これに対して、ビット線セレクタ１４ｓにおいて４個の別のトランジスタＱ１〜Ｑ４を設ける。また、さらに増設用の１個のラッチ回路１４ｖ−２（増設用のラッチ回路はさらに備えてもよい。）を設けたときは、１対のビット線ＢＬ［４］，ＢＬ［５］を増設でき、これに対して、ビット線セレクタ１４ｓにおいて４個の別のトランジスタＱ１〜Ｑ４を設ける。ここで、トランジスタＱ３，Ｑ４は選択された１本のビット線をページバッファユニット回路１４ｕに接続するために一方のみがオンとなるビット線選択用スイッチであり、トランジスタＱ１，Ｑ２は非選択の１本のビット線を接地電位ＶＩＲＰＷＲに接続するために一方のみがオンとなるビット線選択用スイッチである。

ページバッファユニット回路１４ｕは公知の回路であって、それぞれ２個のインバータで構成されてなる２個のラッチＬ１，Ｌ２と、１１個のトランジスタＱ１１〜Ｑ２１とを備えて構成される。ここで、トランジスタＱ１１はビット線とページバッファユニット回路１４ｕとを接続／非接続を切り替えるスイッチであり、トランジスタＱ１２は電圧制御用トランジスタであり、トランジスタＱ１３はプリチャージ用トランジスタであり、トランジスタＱ１４，Ｑ１９，Ｑ２０，Ｑ２１はデータ転送制御用トランジスタであり、トランジスタＱ１５〜Ｑ１８はプログラム高電圧等印加用トランジスタである。この回路１４ｕでは、ラッチＬ１，Ｌ２間で接続点ＳＮＳを介してデータ転送を行うことができる。

ラッチ回路１４ｖ−１は、２個のインバータにてなるラッチＬ３と、データ転送用トランジスタＱ４１〜Ｑ４３とを備えて構成され、ラッチＬ２とラッチＬ３との間でデータ転送可能であるように構成されている。また、増設用ラッチ回路１４ｖ−２は、２個のインバータにてなるラッチＬ４と、データ転送用トランジスタＱ５１〜Ｑ５３とを備えて構成され、ラッチＬ２とラッチＬ４との間でデータ転送可能であるように構成されている。なお、さらにラッチＬ５，Ｌ６，…を増設してもよい。

図１９は従来例、実施形態及び変形例における各ラッチＬ１〜Ｌ５の容量を示す表である。図１９において、実施形態のごとくページバッファ１４の容量を従来例の１／２にした場合、各ラッチＬ１〜Ｌ５の容量は１ＫＢである。また、変形例においてページバッファ１４の容量を従来例の１／４にした場合、各ラッチＬ１〜Ｌ５の容量は５１２Ｂである。図１９から明らかなように、ラッチＬ２〜Ｌ５の容量は変わらない。なお、さらに例えば、２ＫＢのページデータを１６分割した場合、ラッチＬ２以降のラッチ回路として１６個のラッチ回路が必要となる。

次いで、実施形態に係るページバッファ１４を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭにおける読み出し及びプログラムのシーケンスについて以下に説明する。

図６（ａ）は従来例に係る電気的データパターンＡ（２ＫＢのページ容量）を示す図であり、図６（ｂ）は図６（ａ）のデータの読み出しシーケンスを示すタイミングチャートである。図１１は図６（ｂ）に対応する従来例に係る読み出しシーケンスの詳細タイミングチャートである。なお、図１１において、＊はビット線の電荷は実際にはディスチャージしないと０とはならないことを示す。

図６（ａ）において、２ＫＢのページデータは分割せずに１つのデータＡから構成される。図６（ｂ）の読み出しシーケンスにおいて、接続点ＳＮＳ及びラッチＬ１，Ｌ２におけるデータを示している。当該読み出しシーケンスにおいて、まず、データＡをセンスし、接続点ＳＮＳのデータＡがラッチＬ１に転送された後、ラッチＬ１からラッチＬ２に転送される。そして、データＡが出力される。また、図１１の読み出しシーケンスでは、まず、ビット線が初期化された後プリチャージされ、ディスチャージされた後、メモリセルからデータがセンスされて出力される。ここで、２ＫＢのデータを読み出すための動作時間は次式で表される。

［数１］
読出動作時間
＝３０μｓｅｃ×１（センス時間）＋６０μｓｅｃ×１（データ出力時間）
＋１００ｎｓｅｃ×２（データ制御時間）
＝９０．２μｓｅｃ （１）

図７（ａ）は実施例１に係る電気的データパターンＡ，Ｂ（１ＫＢ＋１ＫＢのページ容量）を示す図であり、図７（ｂ）は図７（ａ）のデータの読み出しシーケンスを示すタイミングチャートである。図１２は図７（ｂ）に対応する実施例１に係る読み出しシーケンスの詳細タイミングチャートである。なお、図１２において、＊はビット線の電荷は実際にはディスチャージしないと０とはならないことを示す。

図７（ａ）において、２ＫＢのページデータは２つの分割データＡ，Ｂから構成される。図７（ｂ）の読み出しシーケンスにおいて、接続点ＳＮＳ及びラッチＬ１，Ｌ２，Ｌ３におけるデータを示している。当該読み出しシーケンスにおいて、まず、データＡをセンスし、接続点ＳＮＳのデータＡがラッチＬ１に転送された後、ラッチＬ１からラッチＬ２に転送される。そして、データＡが出力される。このとき同時にデータＢがセンスされ、接続点ＳＮＳのデータＢがラッチＬ１に転送された後、ラッチＬ１からラッチＬ３に転送される。そして、データＢが出力される。以上説明したように、実施例１では、データＡの出力とデータＢのセンスとを同時に行うことができる。

また、図１１の読み出しシーケンスでは、図１０の比較例に比較して、１つのページバッファで２本のビット線ＢＬ［０］，ＢＬ［２］を２回に分けてセンスしたことを特徴としている。ラッチＬ３を有しない図１０の従来例では、ビット線ＢＬ［０］の読み出し完了後、ラッチＬ２のデータを出力し終わらないと、ビット線ＢＬ［２］からのデータ読み出しに入ることができないが、実施例１では、ラッチＬ３を設けたことにより、データＡの出力とデータＢのセンスとを同時に行うことができる。ここで、２ＫＢのデータを読み出すための動作時間は次式で表される。

［数２］
読出動作時間
＝３０μｓｅｃ×３（センス時間及びデータ出力時間）
＋１００ｎｓｅｃ×４（データ制御時間）
＝９０．４μｓｅｃ （２）

式（１），（２）の動作時間の比較により実質的に同一の時間となる。

図１３は実施例１の変形例に係る一括読み出しシーケンスの詳細タイミングチャートである。図１３において、＊はビット線の電荷は実際にはディスチャージしないと０とはならないことを示す。

図１３の一括読み出しシーケンスでは、１つのページバッファを用いて２本のビット線ＢＬ［０］，ＢＬ［２］を１回でセンスしたことを特徴としている。図１３から明らかなように、２本のビット線ＢＬ［０］，ＢＬ［２］に対してビット線の初期化、プリチャージ、センスを同時に行っている。当該一括読み出しシーケンスでは、動作は複雑になるが、動作中の大半の時間を占有するビット線のプリチャージ／ディスチャージを１回で終了させることができるという特有の効果を有する。

図８（ａ）は従来例に係る電気的データパターンＡ（２ＫＢのページ容量）を示す図であり、図８（ｂ）は図８（ａ）のデータのプログラムシーケンスを示すタイミングチャートである。図１４は図８（ｂ）に対応する従来例に係るプログラムシーケンスの詳細タイミングチャートである。なお、図１４において、プログラム制御の説明のために、ラッチＬ２，Ｌ３へのプログラムデータ入力及びベリファイを省略して図示している。

図８（ａ）において、２ＫＢのページデータは分割せずに１つのデータＡから構成される。図８（ｂ）のプログラムシーケンスにおいて、接続点ＳＮＳ及びラッチＬ１，Ｌ２におけるデータを示している。当該プログラムシーケンスにおいて、まず、プログラムデータＡがラッチＬ２に入力され、ラッチＬ２からラッチＬ１に転送された後、ラッチＬ１のデータが反転される（当該反転処理は予め外部回路で行ってもよい。以下同様である。）。そして、プログラムデータＡをプログラムするためにストレス処理及びベリファイ処理が行われる。また、図１４のプログラムシーケンスに示すように、データが入力された後、プリチャージ、データ転送、プログラムが行われる。ここで、２ＫＢのデータをプログラムするための動作時間は次式で表される。

［数３］
プログラム動作時間
＝６０μｓｅｃ×１（データ入力時間）
＋３００μｓｅｃ×１（プログラムストレス及びベリファイ時間）
＋１００ｎｓｅｃ×２（データ制御時間）
＝３６０．２μｓｅｃ （３）

図９（ａ）は実施例２に係る電気的データパターンＡ，Ｂ（１ＫＢ＋１ＫＢのページ容量）を示す図であり、図９（ｂ）は図９（ａ）のデータのプログラムシーケンスを示すタイミングチャートである。図１５は図９（ｂ）に対応する実施例２に係るプログラムシーケンスの詳細タイミングチャートである。なお、図１５において、プログラム制御の説明のために、ラッチＬ２，Ｌ３へのプログラムデータ入力及びベリファイを省略して図示している。

図９（ａ）において、２ＫＢのページデータは２つの分割データＡ，Ｂから構成される。図９（ｂ）のプログラムシーケンスにおいて、プログラムデータＡをラッチＬ２に入力し、ラッチＬ２からラッチＬ１に転送した後、ラッチＬ１のデータを反転する。次いで、データＡを用いてプログラムするためにストレス処理及びベリファイ処理を行うと同時に、プログラムデータＢをラッチＬ３に入力する。ラッチＬ３のデータをラッチＬ１の転送した後、ラッチＬ１のデータを反転し、データＢを用いてプログラムするためにストレス処理及びベリファイ処理を行う。以上説明したように、実施例２では、データＡのプログラムとデータＢのデータ入力とを同時に行うことができる。

また、図１５のプログラムシーケンスでは、図１４の従来例に比較して、１つのページバッファで２本のビット線ＢＬ［０］，ＢＬ［２］を２回に分けてプログラムしたことを特徴としている。図１５において、各ビット線のプログラム処理でそれぞれ、データ入力、プリチャージ、データ転送、プログラムのストレス処理を順次行う。従って、ラッチＬ３を有しない図１４の従来例では、ビット線ＢＬ［０］のプログラム完了後、ラッチＬ２のデータを入力し終わらないと、ビット線ＢＬ［２］へのプログラムすることができないが、実施例２では、ラッチＬ３を設けたことにより、データＡのプログラムとデータＢのデータ入力とを同時に行うことができる。ここで、２ＫＢのデータをプログラムするための動作時間は次式で表される。

［数４］
プログラム動作時間
＝３０μｓｅｃ×１（データ入力時間）
＋３００μｓｅｃ×２（プログラムストレス及びベリファイ時間）
＋１００ｎｓｅｃ×４（データ制御時間）
＝６６０．４μｓｅｃ （４）

式（３），（４）の動作時間の比較により、実施例２では、分割プログラムのために２倍弱の動作時間を要している。

図１０（ａ）は実施例３に係る電気的データパターンＡ，Ｂ（１ＫＢ＋１ＫＢのページ容量）を示す図であり、図１０（ｂ）は図１０（ａ）のデータのプログラムシーケンスを示すタイミングチャートである。図１６は図１０（ｂ）に対応する実施例３に係るプログラムシーケンスの詳細タイミングチャートである。実施例２では分割プログラムであったが、実施例３は一発書き込みの事例である。なお、図１６において、プログラム制御の説明のために、ラッチＬ２，Ｌ３へのプログラムデータ入力及びベリファイを省略して図示している。

図１０（ａ）において、２ＫＢのページデータは２つの分割データＡ，Ｂから構成される。図１０（ｂ）のプログラムシーケンスにおいて、プログラムデータＡをラッチＬ２に入力し、ラッチＬ２からラッチＬ１に転送した後、ラッチＬ１のデータを反転する。次いで、データＡをビット線にセットすると同時に、プログラムデータＢをラッチＬ３に入力する。そして、ラッチＬ３のプログラムデータＢをラッチＬ１に転送した後反転させ、データＢをビット線にセットし、プログラムデータＡ及びＢについてプログラムするためにストレス処理及びベリファイ処理を同時に行う。以上説明したように、実施例３では、２つのデータを同時にプログラムすることができる。

また、図１６のプログラムシーケンスでは、図１５の実施例２に比較して、１つのページバッファで２本のビット線ＢＬ［０］，ＢＬ［２］を順次プログラムしたことを特徴としている。図１６において、データ入力、プリチャージ、データ転送、プログラムのストレス処理を順次行う。実施例３では、実施例２に比較して動作は複雑になるが、動作中の大半の時間を占有するビット線のストレス処理を一度で終わらせることができるという特有の効果を有する。ここで、２ＫＢのデータをプログラムするための動作時間は次式で表される。

［数５］
プログラム動作時間
＝３０μｓｅｃ×１（データ入力時間）
＋（１０μｓｅｃ×２＋２０μｓｅｃ×１）（ビット線へのデータセット及びデータ入力）
＋３００μｓｅｃ×１（プログラムストレス及びベリファイ時間）
＋１００ｎｓｅｃ×４（データ制御時間）
＝３７０．４μｓｅｃ （５）

式（４），（５）の動作時間の比較により、実施例３では、実施例２に比較して大幅に動作時間を減少できる。また、式（３），（５）の動作時間の比較により、実施例３では、従来例とほぼ同様に動作時間で動作できる。

以上説明したように、本実施形態によれば、不揮発性のメモリセルアレイ１０に接続され、所定のページ単位でのデータのメモリセルアレイ１０への書き込み及び読み出し時にデータを一時的に格納するページバッファ１４において、複数本のビット線に対して、１個のビット線セレクタ１４ｓ、２個のラッチＬ１．Ｌ２を含むページバッファユニット回路１４ｕ、並びにラッチＬ３を含む少なくとも１個のラッチ回路１４ｖ−２を設ける。ビット線セレクタ１４ｓは１本のビット線を選択してページバッファユニット回路１４ｕに接続し、ラッチＬ１は選択されたビット線のメモリセルから読み出したデータを一時的に格納してラッチＬ２又はＬ３を介して出力し、プログラムデータをラッチＬ２又はＬ３を介して入力して一時的に格納した後反転して、選択されたビット線のメモリセルに出力してプログラムする。従って、従来技術に比較して実質的に同様の動作時間で、ページバッファ回路の回路規模を大幅に減少させることができる。

以上詳述したように、本発明に係る不揮発性半導体記憶装置のためのページバッファ回路とその制御回路によれば、複数本のビット線に対して、１個のビット線セレクタ、第１及び第２のラッチを含む１個のページバッファユニット回路、並びに第３のラッチを含む少なくとも１個のラッチ回路を設けたので、従来技術に比較して実質的に同様の動作時間で、ページバッファ回路の回路規模を大幅に減少させることができる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 （ａ）は従来例に係るメモリセルアレイ１０及びページバッファ１４Ａの構成を示すブロック図であり、（ｂ）は実施形態に係るメモリセルアレイ１０及びページバッファ１４の構成を示すブロック図である。 実施形態に係るページバッファ１４の構成を示すブロック図である。 図４のページバッファ１４の詳細構成を示す回路図である。 （ａ）は従来例に係る電気的データパターンＡ（２ＫＢのページ容量）を示す図であり、（ｂ）は（ａ）のデータの読み出しシーケンスを示すタイミングチャートである。 （ａ）は実施例１に係る電気的データパターンＡ，Ｂ（１ＫＢ＋１ＫＢのページ容量）を示す図であり、（ｂ）は（ａ）のデータの読み出しシーケンスを示すタイミングチャートである。 （ａ）は従来例に係る電気的データパターンＡ（２ＫＢのページ容量）を示す図であり、（ｂ）は（ａ）のデータのプログラムシーケンスを示すタイミングチャートである。 （ａ）は実施例２に係る電気的データパターンＡ，Ｂ（１ＫＢ＋１ＫＢのページ容量）を示す図であり、（ｂ）は（ａ）のデータのプログラムシーケンスを示すタイミングチャートである。 （ａ）は実施例３に係る電気的データパターンＡ，Ｂ（１ＫＢ＋１ＫＢのページ容量）を示す図であり、（ｂ）は（ａ）のデータのプログラムシーケンスを示すタイミングチャートである。 図６（ｂ）に対応する従来例に係る読み出しシーケンスの詳細タイミングチャートである。 図７（ｂ）に対応する実施例１に係る読み出しシーケンスの詳細タイミングチャートである。 実施例１の変形例に係る一括読み出しシーケンスの詳細タイミングチャートである。 図８（ｂ）に対応する従来例に係るプログラムシーケンスの詳細タイミングチャートである。 図９（ｂ）に対応する実施例２に係るプログラムシーケンスの詳細タイミングチャートである。 図１０（ｂ）に対応する実施例３に係るプログラムシーケンスの詳細タイミングチャートである。 従来例及び実施形態におけるビット線の電圧印加条件を示す表である。 従来例及び実施形態におけるデータの入出力の動作時間を示す表である。 従来例、実施形態及び変形例における各ラッチＬ１〜Ｌ５の容量を示す表である。 図４の構成に代わる変形例に係るページバッファ１４の構成を示すブロック図である。

符号の説明

１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１４ｓ…ビット線セレクタ、
１４ｕ…ページバッファユニット回路（ＰＢユニット回路）、
１４ｖ−１，１４ｖ−２…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
Ｂ０，Ｂ１，Ｂ２…バス、
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５…ラッチ。

Claims (8)

1. 不揮発性のメモリセルアレイに接続され、所定のページ単位でのデータのメモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する、不揮発性半導体記憶装置のためのページバッファ回路において、
   複数本のビット線に対して、１個のビット線セレクタ、第１及び第２のラッチを含む１個のページバッファユニット回路、並びに第３のラッチを含む少なくとも１個のラッチ回路を設け、
   上記ビット線セレクタは、上記複数本のビット線のうちの１本のビット線を選択して上記ページバッファユニット回路に接続し、
   上記第１のラッチは選択されたビット線のメモリセルから読み出したデータを一時的に格納して上記第２のラッチ又は上記第３のラッチを介して出力する一方、入力されるプログラムデータを上記第２のラッチ又は上記第３のラッチを介して入力して一時的に格納した後、選択されたビット線のメモリセルに出力してプログラムするように制御する制御回路を備えたことを特徴とする不揮発性半導体記憶装置のためのページバッファ回路。
2. 上記制御回路は、上記選択されたビット線のメモリセルから読み出した第１のデータを上記第１のラッチから上記第２のラッチを介してデータを出力することと、次に選択されたビット線のメモリセルから第２のデータをセンスすることとを同時に行うことを特徴とする請求項１記載の不揮発性半導体記憶装置のためのページバッファ回路。
3. 上記制御回路は、格納された第１のプログラムデータを上記第１のラッチから選択されたビット線のメモリセルに出力してプログラムすることと、入力される第２のプログラムデータを第３のラッチに入力することとを同時に行うことを特徴とする請求項１記載の不揮発性半導体記憶装置のためのページバッファ回路。
4. 上記制御回路は、格納された第１のプログラムデータを選択されたビット線にセットし、格納された第２のプログラムデータを次に選択されたビット線にセットした後、上記第１のプログラムデータと上記第２のプログラムデータとを同時にプログラムすることを特徴とする請求項１記載の不揮発性半導体記憶装置のためのページバッファ回路。
5. 不揮発性のメモリセルアレイに接続され、所定のページ単位でのデータのメモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する、不揮発性半導体記憶装置のためのページバッファ回路の制御方法において、
   複数本のビット線に対して、１個のビット線セレクタ、第１及び第２のラッチを含む１個のページバッファユニット回路、並びに第３のラッチを含む少なくとも１個のラッチ回路を設け、
   上記ビット線セレクタは、上記複数本のビット線のうちの１本のビット線を選択して上記ページバッファユニット回路に接続し、
   上記第１のラッチは選択されたビット線のメモリセルから読み出したデータを一時的に格納して上記第２のラッチ又は上記第３のラッチを介して出力する一方、入力されるプログラムデータを上記第２のラッチ又は上記第３のラッチを介して入力して一時的に格納した後、選択されたビット線のメモリセルに出力してプログラムするように制御する制御ステップを含むことを特徴とする不揮発性半導体記憶装置のためのページバッファ回路の制御方法。
6. 上記制御ステップは、上記選択されたビット線のメモリセルから読み出した第１のデータを上記第１のラッチから上記第２のラッチを介してデータを出力することと、次に選択されたビット線のメモリセルから第２のデータをセンスすることとを同時に行うことを特徴とする請求項５記載の不揮発性半導体記憶装置のためのページバッファ回路の制御方法。
7. 上記制御ステップは、格納された第１のプログラムデータを上記第１のラッチから選択されたビット線のメモリセルに出力してプログラムすることと、入力される第２のプログラムデータを第３のラッチに入力することとを同時に行うことを特徴とする請求項５記載の不揮発性半導体記憶装置のためのページバッファ回路の制御方法。
8. 上記制御ステップは、格納された第１のプログラムデータを選択されたビット線にセットし、格納された第２のプログラムデータを次に選択されたビット線にセットした後、上記第１のプログラムデータと上記第２のプログラムデータとを同時にプログラムすることを特徴とする請求項５記載の不揮発性半導体記憶装置のためのページバッファ回路の制御方法。

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