CN101740124A

CN101740124A - 非易失性半导体存储装置用的分页缓冲电路及其控制方法

Info

Publication number: CN101740124A
Application number: CN200910209395A
Authority: CN
Inventors: 村上洋树
Original assignee: Powerchip Semiconductor Corp
Current assignee: Lijing Jicheng Electronic Manufacturing Co Ltd
Priority date: 2008-11-06
Filing date: 2009-11-06
Publication date: 2010-06-16
Anticipated expiration: 2029-11-06
Also published as: CN101740124B; JP5086972B2; JP2010113758A; US20100172181A1; US8081522B2; TWI415131B; TW201019330A

Abstract

本发明涉及非易失性半导体存储装置用的分页缓冲电路及其控制方法。分页缓冲电路14连接非易失性存储器阵列10，在既定分页单位的数据写入及读出存储单元阵列10时，将数据暂时地储存，该分页缓冲电路14中对于多条位线，设有包含1个位线选择器14s、含2个锁存器L1、L2的分页缓冲单元电路14u、及锁存器L3的至少1个锁存电路14v-1。位线选择器14s选择上述多条位线中的1条，连接至上述分页缓冲单元电路14u，锁存器L1暂时地储存从被选择的位线的存储单元读出的数据，并通过锁存器L2或L3输出，另一方面，上述锁存器L1将通过锁存器L2或L3输入的写入数据暂时储存后，输出至被选择的位线的存储单元进行写入。

Description

非易失性半导体存储装置用的分页缓冲电路及其控制方法

技术领域

本发明涉及用于例如闪存等可以电性改写的非易失性半导体存储装置(EEPROM)的分页缓冲电路与其控制方法。

背景技术

一般熟知的NAND型非易失性半导体存储装置(例如，参照非专利文献1-4)，具有多个存储单元晶体管(以下称存储单元)串联于位线与源极线之间构成NAND串行，并实现高度集成化。

在一般NAND型非易失性半导体存储装置中，擦除(erase)是施加例如20V的高电压于半导体基板，施加0V于字符线。藉此由例如从由多晶硅等形成的电荷蓄积层的浮动栅极拔除电子，使启始电压(threshold voltage)比擦除启始电压(例如-3V)更低。另一方面写入(program)时，施加0V于半导体基板，施加例如20V的高电压于控制栅极。因此藉由从半导体基板将电子注入浮动栅极，使启始电压比写入启始电压(例如1V)更高。要取得这些启始电压的存储单元藉由将写入启始电压与读出启始电压间的读出电压(例如0V)施加于控制栅极，能够视该存储单元是否有电流流过判断该状态。

例如专利文献5揭示的快闪存储装置的现有技术例中，为了减少Y栅极电路的数目与全体尺寸，分别连结多条字线对的存储单元通过1个分页缓冲电路与1个Y栅极电路而被存取。

具体来说，该快闪存储装置具备存储单元阵列，由多个存储单元连结各个多条的位线所形成；分页缓冲电路，连结于上述多条字线中每个被设定的位线对，使其一对一对应，在读出操作时各个分页缓冲器分别响应传送信号的任一个及锁存器控制信号，将对应于通过上述设定的位线对的一部分所接收的读出数据的感测数据连续依序存储，再响应上述传送控制信号的任一个，将该存储的数据连续依序输出至内部输入输出线的其中一条；Y栅极电路，通过上述内部输入输出线分别连结至各个分页缓冲电路，使其一对一对应，各个Y栅极电路响应输入输出控制信号的任一个，将内部输入输出线的其中一条与数据输出输入线连结或分离；Y译码器，响应行地址信号与读出命令或写入命令，产生上述传送控制信号与上述输入输出控制信号。

专利文献1：特开平9-147582号公报。

专利文献2：特开2000-285692号公报。

专利文献3：特开2003-346485号公报。

专利文献4：特开2001-028575号公报。

专利文献5：特开2006-269044号公报。

然而，上述现有技术的专利文献5的快闪存储装置中，虽能够减少写入的时间，却存在有无法减少分页缓冲电路规模的问题。

而随着闪存的微细化，配置于每个位线的分页缓冲器的占有面积有增大的问题。特别是相对于存储单元的工艺微缩化，分页缓冲器内的晶体管为了实现其机能仍有工艺微缩化的极限存在。

本发明的目的就是要提供能够解决上述问题，且与现有技术相比较，大幅减少分页缓冲电路规模的非易失性存储装置用的分页缓冲电路及其控制方法。

发明内容

根据本发明的第一方面，提出了一种非易失性半导体存储装置用的分页缓冲电路，连接非易失性存储器阵列，在既定分页单位的数据写入及读出存储单元阵列时，将数据暂时地储存，其中上述分页缓冲电路的特征包括：

对于多条位线，设有包含1个位线选择器、含有第1及第2锁存器的1个分页缓冲单元电路、及第3锁存器的至少1个锁存电路；

上述位线选择器选择上述多条位线中的1条，连接至上述分页缓冲单元电路；

以及控制电路，进行控制使得上述第1锁存器暂时地储存从被选择的位线的存储单元读出的数据，并通过上述第2锁存器或上述第3锁存器输出，另一方面，上述第1锁存器将通过上述第2锁存器或上述第3锁存器输入的写入数据暂时储存后，输出至被选择的位线的存储单元进行写入。

上述非易失性半导体存储装置用的分页缓冲电路中，上述控制电路会同时进行将上述被选择的位线的存储单元中读出的第1数据从上述第1锁存器经由上述第2锁存器输出，以及从下一个被选择的位线的存储单元感应第2数据。

上述非易失性半导体存储装置用的分页缓冲电路中，上述控制电路会同时进行将储存的第1写入数据由上述第1锁存器向被选择的位线的存储单元输出以进行写入，以及将被输入的第2写入数据输入第3锁存器。

上述非易失性半导体存储装置用的分页缓冲电路中，上述控制电路会在将储存的第1写入数据设定至被选择的位线，将储存的第2写入数据设定至下一条被选择的位线后，同时写入上述第1写入数据及上述第2写入数据。

根据本发明的第二方面，提出了一种非易失性半导体存储装置用的分页缓冲电路的控制方法，上述分页缓冲电路连接非易失性存储器阵列，在既定分页单位的数据写入及读出存储单元阵列时，将数据暂时的储存，上述非易失性半导体存储装置用的分页缓冲电路的控制方法包括：

对于多条位线，设有包含1个位线选择器、含有第1及第2锁存器的1个分页缓冲单元电路、及第3锁存器的至少1个锁存电路，

上述位线选择器选择上述多条位线中的1条，连接至上述分页缓冲单元电路，

进行控制使得上述第1锁存器暂时地储存从被选择的位线的存储单元读出的数据，并通过上述第2锁存器或上述第3锁存器输出，另一方面，上述第1锁存器将通过上述第2锁存器或上述第3锁存器输入的写入数据暂时储存后，输出至被选择的位线的存储单元进行写入的控制步骤。

上述非易失性半导体存储装置用的分页缓冲电路的控制方法中，上述控制步骤会同时进行将上述被选择的位线的存储单元中读出的第1数据从上述第1锁存器经由上述第2锁存器输出，以及从下一个被选择的位线的存储单元感应第2数据。

上述非易失性半导体存储装置用的分页缓冲电路的控制方法中，上述控制步骤会同时进行将储存的第1写入数据由上述第1锁存器往被选择的位线的存储单元输出以进行写入，以及将被输入的第2写入数据输入第3锁存器。

上述非易失性半导体存储装置用的分页缓冲电路的控制方法中，上述控制步骤会在将储存的第1写入数据设定至被选择的位线，将储存的第2写入数据设定至下一条被选择的位线后，同时写入上述第1写入数据及上述第2写入数据。

因此根据本发明用于非易失性半导体存储装置的分页缓冲电路及其控制电路，因为对多条位线，设有包括1个位线选择器、含有第1及第2锁存器的1个分页缓冲单元电路、及第3锁存器的至少1个锁存电路，所以跟现有技术比较起来，能够在实质上相同的操作时间下，大幅减少分页缓冲电路的电路规模。

附图说明

图1是显示本发明实施例的NAND型快闪EEPROM的全体组成的方块图。

图2是显示图1的存储单元阵列10与其周边电路的组成电路图。

图3(a)是显示现有技术例的存储单元阵列10及分页缓冲器14A的组成方块图，图3(b)的本发明实施例的存储单元阵列10及分页缓冲器14的组成方块图。

图4是显示实施例的分页缓冲器14的组成方块图。

图5是显示图4的分页缓冲器14的详细构造电路图。

图6(a)是显示现有技术例的电性数据模式A(2KB的分页容量)，图6(b)是显示图6(a)的数据读出序列的时间流程图。

图7(a)是显示本发明实施例1的电性数据模式A、B(1KB+1KB的分页容量)，图7(b)是显示图7(a)的数据读出序列的时间流程图。

图8(a)是显示现有技术例的电性数据模式A(2KB的分页容量)，图8(b)是显示图8(a)的数据写入序列的时间流程图。

图9(a)是显示实施例2的电性数据模式A、B(1KB+1KB的分页容量)，图9(b)是显示图9(a)的数据写入序列的时间流程图。

图10(a)是显示实施例3的电性数据模式A、B(1KB+1KB的分页容量)，图10(b)是显示图10(a)的数据写入序列的时间流程图。

图11是对应图6(b)的现有技术例的读出序列的详细时间流程图。

图12是对应图7(b)的实施例1的读出序列的详细时间流程图。

图13是本发明实施例1的变形例的一起读出序列的详细时间流程图。

图14是对应图8(b)的现有技术例的写入序列的详细时间流程图。

图15是对应图9(b)的本发明实施例2的写入序列的详细时间流程图。

图16是对应图10(b)的本发明实施例3的写入序列的详细时间流程图。

图17是表示现有技术例与本发明实施例的位线电压施加条件表。

图18是表示现有技术例与本发明实施例的数据输入输出的操作时间表。

图19是显示现有技术例、本发明实施例及变形例的各锁存器L1～L5的容量表。

图20是显示取代图4组成架构的变形例的分页缓冲器14的组成架构方块图。

附图符号说明

10～存储单元阵列；

11～控制电路；

12～列译码器；

13～高电压产生电路；

14～数据改写及读出电路(分页缓冲器)；

14a、14b～锁存电路；

14s～位线选择器；

14u～分页缓冲单元电路(PB单元电路)；

14v-1、14v-2～锁存电路；

15～行译码器；

17～指令寄存器；

18～地址寄存器；

19～操作逻辑控制器；

50～数据输入输出缓冲器；

51～数据输入输出端子；

52～数据线；

B0、B1、B2～总线；L1、L2、L3、L4、L5～锁存器。

具体实施方式

以下将参照附图说明本发明的实施例。其中，以下各实施例中相同的构成要素标有相同的符号。

图1是显示本发明实施例的NAND型快闪EEPROM的全体组成的方块图。图2是显示图1的存储单元阵列10与其周边电路的组成电路图。首先以下将说明本实施例的NAND型快闪EEPROM的组成。

图1中本实施例的NAND型快闪EEPROM的组成具备存储单元阵列10、控制该操作的控制电路11、列译码器12、高电压产生电路13、数据改写及读出电路14、行译码器15、指令寄存器17、地址寄存器18、操作逻辑控制器19、数据输入输出缓冲器50、数据输入输出端子51。

存储单元阵列10如图2所示，例如16个堆栈栅极(Stacked Gate)构造的可以电性改写非易失性存储单元MC0～MC15串联在一起，组成NAND单元NU(NU0，NU1，…)。各NAND单元NU的漏极端通过选择栅极晶体管SG1连接至位线BL，源极端通过选择栅极晶体管SG2连接至共享源极线CELSRC。排列在列方向的存储单元MC的控制栅极连接共享的字符线WL，选择栅极晶体管SG1、SG2的栅极电极则连接与字符线WL平行配置的选择栅极线SGD、SGS。为写入或读出的单位的1个分页(page)是通过1条字符线WL所选择的存储单元的范围。为数据擦除的单位的1个区块(block)是1个分页或该整数倍的多个NAND单元NU的范围。改写及读出电路14为了进行分页单位的数据写入及读出，包含在每个位线都设有的感应放大电路(SA)及锁存电路(DL)，以下称为分页缓冲器。

图2的存储单元阵列10可以具有简化的组成，多条的位线可共享分页缓冲器。此时在数据写入或读出操作时选择性连接分页缓冲器的位线数目就是1个分页的单位。而图2显示1个输入输出端子51间进行数据输入输出的单元阵列的范围。为了选择存储单元阵列10的字符线WL及位线BL，分别设有列译码器12及行译码器15。控制电路11进行数据写入、擦除及读出的序列控制。被控制电路控制的高电压产生电路13产生数据改写、擦除、读出用的升压后的高电压或中间电压。

输入输出缓冲器50用于数据的输入输出及地址信号的输入。也就是通过输入输出缓冲器50及数据线52，进行输入输出端子51与分页缓冲器14之间的数据传送。由输入输出端子51所输入的地址信号保存于地址寄存器18并送往列译码器12及行译码器15解码。由输入输出端子51也输入操作控制的指令。输入的指令译码后保存于指令寄存器17，藉此控制控制电路11。芯片启动(chip enable)信号CEB、指令锁存器启动(command latchenable)信号CLE、地址锁存器启动(address latch enable)信号ALE、写入启动信号WEB、读出启动信号REB等的外部控制信号被操作逻辑控制电路19取出，产生对应操作模式的内部控制信号。内部控制信号用于在输入输出缓冲器50的数据锁存器、传送等的控制，再被传送至控制电路11，进行操作控制。

分页缓冲器14具备2个锁存电路14a、14b，其组成能够实行多值操作机能与快取机能的切换。也就是在1个存储单元存储1位的2个启始电压值数据的情况下具备快取机能，在1个存储单元存储2位的4个启始电压值数据的情况下，能具备快取机能，而且虽然被地址(address)所限制，但还能使快取机能有效。

接着以下说明本发明的一个实施例的改良后的分页缓冲器14的组成架构。其中关于分页缓冲器14的数据控制由图1的控制电路实行。

图3(a)是显示现有技术例的存储单元阵列10及分页缓冲器14A的组成方块图，图3(b)是实施例的存储单元阵列10及分页缓冲器14的组成方块图。在以下的图中，分页缓冲器简略以PB来表示，位线简略以BL来表示。

如图3(a)所示的现有技术例的分页缓冲器14A，在16条位线的情况下，由分页缓冲单元与位线选择器的组合配置了7组而成，也就是对各位线配置个别的分页缓冲单元，合计共需要296个晶体管。相对于此，如图3(b)所示，实施例中的分页缓冲器14是由位线选择器14s、分页缓冲单元电路14u、1个锁存电路14v-1所组成，也就是对于16条位线设置1个位线选择器14s加以选择，再加上现有技术部份的基本分页缓冲电路14u及1个锁存电路14v-1所组成。在这个情况下合计的晶体管数为216个，成功地大幅削减了电路规模。其中以上的例子中，对于16条位线配置4组分页缓冲单元，但对于16条位线配置2组分页缓冲单元的情况下可使合计的晶体管数减为169个。

图4是显示实施例的分页缓冲器14的组成方块图。图4中分页缓冲单元电路14u包含2个锁存器L1、L2，通过位线选择器14s连接至位线。在此，来自锁存器L1的感应信号会输出至行译码器15。本实施例中，除了锁存器L2外，因应位线的增加将锁存器L3、L4、…连接于连接点SNS的线与总线B0之间，利用总线B0将锁存器L2、L3、L4、…的数据以时域分割多任务的方式传送。其中如图20的变形例可利用总线B0、B1、B2、…分别传送各锁存器L2、L3、L4、…的数据。

图4的分页缓冲器14中，例如将分页容量设为2KB，各锁存器L1～L4的容量则设为一半的1KB的情况下，当要读出2KB的分页数据的时候，从存储单元中读出前半的1KB，将其感应数据传送至锁存器L2后，在数据输出至总线B1的期间，将后半的1KB的感应数据通过连接点SNS回避至锁存器L3中暂待，藉此实现读出操作。其中关于该操作之后再详细说明。而将2KB的分页数据写入至存储单元时，先将前半的1KB数据储存至锁存器L2中，当锁存器L2满了以后开始写入操作，在该写入操作期间，将后半的1KB数据通过连接点SNS回避至锁存器L3中暂待，藉此实现写入操作。其中关于该操作之后再详细说明。

图17是表示现有技术例与实施例的位线电压施加条件表。其中即使将分页缓冲器14的架构变更成像本实施例一样，该位线的电压施加条件也不会改变。

图18是表示现有技术例与实施例的数据输入输出的操作时间表。由图18中可知，随着分页大小的增大，数据的输入输出时间也会增大，而能够忽略内部感应时间。在这个情况下，如上所述我们能够尝试藉由将总线B0、B1时域分割多任务来缩短操作的时间。

图5是显示图4的分页缓冲器14的详细构造电路图。其中在图5中值得注意的是图标1对位线有1位的锁存器L1、L2，实际的分页缓冲器14(本实施例)中，16条位线下锁存器L1、L2会分别配置1KB的份量。

图5中，对于1对位线BL[0]、BL[1]，设置由4个晶体管Q1～Q4组成位线选择器14s。如本实施例设置1个锁存电路14v-1时，能够增设1对位线BL[2]、BL[3]，对此位线选择器14s中设有4个晶体管Q1～Q4。而再增加1个锁存电路14v-2(可以更具备增设用的锁存电路)时，能够增设1对位线BL[4]、BL[5]，对此位线选择器14s中设有4个晶体管Q1～Q4。在此晶体管Q3、Q4为了将选择到的1条位线连接至分页缓冲单元电路14u，是只有其中一边会开启的位线选择用开关。晶体管Q1、Q2为了将非选择的1条位线连接至接地电位VIRPWR是只有其中一边会开启的位线选择用开关。

分页缓冲单元电路14u为现有技术的电路，其组成具备分别由2个反向器构成的2个锁存器L1、L2及11个晶体管Q11～Q21。在此晶体管Q11是将位线与分页缓冲单元电路14u切换于连接或不连接的开关，晶体管Q12是电压控制用晶体管，晶体管Q13是预充电压用晶体管，晶体管Q14、Q19、Q20、Q21是数据传送控制用晶体管，晶体管Q15～Q18是写入高电压施加用晶体管。此电路14u在锁存器L1、L2之间能够通过连接点SNS进行数据传送。

锁存电路14v-1的构成具备2个反向器组成的锁存器L3与数据传送用晶体管Q41～Q43，锁存器L2与锁存器L3之间可以进行数据传送。而增设用锁存电路14v-2的构成具备2个反向器组成的锁存器L4与数据传送用晶体管Q51～Q53，锁存器L2与锁存器L4之间可以进行数据传送。其中也可以再增设锁存器L5、L6。

图19是显示现有技术例、实施例及变形例的各锁存器L1～L5的容量表。图19中，像实施例一样将分页缓冲器14的容量变为现有技术例的1/2的情况下，各锁存器L1～L5的容量是1KB。而在变形例中，将分页缓冲器14的容量变为现有技术例1/4的情况下，各锁存器L1～L5的容量为512B。由图19可以得知，锁存器L2～L5的容量不会改变。其中例如将2KB的分页数据做16分割的情况下，锁存器L2以后的锁存电路必须有16个。

接着以下说明使用实施例的分页缓冲器14的NAND型快闪EEPR0M的读出及写入序列。

实施例1：

图6(a)是显示现有技术例的电性数据模式A(2KB的分页容量)，图6(b)是显示图6(a)的数据读出序列的时间流程图。图11是对应图6(b)的现有技术例的读出序列的详细时间流程图。其中在图11中，*表示位线的电荷不实际放电的话不会变为0。

图6(a)中，2KB的分页数据不做分割，由1个数据A所构成。在图6(b)的读出序列中，表示连接点SNS及锁存器L1、L2的数据。该读出序列中，首先感应数据A，在连接点SNS的数据A传送至锁存器L1后，由锁存器L1传送至锁存器L2。然后输出数据A。而在图11的读出序列中，首先在位线初始化后进行预充，放电后数据被感应由存储单元输出。在此要读出2KB的数据的操作时间以下式表示。

[式1]

读出操作时间

＝30μsec×1(感应时间)+60μsec×1(数据输出时间)

+100nsec×2(数据控制时间)

＝90.2μsec (1)

图7(a)是显示实施例1的电性数据模式A、B(1KB+1KB的分页容量)，图7(b)是显示图7(a)的数据读出序列的时间流程图。图12是对应图7(b)的实施例1的读出序列的详细时间流程图。其中在图12中，*表示位线的电荷不实际放电的话不会变为0。

图7(a)中，2KB的分页数据由2个分割数据A、B所构成。在图7(b)的读出序列中，显示出连接点SNS及锁存器L1、L2、L3的数据。在该读出序列中，首先感应数据A，在连接点SNS的数据A传送至锁存器L1后，由锁存器L1传送至锁存器L2。然后输出数据A。在此同时感应数据B，在连接点SNS的数据B传送至锁存器L1后，由锁存器L1传送至锁存器L3。然后输出数据B。如以上说明，实施例1中数据A的输出与数据B的感应可以同时进行。

而图12的读出序列中，与图11的比较例相比1个分页缓冲器会将2条位线BL[0]、BL[2]分2次来感应。在不具有锁存器L3的图11的现有技术例中，位线BL[0]读出完成后，锁存器L2的数据的输出若没有结束，就不会进入位线BL[2]的数据读取操作，而在实施例1中藉由设置锁存器L3，使数据A的输出与数据B的感应能够同时地进行。在此要读出2KB的数据的操作时间以下式表示。

[式2]

读出操作时间

＝30μsec×3(感应时间及数据输出时间)

+100nsec×4(数据控制时间)

＝90.4μsec (2)

比较式1、式2的操作时间，两者实质为同一时间。

图13是实施例1的变形例的一起读出序列的详细时间流程图。在图13中，*表示位线的电荷不实际放电的话不会变为0。

图13的一起读出序列中，具有使用1个分页缓冲器1次感应2条位线BL[0]、BL[2]的特征。由图13可知，对于2条位线BL[0]、BL[2]会同时进行位线的初始化、预充电压、感应。在该一起读出序列中，操作变得复杂，但却有占有操作中大半时间的位线预充/放电仅1次就能完成的特有效果。

实施例2

图8(a)是显示现有技术例的电性数据模式A(2KB的分页容量)，图8(b)是显示图8(a)的数据写入序列的时间流程图。图14是对应图8(b)的现有技术例的写入序列的详细时间流程图。其中在图14中，为了写入控制的说明，图式省略对锁存器L2、L3的写入数据输入及验证。

图8(a)中，2KB的分页数据不做分割，由1个数据A所构成。在图8(b)的写入序列中，表示连接点SNS及锁存器L1、L2的数据。该写入序列中，首先将写入数据A输入锁存器L2，在锁存器L2的数据A传送至锁存器L1后，反转锁存器L1的数据(该反转处理可以预先在外部电路实行，以下相同)。然后为了写入写入数据A进行施压(stress)处理及验证处理。而如表示于图14的写入序列，数据输入后进行预充电压、数据传送、写入。在此要写入2KB的数据的操作时间以下式表示。

[式3]

写入操作时间

＝60μsec×1(数据输入时间)

+300μsec×1(写入施压及验证时间)

+100nsec×2(数据控制时间)

＝360.2μsec (3)

图9(a)是显示实施例2的电性数据模式A、B(1KB+1KB的分页容量)，图9(b)是显示图9(a)的数据写入序列的时间流程图。图15是对应图9(b)的实施例2的写入序列的详细时间流程图。其中在图15中，为了写入控制的说明，图中省略了对锁存器L2、L3的写入数据输入及验证。

在图9(a)中，2KB的分页数据由2个分割数据A、B所构成。在图9(b)的写入序列中，写入数据A输入锁存器L2，再由锁存器L2传送至锁存器L1后，将锁存器L1的数据反转。接着为了使用数据A进行写入，在执行施压处理与验证处理的同时写入数据B输入锁存器L3。锁存器L3的数据传送至锁存器L1后，将锁存器L1的数据进行反转，为了使用数据B进行写入，执行施压处理及验证处理。如以上说明，实施例2中数据A的写入与数据B的数据输入可以同时进行。

而图15的写入序列中，与图14的比较例相比1个分页缓冲器会将2条位线BL[0]、BL[2]分2次来写入。在图15中各位线的写入处理依序进行数据输入、预充电压、数据传送、写入的施压处理。因此，在没有锁存器L3的图14的现有技术例中，位线BL[0]写入完成后，锁存器L2的数据的输入若没有结束，就不会进行位线BL[2]的写入操作，而在实施例2中藉由设置锁存器L3，使数据A的写入与数据B的数据输入能够同时地进行。在此要写入2KB的数据的操作时间以下式表示。

[式4]

写入操作时间

＝30μsec×1(数据输入时间)

+300μsec×2(写入施压及验证时间)

+100nsec×4(数据控制时间)

＝660.4μsec (4)

比较式3、式4的操作时间，实施例2因为分割的写入所以需要2倍的操作时间。

实施例3

图10(a)是显示实施例3的电性数据模式A、B(1KB+1KB的分页容量)，图10(b)是显示图10(a)的数据写入序列的时间流程图。图16是对应图10(b)的实施例3的写入序列的详细时间流程图。在实施例2是分割写入，但在实施例3是一次写入的例子。其中在图16中，为了写入控制的说明，图中省略了对锁存器L2、L3的写入数据输入及验证。

在图10(a)中，2KB的分页数据由2个分割数据A、B所构成。在图10(b)的写入序列中，写入数据A输入锁存器L2，再由锁存器L2传送至锁存器L1后，将锁存器L1的数据反转。接着将数据A设定至位线的同时将写入数据B输入锁存器L3。然后将锁存器L3的写入数据B传送至锁存器L1后反转，将数据B设定至位线，为了对写入数据A及B进行写入，同时执行施压处理及验证处理。如以上说明，实施例3中2个数据可以同时进行写入。

而图16的写入序列中，与图15的实施例2相比，具有1个分页缓冲器会依序写入2条位线BL[0]、BL[2]的特征。在图16中依序执行数据输入、预充电压、数据传送、写入的施压处理。实施例3比起实施例2操作较为复杂，但具有占操作中大半时间的位线的施压处理能够一次完成的特有效果。在此要写入2KB的数据的操作时间以下式表示。

[式5]

写入操作时间

＝30μsec×1(数据输入时间)

+(10μsec×2+20μsec×1)(对位线的数据设定与数据输入)

+300μsec×1(写入施压及验证时间)

+100nsec×4(数据控制时间)

＝370.4μsec (5)

比较式4、式5的操作时间，实施例3比起实施例2大幅减少了操作时间。而比较式5、式6的操作时间，实施例3能够具有与现有技术例大约相同的操作时间。

如以上说明，根据本实施例的分页缓冲器14(连接至非易失性存储单元阵列10，在既定分页单位的数据写入及读出存储单元阵列10时，将数据暂时的储存)，对于多条位线，设有包括1个位线选择器14s、包含2个锁存器L1、L2的分页缓冲单元电路14u、及包含锁存器L3的至少1个锁存电路14v-1。位线选择器14s选择1条位线，将其连接至分页缓冲单元电路14u。锁存器L1将由被选择的位线的存储单元中读出的数据暂时地储存，并通过锁存器L2或L3输出；另外将写入数据通过锁存器L2或L3输入并暂时储存后将其反转，再输出至选择的位线的存储单元进行写入。因此，与现有技术比较起来，能够在实质上相同的操作时间下，大幅减少分页缓冲电路的电路规模。

[产业上利用的可能性]

如以上详细说明，根据本发明用于非易失性半导体存储装置的分页缓冲电路及其控制电路，因为对多条位线，设有包括1个位线选择器、含有第1及第2锁存器的1个分页缓冲单元电路、及第3锁存器的至少1个锁存电路，所以跟现有技术比较起来，能够在实质上相同的操作时间下，大幅减少分页缓冲电路的电路规模。

Claims

1.一种非易失性半导体存储装置用的分页缓冲电路，连接非易失性存储器阵列，在既定分页单位的数据写入及读出存储单元阵列时，将数据暂时地储存，其中上述分页缓冲电路的特征包括：

上述位线选择器选择上述多条位线中的1条，连接至上述分页缓冲单元电路；以及

具备控制电路，进行控制使得上述第1锁存器暂时地储存从被选择的位线的存储单元读出的数据，并通过上述第2锁存器或上述第3锁存器输出，另一方面，上述第1锁存器将通过上述第2锁存器或上述第3锁存器输入的写入数据暂时储存后，输出至被选择的位线的存储单元进行写入。

2.如权利要求1所述的非易失性半导体存储装置用的分页缓冲电路，其中上述控制电路会同时进行将上述被选择的位线的存储单元中读出的第1数据从上述第1锁存器经由上述第2锁存器输出，以及从下一个被选择的位线的存储单元感应第2数据。

3.如权利要求1所述的非易失性半导体存储装置用的分页缓冲电路，其中上述控制电路会同时进行将储存的第1写入数据由上述第1锁存器向被选择的位线的存储单元输出以进行写入，以及将被输入的第2写入数据输入第3锁存器。

4.如权利要求1所述的非易失性半导体存储装置用的分页缓冲电路，其中上述控制电路会在将储存的第1写入数据设定至被选择的位线，将储存的第2写入数据设定至下一条被选择的位线后，同时写入上述第1写入数据及上述第2写入数据。

5.一种非易失性半导体存储装置用的分页缓冲电路的控制方法，上述分页缓冲电路连接非易失性存储器阵列，在既定分页单位的数据写入及读出存储单元阵列时，将数据暂时的储存，上述非易失性半导体存储装置用的分页缓冲电路的控制方法包括：

6.如权利要求5所述的非易失性半导体存储装置用的分页缓冲电路的控制方法，上述控制步骤会同时进行将上述被选择的位线的存储单元中读出的第1数据从上述第1锁存器经由上述第2锁存器输出，以及从下一个被选择的位线的存储单元感应第2数据。

7.如权利要求5所述的非易失性半导体存储装置用的分页缓冲电路的控制方法，其中上述控制步骤会同时进行将储存的第1写入数据由上述第1锁存器往被选择的位线的存储单元输出以进行写入，以及将被输入的第2写入数据输入第3锁存器。

8.如权利要求5所述的非易失性半导体存储装置用的分页缓冲电路的控制方法，其中上述控制步骤会在将储存的第1写入数据设定至被选择的位线，将储存的第2写入数据设定至下一条被选择的位线后，同时写入上述第1写入数据及上述第2写入数据。