JP3980094B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びその使用方法に関わり、特に一つのスタック型ＭＯＳトランジスタからなるメモリセルに多値のデータを記憶することのできる多値メモリ及びその使用方法に関する。
【０００２】
【従来の技術】
多値データを記憶するフラッシュメモリはISSCC ´95 Digest of Technical Papers, p133等に詳細に開示されている。このメモリのアーキテクチャはリファレンスセルとしてフラッシユセルを用いており、これにより、リファレンスセルに流れる電流を制御し、セルのしきい値分布に合わせた読出し電位に対応できるようにしている。
【０００３】
また、ＮＡＮＤ型フラッシュメモリの読出しは、メモリセルアレイの１行分のデータを読み出してレジスタに格納するランダムアクセスと、このレジスタの格納内容をシリーズに読み出す動作を行っている。ここで、４値のメモリに対して３回の読出しを行う場合、読出しと２値への変換を行うにはランダムアクセス時間をｔR 、レジスタ読出し時間をｔS 、２値への変換時間をｔconvとすると、
３ｔR ＋３ｔS ＋ｔconv
の時間がかかることになり、例えばランダムアクセス時間ｔR を１０μＳ、レジスタ読出し時間ｔS を５０ｎｓで５１２バイトを読み出すものとして２５．６μＳ、２値への変換時間を５μＳとすると、３回の読出しと２値への変換を行う場合、合計で
１０×３＋２５．６×３＋５＝１１１．８μＳ
の時間がかかることになる。
【０００４】
【発明が解決しようとする課題】
上述した多値メモリは以下の様な問題を有している。
【０００５】
（１） ２^ｎ値メモリに対してｎ個のセンスアンプが必要であるため、例えば４値メモリでは２個のセンスアンプが、８値メモリでは３個のセンスアンプが必要となって、センスアンプ部分の面積が増大する。
【０００６】
（２） リファレンスセルの個数が予め設計段階で決まっており、融通性に欠ける。例えばリファレンスセルの個数が４個である場合、セルの均一性が良く、さらに多い多値が実現できる場合でも４値としなければならず、逆に製造時のプロセスパラメータのばらつきにより４値が実現できない場合、２値とすることは可能であるが、４値の為に設けたセンスアンプ等の回路が全て無駄になって普通の２値メモリに比較してコストアップにつながる。
【０００７】
（３） センスアンプ部分の面積が大きすぎ、チップ内のセル分布に対してきめ細かく対応することが難しい。
【０００８】
（４） 従来のＮＡＮＤ型フラッシュメモリの読出しは時間がかかり、高速読出しの要求に十分対応できていない。
【０００９】
本発明は、上記問題を解決すべくなされたもので、多値の数にフレキシブルに対応でき、しかもチップサイズを最小にできる多値記憶の不揮発性半導体記憶装置およびその使用方法を提供することを目的とする。
【００１０】
また、本発明は高速読出しが可能な不揮発性半導体記憶装置およびその使用方法を提供することを目的とする。
【００１２】
本発明にかかる不揮発性半導体記憶装置によれば、複数個の不揮発性メモリセルを行列状に配列し、同一行に属するメモリセルを共通のワード線で接続し、同一列に属するメモリセルを共通のビット線で接続したメモリセルアレイと、
外部から入力される第１のデータを保持する第１のレジスタと、
前記第１のレジスタの保持内容に応じて前記ワード線を選択するワード線選択回路と、
前記メモリセルアレイ内の複数のメモリセルから構成されるメモリセルグループに対応して設けられ、対応するメモリセルグループの一つのメモリセルの記憶するデータの個数を保持する複数のフラグセルと、
前記フラグセルの保持内容に応じて電圧を発生させるワード線電圧発生回路と、
前記ワード線選択回路により選択されたワード線を前記ワード線電圧発生回路の発生した電圧で駆動するワード線駆動回路と、
前記ビット線の電位を検出し増幅しこのビット線電位に対応するデータを保持する複数のセンスアンプ回路と、
前記センスアンプ回路の保持するデータを外部から入力される第２のデータに応じて選択的に出力するカラム選択回路とを具備したことを特徴とする。
【００２０】
【発明の実施の形態】
本発明にかかる不揮発性半導体記憶装置の概略を図１〜図４を参照して説明する。
【００２１】
図１において、ＳＡ0 〜ＳＡn はビット毎にベリファイ機能を有するセンスアンプである。
【００２２】
メモリセルＣ0 〜Ｃn は半導体基板表面に形成されたソースおよびドレイン、これらの間の上方にそれぞれ絶縁膜を介して積層された浮遊ゲートおよび制御ゲートを有する２層ゲート型ＭＯＳトランジスタから構成される不揮発性メモリセルである。この実施の形態ではＮＡＮＤ型メモリセルを仮定しており、同一行に属するメモリセルの制御ゲートは共通にワード線ＷＬに接続されている。
【００２３】
この不揮発性メモリセルは、浮遊ゲートに電荷を注入することによりしきい値電圧を変化させ、そのしきい値の値によって２値以上の多値情報を記憶する。例えば、ワード線の駆動電圧５Ｖとした場合、しきい値−１Ｖ程度を“１１”（“３”）に、１．５Ｖ程度を“１０”（“２”）に、３Ｖ程度を“０１”（“１”）に、４．５Ｖ程度を“００”（“０”）に対応させると４値記憶のメモリセルとなる。また、しきい値が−１Ｖ程度であるのを“１１１”（“７”）に、０．６Ｖ程度を“１１０”（“６”）に、１．２Ｖ程度を“１０１”（“５”）に、１．８Ｖ程度を“１００”（“４”）に、２．４Ｖ程度を“０１１”（“３”）に、３．０Ｖ程度を“０１０”（“２”）に、３．６Ｖ程度を“００１”（“１”）に、４．２Ｖ程度を“０００”（“０”）対応させると８値記憶のメモリセルとなる。また、２のｎ乗の多値数でなくても良く、例えばしきい値が−１Ｖ程度であるのを“１００”（“４”）に、１Ｖ程度を“０１１”（“３”）に、２Ｖ程度を“０１０”（“２”）に、３Ｖ程度を“００１”（“１”）に、４Ｖ程度を“０００”（“０”）に対応させると５値記憶のメモリセルとなる。但し、後述するように、２のｎ乗の多値数である方が、読み出された後のデータ変換が容易であるので有利である。
【００２４】
２００〜２０２は定電圧発生回路であり、それぞれ定電圧であるベリファイ電圧Ｖvfy1、Ｖvfy2、Ｖvfy3を出力する。上述のように、メモリセルに４値を記憶させる場合には、Ｖvfy1、Ｖvfy2、Ｖvfy3の順に、１．５Ｖ、３．０Ｖ、４．５Ｖに設定すれば良い。実際には、後述するように、更に多数の定電圧回路ないし参照電圧発生回路を有しており、ワード線を何れかの電位に設定しつつ書込み、読出しを行うことにより２値から例えば８値迄の多値数記憶を可変で行うことが可能となる。
【００２５】
また、２０３は書込み電圧発生回路であり、書込み時にワード線に印加する電圧Ｖpp（例えば２０Ｖ一定、あるいは書込み回数に伴って１６Ｖ、１６．５Ｖ、１７Ｖのように所定電圧ずつステップアップする電圧）を供給する。
【００２６】
続いて、図１の回路における書込み動作を図２を参照して説明する。４値記憶の場合は３ステップで書込みを行う。書込み前には消去動作がなされており、例えばメモリセルのしきい値は−１Ｖに設定されている。これは“１１”（“３”）記憶に対応する。図２にはプログラム時間としきい値の経時変化を図に示したものである。書込みの速いセルfast cell 及び絶縁膜が厚いために書込みの遅いセルslow cell を併せて示してある。
【００２７】
（ステップ１）：以下のサブステップ１−１〜１−５の動作を繰り返す。
【００２８】
１−１ 書込みデータのデコード値の第１のデータをセンスアンプ内の書込みデータラッチにセットする。デコード値の第１のデータとは、“１１”（“３”）であれば“１”、“１０”（“２”）であれば“０”、“０１”（“１”）であれば“１”、“００”（“０”）であれば“１”である。なお、“１”は書込み禁止電圧に対応し、“０”は書込み電圧に対応する。すなわち、“１０”を書き込むメモリセルに対応するビット線にだけ書込み電圧を印加し、それ以外のメモリセルに対応するビット線には書込み禁止電圧を印加する。
【００２９】
１−２ ワード線ＷＬにＶpp（２０Ｖ）を印加し、書込み動作を書込み時間ｔp だけ行う。より詳細には、ワード線には２０Ｖを、“１０”を書き込むメモリセルに対応するビット線には書込み電圧である０Ｖを、それ以外のメモリセルに対応するビット線には書込み禁止電圧である１０Ｖを印加する。この結果、“１０”を書き込むメモリセルのしきい値のみが若干上昇し、他のメモリセルのしきい値は変化しない。
【００３０】
１−３ ワード線ＷＬをＶvfy1（１．５Ｖ）まで駆動し、ベリファイ動作を行う。すなわち、ビット線を全て５Ｖにプリチャージし、ある時間が経った後、ビット線の電位をセンスアンプが検知する。そして、書込みが完了していればセンスアンプ内の書込みデータラッチを“０”から“１”へと反転させる。
【００３１】
１−４ 全ての書込みデータラッチのデータが“１”になっているか否かを検知する。“１”になっていれば終了する。
【００３２】
１−５ 全ての書込みデータラッチのデータが“１”になっていなければ、次回の１1 以降のステップに備え、Ｖppを△Ｖpp（例えば０．５Ｖ）だけ上昇させ、もしくは書込み時間ｔp を△ｔp だけ増加させる。なお、このステップは省略しても良い。
【００３３】
（ステップ２）：以下のサブステップ２−１〜２−５の動作を繰り返す。
【００３４】
２−１ 書込みデータのデコード値の第２のデータをセンスアンプ内の書込みデータラッチにセットする。デコード値の第２のデータとは、“１１”であれば“１”、“１０”であれば“１”、“０１”であれば“０”、“００”であれば“１”である。すなわち、“０１”を書き込むメモリセルに対応するビット線にだけ書込み電圧を印加し、それ以外のメモリセルに対応するビット線には書込み禁止電圧を印加する。
【００３５】
２−２ ワード線ＷＬにＶpp（２０Ｖ）を印加し、書込み動作を書込み時間ｔp だけ行う。この結果、“０１”を書き込むメモリセルのしきい値のみが若干上昇し、他のメモリセルのしきい値は変化しない。
【００３６】
２−３ ワード線ＷＬをＶvfy2（３．０Ｖ）まで駆動し、ベリファイ動作を行う。すなわち、ビット線を全て５Ｖにプリチャージし、ある時間が経った後、ビット線の電位をセンスアンプが検知する。そして、書込みが完了していればセンスアンプ内の書込みデータラッチを“０”から“１”へと反転させる。
【００３７】
２−４ 全ての書込みデータラッチのデータが“１”になっているか否かを検知する。“１”になっていれば終了する。
【００３８】
２−５ 全ての書込みデータラッチのデータが“１”になっていなければ、次回のステップに備え、Ｖppを△Ｖpp（例えば０．５Ｖ）だけ上昇させ、もしくは書込み時間ｔp を△ｔp だけ増加させる。なお、このステップは省略しても良い。
【００３９】
（ステップ３）：以下のサブステップ３−１〜３−５の動作を繰り返す。
【００４０】
３−１ 書込みデータのデコード値の第３のデータをセンスアンプ内の書込みデータラッチにセットする。デコード値の第３のデータとは、“１１”であれば“１”、“１０”であれば“１”、“０１”であれば“１”、“００”であれば“０”である。すなわち、“００”を書き込むメモリセルに対応するビット線にだけ書込み電圧を印加し、それ以外のメモリセルに対応するビット線には書込み禁止電圧を印加する。
【００４１】
３−２ ワード線ＷＬにＶpp（２０Ｖ）を印加し、書込み動作を書込み時間ｔp だけ行う。この結果、“００”を書き込むメモリセルのしきい値のみが若干上昇し、他のメモリセルのしきい値は変化しない。
【００４２】
３−３ ワード線ＷＬをＶvfy3（４．５Ｖ）まで駆動し、ベリファイ動作を行う。すなわち、ビット線を全て５Ｖにプリチャージし、ある時間が経った後、ビット線の電位をセンスアンプが検知する。そして、書込みが完了していればセンスアンプ内の書込みデータラッチを“０”から“１”へと反転させる。
【００４３】
３−４ 全ての書込みデータラッチのデータが“１”になっているか否かを検知する。“１”になっていれば終了する。
【００４４】
３−５ 全ての書込みデータラッチのデータが“１”になっていなければ、次回のステップに備え、Ｖppを△Ｖpp（例えば０．５Ｖ）だけ上昇させ、もしくは書込み時間ｔp を△ｔp だけ増加させる。なお、このステップは省略しても良い。
【００４５】
以上の３ステップにより多値の書込みがなされることが理解される。以上をまとめると、デコード値のデータとは、第１、第２、第３の順に、“３”であれば“１１１”、“２”であれば“０１１”、“１”であれば“１０１”、“０”であれば“１１０”である。これが３値記憶であれば、“２”を“１１”、“１”を“０１”、“０”を“１０”とデコードすることになる。さらに、５値記憶であれば、“４”を“１１１１”、“３”を“０１１１”、“２”を“１０１１”、“１”を“１１０１”、“０”を“１１１０”とデコードする。ｎ値で一般化すると、“ｎ”を“１１１１…１１”に、“ｎ−１”を“０１１１…１１”に、“ｎ−２”を“１０１１…１１”に、“１”を“１１１１…０１”に、“０”を“１１１１…１０”にデコードする。なお、しきい値は“ｎ”の場合が一番低く、“０”の場合が一番高い。
【００４６】
このように、書込みデータを上述のようにデコードし、このデコードしたデータを順次書込みデータとして用い、小刻みにメモリセルのしきい値を上昇させるとともに、書込みデータに対応する電位をワード線に与えて書込みベリファイを行うことにより、一つのメモリセルを任意の多値数で記憶することが可能となる。そして、読出し時にはベリファイ電位よりもやや低めの電位を用い、これをワード線に供給しつつ読出し動作を行えば“３”であれば“０００”、“２”であれば“１００”、“１”であれば“１１０”、“０”であれば“１１１”として順に読み出される。これをエンコードして多値データを生成すれば良い。一般化すると、“ｎ”は“００００…００”として、“ｎ−１”は“１０００…００”として、“ｎ−２”は“１１００…００”として、“１”は“１１１１…１０”として、“０”は“１１１１…１１”として読み出されるのでこれをエンコードして多値データを生成する。
【００４７】
以上説明したような書込み方式、読出し方式を採用すると、
１．センスアンプ部分の面積が小さくてすむ。すなわち、多値数に関わりなく１個のセンスアンプを具備するだけでよい、
２．リファレンスセルに代えて複数の定電圧回路２００〜２０２を用いるため、多値数を可変にできる、
等の作用効果が得られる。この結果、多値の数にフレキシブルに対応でき、しかもチップサイズを最小にできる多値のフラッシュメモリのアーキテクチャを提供することができる。
【００４８】
続いて、図３を用いて、別の書込み方式を示す。すなわち、書込みデータのデコード方式は上述のものと同じであるが、ステップ２、３の第一回目のサイクルにおける書込みを強め（すなわちＶppの初期値を高め、あるいは書込み時間の初期値を長め）に行う。この結果、トータルの書込み時間を短縮することが可能となる。
【００４９】
続いて、図４を用いて、さらに別の書込み方式を示す。これは、書込みデータのデコード方式を変えたものである。すなわち、４値の場合、“３”であれば“１１１”、“２”であれば“０１１”、“１”であれば“００１”、“０”であれば“０００”とデコードし、書込みを行う。これを一般化すると、“ｎ”は“１１１１…１１”と、“ｎ−１”は“０１１１…１１”と、“ｎ−２”は“００１１…１１”と、“１”は“００００…０１”と、“０”は“００００…００”とデコードする。この結果、図示したように、書込み時間が短縮される。
【００５０】
続いて、図５を用いて、本発明の実施の形態の回路構成の詳細を説明する。本発明のメモリシステムは、多値メモリ１００、ＣＰＵ３００、ＲＡＭ３０１、フラグデータメモリ３０２から構成される。これらの素子はバス１２０、制御信号線１２１等で接続されている。
【００５１】
多値メモリ１００は、ワード線駆動電圧データラッチ回路１０１、ロウアドレスラッチ回路１０２、カラムアドレスラッチ回路１０３、ワード線駆動電圧発生回路１０４、ロウデコード回路１０５、ワード線駆動回路１０６、カラムデコード回路１０７、メモリセルアレイ１０８、プリチャージ回路１０９、センスアンプアレイ１１０、カラムゲート１１１等から構成される。
【００５２】
バスは例えば８ビットのビット幅を持つバスである。また、ワード線駆動電圧データラッチ回路１０１、ロウアドレスラッチ回路１０２、カラムアドレスラッチ回路１０３はそれぞれ８ビットのラッチである。
【００５３】
メモリセルアレイ１０８は６４Ｍ個の素子容量を持つ。２層ゲート型ＭＯＳトランジスタを３２Ｋ行２Ｋ列の行列状に配置して構成される。そして、そのメモリセルはＮＡＮＤ構成をとっている。
【００５４】
図６にＮＡＮＤ型メモリセルの構成を示す。このＮＡＮＤ型メモリセルは、ゲートがドレイン側セレクトゲート線ＳＧ1 により駆動されるＭＯＳトランジスタＱ41、制御ゲートがワード線ＷＬにより駆動される２層ゲート型ＭＯＳトランジスタＱ42〜Ｑ45、ゲートがソース側セレクトゲート線ＳＧ2 により駆動されるＭＯＳトランジスタＱ46を直列に接続することにより構成される。ＭＯＳトランジスタＱ46のソース側端子は共通ソース線ＣＳＬに接続される。一つのメモリセルアレイ１０８内には、このＮＡＮＤ束が行方向に２Ｋ個、列方向に２Ｋ個配置されている。なお、同一行に属するメモリセル（１ワード線に接続されるメモリセル）が１ページ（２Ｋビット）を構成し、列方向に並ぶＮＡＮＤ束が１ブロック（３２Ｋビット）を構成する。一つの６４Ｍビットのメモリセルアレイは２Ｋ個のブロックを有することとなる。
【００５５】
メモリセルアレイ１０８、ブリチャージ回路１０９、センスアンプアレイ１１０、カラムゲート回路１１１等の構成を図７に示す。上述したように、ビット線は２Ｋ本存在するが、そのうち３本のみを抜き出して図示している。プリチャージ回路１０９は信号φ1 によって制御されるＰ型ＭＯＳトランジスタＱ３から構成されている。ＮＡＮＤ束２−１〜２−３は図６に示す構造である。センスアンプアレイ１１０は複数のセンスアンプ回路Ｓ／Ａから構成され、このセンスアンプ回路はフリップフロップ回路１−１〜１−３、Ｎ型ＭＯＳトランジスタＱ2 、Ｑ4 、Ｑ7 、Ｑ8 から構成され、さらに、Ｑ201 〜Ｑ203 、Ｑ21、インバータ回路２０から構成される一括ベリファイ検知回路を具備する。さらにカラムゲート回路１１１はバス１２０に接続されたＩＯ線対にカラム選択線ＣＳの制御下で選択的にフリップフロップ回路を接続する。
【００５６】
フリップフロップ回路１−１〜１−３は書込みデータラッチ及び読出しデータラッチとして機能する。すなわち、データ書込み時には書込みデータラッチとして機能する。
【００５７】
書込み動作のステップは以下の通りである。メモリセルのしきい値の上昇（プログラム）を行うとき、すなわち“０”書込みにおいては、ＩＯには“Ｌ”、ＢＩＯには“Ｈ”を供給し、カラムゲートトランジスタを介して、フリップフロップ回路１−１のノードＮ1 は“Ｌ”に、ＢＮ1 は“Ｈ”にセットされる。続いて、フリップフロップの電源レベルを昇圧し、信号φ2 に昇圧された“Ｈ”レベルを与えＭＯＳトランジスタＱ4 を導通させビット線を０Ｖにする。続いて、ワード線を２０Ｖ迄昇圧すると、選択されたメモリセルの制御ゲートとチャネルとの間の電位差が２０Ｖとなり、電子が浮遊ゲートに注入され、その結果しきい値が上昇する。
【００５８】
続いて、以下のベリファイ動作を行う。信号φ1 を“Ｌ”レベルとし、ＭＯＳトランジスタＱ3 を導通させ、ビット線ＢＬを５Ｖにプリチャージする。引き続いて書込みを行ったメモリセルのワード線ＷＬをベリファイレベル（上述のように、書込み多値データに応じ０Ｖ〜５Ｖの間で決定される）の電位を供給する。所定時間経過後、ビット線上の電荷はメモリセルのしきい値に応じて接地端子（共通ソース線ＣＳＬ）へ放電する。この時のビット線ＢＬの電位を検知するため信号φ3 を“Ｈ”にし、ＭＯＳトランジスタＱ8 を導通させる。この結果、ビット線電位に応じＭＯＳトランジスタＱ7 が導通制御され、ビット線が“Ｈ”レベルのままにとどまっていればフリップフロップは反転し、ビット線電位が放電されていればフリップフロップは反転しない。これは、書込みが終了したときにはフリップフロップが反転することに対応する。以上の書込み動作を小刻みに繰り返し、メモリセルのしきい値を順次上昇させることは上述した通りである。
【００５９】
メモリセルのしきい値を一定に保つ場合、すなわち“１”書込みにおいては、ＩＯには“Ｈ”、ＢＩＯには“Ｌ”を供給し、カラムゲートトランジスタを介して、フリップフロップ回路１−１のノードＮ1 は“Ｈ”に、ＢＮ1 は“Ｌ”にセットされる。続いて、フリップフロップの電源レベルを昇圧し、信号φ2 に昇圧された“Ｈ”レベル（１０Ｖ）を与えてＭＯＳトランジスタＱ4 を導通させ、ビット線を１０Ｖにする。続いて、ワード線を２０Ｖ迄昇圧すると、選択されたメモリセルの制御ゲートとチャネルとの間の電位差が１０Ｖとなり、浮遊ゲートへの電子の注入は遮断され、その結果しきい値が一定値を保持する。続いて、以下のベリファイ動作では、ビット線の電位に関わらずフリップフロップは直前の状態を保持する。なお、これらの動作は、“１”書込みのみでなく、“０”書込みが完了した後のステップについても同様である。
【００６０】
書込みが終了したことの検知は一括ベリファイ検知回路により検出する。すなわち、φ5 に“Ｌ”パルスを与え、ＭＯＳトランジスタＱ21を導通させることにより共通ベリファイ線２６を“Ｈ”にプリチャージする。ここで、もし書込みが完了していないセルが存在すれば、ノードＢＮは“Ｈ”レベルである。書込みをしないセル及び書込みが完了したセルに対応するノードＢＮは“Ｌ”レベルとなるからである。従って、一つでも書込みが完了していないセルが存在すればＭＯＳトランジスタＱ201 〜Ｑ203 の内一つが導通し、共通ベリファイ線２６は“Ｌ”となる。また、全てのセルの書込みが完了していれば共通ベリファイ線２６は“Ｈ”となる。このように、インバータ回路２０の出力ＶＦＹが“Ｈ”である間は書込みが完了しておらず、書込みが完了するとＶＦＹは“Ｌ”へと変化する。
【００６１】
なお、読出しは以下のステップを経て行われる。信号φ6 に“Ｈ”パルスを与え、Ｎ1 を“Ｌ”に、ＢＮ1 を“Ｈ”にリセットした後、信号φ1 を“Ｌ”レベルとし、ＭＯＳトランジスタＱ3 を導通させ、ビット線ＢＬを５Ｖにプリチャージする。引き続いて選択されたメモリセルのワード線ＷＬを読出しレベル（上述のように、書込み多値データに応じ０Ｖ〜５Ｖの間で決定される）の電位を供給しする。所定時間経過後、ビット線上の電荷はメモリセルのしきい値に応じて接地端子（共通ソース線ＣＳＬ）へ放電する。この時のビット線ＢＬの電位を検知するため信号φ3 を“Ｈ”にし、ＭＯＳトランジスタＱ8 を導通させる。この結果、ビット線電位に応じＭＯＳトランジスタＱ7 が導通制御され、ビット線が“Ｈ”レベルのままにとどまっていればフリップフロップは反転し、ビット線電位が放電されていればフリップフロップは反転しない。この様に、メモリセルのしきい値がワード線の電位よりも低い場合にはビット線レベルは“Ｌ”になり、ＭＯＳトランジスタＱ7 は導通せずノードＮ1 は“Ｌ”のままを維持する。これを“０”読みと称する。
【００６２】
メモリセルのしきい値がワード線の電位よりも高い場合にはビット線レベルは“Ｈ”になり、ＭＯＳトランジスタＱ7 は導通しノードＮ1 は“Ｈ”レベルとなる。これを“１”読みと称する。
【００６３】
ワード線駆動電圧発生回路１０４は図８に示す構成を有しており、デコード回路１５１、参照電圧発生回路１５０、転送ゲート回路１５２、カレントミラー型比較回路１５３、駆動用インバータ回路１５４等から構成されている。
【００６４】
デコード回路１５１はワード線駆動電圧データラッチ回路１０１にラッチされたデータｄ1 〜ｄ8 をデコードし２５６本の出力（これより少なくても良い）を発生する。
【００６５】
参照電圧発生回路１５０は抵抗素子Ｒを複数段直列接続して構成され、抵抗分割により所定の電位を出力する。
【００６６】
このように分割された参照電位出力は２５６個の転送ゲート（これより少なくても良い）を介してカレントミラー型比較回路１５３、駆動用インバータ回路１５４から構成されるソースフォロア回路に供給される。以上のようにしてワード線駆動電圧ＶＷＬを発生させる。
【００６７】
続いて、ロウデコード回路１０５の詳細を説明する。ロウデコード回路１０５は部分デコード方式を採用し、ブロック内デコード回路ＲＤ1 とブロックデコード回路ＲＤ2 から構成される。図９に、ブロック内デコード回路ＲＤ1 の回路構成の詳細を示す。これは、ロウアドレスＲ．Ａｄｄをデコードするデコード部と、ワード線駆動電圧ＶＷＬを電源とするＣＧ駆動回路７０２とから構成される。ブロック内デコード回路ＲＤ1 はＮＡＮＤ束のうち、何れのワード線が選択されるべきかを決定する。
【００６８】
図１０に、ブロックデコード回路ＲＤ2 とワード線駆動回路１０６の詳細を示す。
【００６９】
ブロックデコード回路ＲＤ2 はロウアドレスＲ．Ａｄｄ（ブロック内デコード回路ＲＤ1 に入力されるロウアドレスとは別のアドレス、例えば上位アドレスである）をデコードし、ブロックを選択する。
【００７０】
ワード線駆動回路１０６は、転送ゲート４０１、４０２、４１０、ＭＯＳトランジスタＱ134 、Ｑ135 、Ｑ136 、Ｑ121 、Ｑ122 、Ｑ131 、Ｑ132 、Ｑ133 、レベルシフタ７０９、ワード線接地回路４１１等から構成される。
【００７１】
ブロックデコード回路ＲＤ2 選択されたブロックに対応するワード線駆動回路１０６はＣＧ1 〜ＣＧ16信号に応じてワード線ＷＬ1 〜ＷＬ16を駆動する。信号Ａ〜Ｅ、電源ＶA 、ＶB 、ＶC に印加する電位を図表１１に示す。ここで、Ｖppは２０Ｖ、Ｖm は１０Ｖ、Ｖccは５Ｖ、ＧＮＤは０Ｖを示している。
【００７２】
図５に戻ると、ＲＡＭ３０１は読出したデータ、書き込むべきデータ等を一時的に格納するためのものであり、フラグデータメモリ３０２はメモリセルアレイ１０８内の各ブロックに対応して多値数を記憶する不揮発性のメモリである。メモリセルアレイの容量が小さければ一つのメモリセルアレイの特性は均一で、何れのセルを取ってみても最大多値数は一定であると考えられるが、例えば６４Ｍ個のメモリセルでは、そのメモリセル上の位置によって最大多値数はばらつく可能性があるとともに、近傍のメモリセルでは多値数はほぼ同じと考えられる。フラグデータメモリ３０２はメモリセルアレイ１０８内の各ブロックに対応して多値数を記憶するので、ブロック毎に多値数を個別に設定できる。例えばブロック１〜２０は３値メモリとして、ブロック２０〜４０は４値メモリとして、ブロック４０〜２０００は５値メモリとして、ブロック２０００〜２０２０は４値メモリとして、ブロック２０２０〜２０４８は３値メモリとして用いることが可能である。ＣＰＵ３００は読出し・書込み制御、データ転送制御、書込みデータのデコード、読出しデータのエンコード（データ変換）等の動作を行う。
【００７３】
なお、１チップ内のメモリセルを全て同じ多値数で用いる場合にはフラグデータメモリは必要ない。例えば、４値メモリとして用いるのであれば、読出し、書込み共に常に３ステップで行うようＣＰＵが制御すれば良い。
【００７４】
続いて、図１２を参照して、図５に示したメモリシステムの動作方法を説明する。図１２は読出しのフローチャートを示している。
【００７５】
はじめにフラグデータの読出しを行う（ステップＳ００１）。例えばブロック１内のメモリセルのデータを読み出すときには、このブロックに対応するフラグデータメモリ３０２内のフラグデータを読み出す。フラグデータは対応するブロックの多値数ｎに相当する。例えばブロック１内のメモリセルは３値メモリであれば、ｎは３である。続いて、ＣＰＵ３００はワード線駆動電圧データラッチ回路１０１に多値数ｎに相当する第1 回目のベリファイ電圧に相当するデータをラッチする（ステップＳ００２）。すると、ワード線駆動電圧発生回路１０４はこのデータに対応する例えば１．８Ｖを出力する。続いてロウアドレスを入力する（ステップＳ００３）。これは、８ビットでは足りないため、２サイクルに分けてアドレスデータを転送することが必要である。続いて、ワード線を１．８Ｖで駆動してセンス動作（ステップＳ００４）を行う。この結果、記憶データが“２”であればセンスアンプ内のフリップフロップに“０”が、“１”であれば“１”が、“０”であれば“１”がラッチされる。これをカラムアドレスを変化させることによりシーケンシャルに読出し、ＲＡＭ３０１へ格納する（ステップＳ００５）。これにひき続いて、以上のステップＳ００２〜Ｓ００５をもう１度（一般的にはｎ−１回）繰り返す。
【００７６】
二回目のサイクルでは、ワード線電圧が例えば３．６Ｖであるほかは上述のサイクルと同じである。この結果、記憶データが“２”であればセンスアンプ内のフリップフロップに“０”が、“１”であれば“０”が、“０”であれば“１”がラッチされ、このデータがＲＡＭ３０１に格納される。
【００７７】
続いて、ＲＡＭ３０１に格納されたデータをエンコードしてビット列を生成する。３進数（３ビット情報）を２進数に変換するアルゴリズムを用いる。この例では、ＣＰＵとこれを制御するソフトウェアによりエンコード、デコード動作を行うものを示したが、これらの動作はハードウェアにより行っても良い。これを図１９、図２０に示す。
【００７８】
図１９はデータビット列Ｄ0 Ｄ1 と、これをデコードして、ＲＡＭ３０１に格納し、書込み時にメモリセルアレイに転送するデータ列ｄ0 ｄ1 ｄ2 との対応関係を示した図表である。そして、図２０はこのエンコード動作及びデコード動作を実現するための回路図である。図２０（ａ）はデコード動作を実現する回路で、アンド回路ＡＮＤ11、オア回路ＯＲ11等から構成されている。図２０（ｂ）はエンコード動作を実現する回路で、アンド回路ＡＮＤ12、ＡＮＤ13、オア回路ＯＲ12、インバータ回路ＩＮＶ11、ＩＮＶ12等から構成されている。
【００７９】
図１３に、上述のシステムを大容量化した時のシステム構成を示す。図５のうち、多値メモリ１００とＣＰＵ３００、ＲＡＭ３０１、フラグデータメモリ３０２は同一チップに搭載し、これを複数用いた例が図１３（ａ）である。コントローラ部（ＣＰＵ３００、ＲＡＭ３０１、フラグデータメモリ３０２）を取り出して別のチップにまとめて搭載した例が図１３（ｂ）である。なお、図２０のエンコーダ・デコーダ回路を用いる場合には、コントロール回路として共通に持つべきである。
【００８０】
なお、この構成に限らず、多値メモリチップのみをボードもしくはカード上に多数搭載し、他のコントローラ等を別のボードにまとめることも考えられる。このように構成すると、コントローラは共通にして、必要に応じて記憶容量を増大することが可能となる。もちろん、コントローラを複数チップで構成しても良い。
【００８１】
図１４はブロックをワード線毎に構成した例である。図５に示す例よりもより細かなブロックとなり、１チップに記憶できるデータの総量を増大させることができる。
【００８２】
図１５は各チップ毎にフラグデータメモリ３０２を有する例である。この様に構成するとシステムの拡張が容易になる。また、一つのチップ内でブロック分割をせず、常に同じ多値数のメモリセルとして用いるのであれば、１チップに一つ不揮発性レジスタを設け、この不揮発性レジスタに１チップのメモリセルに共通の多値数を記憶させておけば良い。
【００８３】
図１３〜図１５に示すようなメモリシステム構成をとる場合には、その販売方法は従来とは異なる特殊なものとなろう。
【００８４】
例えば、第１にメーカ側が各チップの多値数をテストし、テスト結果に基づき充分保障できる範囲内の多値数を予め不揮発性の多値数レジスタに記憶させておくことが考えられる。
【００８５】
第２に１チップ内でブロック分割し、ブロック毎に多値数を異ならせるメモリであれば、メーカ側のテスト結果に基づき、全てのブロックにつき多値数を予め記憶させておくことが考えられる。
【００８６】
第３に、以上のテストを全てユーザの負担とすることも考えられる。この場合、ユーザの責任で多値数を決定する。
【００８７】
この様な販売方法を採用すれ、他の種類のメモリとは比較にならないほど安価な多値メモリを供給できるようになるであろう。
【００８８】
以上のように、ＣＰＵ３００（デコーダ・エンコーダ）をオフチップ構成とした場合には、４値であれば３回の読出しサイクルを、８値であれば７回の読出しサイクルを繰り返す必要があり、パフォーマンスの劣化は免れない。これを改善した例が図１６の読出し方法である。
【００８９】
まず、ビット線をプリチャージして、ワード線を最も高いＶvfy の値にセットする。そして、“１１”のセルがビット線をディスチャージした時刻ｔ1 でセンスアンプのφ3 パルスを立て、このときのビット線の情報をラッチする。この時、“１１”以外のセンスアンプはリセット状態から反転するので、とのビット線が“１１”に対応するのかが判る。この使用法を全センスアンプについて、“１０”のセルがビット線をディスチャージしてしまう前に読出してしまい、コントローラ内のＲＡＭ３０２内に格納してしまう。これを図の様に“１０”と“０１”に対して行えば、一度のプリチャージで全情報を読み出すことが可能となる。
【００９０】
この読出し方法は、隣接するセルデータのディスチャージ時間内で情報を全部読みらなければならず、タイミング上の厳しさを有している。このため、情報量が増加すればシリアルアクセスにかなりの高速化が要求されることになる。これに対する対策を示したのが図１７である。
【００９１】
ここに示された構成によれば、センスアンプを各ビット線あたり２個設けており、２ｗａｙでアクセスする。すなわち、センスアンプＳ／Ａ1 で読み出されるのは“１１”と“０１”に相当するデータのみであり、その間の“１０”はセンスアンプＳ／Ａ2 でラッチする。データバス線はこの場合２対必要となるが、カラムゲートを適宜切り替えることにより交互にデータバスに現れるようにすれば、データバス線は１対でも良い。
【００９２】
この場合、プログラム時のデータロードに同一の手法を用いると、ＭＯＳトランジスタＱ4 、Ｑ4´の２つのＭＯＳトランジスタが必要となる。しかし、データロードが仕様的に遅くても良い場合には、ビット毎ベリファイの書込みはセンスアンプＳ／Ａ1 のみで行えば良いため、ＭＯＳトランジスタＱ4´は不要となる。
【００９３】
図２１〜図２５は本発明のさらに他の実施の形態を示す図であり、読出し速度をさらに向上させたものを示す。
【００９４】
図２１は本発明にかかる不揮発性半導体記憶装置の概略構成を示すブロック図である。同図に示されるように、ＮＡＮＤ型フラッシュメモリセルがマトリクス状に配置されたＲＡＭ部５０１と、このＲＡＭ部のワード線に平行に並設されたレジスタ５０２、このレジスタの内容を記憶する外部ＳＲＡＭ５０３および読み出されたデータを２値に変換するコード変換部５０４を有している。ここで、ＲＡＭ部５０１は最大ｎ値の多値メモリであり、例えば１Ｋワード×１Ｋビット構成となっており、レジスタも同様に１Ｋビット構成となっている。このレジスタは後述するように５１２ビットずつ分割して使用する。また外部ＳＲＡＭは１Ｋビット×（ｎ−２）行の構成となっている。
【００９５】
図２２は実際の記憶装置としてのメモリボードの外観を示す斜視図であって、基板６０１の主面上に複数のＲＡＭチップ６０２、ＣＰＵチップ６０３、ＳＲＡＭチップ６０４が実装されたものを示す。
【００９６】
また、図２３はメモリボードの他の例を示すもので、（ａ）は表面から見た斜視図、（ｂ）は正面図である。この例では基板５１１の表面には複数のＲＡＭチップが、裏面にはＣＰＵチップ６０３およびＳＲＡＭチップ６０４が実装されている。
【００９７】
図２４はさらに他の例を示すもので、マザーボード基板６２１上にＣＰＵチップ６０３、ＳＲＡＭチップ６０４、コネクタ６２２が実装されており、このコネクタ６２２にＲＡＭチップが複数実装されたメモリボードが装着されるようになっている。
【００９８】
なお、図２２〜図２４ではメモリボードとして実現させているが、規格化されたメモリカードとして実現することもできる。
【００９９】
図２５は本実施の形態における動作を示すものである。ＲＡＭは４値データを記憶するもの（ｎ＝４）であるとする。
【０１００】
この動作はパイプラインの手法を用いたもので、まず、ワード線ＷＬ０のデータＶWL0 を読出してレジスタ５０２に格納する（図２５（ａ））。次にレジスタ５０２の下位半分（下位５１２ビット分）のＶWL0 データをシリーズに読み出して外部ＳＲＡＭ５０３の１行目に転送する（図２５（ｂ））。次に、ＲＡＭ部５０１のロウアドレスを進めてワード線ＷＬ１のデータＶWL0 を読出す。この読出しは下位のみ行い、レジスタ５０２の下位部分に格納する。これと同時にレジスタ５０２の上位部分に格納されているＶWL0 データ（上位５１２ビット分）が外部ＳＲＡＭ５０３の１行目に転送される（図２５（ｃ））。次に、レジスタ５０２に格納されている下位半分のＶWL1 データを外部ＳＲＡＭ５０３の２行目に転送するとともに、レジスタ５０２の上位半分にＶWL1 データの上位部分を格納する（図２５（ｄ））。次に、ＲＡＭ部５０１のロウアドレスをさらに進め、レジスタ５０２に格納されている上位半分のＶWL1 データを外部ＳＲＡＭ５０３の２行目に転送するとともに、レジスタ５０２の下位半分にＶWL2 データの下位部分を格納する（図２５（ｅ））。次に、上位半分のＶWL2 データをレジスタ５０２の上位部分に格納するとともに、下位部分のＶWL2 データを外部ＳＲＡＭ５０３の下位部分データとともにコード変換部５０４に送って３ビット分を同時に２進数に変換する。同様に、レジスタ５０２の上位部分に格納されたＶWL2 データの下位部分は外部ＳＲＡＭ５０３の上位部分データとともにコード変換部で２進数に変換される。
【０１０１】
このように、アクセスと読出しが平行して行われるので、ｔR ＜ｔS ／２の関係があれば、全体の読出し時間は
ｔR ＋３ｔS ＋ｔCONV
に短縮されることになる。
【０１０２】
さらに、図２５に示した実施の形態のように、外部ＳＲＡＭを複数ビット分用意し、そこに格納されていた前２値の情報と読出しを同期させて出力し、同時に変換を行うようにすれば、ｔCONVの時間も数分の１となる。
【０１０３】
また、コード変換後、情報量は倍になるので、読出しのためのクロックをダブルクロック、すなわち、上記例ではシリアルアクセスを５０ｎｓサイクルで行うとした時、コード変換部５０４からの出力を２５ｎｓにして動作させれば、より高いスループットが得られる。
【０１０４】
なお、図２２〜図２４に示した実施の形態では単独のＳＲＡＭチップを用いているが、ＣＰＵに付属する高速のキャッシュメモリを用いるようにしても良い。
【０１０５】
また、この実施の形態ではメモリセル、レジスタを２分割しているが、３以上の整数に分割しても良く、その場合、読出しのスタートアドレスを最適に制御して読出し効率をさらに向上させることもできる。
【０１０６】
以上、本発明により、多値の大きさ（多値数）をセルの実力から決められるフレキシブルで、かつチップサイズを最小にできる多値フラッシュメモリが実現できる。なお、本発明は上記実施の形態に限定されることはなく、発明の趣旨を逸脱しない限り数々の変更が可能である。また、メモリセルをＮＡＮＤ構成のもののみ示したが、ＮＯＲ型にも適用できる。
【０１０７】
【発明の効果】
以上のように、本発明によれば、メモリセルの多値数への対応能力がアレイ内やチップ単位で異なることから、可能な多値数と用途に応じてメモリセルをフレキシブルに使用するようにしているので、安価でチップサイズを最小にできる多値フラッシュメモリを実現することができる。
【０１０８】
また、メモリセルアレイの分割部分からレジスタの分割部分への読出しと、レジスタの他の分割部分から外部ＳＲＡＭへの転送とを平行に行うようにしているので、読出し速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の多値メモリの回路図である。
【図２】本発明の実施の形態の書込み動作時のしきい値の変動を示した図である。
【図３】本発明の実施の形態の別の書込み動作時のしきい値の変動を示した図である。
【図４】本発明の実施の形態のさらに書込み動作時のしきい値の変動を示した図である。
【図５】本発明の実施の形態の不揮発性半導体記憶装置の回路構成図である。
【図６】本発明の実施の形態のメモリセルの回路図である。
【図７】本発明の実施の形態の要部を示した回路図である。
【図８】本発明の実施の形態の要部を示した回路図である。
【図９】本発明の実施の形態の要部を示した回路図である。
【図１０】本発明の実施の形態の要部を示した回路図である。
【図１１】図１０の動作時において電圧される電圧を表した図表である。
【図１２】本発明の実施の形態の読出し動作を示したフローチャートである。
【図１３】本発明の変形例を示した図である。
【図１４】本発明の別の変形例を示した図である。
【図１５】本発明のさらに別の変形例を示した図である。
【図１６】本発明の読出し動作における変形例を示した図である。
【図１７】本発明のさらに別の変形例を示した回路図である。
【図１８】図１７の回路を用いた場合の読出し動作における変形例を示した図である。
【図１９】エンコーダ・デコーダ回路の動作を示す図表である。
【図２０】エンコーダ・デコーダ回路の回路構成図である。
【図２１】読出し速度を向上させた実施の形態を示すブロック図である。
【図２２】図２１の構成を実現させたメモリボードの一例を示す斜視図である。
【図２３】図２１の構成を実現させたメモリボードの他の例を示す斜視図および正面図である。
【図２４】図２１の構成を実現させたメモリボードのさらに他の例を示す斜視図である。
【図２５】図２１に示した実施の形態における読出し動作の説明図である。
【符号の説明】
１００ 多値メモリ
１０１ ワード線駆動電圧データラッチ回路
１０２ ロウアドレスラッチ回路
１０３ カラムアドレスラッチ回路
１０４ ワード線駆動電圧発生回路
１０５ ロウデコード回路
１０６ ワード線駆動回路
１０７ カラムデコード回路
１０８ メモリセルアレイ
１０９ プリチャージ回路
１１０ センスアンプアレイ
１１１ カラムゲート
２００、２０１、２０２ ベリファイ電位発生回路
２０３ 書込み電位発生回路
３００ ＣＰＵ
３０１ ＲＡＭ
３０２ フラグデータメモリ
５０１ ＲＡＭ部
５０２ レジスタ
５０３ 外部ＳＲＡＭ部
５０４ コード変換部
Ｃ 不揮発性メモリセル
ＳＡ センスアンプ
ＷＬ ワード線

Claims (2)

1. 複数個の不揮発メモリセルを行列状に配列し、同一行に属するメモリセルを共通のワード線で接続し、同一列に属するメモリセルを共通のビット線で接続したメモリセルアレイと、
   外部から入力される第１のデータを保持する第１のレジスタと、
   前記第１のレジスタの保持内容に応じて前記ワード線を選択するワード線選択回路と、
   前記メモリセルアレイ内の複数のメモリセルから構成されるメモリセルグループに対応して設けられ、対応するメモリセルグループの一つのメモリセルの記憶するデータの個数を保持する複数のフラグセルと、
   前記フラグセルの保持内容に応じて電圧を発生させるワード線電圧発生回路と、
   前記ワード線選択回路により選択されたワード線を前記ワード線電圧発生回路の発生した電圧で駆動するワード線駆動回路と、
   前記ビット線の電位を検出し増幅しこのビット線電位に対応するデータを保持する複数のセンスアンプ回路と、
   前記センスアンプ回路の保持するデータを外部から入力される第２のデータに応じて選択的に出力するカラム選択回路と、
   を具備した不揮発性半導体記憶装置。
2. 前記フラグセルは不揮発性記憶を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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