JP2002260391A - 半導体記憶装置及びその読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルトランジスタが保持している多値
の情報から、メモリセルの情報を１度のアクセスで選択
的に取り出すことを可能にする。 【解決手段】 ２種類のデータ（高濃度イオン、低濃度
イオン）を保持し４つの状態を記憶可能なメモリセルト
ランジスタ７〜１０がマトリクス状に配置されたメモリ
部と、ゲート電圧Ｖｇをワード線３、４の１つを選択し
て印加し、ワード線上に接続されているメモリセルトラ
ンジスタのゲートに印加するゲート線選択部１３と、ワ
ード線の１つにゲート電圧Ｖｇが印加されたとき、ビッ
ト線１、２から読み出される信号の電流値を検出して、
各ビット線上の電流値を複数ビットのデータ列に変換し
て出力する電流検出回路部５と、データ選択回路部１４
からの選択信号による各ビット線上の電流値を変換した
複数ビットのデータ列のそれぞれについて、論理的な処
理を行って１ビットのデータとして内部バス１２に出力
する読み出しデータ確定部１１とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその読み出し方法に係り、特に、多値情報を保持可能
な半導体記憶装置及びその読み出し方法に関する。

【０００２】

【従来の技術】多値情報を保持可能な半導体記憶装置に
関する従来技術として、例えば、特開平７−２０１１８
９号公報等に記載された技術が知られている。この従来
技術は、半導体記憶装置から情報を読み出すとき、メモ
リセルトランジスタのソース電極−ドレイン電極間に電
流が流れるか否かを検出し、その検出結果に基づいて、
メモリセルトランジスタのゲート電極に印加するゲート
電圧を変化させて、多値情報を検出するというものであ
る。

【０００３】図８は従来技術による多値情報を保持可能
な半導体記憶装置の構成例を示すブロック図、図９は読
み出し処理の動作を説明するフローチャートであり、以
下、これらの図を参照して従来技術による多値情報を保
持可能な半導体記憶装置について説明する。図８におい
て、２１は電圧制御回路、２２はデコーダ、２３はメモ
リセルアレイ、２４はマルチプレクサ、２５はセンスア
ンプ、２６は信号制御回路、２７は入力インタフェース
（Ｉ／Ｆ）、２８は出力インタフェース（Ｉ／Ｆ）であ
る。

【０００４】図８において、メモリセルアレイ２３は、
複数のメモリセルトランジスタがマトリックス状に配置
されたものである。メモリセルアレイ２３を構成する各
メモリセルトランジスタは、浮遊ゲート型のメモリセル
トランジスタであり、そのコントロールゲートはワード
線に、ドレイン電極はビット線に、ソース電極は共通の
ソース線に接続されている。また、ワード線は、メモリ
セルアレイ２３の列方向に並んでデコーダ２２にそれぞ
れ接続され、一方、ビット線は、メモリセルアレイ２３
の行方向に並んでマルチプレクサ２４にそれぞれ接続さ
れている。ソース線は接地されている。

【０００５】図８に示す多値情報を保持可能な半導体記
憶装置において、読み出し動作時、まず、入力Ｉ／Ｆ２
７を介してアドレス信号が信号制御回路２６に入力され
る。信号制御回路２６は、入力されたアドレス信号に応
じて、選択すべきワード線とビット線とを判断し、デコ
ーダ２２及びマルチプレクサ２４にその結果を伝達す
る。この情報に応じて、デコーダ２２はワード線を、マ
ルチプレクサ２４はビット線をそれぞれ選択する。ま
た、信号制御回路２６のもう１つの機能は、選択された
メモリセルトランジスタの制御ゲートに印加すべき電圧
の大きさを判断し、電圧制御回路２１にその結果を伝達
することである。電圧制御回路２１は、デコーダ２２を
介して、選択されたワード線に所定の電圧を印加する。
一方、選択されたビット線には、マルチプレクサ２４に
より所定の電圧が印加される。

【０００６】そして、選択メモリセルトランジスタのし
きい値の状態によって選択ビット線に電流が流れるか否
かが決まる。この選択ビット線の電流の状態は、マルチ
プレクサ２４からセンスアンプ２５に伝達される。セン
スアンプ２５は、選択ビット線の電流の有無を検出し、
その結果を信号制御回路２６に伝達する。信号制御回路
２６は、センスアンプ２５での検出結果に基づき、選択
メモリセルトランジスタの制御ゲートに、次に印加する
ゲート電圧を決定して、その結果を電圧制御回路２１に
伝達する。また、信号制御回路２６は、前述した手順を
繰り返して最終的に得られた選択メモリセルトランジス
タの記憶データを出力Ｉ／Ｆ２８を介して出力する。

【０００７】次に、図９に示すフローを参照して、従来
技術による多値情報を保持可能な半導体記憶装置の読み
出し処理の動作を説明する。

【０００８】（１）信号制御回路２６は、入力されたア
ドレス信号に応じて、選択すべきワード線とビット線と
を判断し、デコーダ２２及びマルチプレクサ２４にワー
ド線と、ビット線とを選択させた後、選択されたメモリ
セルトランジスタの制御ゲートに印加すべき電圧の大き
さを判断して電圧制御回路２１にその電圧の印加を行わ
せる。このとき、ゲート電圧Ｇ１＜ゲート電圧Ｇ２＜ゲ
ート電圧Ｇ３であるとして、まず、ゲート電圧Ｇ２を印
加させる（ステップ９０１）。

【０００９】（２）信号制御回路２６は、センスアンプ
２５からの電流の有無の検出結果をチェックし、電流が
流れた場合、次に、電圧制御回路２１にゲート電圧Ｇ１
を印加させ、センスアンプ２５からの電流の有無の検出
結果をチェックする（ステップ９０２〜９０４）。

【００１０】（３）ステップ９０４のチェックで、電流
が流れた場合、“００”を出力し、電流が流れなかった
場合、“０１”を出力する（ステップ９０５、９０
６）。

【００１１】（４）ステップ９０２のチェックで、電流
が流れなかった場合、信号制御回路２６は、電圧制御回
路２１にゲート電圧Ｇ３を印加させ、センスアンプ２５
からの電流の有無の検出結果をチェックする（ステップ
９０７、９０８）。

【００１２】（５）ステップ９０８のチェックで、電流
が流れた場合、“１０”を出力し、電流が流れなかった
場合、“１１”を出力する（ステップ９０９、９１
０）。

【００１３】前述したように従来技術による半導体記憶
装置は、図９により説明したような読み出し方法を採用
しているため、複数のデータ中の１データを任意に読み
出したい場合、選択されたメモリセルトランジスタのゲ
ート電極に複数のゲート電圧を繰り返し印加して、ソー
ス−ドレイン間の電流の有無検出して複数データの判定
を実施した後、読み出したい１つのデータを選択してい
る。このため、従来技術による多値情報を保持可能な半
導体記憶装置は、確定したデータを読み出すことができ
るまで、最低２回の判定が必要となり、データの読み出
しに長時間を要するものであった。

【００１４】

【発明が解決しようとする課題】前述したように、従来
技術による多値情報を保持可能な半導体記憶装置は、確
定したデータを読み出すことができるまで、最低２回の
判定が必要となり、データの読み出しに長時間を要する
という問題点を有している。

【００１５】本発明の目的は、前記した従来技術の問題
点を解決し、読み出したいプログラム（データ）によ
り、データ選択回路を設けて、読み出し動作時の電圧降
下検出部の動作を選択可能として保持データの選択を可
能にし、高速なデータの読み出しを行うことのできる多
値情報を保持可能な半導体記憶装置及びその読み出し方
法を提供することにある。

【００１６】

【課題を解決するための手段】本発明によれば前記目的
は、多値情報を記憶可能なメモリセルトランジスタを有
する半導体記憶装置において、読み出し時の保持情報に
よるビット線の電圧降下量を検出し、保持されている多
値情報を複数のビットに変換する手段と、データ選択回
路と、該データ選択回路からのデータ選択信号に基づい
て、前記複数のビットに変換された多値データを論理処
理したデータまたは前記複数のビットの１つを取り出す
読み出しデータ確定部とを備えることにより達成され
る。

【００１７】また、前記目的は、多値情報を記憶可能な
メモリセルトランジスタを有する半導体記憶装置の読み
出し方法において、読み出し時の保持情報によるビット
線の電圧降下量を検出し、保持されている多値情報を複
数のビットに変換すると共に、データ選択回路からのデ
ータ選択信号に基づいて、前記複数のビットに変換され
た多値データを論理処理したデータまたは前記複数のビ
ットの１つを取り出すことにより達成される。

【００１８】

【発明の実施の形態】以下、本発明による多値情報を保
持可能な半導体記憶装置及びその読み出し方法の実施形
態を図面により詳細に説明する。

【００１９】図１は本発明の一実施形態による半導体記
憶装置の構成例を示すブロック図、図２はメモリセルト
ランジスタのそれぞれに４つの状態を記憶可能とするこ
とを説明する図、図３は電流検出回路部の構成を示すブ
ロック図である。図１、図３において、１、２はビット
線、３、４はワード（ゲート）線、５は電流検出回路
部、６は読み出しデータ記憶部、７〜１０はメモリセル
トランジスタ、１１は読み出しデータ確定部、１２は内
部バス、１３はゲート線選択部、１４はデータ選択回路
部、１８〜２０はインバータである。

【００２０】図１に示す本発明の実施形態による半導体
記憶装置は、２種類のデータ（高濃度イオン、低濃度イ
オン）を保持し４つの状態を記憶可能なメモリセルトラ
ンジスタ７〜１０がマトリクス状に配置されたメモリ部
と、ゲート電圧Ｖｇをワード線３、４の１つを選択して
印加し、ワード線上に接続されているメモリセルトラン
ジスタのゲートに印加するゲート線選択部１３と、ワー
ド線の１つにゲート電圧Ｖｇが印加されたことにより、
そのワード線に接続されているメモリセルトランジスタ
のドレインに接続されたビット線１、２から読み出され
る信号の電流値を検出して、各ビット線上の電流値を複
数ビットのデータ列（説明している例の場合、３ビッ
ト）に変換して出力する電流検出回路部５と、読み出さ
れたデータを記憶する読み出しデータ記憶部６と、デー
タ選択回路部１４からの選択信号による各ビット線上の
電流値を変換した複数ビットのデータ列のそれぞれにつ
いて、論理的な処理を行って１ビットのデータとして内
部バス１２に出力する読み出しデータ確定部１１とを備
えて構成されている。

【００２１】なお、図１には、メモリ部に４つのメモリ
セルトランジスタ７〜１０を備えるとして示している
が、実際には、ｍ×ｎ個のメモリセルトランジスタを備
えてよく、この場合、１ワードをｎビットとして、ｍワ
ードを記憶するメモリ部を構成することができる。

【００２２】次に、図２を参照して、メモリセルトラン
ジスタのそれぞれに４つの状態を記憶させることが可能
であることについて説明する。

【００２３】図２に示すように、メモリセルトランジス
タのそれぞれは、（１）イオン注入を全く実施しなかっ
たメモリセルトランジスタの状態、（２）低濃度イオン
注入のみ実施したメモリセルトランジスタの状態、
（３）高濃度イオン注入のみ実施したメモリセルトラン
ジスタの状態、（４）高濃度イオン注入と低濃度イオン
注入とを実施したメモリセルトランジスタ状態の４つの
状態を設定する可能であり、このような状態により、４
つの状態が記憶可能とされている。そして、前述のよう
な状態とされたメモリセルトランジスタのスレッシュホ
ールド電圧は、（１）から（４）の順に高くなる。これ
ら４種類のスレッシュホールド電圧を、それぞれ、
Ｖ_T1、Ｖ_T2、Ｖ_T3、Ｖ_T4とすると、Ｖ_T1＜Ｖ_T2＜Ｖ_T3＜
Ｖ_T4となる。

【００２４】本発明の実施形態は、前述したようなメモ
リセルトランジスタの記憶状態を示すスレッシュホール
ド電圧と、半導体記憶装置の情報の読み出し時にメモリ
セルトランジスタのゲート電極に印加するゲート電圧Ｖ
ｇとの大小関係により、メモリセルトランジスタのソー
ス電極−ドレイン電極間に流れる電流が異なることを利
用して、メモリセルトランジスタのドレイン電極に接続
されるビット線の電圧降下量を検出することにより、メ
モリセルトランジスタが保持している情報を検出するも
のである。

【００２５】次に、前述したような情報の検出を行う電
流検出回路部５の構成と動作とを図３を参照して説明す
る。

【００２６】電流検出回路部５は、図３に示すように、
３組のインバータ１８〜２０により構成され、各インバ
ータの入力は、メモリ部を構成するメモリセルトランジ
スタのドレイン電極に接続される各ビット線に並列に接
続されている。また、各インバータは、２つのトランジ
スタにより構成され、それぞれのインバータを構成する
トランジスタのソース電極には、それぞれ異なる電圧Ｖ
Ｓ３、ＶＳ２、ＶＳ１印加されている。そして、各イン
バータ１８〜２０は、メモリセルトランジスタのスレッ
シュホールド電圧と半導体記憶装置の情報の読み出し時
にメモリセルトランジスタのゲート電極に印加されるゲ
ート電圧Ｖｇの大小関係により、メモリセルトランジス
タのソース電極−ドレイン電極間に流れる電流が異なる
ことによるビット線の電圧降下量を検出して出力する。

【００２７】本発明の実施形態による半導体記憶装置
は、読み出し時、各メモリセルトランジスタについてゲ
ート電位を変えずに行われ、読み出し動作時のゲート電
位をＶｇとする。そして、前述した４つの状態の１つを
記憶しているメモリセルトランジスタのスレッシュホー
ルド電圧Ｖ_T1、Ｖ_T2、Ｖ_T3、Ｖ_T4に対して、ゲート電位
Ｖｇを、 Ｖ_T1＜Ｖ_T2＜Ｖｇ＜Ｖ_T3＜Ｖ_T4 の関係になるように設定する。また、また、メモリセル
トランジスタのスレッシュホールド電圧Ｖ_T1、Ｖ_T2、Ｖ
_T3、Ｖ_T4のメモリセルトランジスタに、ゲート電圧Ｖｇ
を印加したときのビット線の電圧降下量を、それぞれＶ
_F1、Ｖ_F2、Ｖ_F3、Ｖ_F4（Ｖ_F4＜Ｖ_F3＜Ｖ_F2＜Ｖ_F1）であ
るとする。この結果、ゲート電圧Ｖｇを印加したときの
各メモリセルトランジスタのビット線の電位は、Ｖｂ−
Ｖ_F1、Ｖｂ−Ｖ_F2、Ｖｂ−Ｖ_F3、Ｖｂ−Ｖ_F4となる。そ
して、電流検出回路部５内のメモリセルトランジスタの
ドレイン電極に接続されているビット線に対して並列に
配置されるインバータ１８、１９、２０、のソース電極
に印加される電圧を、Ｖ_S1、Ｖ_S2、Ｖ_S3（Ｖ_S1＜Ｖ_S2＜
Ｖ_S3）であるとする。

【００２８】次に、前述した条件で、前述した４つの状
態の１つを記憶しているメモリセルトランジスタのゲー
ト電位Ｖｇとして読み出しが行われた場合の電流検出回
路部５の動作を説明する。

【００２９】インバータ１８、１９、２０のソース電極
に印加される電圧をＶ_S1、Ｖ_S2、Ｖ _S3としたときの電圧
降下後のビット線電圧との大小関係は、メモリセルトラ
ンジスタのドレイン電極に接続される電圧をＶｂとする
と、Ｖｂ−Ｖ_F1＜０．５Ｖ_S1＜Ｖｂ−Ｖ_F2＜０．５Ｖ_S2
＜Ｖｂ−Ｖ_F3＜０．５Ｖ_S3＜Ｖｂ−Ｖ_F4となる。そし
て、いま、図１に示すゲート線選択部１３からゲート電
圧Ｖｇを１つのワード線に印加してメモリセルトランジ
スタの保持データを読み出すものとする。

【００３０】スレッシュホールド電圧がＶ_T4であるメモ
リセルトランジスタは、メモリセルトランジスタのゲー
ト電極にゲート電圧Ｖｇが印加されたとき、そのビット
線の電位がＶｂ−Ｖ_F4となるので、インバータ１８のス
レッシュホールド電圧０．５Ｖ_S3を超えないので、出力
Ｄ２はＬとなる。同様に、ビット線の電位Ｖｂ−Ｖ
_F4は、インバータ１９のスレッシュホールド電圧０．５
Ｖ_S2を超えないので、出力Ｄ１はＬとなり、また、イン
バータ２０のスレッシュホールド電圧０．５Ｖ_S1を超え
ないので、出力Ｄ０はＬとなる。すなわち、スレッシュ
ホールド電圧がＶ_T4であるメモリセルトランジスタが読
み出されたとき、電圧検出回路部５を構成するインバー
タ１８、１９、２０の出力Ｄ２，Ｄ１，Ｄ０は、Ｌ，
Ｌ，Ｌとなる。

【００３１】スレッシュホールド電圧がＶ_T3であるメモ
リセルトランジスタは、メモリセルトランジスタのゲー
ト電極にゲート電圧Ｖｇが印加されたとき、そのビット
線の電位がＶｂ−Ｖ_F3となるので、インバータ１８のス
レッシュホールド電圧０．５Ｖ_S3を超えないので、出力
Ｄ２はＬとなる。同様に、ビット線の電位Ｖｂ−Ｖ
_F3は、インバータ１９のスレッシュホールド電圧０．５
Ｖ_S2を超えないので、出力Ｄ１はＬとなり、また、イン
バータ２０のスレッシュホールド電圧０．５Ｖ_S1を超え
るので、出力Ｄ０はＨとなる。すなわち、スレッシュホ
ールド電圧がＶ_T3であるメモリセルトランジスタが読み
出されたとき、電圧検出回路部５を構成するインバータ
１８、１９、２０の出力Ｄ２，Ｄ１，Ｄ０は、Ｌ，Ｌ，
Ｈとなる。

【００３２】また、スレッシュホールド電圧がＶ_T2であ
るメモリセルトランジスタは、メモリセルトランジスタ
のゲート電極にゲート電圧Ｖｇが印加されたとき、その
ビット線の電位がＶｂ−Ｖ_F2となるので、インバータ１
８のスレッシュホールド電圧０．５Ｖ_S3を超えないの
で、出力Ｄ２はＬとなる。逆に、ビット線の電位Ｖｂ−
Ｖ_F2は、インバータ１９のスレッシュホールド電圧０．
５Ｖ_S2を超えるので、出力Ｄ１はＨとなり、また、イン
バータ２０のスレッシュホールド電圧０．５Ｖ_S1を超え
るので、出力Ｄ０はＨとなる。すなわち、スレッシュホ
ールド電圧がＶ_T2であるメモリセルトランジスタが読み
出されたとき、電圧検出回路部５を構成するインバータ
１８、１９、２０の出力Ｄ２，Ｄ１，Ｄ０は、Ｌ，Ｈ，
Ｈとなる。

【００３３】さらに、スレッシュホールド電圧がＶ_T1で
あるメモリセルトランジスタは、メモリセルトランジス
タのゲート電極にゲート電圧Ｖｇが印加されたとき、そ
のビット線の電位がＶｂ−Ｖ_F1となるので、インバータ
１８のスレッシュホールド電圧０．５Ｖ_S3を超えるの
で、出力Ｄ２はＨとなる。同様に、ビット線の電位がＶ
ｂ−Ｖ_F1は、インバータ１９のスレッシュホールド電圧
０．５Ｖ_S2を超えるので、出力Ｄ１はＨとなり、また、
インバータ２０のスレッシュホールド電圧０．５Ｖ_S1を
超えるので、出力Ｄ０はＨとなる。すなわち、スレッシ
ュホールド電圧がＶ_T1であるメモリセルトランジスタが
読み出されたとき、電圧検出回路部５を構成するインバ
ータ１８、１９、２０の出力Ｄ２，Ｄ１，Ｄ０は、Ｈ，
Ｈ，Ｈとなる。

【００３４】電流検出回路部５は、前述したような動作
により、スレッシュホールド電圧を異ならせて４つの状
態の１つを記憶しているメモリセルトランジスタの状態
を、３ビットの信号として、１回の読み出しのアクセス
により識別して出力することができる。

【００３５】さて、本発明の実施形態による半導体記憶
装置は、マスクＲＯＭ等に適用して好適なものであり、
複数のプログラムに対応するデータを書き込んでおき、
読み出し時に、指定した１つのプログラムに対応するデ
ータを選択して読み出すようにすることができる。以下
では、２つのプログラムのそれぞれに対応するデータ列
を同時に記憶させて、読み出し時に、いずれか一方のプ
ログラムに対応するデータを選択して読み出すようにす
る場合を例に説明する。

【００３６】すなわち、いま、２つのプログラムＡ、Ｂ
に対応するデータ列があるとした場合、プログラムＡの
データ列について高濃度イオンを注入して書き込み、ま
た、プログラムＢのデータ列について低濃度イオンを注
入して書き込みを行うことにより、２つのプログラムの
データを各メモリセルトランジスタに記憶させることが
できる。

【００３７】つぎに、前述のようにして書き込まれたデ
ータをプログラムＡ、Ｂのデータとして切り分けて読み
出す動作について説明する。

【００３８】図４は読み出しデータ確定部１１の構成を
示すブロック図、図５は図４による高濃度イオン注入デ
ータ検出の処理動作を説明するフローチャート、図６は
図４による低濃度イオン注入データ検出の処理動作を説
明するフローチャートであり、以下、これらについて説
明する。図４において、４１〜４３はインバータ、４４
は論理部、４５はセレクタである。

【００３９】図４に示すように、読み出しデータ確定部
１１は、電流検出回路部５の各インバータの出力Ｄ２〜
Ｄ０の各信号を読み出しデータ記憶部６を介して受け取
る３つのインバータ４１〜４３と、Ｄ２、Ｄ１の各信号
と、Ｄ２〜Ｄ０の信号をインバータを経て反転した信号
とを論理演算する論理部４４と、データ選択回路１４か
ら出力されるデータ選択信号ＤＳに基づいて、論理部４
４からの信号とインバータ４２からのＤ１の信号の反転
信号との一方を選択して出力するセレクタ４５とにより
構成されている。

【００４０】図４に示す読み出しデータ確定部１１は、
データ選択信号ＤＳにより、図５に示すように、読み出
しデータ確定部１１がＤ１のデータが“０”であるか否
かにより、高濃度イオン注入がされているか否かの判断
が可能となり、メモリセルトランジスタより高濃度イオ
ンが注入したプログラムＡのデータを取り出すことがで
きる。すなわち、Ｄ１のデータが“０”、“１”である
場合、それらのＤ１のデータを選択することにより、高
濃度イオンを注入したプログラムＡのデータが取り出さ
れる。

【００４１】また、図４に示す読み出しデータ確定部１
１は、低濃度イオンを注入したプログラムＢのデータを
取り出す場合、高濃度イオンを注入したデータ検出の場
合と同様に、メモリセルトランジスタのドレイン電極に
接続されるビット線の電圧降下を検出し、データ選択信
号ＤＳにより、図５に示すような読み出しデータ確定部
の結果を選択して、低濃度イオン注入がされているか否
かの判断が可能となり、メモリセルトランジスタより低
濃度イオン注入したプログラムが取り出すことができ
る。すなわち、この場合、図６に示すように、論理部４
４の演算結果が“１”、“０”である場合、それらのデ
ータを選択することにより、低濃度イオンを注入したプ
ログラムＢのデータが取り出される。

【００４２】図４に示す読み出しデータ確定部１１は、
前述したようにして、高濃度イオンを注入した、あるい
は、低濃度イオンを注入したプログラムのデータを選択
して出力ことができる。

【００４３】図７は高濃度イオンによりプログラムＣの
データを、低濃度イオンによりプログラムＤを注入した
半導体記憶装置から各プログラムのデータを選択して取
り出す処理を説明するフローチャートであり、以下、こ
れについて説明する。

【００４４】プログラムＣ、プログラムＤのデータを読
み出す場合、読み出しデータ確定部１１は、前述した場
合と全く同様の動作で、プログラムのデータ選択するこ
とがことができる。そして、ここで説明している例の場
合、プログラムＣのデータの選択の途中で、プログラム
Ｄのデータの選択にプログラムのデータを変更すること
ができる。この場合、図１に示す読み出しデータ確定部
に１１に入力するデータ選択回路部１４からのデータ選
択信号ＤＳを“Ｈ”から“Ｌ”に変えることにより、図
７に示すフローチャートに従い、プログラムＤのデータ
を選択することができ、また、プログラムＤのデータか
らプログラムＣのデータに変更する場合も、データ選択
信号ＤＳを“Ｌ”から“Ｈ”に変えることにより、図７
に示すフローチャートに従い、プログラムＣのデータを
選択することができる。

【００４５】前述した本発明の実施形態は、記憶部を構
成するメモリセルトランジスタが４値の状態を保持でき
るものとして説明したが、本発明は、さらに多くの状態
をメモリセルトランジスタに保持させるようにすること
ができ、これにより、さらに多くのプログラムのデータ
を１つの記憶装置内に記憶して、読み出し時に、それら
を選択して読み出すことができる。

【００４６】

【発明の効果】以上説明したように本発明によれば、メ
モリセルトランジスタが保持している多値の情報から、
メモリセルの情報を１度のアクセスで選択的に取り出す
ことができ、プログラムのデータを選択的に読み出すこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明一実施形態による半導体記憶装置の構成
例を示すブロック図である。

【図２】メモリセルトランジスタのそれぞれに４つの状
態を記憶可能とすることを説明する図である。

【図３】電流検出回路部の構成を示すブロック図であ
る。

【図４】読み出しデータ確定部の構成を示すブロック図
である。

【図５】図４による高濃度イオン注入データ検出の処理
動作を説明するフローチャートである。

【図６】図４による低濃度イオン注入データ検出の処理
動作を説明するフローチャートである。

【図７】高濃度イオンと低濃度イオンとを注入した半導
体記憶装置から各プログラムのデータを選択して取り出
す処理を説明するフローチャートである。

【図８】従来技術による多値情報を保持可能な半導体記
憶装置の構成例を示すブロック図である。

【図９】図８の読み出し処理の動作を説明するフローチ
ャートである。

【符号の説明】

１、２ ビット線 ３、４ ワード（ゲート）線 ５ 電流検出回路部 ６ 読み出しデータ記憶部 ７〜１０ メモリセルトランジスタ １１ 読み出しデータ確定部 １２ 内部バス １３ ゲート線選択部 １４ データ選択回路部 １８〜２０、４１〜４３は インバータ ２１ 電圧制御回路 ２２ デコーダ ２３ メモリセルアレイ ２４ マルチプレクサ ２５ センスアンプ ２６ 信号制御回路 ２７ 入力インタフェース（Ｉ／Ｆ） ２８ 出力インタフェース（Ｉ／Ｆ） ４４ 論理部 ４５ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 畑中 剛 茨城県日立市幸町三丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 沼田 正彦 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 岡村 秀樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B003 AA05 AB04 AC04 AD04 AD05 AD08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 多値情報を記憶可能なメモリセルトラン
   ジスタを有する半導体記憶装置において、読み出し時の
   保持情報によるビット線の電圧降下量を検出し、保持さ
   れている多値情報を複数のビットに変換する手段と、デ
   ータ選択回路と、該データ選択回路からのデータ選択信
   号に基づいて、前記複数のビットに変換された多値デー
   タを論理処理したデータまたは前記複数のビットの１つ
   を取り出す読み出しデータ確定部とを備えることを特徴
   とする半導体記憶装置。
2. 【請求項２】 前記読み出しデータ確定部から取り出さ
   れるデータは、記憶装置に格納された複数のプログラム
   のデータであることを特徴とする請求項１記載の半導体
   記憶装置。
3. 【請求項３】 前記メモリセルトランジスタは、高濃度
   イオン注入、低濃度イオン注入の実施により、多値情報
   を記憶することを特徴とする請求項１または２記載の半
   導体記憶装置。
4. 【請求項４】 多値情報を記憶可能なメモリセルトラン
   ジスタを有する半導体記憶装置の読み出し方法におい
   て、読み出し時の保持情報によるビット線の電圧降下量
   を検出し、保持されている多値情報を複数のビットに変
   換すると共に、データ選択回路からのデータ選択信号に
   基づいて、前記複数のビットに変換された多値データを
   論理処理したデータまたは前記複数のビットの１つを取
   り出すことを特徴とする半導体記憶装置の読み出し方
   法。