JP2001006375A5

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Publication number: JP2001006375A5
Application number: JP1999176027A
Authority: JP
Filing date: 1999-06-22
Publication date: 2006-02-09
Anticipated expiration: 2019-06-22

Description

【特許請求の範囲】
【請求項１】不揮発性半導体装置であって、
複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルの各々は、２ⁿ個（ｎ：自然数、ｎ≧２）のしきい値レベルに応じてｎビットの２値データを保持する記憶素子を含み、
前記しきい値レベルは、前記ｎビットの２値データの集合を
ｉ）ｎ個のビットポインタ変数ＢＰ（ｉ）（ｉ：自然数、１≦ｉ≦ｎ）を、任意の順番で並べられた０から（ｎ−１）のｎ個の整数とそれぞれ対応させ、
ｉｉ）第１のステップでは、前記ｎビットの２値データの集合を、第ＢＰ（１）ビットのデータが“０”および“１”のいずれであるかに応じて２つデータグループに分けて並べ替え、
ｉｉｉ）第ｊのステップ（ｊ：自然数、２≦ｊ≦ｎ）では、第（ｊ−１）のステップまでで２^j-1個に分けられている前記ｎビットの２値データの集合の各グループを、さらに、第ＢＰ（ｊ）ビットのデータが“０”および“１”のいずれであるかに応じて２つのデータグループに分けて並べ替える、
という手順に相当する手続きで並べ替えたものとそれぞれ対応し、
アドレス信号に応じて、前記メモリセルアレイから複数の前記メモリセルを一括して選択するセル選択回路と、
前記データグループに対応する前記しきい値レベルのグループ間の境界に相当する（２ⁿ−１）個の判定レベルに基づいて、前記選択された複数のメモリセルに対して記憶データの読出／書込動作を行なうデータ読出／書込回路と、
前記不揮発性半導体装置の外部と前記メモリセルとの間で、前記記憶データを２値データとしてｋビット（ｋ：自然数）ごとにｋ個の入出力ノードを介して授受するためのデータ入出力回路とをさらに備え、
各前記メモリセルに保持される記憶データは、それぞれ異なるタイミングで同一の前記入出力ノードを介して授受されるｎ個のビットデータから生成される、不揮発性半導体記憶装置。
【請求項２】前記ｎは２であって、
２²＝４個の前記しきい値レベルは、それぞれ、２ビットデータの集合の要素の“１１”、“１０”、“００”、“０１”に昇順に対応する、請求項１記載の不揮発性半導体記憶装置。
【請求項３】要素の“１１”は消去状態に対応し、
前記データ読出／書込回路は、前記選択された複数のメモリセルの前記しきい値レベルを上げることによって書込み動作を行なう、請求項２記載の不揮発性半導体記憶装置。
【請求項４】前記データ読出／書込回路は、前記選択された複数のメモリセルの前記しきい値レベルを１方向に変更することによって書込み動作を行なう、請求項１記載の不揮発性半導体記憶装置。
【請求項５】前記データ読出／書込回路は、
前記記憶素子に保持される前記記憶データの前記第ＢＰ（１）ビットの前記データを識別するための前記判定レベルで読み出したデータを保持し、前記データを前記データ入出力回路に与えるための第１の読出データ保持回路と、
前記第ＢＰ（１）ビット以外の前記第ＢＰ（ｊ）ビットの前記データを識別するための前記判定レベルで読み出したデータを保持する第２の読出データ保持回路とを含む、請求項１記載の不揮発性半導体記憶装置。
【請求項６】前記データ読出／書込回路は、
前記記憶素子に保持される前記記憶データの前記第ＢＰ（１）ビットのデータを識別するための前記判定レベルで読み出したデータを保持し、前記データ入出力回路に与えるための第１の読出データ保持回路と、
前記第１のデータ保持回路が前記入出力回路にデータ出力を行なっている期間中に、前記第ＢＰ（１）ビット以外の第ＢＰ（ｊ）ビットのデータを識別するための前記判定レベルで読み出したデータを保持する第２の読出データ保持回路を含む、請求項１記載の不揮発性半導体記憶装置。
【請求項７】前記データ読出／書込回路は、
前記記憶データの前記第ＢＰ（１）ビットのデータが前記データ入出力回路から出力される期間中から、前記記憶データの前記第ＢＰ（１）ビット以外のビットデータを識別するための前記判定レベルでの読み出し動作を順次行なう読出データ識別回路を含む、請求項６記載の不揮発性半導体記憶装置。
【請求項８】前記読出データ識別回路は、
前記判定レベルで読み出したデータを保持するセンスラッチ回路を含み、
前記第１および第２の読出データ保持回路は、前記センスラッチ回路に保持されたデータを転送可能であり、
異なる前記判定レベルで読み出され、前記センスラッチ回路、第１および第２の読出データ保持回路に保持されるデータに基づいて、前記データ入出力回路に与えるデータ変換する読出データ変換回路をさらに含む、請求項７記載の不揮発性半導体記憶装置。
【請求項９】前記読出データ識別回路は、前記記憶データの前記第ＢＰ（１）ビットのデータが前記データ入出力回路から出力される期間中で、前記記憶データの前記第ＢＰ（１）ビット以外のビットデータの識別処理を完了する、請求項７記載の不揮発性半導体記憶装置。
【請求項１０】前記メモリセルアレイは、
前記メモリセルの行に属する前記メモリセルにそれぞれ接続される、複数のワード線を含み、
前記セル選択回路は、
前記アドレス信号に応じて、前記ワード線を選択的に活性化し、
前記第１および第２のデータ保持回路ならびにセンスラッチ回路の各々は、
各ワード線が活性化されるごとに選択されるメモリセルのデータを一括して保持可能である、請求項８記載の不揮発性半導体記憶装置。
【請求項１１】前記セル選択回路が一括して選択するメモリセルの個数は、ｍ個（ｍ：自然数）であり、
前記データ読出／書込回路は、前記一括して選択されるｍ個のメモリセルに書込まれるべき、前記データ入出力回路から順次与えられるｎ×ｍビットのデータのうち、最初のｍビットのデータが与えられた時点で、前記第ＢＰ（１）ビットのデータを識別するための前記判定レベルで、前記一括して選択されるｍ個のメモリセルにデータ書込みを行なう、請求項１記載の不揮発性半導体記憶装置。
【請求項１２】前記セル選択回路が一括して選択するメモリセルの個数は、ｍ個（ｍ：自然数）であり、
前記データ読出／書込回路は、前記一括して選択されるｍ個のメモリセルに書込まれるべき、前記データ入出力回路から順次与えられるｎ×ｍビットのデータのうち、ｍビット分のデータが与えられるごとに、ｐの値（ｐ：自然数）を１から１づつ更新して、前記第ＢＰ（ｐ）ビットのデータを識別するための前記判定レベルで、前記一括して選択されるｍ個のメモリセルにデータ書込みを行なう、請求項１記載の不揮発性半導体記憶装置。
【請求項１３】前記データ読出／書込回路は、
前記ｍビット分のデータをそれぞれ保持するための複数の書込みデータ保持回路と、
前記第ＢＰ（ｐ）ビットのデータを識別するための前記判定レベルで、前記一括して選択されるｍ個のメモリセルに書込み変換データを保持し、書込みを行なうセンスラッチ回路と、
前記複数のデータ保持回路に保持されるデータ間の演算により、前記書込み変換データを生成するための書込みデータ変換回路とを含む、請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】前記記憶素子は、フローティングゲートトランジスタであり、
前記データ読出／書込回路は、前記第ＢＰ（ｐ）ビットのデータを識別するための前記判定レベルのうち少なくとも２つでの書込みを一括して行なうために、前記一括して選択されるｍ個のメモリセルのフローティングゲートトランジスタのドレインに複数の電位レベルを選択的に供給する、請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】前記センスラッチ回路は、前記第ＢＰ（ｐ）ビットのデータを識別するための前記判定レベルでの書込みを行なう前に、前記第ＢＰ（ｐ−１）ビットのデータを識別するための前記判定レベルで書込まれたデータを読出し、
前記書込みデータ変換回路は、前記センスラッチ回路と前記複数のデータ保持回路とに保持されるデータ間の演算により、前記書込み変換データを生成する、請求項１３記載の不揮発性半導体記憶装置。
【請求項１６】前記書込データ変換回路は、読み出し動作を行なわずに前記書込変換データを生成する、請求項１３記載の不揮発性半導体記憶装置。
【請求項１７】前記データ読出／書込回路は、
前記ｍビット分のデータをそれぞれ保持するための複数の書込みデータ保持回路と、
前記複数の書込データ保持回路に保持される前記データ間の演算により、前記一括して選択されたｍ個のメモリセルに書込みを行なうための書込み変換データを生成するための書込データ変換回路とを含む、請求項１２記載の不揮発性半導体記憶装置。
【請求項１８】前記書込データ変換回路は、読み出し動作を行なわずに前記書込変換データを生成する、請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】前記データ読出／書込回路は、
前記ｍビット分のデータをそれぞれ保持するための書込みデータ保持回路と、
前記第ＢＰ（ｐ）ビットの前記データを識別するための前記判定レベルでの書込みを行なう前に、前記第ＢＰ（ｐ−１）ビットのデータを識別するための前記判定レベルで書込まれたデータを読み出すためのセンスラッチ回路と、
前記センスラッチ回路と前記書込データ保持回路とに保持される前記データ間の演算により、前記書込み変換データを生成するための書込みデータ変換回路とを含む、請求項１２記載の不揮発性半導体記憶装置。
【請求項２０】不揮発性半導体記憶装置であって、
複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルの各々は、２ ² 個のしきい値レベルに基づいて２ビットの２値データを保持する記憶素子を含み、
前記しきい値レベルは、それぞれ、２ビットデータの集合を形成する要素の“１１”、“１０”、“００”、“０１”に昇順に対応し、前記不揮発性半導体記憶装置はさらに、
アドレス信号に応じて、前記メモリセルアレイから複数の前記メモリセルを一括して選択するセル選択回路と、
前記しきい値レベル間の境界に相当する（２ ² −１）個の判定レベルに基づいて、前記選択された複数のメモリセルに対して記憶データの読出動作を行なうデータ読出回路と、
前記不揮発性半導体記憶装置の外部と前記メモリセルとの間で、前記記憶データを２値データとしてｋビット（ｋ：自然数）ごとにｋ個の入出力ノードを介して授受するためのデータ入出力回路とを備え、
各前記メモリセルに保持される記憶データは、それぞれ異なるタイミングで同一の前記入出力ノードを介して授受される２ビットデータから生成され、
前記データ読出回路は、前記記憶素子に保持される前記記憶データの第２ビットのデータを識別するための前記判定レベルのうちの第２の判定レベルに基づいて第１の判定データを判定し、前記記憶データの第１ビットのデータを識別するために前記第２の判定データに演算を行なうための前記判定レベルのうちの第１および第３の判定レベルに基づいて第２の判定データを判定する、不揮発性半導体記憶装置。
【請求項２１】不揮発性半導体記憶装置であって、
複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルの各々は、２ ² 個のしきい値レベルに応じて２ビットの２値データを保持する記憶素子を含み、
前記しきい値レベルは、それぞれ、２ビットデータの集合を形成するデータ要素の“１１”、“１０”、“００”、“０１”に昇順に対応し、前記不揮発性半導体記憶装置はさらに、
アドレス信号に応じて、前記メモリセルアレイから複数の前記メモリセルを一括して選択するセル選択回路と、
前記しきい値レベル間の境界に相当する（２ ² −１）個の判定レベルに基づいて、前記選択された複数のメモリセルに対して記憶データの読出動作を行なうデータ読出回路と、
前記不揮発性半導体記憶装置の外部および前記メモリセルから、前記記憶データを２値データとしてｋビット（ｋ：自然数）ごとにｋ個の入出力ノードに転送するためのデータ入出力回路とを備え、
各前記メモリセルに保持される記憶データは、それぞれ異なるタイミングで同一の前記入出力ノードを介して転送される２ビットデータから生成され、前記データ読出回路は、
前記記憶素子に保持される前記記憶データの第２ビットのデータを識別するための前記判定レベルのうちの第２の判定レベルで判定される第１の判定データを保持し、前記データを前記データ入出力回路に与えるための第１の読出データ保持回路と、
前記記憶データの第１ビットのデータを識別するために前記第２の判定データに演算を行なうための前記判定レベルのうちの第１および第３の判定レベルで判定される第２の判定データを保持するための第２の読出データ保持回路とを含む、不揮発性半導体記憶装置。

【００５５】
【課題を解決するための手段】
この発明に係る不揮発性半導体装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルの各々は、２ⁿ個（ｎ：自然数、ｎ≧２）のしきい値レベルに応じてｎビットの２値データを保持する記憶素子を含み、しきい値レベルは、ｎビットの２値データの集合をｉ）ｎ個のビットポインタ変数ＢＰ（ｉ）（ｉ：自然数、１≦ｉ≦ｎ）を、任意の順番で並べられた０から（ｎ−１）のｎ個の整数とそれぞれ対応させ、ｉｉ）第１のステップでは、ｎビットの２値データの集合を、第ＢＰ（１）ビットのデータが“０”および“１”のいずれであるかに応じて２つデータグループに分けて並べ替え、ｉｉｉ）第ｊのステップ（ｊ：自然数、２≦ｊ≦ｎ）では、第（ｊ−１）のステップまでで２^j-1個に分けられているｎビットの２値データの集合の各グループを、さらに、第ＢＰ（ｊ）ビットのデータが“０”および“１”のいずれであるかに応じて２つのデータグループに分けて並べ替える、という手順に相当する手続きで並べ替えたものとそれぞれ対応し、アドレス信号に応じて、メモリセルアレイから複数のメモリセルを一括して選択するセル選択回路と、データグループに対応するしきい値レベルのグループ間の境界に相当する（２ⁿ−１）個の判定レベルに基づいて、選択された複数のメモリセルに対して記憶データの読出／書込動作を行なうデータ読出／書込回路と、不揮発性半導体装置の外部とメモリセルとの間で、記憶データを２値データとしてｋビット（ｋ：自然数）ごとにｋ個の入出力ノードを介して授受するためのデータ入出力回路とをさらに備え、各メモリセルに保持される記憶データは、それぞれ異なるタイミングで同一の入出力ノードを介して授受されるｎ個のビットデータから生成される。

また、この発明に係る他の不揮発性半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルの各々は、２ ² 個のしきい値レベルに基づいて２ビットの２値データを保持する記憶素子を含み、しきい値レベルは、それぞれ、２ビットデータの集合を形成する要素の“１１”、“１０”、“００”、“０１”に昇順に対応し、不揮発性半導体記憶装置はさらに、アドレス信号に応じて、メモリセルアレイから複数のメモリセルを一括して選択するセル選択回路と、しきい値レベル間の境界に相当する（２ ² −１）個の判定レベルに基づいて、選択された複数のメモリセルに対して記憶データの読出動作を行なうデータ読出回路と、不揮発性半導体記憶装置の外部とメモリセルとの間で、記憶データを２値データとしてｋビット（ｋ：自然数）ごとにｋ個の入出力ノードを介して授受するためのデータ入出力回路とを備え、各メモリセルに保持される記憶データは、それぞれ異なるタイミングで同一の入出力ノードを介して授受される２ビットデータから生成され、データ読出回路は、記憶素子に保持される記憶データの第２ビットのデータを識別するための判定レベルのうちの第２の判定レベルに基づいて第１の判定データを判定し、記憶データの第１ビットのデータを識別するために第２の判定データに演算を行なうための判定レベルのうちの第１および第３の判定レベルに基づいて第２の判定データを判定する。

また、この発明に係るさらに他の不揮発性半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルの各々は、２ ² 個のしきい値レベルに応じて２ビットの２値データを保持する記憶素子を含み、しきい値レベルは、それぞれ、２ビットデータの集合を形成するデータ要素の“１１”、“１０”、“００”、“０１”に昇順に対応し、不揮発性半導体記憶装置はさらに、アドレス信号に応じて、前記メモリセルアレイから複数の前記メモリセルを一括して選択するセル選択回路と、しきい値レベル間の境界に相当する（２ ² −１）個の判定レベルに基づいて、選択された複数のメモリセルに対して記憶データの読出動作を行なうデータ読出回路と、不揮発性半導体記憶装置の外部およびメモリセルから、記憶データを２値データとしてｋビット（ｋ：自然数）ごとにｋ個の入出力ノードに転送するためのデータ入出力回路とを備え、各メモリセルに保持される記憶データは、それぞれ異なるタイミングで同一の入出力ノードを介して転送される２ビットデータから生成され、データ読出回路は、記憶素子に保持される記憶データの第２ビットのデータを識別するための判定レベルのうちの第２の判定レベルで判定される第１の判定データを保持し、データをデータ入出力回路に与えるための第１の読出データ保持回路と、記憶データの第１ビットのデータを識別するために第２の判定データに演算を行なうための判定レベルのうちの第１および第３の判定レベルで判定される第２の判定データを保持するための第２の読出データ保持回路とを含む。

このデータ入出力端子群１０から最初に出力される１バイト分のデータを含むデータ列を保持するメモリセル列ＭＣ０〜ＭＣ７には、それぞれデータ“１１”，“００”，“０１”，“１０”，“００”，“０１”，“１０”，“１１”が保持されているものとする。したがって、データラッチ回路ＤＬ−Ｌの１バイト分の領域に保持されるデータは、１６進数表示で、Ｃ９ｈである。

【０３７２】
【発明の効果】
この発明に係る不揮発性半導体装置では、１つのメモリセルに格納される多値データが、異なるタイミングで授受されるデータから生成されるので、読出動作では、各ビットデータの確定するごとにデータ出力を行なうことが可能で、データ出力時間を短縮できる。

また、１つのメモリセルに格納される多値データが、異なるタイミングで授受されるデータから生成されるので、書込み動作では、各ビットデータの確定するごとにデータ書込みを行なうことが可能で、データ入力時間を短縮できる。