JP4052857B2 - 不揮発性半導体メモリアレイ及び該メモリアレイリード方法 - Google Patents
不揮発性半導体メモリアレイ及び該メモリアレイリード方法 Download PDFInfo
- Publication number
- JP4052857B2 JP4052857B2 JP2002074049A JP2002074049A JP4052857B2 JP 4052857 B2 JP4052857 B2 JP 4052857B2 JP 2002074049 A JP2002074049 A JP 2002074049A JP 2002074049 A JP2002074049 A JP 2002074049A JP 4052857 B2 JP4052857 B2 JP 4052857B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory array
- read
- semiconductor memory
- read timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、消去又は書き込みが実施される不揮発性半導体メモリアレイに設けられた参照メモリに関する。特に、該メモリアレイにおける当該参照メモリを利用したメモリのリード方法に関する。
【０００２】
【従来の技術】
従来の電気的書き換え可能なＥＥＰＲＯＭのメモリアレイ構成例を図１に示した。図１に示した通り、消去又は書換え単位のブロックからなり複数ブロックでメモリアレイが構成されている。図２には、そのブロックの中身を示した。ブロック内は、通常１バイト（８ビット）から複数バイトで構成されており、ＥＥＰＲＯＭの場合は、スイッチトランジスタとメモリトランジスタで１ビットを構成している。図２は、ブロックが１バイト構成になっている例である。
【０００３】
電気的書換え可能なＥＥＰＲＯＭの中で、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＥＥＰＲＯＭの構造と消去動作及び書き込み動作の概念図を図３、図４に示した。図３に示した消去動作は、メモリトランジスタのゲートにマイナスの高電圧Ｖｐｐを印加し、Ｐウェルから窒化膜（Ｎｉｔｒｉｄｅ）にホールを注入し、メモリトランジスタのスレッシュホールド電圧値（Ｖｔｈ）を下げる。逆に図４に示した書き込み動作は、Ｐウェルにマイナスの高電圧Ｖｐｐを印加し、窒化膜（Ｎｉｔｒｉｄｅ）に電子を注入しメモリトランジスタのＶｔｈを上げることで、メモリトランジスタに２値を記憶させる。
【０００４】
そのメモリトランジスタのＶｔｈの変化の様子を図５に示した。メモリトランジスタのＶｔｈは、消去・書換えを繰り返したり年数が経過すると、初期のＶｔｈに近づくことがわかっており、この為、電気的書換え可能なＥＥＰＲＯＭは、書換え回数及び使用年数に制限ができてしまう。制限ができることをもう少し説明すると、図５の消去Ｖｔｈが劣化し、初期Ｖｔｈに近づくということは、メモリトランジスタのドレイン電流Ｉｄｓが減少するということである。通常、読出しを行う時には、メモリのゲート電圧は初期Ｖｔｈを印可する。
【０００５】
一方、ＥＥＰＲＯＭの読出し方法は、図６、図７に示したように、ビット線にＶｃｃを通して電荷をチャージした後、スイッチ及びメモリトランジスタのゲートに電圧を印可し、メモリトランジスタをＯＮさせる。メモリが消去“１”状態であれば、ビット線にチャージされた電荷を抜くことで、ビット線の下降電圧を検出する。メモリが書き込み“０”状態では、ビット線電圧の下降は生じない。
【０００６】
消去Ｖｔｈが劣化しメモリトランジスタのＩｄｓが減少するということは、ビット線の電圧検出時間が延びることとなる。通常、読出し時間の仕様を決める場合は、このメモリトランジスタの消去Ｖｔｈ劣化を推定し決定している。この読出し時間の仕様で、外部コントローラ 等からリード信号をもらい読出しデータを確定している。
【０００７】
このように読出し時間を決定すると、書換え回数や使用年数が少なくメモリトランジスタのＶｔｈがほとんど劣化していない場合においても、図７に示したようにリード時間がｔＲＤ≧ｙ（ｎｓ）となり、Ｖｔｈが劣化した場合の読出し時間で読み出すこととなっていた。つまり、リード信号によるリード時間の仕様が固定していた。さらに、Ｖｔｈの劣化の程度と、読出し時間の制限により、ＥＥＰＲＯＭ書換え回数及び使用年数に制限ができていた。
【０００８】
【発明が解決しようとする課題】
電気的書換え可能なＥＥＰＲＯＭで書換え回数及び使用年数が少ない場合に、高速に読出しできるにも拘わらず、メモリトランジスタのＶｔｈ劣化を見込んだ固定した読出し時間の仕様により、低速読出しになってしまうという問題が生じていた。
【０００９】
そこで本発明の目的は、書換え回数及び使用年数、読出し時間に制限ができてしまう上記問題を解決すると共に、読出しタイミングを制御可能なウェイト信号を生成し、メモリの読出しタイミングを当該メモリの書換え回数及び使用年数に応じて可変しうるリードタイミング生成回路を備えた不揮発性半導体メモリアレイを提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決する為に、消去又は書き込みが実施されるブロック毎にメモリのリードタイミングを作成する参照メモリを設けたものである。また、この参照メモリは、メモリが書換えられる毎に書換え及び消去が行われ、常に消去状態に保たれているようにしたものである。また、この参照メモリで作成されたリードタイミングをウェイト信号として外部に出力し、これらメモリをアクセスする外部コントローラ 等に読出しタイミングを通知することができるようにしたものである。
【００１１】
また、この参照メモリの初期Ｖｔｈは、メモリのＶｔｈよりも少し高めに設定して、読出し時間マージンをとったものである。または、参照メモリの初期Ｖｔｈは通常メモリと同じで、参照メモリのセンスアンプのスレッシュホールドを変えて、読み出しマージンをとったものである。
【００１２】
【発明の実施の形態】
各実施例の図における同一符号は同一物または相当物を示す。
【００１３】
本発明の第１実施例による半導体メモリアレイブロックを図８に示した。従来例図２と比較するとわかるように、ブロック内に参照メモリが配置されている。図８の例によるとＸデコーダの最上位に配置されたＤＭ０参照メモリは、ブロック内のメモリが書換え又は消去されるたびに、同時に書換え消去される。当該参照メモリを上記の通り、書き換え消去する為に参照メモリ専用のワード線、参照メモリトランジスタゲート制御線、参照メモリビット線、参照メモリソース線を制御する。そうして、参照メモリＤＭ０は、常に消去“１”状態になるようにする。
【００１４】
その様子を図９（ａ）、（ｂ）の状態遷移図で説明する。図９（ａ）において、メモリは、外部コントローラ 等から出力される選択信号、リード信号、ライト信号、イレース信号によりその信号の状態に遷移する。しかし、図９（ｂ）において、参照メモリは、当該外部コントローラから選択信号及びライト信号又はイレース信号がはいってくると、一旦ライト状態に遷移する。その後にイレース状態に遷移し、初期状態（即ち、消去状態）に戻るように設定されている。
【００１５】
最上位の参照メモリの下に配置されるＤＭ１〜ＤＭｘの参照メモリは、読出し時に重要なファクターになるメモリのビット線及びソース線の抵抗及び容量に合わせる為に、配置されている。又、ＤＭ１〜ＤＭｘの参照メモリのワード線及び参照メモリトランジスタゲート制御線は、常にＧＮＤにされる。
【００１６】
そうすることにより、ブロック内のメモリが書換えられると必ずＤＭ０は、書換え消去が行われる為、ＤＭ０に対する書き換え回数はブロック内の最大書き換え回数になる。つまり、ＤＭ０メモリトランジスタのＶｔｈの劣化は、メモリの劣化より悪くなっている。また、使用年数は、メモリと参照メモリＤＭ０は同じである。
【００１７】
上記ＤＭ１〜ＤＭｘの参照メモリは参照メモリビット線寄生容量の役割を果たしている。当該ＤＭ１〜ＤＭｘを設けることにより、図１１（ａ）、（ｂ）に示すグラフの参照メモリのビット線下降電圧の下降する傾斜がメモリビット線下降電圧の下降する傾斜よりも緩やかに成り、常にメモリのリードタイミングより長い参照メモリのリードタイミングを設定出来る。
【００１８】
さらに、読出しのマージンを考慮し、ＤＭ０の初期Ｖｔｈをメモリよりも少し高く設定することとし、消去した時にメモリの消去Ｖｔｈよりも少し高めに設定した。初期Ｖｔｈを高めに設定する方法としては、参照メモリトランジスタのプロセス条件を変えること、又はチャネル長Ｌ或いはチャネル幅Ｗを変えて初期ドレイン電流Ｉｄｓを減少させて、Ｖｔｈが高くなったようにみせる方法がある。この際、どちらを使用しても良い。また、読出しマージンをとる方法としては、参照メモリのセンスアンプのスレッシュホールドを下げる方法がある。また、参照メモリとメモリでのＶｔｈのばらつきがほとんどないということであれば、参照メモリの初期Ｖｔｈを高く設定する必要はない。
【００１９】
図１０に参照メモリとメモリのＶｔｈを表した。参照メモリのＶｔｈは、常にメモリのＶｔｈより高くなっている。実際には、参照メモリＤＭ０は、読出し時には常に消去後Ｖｔｈになっている。この状態で、メモリと参照メモリＤＭ０を同時に読み出すと、ＤＭ０の消去後Ｖｔｈがメモリ消去後Ｖｔｈよりも高くなっている。従って、参照メモリドレイン電流Ｉｄｓがメモリ電流Ｉｄｓより少ないことにより、参照メモリリード時間は、メモリリード時間よりも少し長くなる。
【００２０】
この参照メモリリードタイミングをメモリリードタイミングの制御用として使用することにより、正確にメモリのリードタイミングを作ることができる。また、メモリが書換え及び使用年数による劣化によりＶｔｈが高くなったとしても、同じように参照メモリＤＭ０も劣化しているので、参照メモリのリードタイミングを使用することができる。
【００２１】
その様子を図１１に示した。図７のグラフに示す従来のリード信号による固定したリード時間の仕様と照らし合わせて、図１１のグラフに示す本発明のリードタイミングの特徴を説明する。参照メモリを設けることにより、メモリの書換え及び使用年数による劣化が少ない場合、図１１（ａ）に示すように参照メモリビット線の電圧下降が速く成りリードタイミングが早くなる。又、メモリの劣化が多い場合、図１１（ｂ）に示すように参照メモリビット線の電圧下降が遅くなりリードタイミングが遅くなる。つまり、メモリ劣化の度合いに応じたリードタイミングを作成出来る。
【００２２】
さらに、従来例を示す図７のグラフと図１１の本発明によるリードタイミングを示すグラフとの相違点はウェイト信号を追加したことにある。ウェイト信号の特徴は図１２のリードタイミング生成回路の説明にて後述する。
【００２３】
図１２には、参照メモリのリードタイミングからメモリのリードタイミングを生成する回路を示した。このリードタイミング生成回路の機能を以下に説明する。
【００２４】
参照メモリ側、メモリー側のプリチャージ制御信号を同時にＯＮする。電源電圧ＶＣＣがビット線及び参照メモリビット線に印加され、ビット線及び参照メモリビット線電圧が上昇する。プリチャージ制御信号をＯＦＦすると同時に、ワード線、参照メモリワード線、メモリＴｒ．ゲート制御線、参照メモリＴｒ．ゲート制御線をＯＮする。その後、参照メモリビット線はチャージされた電荷が参照メモリスイッチと参照メモリに流れ、ビット線電圧が下降する。
【００２５】
当該下降電圧を参照メモリ側に設けられている電圧比較器にて比較する。電圧比較器のプラスに接続されている参照電圧に対する下降電圧を電圧比較器にて検出し、下降電圧が参照電圧より高い時、ウェイト信号（ＬＯＷ信号）が外部ＣＰＵに出力され、ＣＰＵからのリード信号の出力を待ち状態にする。
【００２６】
ウェイト信号とリード信号のＡＮＤ論理により、リード信号がＬＯＷからＨＩＧＨに変わる時、メモリ側の下降電圧がセンスアンプにて検出され、データ（“０”又は“１”）がセンスされる。図１２の回路から本発明の参照メモリをメモリアレイのブロック単位に設けた効果を以下に述べる。メモリに書かれている内容が“０”か“１”の何れか判断が困難な場合、参照メモリを必ず消去状態“１”に設定しておく。
【００２７】
参照メモリビット線の下降電圧を図１２に前述したように検出することにより、内部リード信号をONさせ、センスアンプを使用してメモリビット線のデータを読み取りうる。
【００２８】
前述したリードタイミング生成回路（図１２）によるメモリのリードタイミングを制御する方法は、以下に示す項目（１）〜（４）の特徴点を有するリード方法として提供することも可能である。
【００２９】
（１）消去又は書き込みが実施されるメモリのブロック単位に参照メモリを配置し、前記ブロック毎に設けられた複数のビット線の一部が参照メモリビット線として前記参照メモリに接続されて成る不揮発性半導体メモリアレイ及び該メモリアレイに対し、読み出し、書き込み或いは消去信号を供給するＣＰＵから構成される半導体集積装置において、前記参照メモリを消去状態に設定し、前記参照メモリビット線の電圧の下降を検出するステップと、前記検出の結果を保留信号として前記ＣＰＵに出力して前記読み出し信号の前記メモリアレイに対する供給を保留するステップと、前記保留信号の終了後に、前記メモリに格納されたデータを取得するステップとを含むことを特徴とするリード方法。
【００３０】
（２）前記保留信号は前記ＣＰＵから前記メモリアレイに供給される前記読み出し信号の出力を待機させるウェイト信号であることを特徴とする、上記（１）に記載のリード方法。
【００３１】
（３）前記メモリアレイは参照電圧を含む電圧比較器を備え、前記検出するステップにおいて、前記電圧比較器が前記参照電圧と前記下降する電圧を比較し、前記電圧の下降を検出することを特徴とする、上記（１）に記載のリード方法。
【００３２】
（４）前記メモリアレイは、前記メモリ内部のデータを取得するセンスアンプを備え、前記取得するステップにおいて、前記保留信号の終了後に前記読み出し信号を内部読み出し信号として前記センスアンプに供給し、前記センスアンプにより前記メモリに格納されたデータを取得することを特徴とする、上記（１）に記載のリード方法。
【００３３】
図１１（ａ）、（ｂ）に示す本発明のリードタイミングのグラフと図１２のリードタイミング生成回路の関連を説明する。図１１（ａ）、（ｂ）のグラフに示されているウェイト信号（ＬＯＷ信号）がメモリアレイからＣＰＵに出力され、リード信号の出力を待ち状態にする。ウェイト信号がＬＯＷからＨＩＧＨに変わると、図１６のタイミングチャートに示す通り、リード信号もＨＩＧＨに切り替わる。そして、ウェイト信号とリード信号のＡＮＤ論理により、内部リード信号がONし、センスアンプが動作し、メモリ側の下降電圧が検出され、データが読み込まれる。
【００３４】
このように参照メモリのリードタイミングをメモリのリードタイミングとして使用することにより、メモリが劣化していった時にも確実なリードタイミングを作成できる。また、従来メモリでは劣化を考慮したリードタイミングを外部コントローラ等に要求しており、メモリ劣化がない時においても、劣化が起こっている時のリードタイミングと同じ仕様に設定していた。この従来の仕様と比較し、参照メモリから得られるリードタイミングは図１２に示したウェイト信号の生成に基づいている。このウェイト信号を外部ＣＰＵに出力する構成とすることにより、外部コントローラ（ＣＰＵ）等は、メモリ劣化がない場合は、そのウェイト信号を検出し、リード信号をすばやくＯＮすることにより高速リードができることとなる。
【００３５】
また、メモリが劣化している状態においては、外部コントローラ等がリード信号をＯＮしようとしてもウェイト信号が、まだアクティブな状態になっているので、リードできていないことを検知できる。
【００３６】
外部からみた本発明のメモリアレイ構成図を図１３に示した。又、図１５においてＣＰＵを含めた図１３のメモリアレイの構成図を示す。ＥＥＰＲＯＭ（図１５）は図１３のメモリアレイ構成図におけるセンスアンプ及びデータラッチ、ブロック１からＸ、及びＸデコーダ（ワード線、ビット線）に該当する。メモリアレイからのウェイト信号によりリード、ライト、及びイレース信号の出力が制御される。
【００３７】
従来のメモリアレイ構成図である図１との違いは、前述したウェイト信号をメモリアレイより出力し、リード確定状態を通知している点である。
【００３８】
図１４に第２の実施例のメモリブロックを示した。図８に示す第１実施例と同様に参照メモリをブロック内に配置したのは同じである。図８の第１実施例との相違点を以下に説明する。図８ではブロック内のメモリが消去、書き込みされるたびに参照メモリＤＭ０が書換え、消去された。さらにブロック内のメモリが読み出される場合に、ＤＭ０が読み出されていた。図１４の第２実施例では、参照メモリ用のＸデコーダを用意し、ブロック内のＸデコーダと参照メモリ用のＸデコーダを同期させて選択するようにした。
【００３９】
例えば、消去、書き込みの為にＸデコーダでＭ０が選択された場合、参照メモリ用Ｘデコーダで、ＤＭ０が選択され書き込み及び消去されるようにした。読出し時も同じく、Ｍ０が選択されると、ＤＭ０が選択されることとした。ここで、ＤＭ０に対する書き込み及び読み出しが選択されると、それ以外のＤＭ１からＤＭｘに対する読み出し、書き込み動作は実行されない。その際、読み出し、書き込み動作の対象外と成るＤＭについてはＯＦＦの状態である為、浮遊容量を有するキャパシタＣと等価回路に成る。
【００４０】
従って、実質的には本発明の第１実施例を説明する図８の参照メモリＤＭ０からＤＭｘの回路構成と同一と見なせる。
【００４１】
このように、Ｘデコーダ（ワード線）に応じて、参照メモリが選択されることにより、図８の構成よりもさらに正確にメモリ劣化に応じた参照メモリ劣化を作り出すことができ、参照メモリを使用したリードタイミングも、実際のメモリリードタイミングに、より近く設定することが可能となる。
【００４２】
以上に本発明の第１及び第２実施例に基づく不揮発性半導体メモリアレイの特徴について述べたが、さらに上述した実施例に示すメモリアレイは、以下に示す項目（ａ）〜（ｇ）の特徴点を有する不揮発性半導体メモリアレイとして提供することも可能である。
【００４３】
（ａ）消去又は書き込みが実施されるブロック単位に参照メモリを配置した不揮発性半導体メモリアレイから構成され、前記参照メモリから得られるリードタイミングに関する情報を使用して、前記メモリアレイが有する複数のメモリに対するリードタイミングを制御することを特徴とする不揮発性半導体メモリアレイ。
【００４４】
（ｂ）前記リードタイミングに関する情報は、前記参照メモリの劣化に基づくリードタイミングの情報及び前記劣化に基づく前記参照メモリのメモリ電流の減少に関する情報であることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４５】
（ｃ）前記複数のメモリの一部が消去又は書き込みされるごとに、前記参照メモリに対し、書き込み及び消去が実行されることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４６】
（ｄ）前記メモリアレイはセンスアンプを備え、前記メモリアレイに隣接してＣＰＵが設けられ、前記センスアンプに対し前記ＣＰＵから読出しが実行される場合、前記センスアンプが備える電圧比較器が読出しタイミングを制御するウェイト信号を前記ＣＰＵに対し出力することを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４７】
（ｅ）前記参照メモリの初期スレッシュホールド値は、前記メモリの初期スレッシュホールド値よりも高く設定されることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４８】
（ｆ）前記ウェイト信号が制御する読出しタイミングを使用し、前記メモリの劣化の度合いに応じて動作タイミングが決まることを特徴とする、上記（ｄ）に記載の不揮発性半導体メモリアレイ。
【００４９】
（ｇ）前記消去又は書き込みが実施されるブロックに含まれる前記複数のメモリに対し、前記複数のメモリの１バイト毎に前記参照メモリを設けることにより、前記メモリに対するリードタイミングにより近くに前記参照メモリから得られるリードタイミングを設定しうることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００５０】
さらに本発明は前述した第１及び第２実施例に基づく不揮発性半導体メモリアレイ並びに上述した項目（ａ）〜（ｇ）の特徴を有する当該メモリアレイを提供するばかりでなく、以下に示す項目（ｉ）〜（ｉｉｉ）の特徴を備えた不揮発性半導体メモリアレイを提供することも可能である。
【００５１】
（ｉ）読み出し、書き込み或いは消去が実施される複数のメモリを含むブロック毎に参照メモリが設けられた不揮発性半導体メモリアレイから構成され、該メモリアレイはさらにセンスアンプを備え、前記参照メモリから得られるリードタイミングの情報を前記センスアンプが有する検出回路により検出し、保留信号として外部コントローラに出力することにより、該コントローラからの前記読み出し信号の供給を保留し、前記メモリのリードタイミングを制御することを特徴とする不揮発性半導体メモリアレイ。
【００５２】
（ｉｉ）前記センスアンプと、前記複数のメモリ及び前記参照メモリとの間は複数のビット線により接続され、前記リードタイミングの情報である前記参照メモリに接続されている前記ビット線の電圧の下降を前記検出回路により検出し、前記保留信号として前記コントローラに出力することを特徴とする、上記（ｉ）に記載の不揮発性半導体メモリアレイ。
【００５３】
（ｉｉｉ）前記センスアンプはデータラッチ回路を備え、前記保留信号の終了後に前記読み出し信号を内部リード信号として前記データラッチ回路に供給することにより前記メモリ内のデータを取り込むことを特徴とする、上記（ｉｉ）に記載の不揮発性半導体メモリアレイ。
【００５４】
【発明の効果】
本発明の不揮発性半導体メモリアレイに参照メモリを設けることにより、当該参照メモリから読出しタイミングを作成し、メモリ劣化に応じた読出しタイミングが作成でき、結果としてメモリ劣化が無い時は、高速読出しができ、メモリ劣化がある時は、その劣化に応じた読出しタイミングを内部的に作成することが出来る。従って、信頼性の高い読出しを行う効果がある。
【図面の簡単な説明】
【図１】ＥＥＰＲＯＭメモリアレイ構成図である。
【図２】ＥＥＰＲＯＭメモリアレイ内ブロック構成図である。
【図３】消去動作 データ“１”を示す図である。
【図４】書き込み動作 データ“０” を示す図である。
【図５】メモリ素子のＶｔｈを示す図である。
【図６】従来のメモリリード回路図である。
【図７】従来のメモリリードタイミングを示す図である。
【図８】本発明の第１の実施例によるメモリアレイ構成図である。
【図９】図9（ａ）はメモリの状態遷移図であり、図9（ｂ）は参照メモリの状態遷移図である。
【図１０】メモリ素子のＶｔｈ及び参照メモリ素子のＶｔｈを示す図である。
【図１１】図１１（ａ）は、メモリ劣化が少ない場合のリードタイミングを示す図であり、図１１（ｂ）は、メモリ劣化が多い場合のリードタイミングを示す図である。
【図１２】本発明によるリードタイミング生成回路図である。
【図１３】本発明によるメモリアレイ構成図である。
【図１４】本発明の第２実施例によるメモリアレイ構成図である。
【図１５】図１３に示すメモリアレイ構成図とＣＰＵとの間におけるリード、ライト、イレース信号とウェイト信号のアクセスを示す図である。
【図１６】図１５に示すメモリアレイ構成図とＣＰＵ間におけるリード信号、ウェイト信号及び内部リード信号のタイムチャートを示す図である。
【符号の説明】
ＤＭ０〜ＤＭｘ：参照メモリ、ＲＤ：リード信号、ＷＲ：ライト信号、ＥＲ：イレース信号、ＷＡＩＴ：ウェイト信号、ＳＥＬ：選択信号、ＳＡＰ：センスアンプ。
【発明の属する技術分野】
本発明は、消去又は書き込みが実施される不揮発性半導体メモリアレイに設けられた参照メモリに関する。特に、該メモリアレイにおける当該参照メモリを利用したメモリのリード方法に関する。
【０００２】
【従来の技術】
従来の電気的書き換え可能なＥＥＰＲＯＭのメモリアレイ構成例を図１に示した。図１に示した通り、消去又は書換え単位のブロックからなり複数ブロックでメモリアレイが構成されている。図２には、そのブロックの中身を示した。ブロック内は、通常１バイト（８ビット）から複数バイトで構成されており、ＥＥＰＲＯＭの場合は、スイッチトランジスタとメモリトランジスタで１ビットを構成している。図２は、ブロックが１バイト構成になっている例である。
【０００３】
電気的書換え可能なＥＥＰＲＯＭの中で、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＥＥＰＲＯＭの構造と消去動作及び書き込み動作の概念図を図３、図４に示した。図３に示した消去動作は、メモリトランジスタのゲートにマイナスの高電圧Ｖｐｐを印加し、Ｐウェルから窒化膜（Ｎｉｔｒｉｄｅ）にホールを注入し、メモリトランジスタのスレッシュホールド電圧値（Ｖｔｈ）を下げる。逆に図４に示した書き込み動作は、Ｐウェルにマイナスの高電圧Ｖｐｐを印加し、窒化膜（Ｎｉｔｒｉｄｅ）に電子を注入しメモリトランジスタのＶｔｈを上げることで、メモリトランジスタに２値を記憶させる。
【０００４】
そのメモリトランジスタのＶｔｈの変化の様子を図５に示した。メモリトランジスタのＶｔｈは、消去・書換えを繰り返したり年数が経過すると、初期のＶｔｈに近づくことがわかっており、この為、電気的書換え可能なＥＥＰＲＯＭは、書換え回数及び使用年数に制限ができてしまう。制限ができることをもう少し説明すると、図５の消去Ｖｔｈが劣化し、初期Ｖｔｈに近づくということは、メモリトランジスタのドレイン電流Ｉｄｓが減少するということである。通常、読出しを行う時には、メモリのゲート電圧は初期Ｖｔｈを印可する。
【０００５】
一方、ＥＥＰＲＯＭの読出し方法は、図６、図７に示したように、ビット線にＶｃｃを通して電荷をチャージした後、スイッチ及びメモリトランジスタのゲートに電圧を印可し、メモリトランジスタをＯＮさせる。メモリが消去“１”状態であれば、ビット線にチャージされた電荷を抜くことで、ビット線の下降電圧を検出する。メモリが書き込み“０”状態では、ビット線電圧の下降は生じない。
【０００６】
消去Ｖｔｈが劣化しメモリトランジスタのＩｄｓが減少するということは、ビット線の電圧検出時間が延びることとなる。通常、読出し時間の仕様を決める場合は、このメモリトランジスタの消去Ｖｔｈ劣化を推定し決定している。この読出し時間の仕様で、外部コントローラ 等からリード信号をもらい読出しデータを確定している。
【０００７】
このように読出し時間を決定すると、書換え回数や使用年数が少なくメモリトランジスタのＶｔｈがほとんど劣化していない場合においても、図７に示したようにリード時間がｔＲＤ≧ｙ（ｎｓ）となり、Ｖｔｈが劣化した場合の読出し時間で読み出すこととなっていた。つまり、リード信号によるリード時間の仕様が固定していた。さらに、Ｖｔｈの劣化の程度と、読出し時間の制限により、ＥＥＰＲＯＭ書換え回数及び使用年数に制限ができていた。
【０００８】
【発明が解決しようとする課題】
電気的書換え可能なＥＥＰＲＯＭで書換え回数及び使用年数が少ない場合に、高速に読出しできるにも拘わらず、メモリトランジスタのＶｔｈ劣化を見込んだ固定した読出し時間の仕様により、低速読出しになってしまうという問題が生じていた。
【０００９】
そこで本発明の目的は、書換え回数及び使用年数、読出し時間に制限ができてしまう上記問題を解決すると共に、読出しタイミングを制御可能なウェイト信号を生成し、メモリの読出しタイミングを当該メモリの書換え回数及び使用年数に応じて可変しうるリードタイミング生成回路を備えた不揮発性半導体メモリアレイを提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決する為に、消去又は書き込みが実施されるブロック毎にメモリのリードタイミングを作成する参照メモリを設けたものである。また、この参照メモリは、メモリが書換えられる毎に書換え及び消去が行われ、常に消去状態に保たれているようにしたものである。また、この参照メモリで作成されたリードタイミングをウェイト信号として外部に出力し、これらメモリをアクセスする外部コントローラ 等に読出しタイミングを通知することができるようにしたものである。
【００１１】
また、この参照メモリの初期Ｖｔｈは、メモリのＶｔｈよりも少し高めに設定して、読出し時間マージンをとったものである。または、参照メモリの初期Ｖｔｈは通常メモリと同じで、参照メモリのセンスアンプのスレッシュホールドを変えて、読み出しマージンをとったものである。
【００１２】
【発明の実施の形態】
各実施例の図における同一符号は同一物または相当物を示す。
【００１３】
本発明の第１実施例による半導体メモリアレイブロックを図８に示した。従来例図２と比較するとわかるように、ブロック内に参照メモリが配置されている。図８の例によるとＸデコーダの最上位に配置されたＤＭ０参照メモリは、ブロック内のメモリが書換え又は消去されるたびに、同時に書換え消去される。当該参照メモリを上記の通り、書き換え消去する為に参照メモリ専用のワード線、参照メモリトランジスタゲート制御線、参照メモリビット線、参照メモリソース線を制御する。そうして、参照メモリＤＭ０は、常に消去“１”状態になるようにする。
【００１４】
その様子を図９（ａ）、（ｂ）の状態遷移図で説明する。図９（ａ）において、メモリは、外部コントローラ 等から出力される選択信号、リード信号、ライト信号、イレース信号によりその信号の状態に遷移する。しかし、図９（ｂ）において、参照メモリは、当該外部コントローラから選択信号及びライト信号又はイレース信号がはいってくると、一旦ライト状態に遷移する。その後にイレース状態に遷移し、初期状態（即ち、消去状態）に戻るように設定されている。
【００１５】
最上位の参照メモリの下に配置されるＤＭ１〜ＤＭｘの参照メモリは、読出し時に重要なファクターになるメモリのビット線及びソース線の抵抗及び容量に合わせる為に、配置されている。又、ＤＭ１〜ＤＭｘの参照メモリのワード線及び参照メモリトランジスタゲート制御線は、常にＧＮＤにされる。
【００１６】
そうすることにより、ブロック内のメモリが書換えられると必ずＤＭ０は、書換え消去が行われる為、ＤＭ０に対する書き換え回数はブロック内の最大書き換え回数になる。つまり、ＤＭ０メモリトランジスタのＶｔｈの劣化は、メモリの劣化より悪くなっている。また、使用年数は、メモリと参照メモリＤＭ０は同じである。
【００１７】
上記ＤＭ１〜ＤＭｘの参照メモリは参照メモリビット線寄生容量の役割を果たしている。当該ＤＭ１〜ＤＭｘを設けることにより、図１１（ａ）、（ｂ）に示すグラフの参照メモリのビット線下降電圧の下降する傾斜がメモリビット線下降電圧の下降する傾斜よりも緩やかに成り、常にメモリのリードタイミングより長い参照メモリのリードタイミングを設定出来る。
【００１８】
さらに、読出しのマージンを考慮し、ＤＭ０の初期Ｖｔｈをメモリよりも少し高く設定することとし、消去した時にメモリの消去Ｖｔｈよりも少し高めに設定した。初期Ｖｔｈを高めに設定する方法としては、参照メモリトランジスタのプロセス条件を変えること、又はチャネル長Ｌ或いはチャネル幅Ｗを変えて初期ドレイン電流Ｉｄｓを減少させて、Ｖｔｈが高くなったようにみせる方法がある。この際、どちらを使用しても良い。また、読出しマージンをとる方法としては、参照メモリのセンスアンプのスレッシュホールドを下げる方法がある。また、参照メモリとメモリでのＶｔｈのばらつきがほとんどないということであれば、参照メモリの初期Ｖｔｈを高く設定する必要はない。
【００１９】
図１０に参照メモリとメモリのＶｔｈを表した。参照メモリのＶｔｈは、常にメモリのＶｔｈより高くなっている。実際には、参照メモリＤＭ０は、読出し時には常に消去後Ｖｔｈになっている。この状態で、メモリと参照メモリＤＭ０を同時に読み出すと、ＤＭ０の消去後Ｖｔｈがメモリ消去後Ｖｔｈよりも高くなっている。従って、参照メモリドレイン電流Ｉｄｓがメモリ電流Ｉｄｓより少ないことにより、参照メモリリード時間は、メモリリード時間よりも少し長くなる。
【００２０】
この参照メモリリードタイミングをメモリリードタイミングの制御用として使用することにより、正確にメモリのリードタイミングを作ることができる。また、メモリが書換え及び使用年数による劣化によりＶｔｈが高くなったとしても、同じように参照メモリＤＭ０も劣化しているので、参照メモリのリードタイミングを使用することができる。
【００２１】
その様子を図１１に示した。図７のグラフに示す従来のリード信号による固定したリード時間の仕様と照らし合わせて、図１１のグラフに示す本発明のリードタイミングの特徴を説明する。参照メモリを設けることにより、メモリの書換え及び使用年数による劣化が少ない場合、図１１（ａ）に示すように参照メモリビット線の電圧下降が速く成りリードタイミングが早くなる。又、メモリの劣化が多い場合、図１１（ｂ）に示すように参照メモリビット線の電圧下降が遅くなりリードタイミングが遅くなる。つまり、メモリ劣化の度合いに応じたリードタイミングを作成出来る。
【００２２】
さらに、従来例を示す図７のグラフと図１１の本発明によるリードタイミングを示すグラフとの相違点はウェイト信号を追加したことにある。ウェイト信号の特徴は図１２のリードタイミング生成回路の説明にて後述する。
【００２３】
図１２には、参照メモリのリードタイミングからメモリのリードタイミングを生成する回路を示した。このリードタイミング生成回路の機能を以下に説明する。
【００２４】
参照メモリ側、メモリー側のプリチャージ制御信号を同時にＯＮする。電源電圧ＶＣＣがビット線及び参照メモリビット線に印加され、ビット線及び参照メモリビット線電圧が上昇する。プリチャージ制御信号をＯＦＦすると同時に、ワード線、参照メモリワード線、メモリＴｒ．ゲート制御線、参照メモリＴｒ．ゲート制御線をＯＮする。その後、参照メモリビット線はチャージされた電荷が参照メモリスイッチと参照メモリに流れ、ビット線電圧が下降する。
【００２５】
当該下降電圧を参照メモリ側に設けられている電圧比較器にて比較する。電圧比較器のプラスに接続されている参照電圧に対する下降電圧を電圧比較器にて検出し、下降電圧が参照電圧より高い時、ウェイト信号（ＬＯＷ信号）が外部ＣＰＵに出力され、ＣＰＵからのリード信号の出力を待ち状態にする。
【００２６】
ウェイト信号とリード信号のＡＮＤ論理により、リード信号がＬＯＷからＨＩＧＨに変わる時、メモリ側の下降電圧がセンスアンプにて検出され、データ（“０”又は“１”）がセンスされる。図１２の回路から本発明の参照メモリをメモリアレイのブロック単位に設けた効果を以下に述べる。メモリに書かれている内容が“０”か“１”の何れか判断が困難な場合、参照メモリを必ず消去状態“１”に設定しておく。
【００２７】
参照メモリビット線の下降電圧を図１２に前述したように検出することにより、内部リード信号をONさせ、センスアンプを使用してメモリビット線のデータを読み取りうる。
【００２８】
前述したリードタイミング生成回路（図１２）によるメモリのリードタイミングを制御する方法は、以下に示す項目（１）〜（４）の特徴点を有するリード方法として提供することも可能である。
【００２９】
（１）消去又は書き込みが実施されるメモリのブロック単位に参照メモリを配置し、前記ブロック毎に設けられた複数のビット線の一部が参照メモリビット線として前記参照メモリに接続されて成る不揮発性半導体メモリアレイ及び該メモリアレイに対し、読み出し、書き込み或いは消去信号を供給するＣＰＵから構成される半導体集積装置において、前記参照メモリを消去状態に設定し、前記参照メモリビット線の電圧の下降を検出するステップと、前記検出の結果を保留信号として前記ＣＰＵに出力して前記読み出し信号の前記メモリアレイに対する供給を保留するステップと、前記保留信号の終了後に、前記メモリに格納されたデータを取得するステップとを含むことを特徴とするリード方法。
【００３０】
（２）前記保留信号は前記ＣＰＵから前記メモリアレイに供給される前記読み出し信号の出力を待機させるウェイト信号であることを特徴とする、上記（１）に記載のリード方法。
【００３１】
（３）前記メモリアレイは参照電圧を含む電圧比較器を備え、前記検出するステップにおいて、前記電圧比較器が前記参照電圧と前記下降する電圧を比較し、前記電圧の下降を検出することを特徴とする、上記（１）に記載のリード方法。
【００３２】
（４）前記メモリアレイは、前記メモリ内部のデータを取得するセンスアンプを備え、前記取得するステップにおいて、前記保留信号の終了後に前記読み出し信号を内部読み出し信号として前記センスアンプに供給し、前記センスアンプにより前記メモリに格納されたデータを取得することを特徴とする、上記（１）に記載のリード方法。
【００３３】
図１１（ａ）、（ｂ）に示す本発明のリードタイミングのグラフと図１２のリードタイミング生成回路の関連を説明する。図１１（ａ）、（ｂ）のグラフに示されているウェイト信号（ＬＯＷ信号）がメモリアレイからＣＰＵに出力され、リード信号の出力を待ち状態にする。ウェイト信号がＬＯＷからＨＩＧＨに変わると、図１６のタイミングチャートに示す通り、リード信号もＨＩＧＨに切り替わる。そして、ウェイト信号とリード信号のＡＮＤ論理により、内部リード信号がONし、センスアンプが動作し、メモリ側の下降電圧が検出され、データが読み込まれる。
【００３４】
このように参照メモリのリードタイミングをメモリのリードタイミングとして使用することにより、メモリが劣化していった時にも確実なリードタイミングを作成できる。また、従来メモリでは劣化を考慮したリードタイミングを外部コントローラ等に要求しており、メモリ劣化がない時においても、劣化が起こっている時のリードタイミングと同じ仕様に設定していた。この従来の仕様と比較し、参照メモリから得られるリードタイミングは図１２に示したウェイト信号の生成に基づいている。このウェイト信号を外部ＣＰＵに出力する構成とすることにより、外部コントローラ（ＣＰＵ）等は、メモリ劣化がない場合は、そのウェイト信号を検出し、リード信号をすばやくＯＮすることにより高速リードができることとなる。
【００３５】
また、メモリが劣化している状態においては、外部コントローラ等がリード信号をＯＮしようとしてもウェイト信号が、まだアクティブな状態になっているので、リードできていないことを検知できる。
【００３６】
外部からみた本発明のメモリアレイ構成図を図１３に示した。又、図１５においてＣＰＵを含めた図１３のメモリアレイの構成図を示す。ＥＥＰＲＯＭ（図１５）は図１３のメモリアレイ構成図におけるセンスアンプ及びデータラッチ、ブロック１からＸ、及びＸデコーダ（ワード線、ビット線）に該当する。メモリアレイからのウェイト信号によりリード、ライト、及びイレース信号の出力が制御される。
【００３７】
従来のメモリアレイ構成図である図１との違いは、前述したウェイト信号をメモリアレイより出力し、リード確定状態を通知している点である。
【００３８】
図１４に第２の実施例のメモリブロックを示した。図８に示す第１実施例と同様に参照メモリをブロック内に配置したのは同じである。図８の第１実施例との相違点を以下に説明する。図８ではブロック内のメモリが消去、書き込みされるたびに参照メモリＤＭ０が書換え、消去された。さらにブロック内のメモリが読み出される場合に、ＤＭ０が読み出されていた。図１４の第２実施例では、参照メモリ用のＸデコーダを用意し、ブロック内のＸデコーダと参照メモリ用のＸデコーダを同期させて選択するようにした。
【００３９】
例えば、消去、書き込みの為にＸデコーダでＭ０が選択された場合、参照メモリ用Ｘデコーダで、ＤＭ０が選択され書き込み及び消去されるようにした。読出し時も同じく、Ｍ０が選択されると、ＤＭ０が選択されることとした。ここで、ＤＭ０に対する書き込み及び読み出しが選択されると、それ以外のＤＭ１からＤＭｘに対する読み出し、書き込み動作は実行されない。その際、読み出し、書き込み動作の対象外と成るＤＭについてはＯＦＦの状態である為、浮遊容量を有するキャパシタＣと等価回路に成る。
【００４０】
従って、実質的には本発明の第１実施例を説明する図８の参照メモリＤＭ０からＤＭｘの回路構成と同一と見なせる。
【００４１】
このように、Ｘデコーダ（ワード線）に応じて、参照メモリが選択されることにより、図８の構成よりもさらに正確にメモリ劣化に応じた参照メモリ劣化を作り出すことができ、参照メモリを使用したリードタイミングも、実際のメモリリードタイミングに、より近く設定することが可能となる。
【００４２】
以上に本発明の第１及び第２実施例に基づく不揮発性半導体メモリアレイの特徴について述べたが、さらに上述した実施例に示すメモリアレイは、以下に示す項目（ａ）〜（ｇ）の特徴点を有する不揮発性半導体メモリアレイとして提供することも可能である。
【００４３】
（ａ）消去又は書き込みが実施されるブロック単位に参照メモリを配置した不揮発性半導体メモリアレイから構成され、前記参照メモリから得られるリードタイミングに関する情報を使用して、前記メモリアレイが有する複数のメモリに対するリードタイミングを制御することを特徴とする不揮発性半導体メモリアレイ。
【００４４】
（ｂ）前記リードタイミングに関する情報は、前記参照メモリの劣化に基づくリードタイミングの情報及び前記劣化に基づく前記参照メモリのメモリ電流の減少に関する情報であることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４５】
（ｃ）前記複数のメモリの一部が消去又は書き込みされるごとに、前記参照メモリに対し、書き込み及び消去が実行されることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４６】
（ｄ）前記メモリアレイはセンスアンプを備え、前記メモリアレイに隣接してＣＰＵが設けられ、前記センスアンプに対し前記ＣＰＵから読出しが実行される場合、前記センスアンプが備える電圧比較器が読出しタイミングを制御するウェイト信号を前記ＣＰＵに対し出力することを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４７】
（ｅ）前記参照メモリの初期スレッシュホールド値は、前記メモリの初期スレッシュホールド値よりも高く設定されることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００４８】
（ｆ）前記ウェイト信号が制御する読出しタイミングを使用し、前記メモリの劣化の度合いに応じて動作タイミングが決まることを特徴とする、上記（ｄ）に記載の不揮発性半導体メモリアレイ。
【００４９】
（ｇ）前記消去又は書き込みが実施されるブロックに含まれる前記複数のメモリに対し、前記複数のメモリの１バイト毎に前記参照メモリを設けることにより、前記メモリに対するリードタイミングにより近くに前記参照メモリから得られるリードタイミングを設定しうることを特徴とする、上記（ａ）に記載の不揮発性半導体メモリアレイ。
【００５０】
さらに本発明は前述した第１及び第２実施例に基づく不揮発性半導体メモリアレイ並びに上述した項目（ａ）〜（ｇ）の特徴を有する当該メモリアレイを提供するばかりでなく、以下に示す項目（ｉ）〜（ｉｉｉ）の特徴を備えた不揮発性半導体メモリアレイを提供することも可能である。
【００５１】
（ｉ）読み出し、書き込み或いは消去が実施される複数のメモリを含むブロック毎に参照メモリが設けられた不揮発性半導体メモリアレイから構成され、該メモリアレイはさらにセンスアンプを備え、前記参照メモリから得られるリードタイミングの情報を前記センスアンプが有する検出回路により検出し、保留信号として外部コントローラに出力することにより、該コントローラからの前記読み出し信号の供給を保留し、前記メモリのリードタイミングを制御することを特徴とする不揮発性半導体メモリアレイ。
【００５２】
（ｉｉ）前記センスアンプと、前記複数のメモリ及び前記参照メモリとの間は複数のビット線により接続され、前記リードタイミングの情報である前記参照メモリに接続されている前記ビット線の電圧の下降を前記検出回路により検出し、前記保留信号として前記コントローラに出力することを特徴とする、上記（ｉ）に記載の不揮発性半導体メモリアレイ。
【００５３】
（ｉｉｉ）前記センスアンプはデータラッチ回路を備え、前記保留信号の終了後に前記読み出し信号を内部リード信号として前記データラッチ回路に供給することにより前記メモリ内のデータを取り込むことを特徴とする、上記（ｉｉ）に記載の不揮発性半導体メモリアレイ。
【００５４】
【発明の効果】
本発明の不揮発性半導体メモリアレイに参照メモリを設けることにより、当該参照メモリから読出しタイミングを作成し、メモリ劣化に応じた読出しタイミングが作成でき、結果としてメモリ劣化が無い時は、高速読出しができ、メモリ劣化がある時は、その劣化に応じた読出しタイミングを内部的に作成することが出来る。従って、信頼性の高い読出しを行う効果がある。
【図面の簡単な説明】
【図１】ＥＥＰＲＯＭメモリアレイ構成図である。
【図２】ＥＥＰＲＯＭメモリアレイ内ブロック構成図である。
【図３】消去動作 データ“１”を示す図である。
【図４】書き込み動作 データ“０” を示す図である。
【図５】メモリ素子のＶｔｈを示す図である。
【図６】従来のメモリリード回路図である。
【図７】従来のメモリリードタイミングを示す図である。
【図８】本発明の第１の実施例によるメモリアレイ構成図である。
【図９】図9（ａ）はメモリの状態遷移図であり、図9（ｂ）は参照メモリの状態遷移図である。
【図１０】メモリ素子のＶｔｈ及び参照メモリ素子のＶｔｈを示す図である。
【図１１】図１１（ａ）は、メモリ劣化が少ない場合のリードタイミングを示す図であり、図１１（ｂ）は、メモリ劣化が多い場合のリードタイミングを示す図である。
【図１２】本発明によるリードタイミング生成回路図である。
【図１３】本発明によるメモリアレイ構成図である。
【図１４】本発明の第２実施例によるメモリアレイ構成図である。
【図１５】図１３に示すメモリアレイ構成図とＣＰＵとの間におけるリード、ライト、イレース信号とウェイト信号のアクセスを示す図である。
【図１６】図１５に示すメモリアレイ構成図とＣＰＵ間におけるリード信号、ウェイト信号及び内部リード信号のタイムチャートを示す図である。
【符号の説明】
ＤＭ０〜ＤＭｘ：参照メモリ、ＲＤ：リード信号、ＷＲ：ライト信号、ＥＲ：イレース信号、ＷＡＩＴ：ウェイト信号、ＳＥＬ：選択信号、ＳＡＰ：センスアンプ。
Claims (6)
- 消去又は書き込みが実施されるブロック単位に参照メモリを配置した不揮発性半導体メモリアレイから構成され、前記参照メモリから得られるリードタイミングに関する情報を使用して、前記メモリアレイが有する複数のメモリに対するリードタイミングを制御し、前記複数のメモリの一部が消去又は書き込みされるごとに、前記参照メモリに対し、書き込み及び消去が実行されることを特徴とする不揮発性半導体メモリアレイ。
- 請求項１記載の不揮発性半導体メモリアレイにおいて、前記リードタイミングに関する情報は、前記メモリアレイが有するメモリの劣化を反映した劣化に基づくリードタイミングの情報及び前記劣化に基づく前記参照メモリのメモリ電流の減少に関する情報であることを特徴とする不揮発性半導体メモリアレイ。
- 請求項１記載の不揮発性半導体メモリアレイにおいて、前記メモリアレイはセンスアンプを備え、前記メモリアレイに隣接してＣＰＵが設けられ、前記センスアンプに対し前記ＣＰＵから読出しが実行される場合、前記メモリアレイが備える電圧比較器が読出しタイミングを制御するウェイト信号を前記ＣＰＵに対し出力することを特徴とする不揮発性半導体メモリアレイ。
- 請求項１記載の不揮発性半導体メモリアレイにおいて、前記参照メモリの初期スレッシュホールド値は、前記メモリの初期スレッシュホールド値よりも高く設定されることを特徴とする不揮発性半導体メモリアレイ。
- 請求項３記載の不揮発性半導体メモリアレイにおいて、
前記ウェイト信号が制御する読出しタイミングを使用し、前記メモリアレイが有するメモリの劣化を反映した劣化の度合いに応じて動作タイミングが決まることを特徴とする不揮発性半導体メモリアレイ。 - 請求項１記載の不揮発性半導体メモリアレイにおいて、
前記消去又は書き込みが実施されるブロックに含まれる前記複数のメモリに対し、前記複数のメモリの１バイト毎に前記参照メモリを設けることにより、前記メモリに対するリードタイミングにより近くに前記参照メモリから得られるリードタイミングを設定しうることを特徴とする不揮発性半導体メモリアレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002074049A JP4052857B2 (ja) | 2002-03-18 | 2002-03-18 | 不揮発性半導体メモリアレイ及び該メモリアレイリード方法 |
| US10/317,087 US7009890B2 (en) | 2002-03-18 | 2002-12-12 | Non-volatile semiconductor memory array and method of reading the same memory array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002074049A JP4052857B2 (ja) | 2002-03-18 | 2002-03-18 | 不揮発性半導体メモリアレイ及び該メモリアレイリード方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003272387A JP2003272387A (ja) | 2003-09-26 |
| JP4052857B2 true JP4052857B2 (ja) | 2008-02-27 |
Family
ID=28035279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002074049A Expired - Fee Related JP4052857B2 (ja) | 2002-03-18 | 2002-03-18 | 不揮発性半導体メモリアレイ及び該メモリアレイリード方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7009890B2 (ja) |
| JP (1) | JP4052857B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550789B1 (ko) * | 2002-07-18 | 2006-02-08 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 프로그램/소거 전압 공급 회로 |
| US7746715B2 (en) * | 2003-08-13 | 2010-06-29 | Nxp B.V. | Erase and read schemes for charge trapping non-volatile memories |
| CN100595923C (zh) * | 2004-05-27 | 2010-03-24 | 株式会社瑞萨科技 | 集成半导体非易失性存储器的控制方法 |
| KR100827695B1 (ko) * | 2006-11-03 | 2008-05-07 | 삼성전자주식회사 | 연약 셀을 표식자로서 활용하는 불휘발성 반도체 메모리장치 |
| JP5359798B2 (ja) * | 2009-11-10 | 2013-12-04 | ソニー株式会社 | メモリデバイスおよびその読み出し方法 |
| JP2011198436A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 半導体記憶装置 |
| US8675405B1 (en) * | 2013-03-12 | 2014-03-18 | Cypress Semiconductor Corp. | Method to reduce program disturbs in non-volatile memory cells |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414878B2 (en) * | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| JP3594626B2 (ja) * | 1993-03-04 | 2004-12-02 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
| JPH06338193A (ja) * | 1993-05-28 | 1994-12-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP2581430B2 (ja) * | 1993-12-22 | 1997-02-12 | 日本電気株式会社 | 半導体記憶装置 |
| TW330265B (en) * | 1994-11-22 | 1998-04-21 | Hitachi Ltd | Semiconductor apparatus |
| KR100232231B1 (ko) * | 1996-09-13 | 2000-03-02 | 김영환 | 비휘발성 메모리 소자의 데이터 기입 장치 및 방법 |
| JP4023953B2 (ja) * | 1999-06-22 | 2007-12-19 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2002025288A (ja) * | 2000-06-30 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
| JP2002279787A (ja) * | 2001-03-16 | 2002-09-27 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP2003036681A (ja) * | 2001-07-23 | 2003-02-07 | Hitachi Ltd | 不揮発性記憶装置 |
| US6771536B2 (en) * | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
-
2002
- 2002-03-18 JP JP2002074049A patent/JP4052857B2/ja not_active Expired - Fee Related
- 2002-12-12 US US10/317,087 patent/US7009890B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7009890B2 (en) | 2006-03-07 |
| US20030177301A1 (en) | 2003-09-18 |
| JP2003272387A (ja) | 2003-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4988156B2 (ja) | 隣接フィールドエラーが低減された不揮発性メモリおよび方法 | |
| JP4420823B2 (ja) | 感知動作が改善された不揮発性メモリおよび方法 | |
| JP4898117B2 (ja) | ビットラインクロストークエラーが低減された不揮発性メモリおよび方法 | |
| US6288944B1 (en) | NAND type nonvolatile memory with improved erase-verify operations | |
| JP3943526B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2007305210A (ja) | 半導体記憶装置 | |
| US6839279B2 (en) | Nonvolatile semiconductor memory device | |
| JP4249352B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4593668B2 (ja) | 不揮発性メモリにおける補償感知のための基準センス増幅器および方法 | |
| KR100338273B1 (ko) | 비휘발성메모리장치및열화검출방법 | |
| JP2007164892A (ja) | 不揮発性半導体記憶装置のしきい値読み出し方法及び不揮発性半導体記憶装置 | |
| JP4052857B2 (ja) | 不揮発性半導体メモリアレイ及び該メモリアレイリード方法 | |
| JP4559606B2 (ja) | 不揮発性半導体記憶装置 | |
| US6950343B2 (en) | Nonvolatile semiconductor memory device storing two-bit information | |
| US6711061B2 (en) | Non-volatile semiconductor memory device for selectively re-checking word lines | |
| US20150348620A1 (en) | Semiconductor memory device and operation method thereof | |
| JPH1145588A (ja) | 不揮発性半導体記憶装置 | |
| JP5260901B2 (ja) | 半導体装置およびその制御方法 | |
| JP3219069B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2994011B2 (ja) | 半導体記憶装置 | |
| JP5301020B2 (ja) | 半導体装置 | |
| JP2008257804A (ja) | 半導体装置 | |
| KR101046743B1 (ko) | 비휘발성 메모리 소자 및 비휘발성 메모리 소자의 프로그램동작 구동 횟수 기록 방법 | |
| JP4170261B2 (ja) | 不揮発性半導体記憶装置及びそのデータ書込み若しくは消去方法 | |
| JP5496278B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070711 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070711 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |