JP3594626B2 - 不揮発性メモリ装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は半導体メモリにおける電気的に消去可能なプログラムリードオンリメモリに係り、特に高速の消去、書込みに好適な不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
先ず、本発明の基本機能のために従来構成の不揮発性メモリ装置について説明する。従来の不揮発性メモリ装置においては、図２のような消去、書込みによるデータ書換え方法が用いられている。
この図は、特開平２−９９１１４号に記載されているものであり、チップ上のＥＥＰＲＯＭセルすなわち不揮発性メモリセルのアレイがセクタとして構成され、そしてその各々のセクタに含まれる全てのセルが同時に消去されることを示している。すなわち装置は消去のためにチップ間の組み合わせを選択し、それらを同時に消去する。これにより従来の装置は、全てのセルが毎回消されるか、または一つのセクタが一時に消された過去の装置構成に比べて、より早くかつ効果的になっている。
【０００３】
【発明が解決しようとする課題】
上記従来技術の問題は、チップ間にわたる複数のセクタを同時に消去することである。消去もしくは書込みに要する電流は不揮発性メモリのセルのフローティングゲートへの注入、放出現象により異なるが、例えばトンネル現象による電流ではセル当たり１０ｎＡ程度であり、同時選択されるセル数が１Ｋビットでは１０μＡとなる。しかし、消去もしくは書込み時の高電圧系電源、ＣＭＯＳ論理回路等の駆動回路を考慮すると数１０ｍＡと大きく、装置全体で複数のチップが同時消去もしくは書込みを活性化する場合、相当量の電流になる。このため装置は消費電流増によるノイズ増加、発熱要因による信頼性上の問題が生じる。なお、１チップ内の複数セクタの同時駆動は基本的に消去するセル数が増加することであって１セクタ駆動と大きな差は無く、複数チップにわたるセクタ駆動に比べて小電流増加となる程度である。
従って、本発明の目的は、装置全体の消去もしくは書込みにおいて流れる消費電流を時間的に分散して、不揮発性メモリ装置の消去、書込み動作、すなわち書換え処理を効率よく低消費電力で高速化することにある。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、本発明の不揮発性メモリ装置は、複数の不揮発性メモリセルからなる複数のセクタを有するメモリブロックと、上記メモリブロックに記録する情報を一時格納するバッファメモリと、入出力端子と、上記メモリブロツクと上記バッファメモリとの間及び上記入出力端子と上記バッファメモリとの間における情報の転送の制御を行うリードライト回路を有し、上記バッファメモリとして、第１のバッファメモリと第２のバッファメモリを有し、上記第１のバッファメモリは上記入出力端子と上記メモリブロックに接続され、上記第２のバッファメモリは上記入出力端子と上記第１のバッファメモリに接続され、上記セクタに対する書込み及び読出しは上記第１のバッファメモリと上記メモリブロックとの間における情報の転送により行い、上記リードライト回路は上記第１のバッファメモリと上記第２のバッファメモリと上記メモリブロックに指示することにより、上記メモリブロックと上記第１のバッファメモリ間のデータ転送、上記第１のバッファメモリと上記２のバッファメモリ間のデータ転送、上記入出力端子と上記第１のバッファメモリ間のデータ転送、及び上記入出力端子と上記第２のバッファメモリ間のデータ転送を制御し、上記第２のバッファメモリが上記メモリブロックの所定の上記セクタヘ記録すべき情報を格納する期間と、上記第１のバッファメモリが上記メモリブロックの上記所定の上記セクタから読み出した情報を格納する期間の少なくとも一部が重複するという構成になっている。
また、上記第１のバッファメモリから上記入出力端子に上記所定の上記セクタから読み出した情報を転送した後に、上記第２のバッファメモリから上記第１のバッファメモリに上記所定の上記セクタヘ記録すべき情報を転送するという構成になっている。
また、複数の不揮発性メモリセルからなる複数のセクタを有するメモリブロックと、上記メモリブロックに記録する情報を一時格納するバッファメモリと、入出力端子と、上記メモリブロツクと上記バッファメモリとの間及び上記入出力端子と上記バッファメモリとの間における情報の転送の制御を行うリードライト回路を有し、上記バッファメモリとして、第１のバッファメモリと第２のバッファメモリを有し、上記第１のバッファメモリは上記入出力端子と上記メモリブロックに接続され、上記第２のバッファメモリは上記入出力端子と上記第１のバッファメモリに接続され、上記セクタに対する書込み及び読出しは上記第１のバッファメモリと上記メモリブロックとの間における情報の転送により行い、上記リードライト回路は上記第１のバッファメモリと上記第２のバッファメモリと上記メモリブロックに指示することにより、上記メモリブロックと上記第１のバッファメモリ間のデータ転送、上記第１のバッファメモリと上記２のバッファメモリ間のデータ転送、上記入出力端子と上記第１のバッファメモリ間のデータ転送、及び上記入出力端子と上記第２のバッファメモリ間のデータ転送を制御し、上記第１のバッファメモリから上記メモリブロックに書込みデータを転送する期間と、上記第２のバッファメモリから上記入出力端子に読出しデータを転送する期間の少なくとも一部が重複するという構成になっている。
また、上記第１のバッファメモリ及び上記第２のバッファメモリの容量は、上記セクタの容量の整数倍であるという構成になっている。
さらに、上記セクタの単位で不良の上記セクタを代替するセクタ救済回路を有するという構成になっている。
本発明の一実施形態に従えば、上記目的は次のようにして解決される。すなわち、例えば図１に示すように、第１のバッファメモリ（２４-１〜２４-８）は不揮発性メモリの書換え単位であるセクタのメモリ容量を有し、メモリブロック（２２-１〜２２-８）と外部Ｉ／Ｏ信号（３８）間に配置する。すなわち第１のバッファメモリのメモリセルとメモリブロックの１つのセクタのメモリセルは１対１に対応し、データは第１のバッファメモリを介して読出しまたは書込みされる構成とする。加えて不揮発性メモリの消去、書込みすなわち書換えでは、メモリブロック間での個々のセクタの活性をセクタ毎に時間的にシフト選択させ、制御できる構成とする。
さらに本発明の他の実施形態によれば、例えば図７に示すように、第１のバッファメモリ（２４-１〜２４-８）と外部Ｉ／Ｏ信号（３８）間に第２のバッファメモリ（３０-１〜３０-８）を配置する。これにより、例えば一度に２セクタ分のデータが転送可能になるなど、書込み読み出しの実効的な効率向上に有効である。
なお、上記時間シフト選択の制御は消去、書込みに要する時間がメモリブロックの個々のセクタにより異なるため、最小シフト時間は並列に同時選択され活性化できるメモリブロックの数で求められ、メモリ装置（２）の最大許容電流を考慮した値となる。
以上から本発明の不揮発性メモリ装置は消去、書込み、すなわち書換えの速度が最適制御され高速化できる。
本発明の他の特徴については後述の実施例の説明の中で詳述する。
【０００５】
【作用】
本発明の代表的な実施形態（図１）では、データの書換え、すなわち消去、書込みは第１のバッファメモリ（２４−１〜２４−８）と対応する個々のメモリブロック（２２−１〜２２−８）の各セクタ間で、該当する各セクタを時間シフトしつつ選択し処理される。その際、メモリ装置（２）は外部アドレスが入力されると現在の動作モードで外部アドレスに対応するセクタが消去可能か否かを判断し、可能であれば該当セクタの消去に入る。もし書換え中のセクタ数が多く、同時並列書換えが設定したメモリ装置の最大許容電流を超え、書換え不可能である場合は一時ウェイトして先に処理中のセクタ完了を待つ。その完了後に該当セクタの書換え動作に移る。また書込みは該当するセクタの消去に引き続き実施され、同様に同時並列書換えが可能なメモリブロック数の範囲で処理されるので、ブロック数の範囲が超過する場合は、入力されたアドレスの順序に従い、書込みもウェイトする。このように、本発明の不揮発性メモリ装置ではメモリブロックの各セクタを個々に時間シフト選択し、消去、書込み制御することにより、消費電流の増加を抑え、かつトータルの書換え時間を短縮することが可能になる。
一方、本発明の好適な実施形態（図７）では、第１のバッファメモリ（２４−１〜２４−８）と第２のバッファメモリ（３０−１〜３０−８）を設けているので、一度に、２セクタ分のデータが転送可能であり、それは所定のセクタに書込みデータを転送しつつできる。また一方のバッファメモリでは書込みデータを所定セクタに転送しつつ、書込みの間に他方のバッファメモリでは読出しデータを読出すこともできる。従って、書換え時間はメモリブロック（２２−１〜２２−８）間の各セクタで時間シフト制御しつつ、かつ２つのバッファメモリを効率よく制御することで空き時間の有効活用ができ、さらに高速化することも可能になる。
【０００６】
【実施例】
以下、図面を参照にして本発明の実施例を詳細に説明する。
図１は本発明の不揮発性メモリ装置の消去、書込みの概念を示すためのブロック図である。図において、２２−１〜２２−８の各々は電気的に書込み可能な不揮発性メモリで構成されるメモリブロック、２は同不揮発性メモリのメモリブロック２２−１〜２２−８を主体に構成され、メモリボード、メモリカード、メモリモジュール等の形態で情報を蓄積する不揮発性のメモリ装置、４はメモリ装置２の各メモリブロック２２−１〜２２−８に対して、読出し動作もしくは消去、書込み等の書換え動作を制御する装置制御回路、６はメモリ装置２の外部メモリ制御信号であり、例えばマイクロコンピュータ等から指示される読出し、書込み制御信号である。８は同様にメモリ装置２に印加する外部のアドレス信号を示す。また、１０は外部アドレス信号８及び外部メモリ制御信号６を基にメモリブロック２２−１〜２２−８の内部アドレスを発生させ、かつ読出し、書換えの制御を行なうリードライト回路、４０は主にメモリブロックとそのセクタを選択する内部アドレス記憶用のアドレスレジスタ、１２はメモリブロック２２−１〜２２−８の各ブロックを個々に制御するメモリブロック制御回路、１４は同回路１２の出力であるメモリブロック制御信号を示す。一方、２４−１〜２４−８の各々は第１のバッファメモリであり、５１は第１のバッファメモリ２４−１〜２４−８からなる第１のメモリバッファ群であり、データをメモリブロック２２−１〜２２−８に書込む場合、例えば５１の各第１のバッファメモリ２４−１〜２４−８は１セクタを５１２バイトとすると４Ｋビットの書込みデータが揃うまで一時保持する。また同バッファメモリはメモリブロックの各セクタへの書換えを時間的にシフトする際は書込みデータの格納場所となる。なお同図の第１のバッファメモリの総容量は３２Ｋビット（８ｘ４Ｋビット）になる。さらに１６は上記第１のバッファメモリの制御回路、１８は上記第１のバッファメモリの制御信号、５０はメモリブロック２２−１〜２２−８の集合であるメモリブロック群である。２０はメモリブロック２２−１〜２２−８に実際に供給する内部アドレス信号を示す。２６−１〜２６−８は内部Ｉ／Ｏバス、２８−１〜２８−８はメモリブロックと第１のバッファメモリ間のデータバス、３８は外部Ｉ／Ｏ信号、さらに３６は外部Ｉ／Ｏ信号３８と内部Ｉ／Ｏバス２６−１〜２６−８を接続するコモンバス制御部である。一方、４２はメモリ装置を制御するその他の制御回路、また１０２、１０４、１０６、１０８、１１０は本実施例を説明するために配した消去、書込みを実施するセクタの位置を示し、ｔ１〜ｔ３、ｔ９は同セクタが活性する時間をそれぞれ示すもので、所定の時間もしくはランダムな時間に該当するセクタが活性化することを示している。φ１は第１のバッファメモリ２４−１〜２４−８の制御信号１８を活性させ、その動作タイミングを決める制御回路１６の活性化信号である。なお、コモンバス制御部３６は、第１のバッファメモリ２４−１〜２４−８の出力を第１のバッファメモリの制御信号１８でトライステート化する場合、内部Ｉ／Ｏバス２６−１〜２６−８を外部Ｉ／Ｏ信号３８と直接接続して、コモンバス制御部３６を省略しても良い。
【０００７】
次に本実施例の消去、書込みすなわちメモリ装置２のデータ書換え動作を説明する。不揮発性メモリの書換え動作は指示された該当するセクタのメモリセル内容をまず消去し、その後第１のバッファメモリ２４−１〜２４−８のデータをメモリセルに書込む順に実施する。この書込みはメモリセルのフローティングゲートへエレクトロンもしくはホールを注入する現象であるため高電圧を必要とし、その印加時間は読出し時間に比べて長時間となる。このため読出し時間と書込み時間は約２〜３桁の大きな時間的差が生じる。この書換え時間の長いことがメモリ装置に不揮発性メモリを使う上の一つの欠点となる。そこで本実施例では、消去完了、書込み完了の一連の書換え動作をセクタ毎、順次行なう方法もしくは複数チップの複数セクタをまとめて消去し、次ぎに書込みを実施する従来方法ではなく、該当するセクタの消去中にも他のセクタを次々に活性化させる時間シフト書換え動作を可能とする。
【０００８】
図１は消去／書込み動作を該当するメモリブロックの１セクタもしくは数セクタまとめて実施する様子を示している。またｔ１〜ｔ３、ｔ９は該当するセクタの書換え完了後、次のセクタの書換えを実施する時間経過に即した順序を示している。この書換えを従来方法で行なうと書換え時間はセクタの書換えアクセス回数だけ要する。しかし本実施例では、複数個のセクタを所定時間でシフト選択し、書換えするように機能する。その方法は書換えする複数セクタを予め外部アドレスで転送すると、リードライト回路はこれらのアドレスに関するセクタアドレスをアドレスレジスタ４０に記憶し、各セクタに対する消去を所定の時間だけシフトしながら実施する。次いで各セクタを順次書込む。この際、アドレス情報と共に入力されたデータは第１のバッファメモリ２４−１〜２４−８が一時保持して、メモリブロック２２−１〜２２−８の消去と書込みのタイミングに合わせて展開できるようにタイミング調整が図られる。また上記アドレスレジスタ４０では所定のセクタ以外のセクタ選択を禁止するため、実行中の内部アドレスとこれから実行するアドレスを記憶するアドレスレジスタを持つ。これにより、次に実行すべきアドレスを記憶できるので消去、書込み処理時間が短縮できる。またそのアドレスレジスタに加えて、実行中の内部アドレスとこれから実行する内部アドレスを区別するフラッグビットを少なくとも１ビット有する。またそのフラグビットではアドレスレジスタ４０に内蔵する各セクタのアドレスが書込み中もしくは消去中であることを知ることもでき、それらによってセクタが書換え完了であるか否かを判定できる。また該当セクタ以外の消去もしくは書込みアクセスを禁止する信号として使用しても良い。なお、この消去もしくは書込み状態を知るフラグビットは任意または電源立ち上げ等により最初はクリアされ、その書込みは、メモリブロック２２−１〜２２−８からの消去、書込み終了信号、またはリードライト回路１０自体が時間管理して、フラグビットの情報を書き込み制御するように構成しても良い。
【０００９】
具体的な動作は、外部アドレスが入力されると現在の動作モードで外部アドレスに対応するセクタが消去可能か否かを判断し、可能であれば即該当セクタの消去に入る。もし消去中のセクタ数が多く同時並列書換え（消去、書込み）が設定した装置２の許容消費電流を超え、不可能である場合は一時ウェイトして先に処理中のセクタ完了を待つ。その完了後に該当セクタの書換え動作に入る。また書込みは該当するセクタの消去に引き続き実施され、同様に同時並列書換えが可能なセクタ数の範囲で処理されるので、セクタ数の範囲が超過する場合は、入力されたアドレスの順序に従い、書込みもウェイトする。このように、不揮発性メモリ装置２ではメモリブロックの各セクタを個々に時間シフト選択し、消去、書込み制御されるので、消費電流の増加が抑えられ書換え時間が短縮される。このようにフラグビットは書換え動作の管理ビットとして参照、更新される。
【００１０】
このような時間シフト選択によるセクタ制御は、書換えに要する消去もしくは書込み時の電流が、複数の不揮発性メモリブロックの並列動作時に許容できる電流範囲で実施される。すなわち、装置の高速化は並列書換え動作による速度向上と同時に生じる複数の不揮発性メモリブロックの最大活性電流を許容できる最適な並列書換え数で達成される。例えば装置は各メモリブロックの消去、書込みに必要な高電圧系の回路起動、消去もしくは書込み回路系の充放電、ＣＭＯＳ論理回路の起動時に流れる電流が大部分を占めるため、そのピーク電流を避けるようにシフト選択動作を行なうと良い。なお、消去動作の一部分で大きな電流が流れ、その他では低レベルの電流となるメモリブロックは、上記書換え方法によりその大きな電流が流れる期間を回避することで、さらに同時に活性できるメモリブロック数を多くできる。例えば、メモリブロックのセクタ選択時のピーク電流１００ｍＡ、定常電流２０ｍＡで装置の許容電流を２００ｍＡとする。その場合、装置の電流はシフト選択動作でピーク電流１００ｍＡ、定常電流１００ｍＡとなるので５個のメモリブロックの消去が上記動作でできる。また消去と書込みが同程度の消費電流でない場合、例えば書込みに大電流が流れる場合は書込みのメモリブロック活性数を抑制防止する制御を行なえばよい。さらに消去、書込みに要する時間が個々のセクタによりばらつく場合は、消去、書込みすなわち書換えの時間シフト処理は複数の不揮発性メモリブロックの活性電流を許容できる範囲で最適な並列書換え数とその数以下の範囲で実施される。また最小シフト時間は並列に同時選択され活性化されるメモリブロックの数で計算され、その値は装置の最大許容電流を考慮した数値となる。
【００１１】
次に上記装置において１メモリブロック毎の書換速度をもとめる。その条件は消去、書込み動作で、セクタ単位５１２バイト、１セクタの消去時間１０ｍｓ、書込み時間５μｓ／バイトとし、第１のバッファメモリを８個配置、同バッファメモリの８個全てに対して必ず毎回アクセスされたと仮定する。その場合、従来方法では上記不揮発性メモリの書換えの速度が約１２．５ｍｓ／５１２バイト（＝１０ｍｓ＋５μｓＸ５１２）になる。一方、本実施例の時間シフト書換え動作では、上記ピーク電流を避ける程度に時間シフトした定常電流状態で消去の並列数を４個許容すると、書換えの速度は約５ｍｓ／５１２バイト｛＝（１０ｍｓＸ８／４＋５μｓＸ５１２Ｘ８）／８｝となり、従来の約２倍高速化できる。さらにバッファメモリが多く配置される装置ではより高速になる。なお、同一のセクタに書込む場合は対応する第１のバッファメモリにデータが存在する場合があるので、消去、書込みの書換え頻度を低減できる効果もある。一方、消去、書込みを実行するセクタのアドレスはアドレスレジスタ４０によって一時保持され、外部アドレスと非同期で実施できる構成としても良く、また外部アドレス８の印加タイミングで、外部アドレス８そのものを内部アドレス２０として各メモリブロックに印加しても良い。
【００１２】
一方、バッファメモリの他の役割は、外部アドレスが次々に入力され、同様にデータが入力された場合でも、アドレスレジスタ４０でのアドレス記憶とバッファメモリ２４−１〜２４−８のデータバッファリングによって整然と処理でき、書換えは一定速度で実施できるよう制御される。なお、上記のようにバッファメモリの容量は少なくとも各メモリブロックのセクタに対して同一容量があれば良いが、書換えのための多くの外部アドレス及びデータを先行的に入力する場合は、アドレスレジスタとバッファメモリの容量増加とこれらの制御を考慮すれば良い。なお、不揮発性メモリのメモリセルの書換えではセクタ毎のメモリセルの書込みと書込み完了を確認すなわち書込みベリファイするため、セクタと同一容量のデータラッチ回路が必要であることも考えられる。その場合は、データラッチ回路と第１のバッファメモリの組合せもしくはデータラッチ回路自体を第１のバッファメモリとしてシフト選択書換えを行っても良い。
【００１３】
本実施例による構成では、書換えてないメモリブロックのセクタ全てに対して読出しを実施でき、通常のアドレスアクセスであるバイト毎の読出しに加えて、バッファメモリに１セクタ分の内容を同時保管して逐次出力するページアクセスができる。また書換え動作中は該当する第１のバッファメモリの書込みデータを基にメモリブロックのセクタを書換えながら、他のメモリブロックのセクタでは読出しするように制御して、書込み兼読出しをしても良い。この書込み兼読出しの制御では、第１のバッファメモリへ書込むセルの読出しデータ転送が通常のメモリと同様に高速で実施できるので、読出し時間は従来のように不揮発性メモリの書換え完了の長い時間を待つことは無い。書換えと読出しが同時並列実施される場合の電流増加も書換え動作時と同様に、活性するメモリブロックの数は制御される。なお、第１のバッファメモリはメモリセルにデータを書込む前もしくは更新後のデータであればメモリブロックへの書込みもしくは読出しのキャッシュメモリとして機能することは言うまでもない。
【００１４】
図３に第２の実施例を示す。
同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、記号のＡＤはアドレスおよび書込みデータの転送動作期間、Ｅは該当するメモリブロックのセクタの消去動作期間、Ｗは書込み動作期間をそれぞれ示す。同図は不揮発性メモリ装置２が書換え時の時間ｔの経過に対して、メモリブロック２２−１〜２２−８の各メモリブロック内の各セクタが消去Ｅ、書込みＷの上記動作状態に推移するタイムシーケンスを示している。以下、図１と図３を用いて本発明におけるデータの書換えタイミングを摸式的に説明する。
本実施例では時間ｔ１においてバッファメモリ２４−１の内容が、該当するメモリブロック２２−１のセクタ１０２に対して、まず消去Ｅ、次いで書込みＷと順に制御される。さらにバッファメモリ２４−２と対応するメモリブロック２２−２のセクタ１０４に対しては時間ｔ２とｔ１の差の期間シフトし消去Ｅ、書込みＷが開始される。以下、他のメモリブロック２２−３〜２２−８に対しても同様に行われ、書込みＷは次ぎのセクタと重なること無く実施される。なお、消去Ｅもしくは書込みＷの時間は各セクタで異なる。このため、本実施例の具体的な構成では図１で述べたアドレスレジスタ４０に付加したフラグビットが各セクタ毎の書込み動作の完了で書換えられ、始めて次のセクタの書込みＷを開始許可するよう機能する。上記書換えの処理方法により、書込み時の複数セクタ同時活性による電流集中を分散低減でき、書換え時間が高速化できる。
【００１５】
図４に第３の実施例を示す。
同図において、図１及び図３と同一部分には同一番号を付すことにより説明を省略する。以下、図４を用いて本発明におけるデータの書換えタイミングを説明する。
同図ではメモリブロック２２−１の所定の時間ｔ１でセクタ消去Ｅを行い、その消去動作に要する時間だけ遅延して次のメモリブロック２２−２のセクタの消去Ｅが開始される。従って、先に活性したセクタの書込みＷと次のセクタの消去Ｅが重なる動作となる。また書換えアドレスとデータはアドレスレジスタ４０と第１のアドレスバッファに記憶され、書込みＷの時間が長くなった場合は、図３の実施例と同様に次ぎのセクタの書込みＷに重ならないよう制御される。一方、消去Ｅは常に１メモリブロック内の１セクタもしくは複数セクタが対象であり、本実施例はメモリブロックの消去Ｅ時の電流が大きく、少なくとも消去Ｅと書込みＷの並列処理ができ、消去の並列化が困難な場合に効果がある。上記書換えの方法によって、従来の書換え方法より高速化できる。
【００１６】
図５に第４の実施例を示す。
同図において、図１及び図４と同一部分には同一番号を付すことにより説明を省略する。以下、図５を用いて本発明におけるデータの書換えタイミングを説明する。
同図はメモリ装置２において書換え動作が指示されるとメモリブロックの所定のセクタを先ず消去する。この動作は書換えアドレスを記憶するアドレスレジスタ４０と第１のバッファメモリ２４−１〜２４−８に記憶されたデータをアドレスレジスタ４０に付加したフラグビットを基に開始し、アドレスレジスタ４０と第１のバッファメモリのセット数以内で連続消去可能となる。次いで装置は書込み動作を実施する。これにより装置内では、消去もしくは書込み動作が交互に発生する回数を低減し、消去及び書込みの各動作に必要な各種電源の切替え、すなわち立ち上げ、立ち下げが消去、書込み毎に一回となる。例えば同図においては、メモリブロック２２−１を時間ｔ１から消去し、消去完了後は２２−２、２２−４、２２−８の順で消去し、そして再度メモリブロック２２−２を選択する５つのセクタを対象とする書換えの例である。ここで、ｔ５の時間で再選択されたメモリブロック２２−２を消去するような命令がきたときは、先に時間ｔ２のタイミングで消去されている。すなわち消去に関するフラグビットをみると消去が完了し、かつ書込みに関するフラグビットをみると書込みがこれからであるのでｔ５のタイミングではここの消去を飛ばして２２−１に書き込む。消去命令を受けるセクタはｔ１、ｔ２、ｔ３、ｔ４、ｔ５の５つになるが、実効的にｔ５は飛ばし、書込みは４ヵ所に書込めばよい。なお、ｔ５のタイミングで入力されたデータはメモリブロック２２−２に対応する第１のバッファメモリ２４−２の内容のみを修正することになる。次いで、４つのセクタの書込みに移る。この際はメモリブロック２２−２を図５のように２番目に書込みしても良いし、メモリブロック２２−２を４番目すなわち時間的に図５の最後に書込むよう構成しても良い。以上のタイムシーケンスによって、消去動作では電源の立ち上げ、立ち下げが１回となり、また書込みも１回となるので、図３もしくは図４で示したような消去、書換えの対での動作が繰返し実施される場合に比べて、書換え時間を短縮できる。また、同一セクタに対するデータ修正は、書込み動作に入る以前であればバッファメモリの内容を修正するので容易である。なお、本方法では消去時のセクタが重ならない例で示しているが、上記図３の実施例で示したように消去が複数の不揮発性メモリブロックの活性電流を許容できる範囲であれば、それらのメモリブロックの活性数以下で実施できることは言うまでもない。書込みも同様である。なお同一メモリブロックの異なるセクタの連続消去、書込みでは該当メモリブロックに対して複数のバッファメモリを要するので、メモリブロックと対となる第１のバッファメモリに加えてアドレスレジスタを複数セット準備すれば良い。
【００１７】
図６に第５の実施例を示す。
同図において、図１及び図３と同一部分には同一番号を付すことにより説明を省略する。以下、図１と図６を用いて本発明におけるデータの書換えタイミングを説明する。
同図は消去Ｅの動作活性時間を分割した場合を示している。同図は、装置の電流が書込みＷに大となる例であり、従って、その動作は該当セクタが書込み中は、その他のセクタは消去Ｅもしくは書込みＷを禁止するように機能する。すなわち消去動作は、該当するセクタの書込み中、他のセクタの消去もしくは書込み動作を禁止し、細かく分割されながらセクタ消去に必要な時間が加算され実施される。例えばメモリブロック２２−５のセクタに対しては消去Ｅ、非活性状態の空き時間、消去Ｅ、空き時間、消去Ｅと繰返し消去動作が入る。なお、反対に消去Ｅ時に装置の電流が大となる場合は他のセクタの消去動作を禁止し、書込みが実施される。本実施例によって、メモリ装置２の電流が抑制され、かつ装置全体での書換え時間は高速化できる。
【００１８】
図７に第６の実施例を示す。
同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、３０−１〜３０−８は第２のバッファメモリ、５３は第２のバッファメモリ３０−１〜３０−８の集合である第２のバッファメモリ群、３４は第２のバッファメモリの制御信号、４４は第２のバッファメモリの制御回路、φ２は第２のバッファメモリ制御回路４４の活性信号をそれぞれ示す。以下、図７を用いて実施例における書換え動作を説明する。本実施例の基本的な動作は図１と同様であり、加えて第２のバッファメモリ３０−１〜３０−８を付加することで、次の動作が可能になる。第１のバッファメモリ２４−１〜２４−８とＩ／Ｏ信号３８との間の書込みデータ転送では一般に書換え時間の長さに比べて非常に短く、相当の非活性期間すなわち未使用の空き時間がある。この空き時間を活用することで実効的な書込み、読出しの効率向上が図れる。例えば、バッファメモリが２つあるので一度に２セクタ分のデータが転送可能であり、それは所定のセクタに書込みデータを転送しつつできる。また一方のバッファメモリでは書込みデータを所定セクタに転送しつつ、書込みの間に他方のバッファメモリでは読出しデータを読出すこともできる。従って、書換え時間はメモリブロック（２２−１〜２２−８）間の各セクタで時間シフト制御しつつ、かつ２つのバッファメモリを効率よく制御することで空き時間の有効活用ができ、さらに高速化できる。一方、書換え時のバッファは主に第１のバッファメモリ２４−１〜２４−８に対応させ、第２のバッファメモリ３０−１〜３０−８は読出し専用に利用し、該当セクタの書込み兼他のメモリブロックのセクタ読出しに活用できる。読出しのみの動作では２つのバッファメモリに交互にデータを取り込み、交互に読出しすることによって実効的な読出し時間の短縮を図ることもできる。さらに図４に示したような続けて同一セクタがアクセスされた場合の読出し、書換え動作では、バッファメモリを交互に活性させ読出しデータを第１のバッファメモリに格納し、書込みデータを第２のバッファメモリに一時的に格納する。第１のバッファメモリのデータ読出し後は、第２のバッファメモリから第１のバッファメモリに書込みデータを転送する等でその目的が達成される。
なお、内部アドレスを記憶するアドレスレジスタ４０は必要に応じて増加し、２系統のバッファメモリに対応し制御すれば良い。また第１と第２のバッファメモリはメモリブロックに対して並列構成としても良い。この場合は、第１と第２のバッファメモリの活用方法が対等になるので、メモリブロックのセクタに対するバッファメモリの容量が２倍と考えても良く、また一方を書込みデータ専用に、他方を読出しデータ専用にと区分したデータ処理にすることができる。
以上のように本実施例の構成は書換え動作に対して第１のバッファメモリと第２のバッファメモリを時間的に効率良く制御して、並行動作もしくは一方の空き時間を活用できるので装置の高速化に寄与する。また読出しと書換えの並行処理では２つのバッファメモリを交互に活用して同一セクタに対するデータの衝突を避ける、またはバッファメモリのデータを更新する等々が容易になる。なお、第１のバッファメモリはメモリブロックのセクタ書換え時に複数のメモリセルに一度にデータを印加することから設けたメモリブロック内のデータラッチ回路を利用しても良い。その場合の出力データは、メモリブロック内でデータラッチ回路の書込みデータが書換え完了時に保持される場合と、変化する場合があるため、変化する書換え方式では、書換え完了後に再度メモリセルから読出すことになる。一方、第１と第２のバッファメモリの両者に書込みデータを入れ、第２のバッファメモリの内容をデータ読出しに使うように制御しても良い。
【００１９】
図８に第７の実施例を示す。
同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、５２は第３のバッファメモリ、５６は第３のバッファメモリの制御信号、５４は第３のバッファメモリの制御回路、φ３は第３のバッファメモリ制御回路５４の活性信号をそれぞれ示す。
本実施例では第１のバッファメモリ２４−１〜２４−８はそれぞれ対応するメモリブロック２２−１〜２２−８に取り込まれたデータラッチ回路として不揮発性のメモリセルの書換え完了までのデータを保持する。したがって図８に示すように、第１のバッファメモリ２４−１〜２４−８はメモリブロック２２−１〜２２−８とともに同一メモリブロック群５０に収容される。
また本実施例では第３のバッファメモリ５２が、外部Ｉ／Ｏ信号３８とＩ／Ｏコモンバス２６−１〜２６−８とのバッファであるとともに、読出し書込みデータを一時的にストックする。さらにメモリブロックを任意に選択して上記のストックした書込みデータにより所定のセクタに書換えを行う。
本実施例では第１と第３のバッファメモリは以上のような構成と作用を有するのでデータ転送の速度を上げることができる。
以下、図８を用いて本実施例における書換え動作を説明する。本実施例の基本的な動作は図１と同様であり、上記実施例で述べた時間シフト選択書換えは個々のメモリブロックの開始アドレスを一時保持するアドレスレジスタ４０を複数配置し、バッファしたデータを各メモリブロックのセクタへ次々に切替え転送するよう構成することで達成される。これは、バッファメモリ５２から各セクタに対応する第１のバッファメモリ２４−１〜２４−８すなわちデータラッチ回路へのデータ転送がセクタのメモリセル書込み時間より十分速いことによる。すなわち書込みデータの各セクタへのセット時間はセクタで書込み動作が重ならない場合、データ転送時間は例えば１０μｓ／セクタ（＝上記Ｉ／Ｏ信号３８からバッファメモリまでのデータ転送速度２０ｎｓＸ５１２バイト）程度であり、書込み時間１０ｍｓ／セクタに比べ十分速い。なお、この場合は不揮発性メモリに設けられたデータラッチ回路が上記したように第１のバッファメモリであり、メモリセルの書換え完了前までのデータを保持することになる。このように本実施例によっても、上記データラッチ回路を第１のバッファメモリとして、また少なくとも１セクタ分の小容量を第３のバッファメモリ５２とする構成によってシフト選択書換え動作が可能になる。
【００２０】
以上説明したように本発明によれば、不揮発性メモリ装置はＩ／Ｏ端子すなわち外部Ｉ／Ｏ信号３８とメモリブロックのセクタ間にバッファメモリを挿入し、各セクタの書換えは時間シフト選択で効率良く実施できるので、高速に情報を記憶することができる。またバッファメモリはそのデータの読出しもしくは書込み動作時にキャシュメモリ機能としても働くため、そのバッファメモリにより不揮発性メモリの書換回数を抑制し低減する効果がある。さらにセクタの書換えを開始するアドレスは、制御部のアドレスレジスタに少なくともセクタのアドレスで記憶し、かつレジスタに付加した書換えを必要とする「しるし」としてフラグビットを消去、書込みに応じてそれぞれ書換え更新し、また書込み完了後はフラグビットを書換え不要と書換えるような構成としてもよい。このようにするとフラグビットの判定で書換え完了の確認ができる。この書換えアドレスの記憶は基本的に書換え処理の期間一時的に記憶できればよいのでＤＲＡＭもしくはＳＲＡＭのような揮発性メモリでよい。これにより回路構成とリードライト回路の制御が簡単になる。なお、バッファメモリはＤＲＡＭもしくはＳＲＡＭでもよいが、転送中の電源遮断、また電池レベルが低下した場合は、外部から書込みデータを再転送するが、そのセクタの開始アドレスデータ等を上記第１もしくは第２のバッファメモリの１つを不揮発性メモリもしくは電池バックアップされた揮発性メモリ等で構成されるメモリに記憶するのであれば、電源レベル復帰後、セルフで再書込みするよう構成することもできる。さらにフラグビットを不揮発化して、書込みプロテクト信号に用いても良い。一方、上記実施例で述べた書換え時の時間シフト選択の方法はメモリ装置の動作モード選択機能とともに組入れ、種々選択できるようにしてもよい。
【００２１】
なお、本発明は上記実施例に限定されるものではない。例えば、装置の外観、形状や情報の記憶方法は必要に応じて種々変形できる。また消去、書込みの手順などについても変更でき、その全部もしくは一部を装置の外部から制御してもよい。その場合は、消去もしくは書込みを実行中である旨の情報を装置の外部へ出力することで制御が容易となる。一方、メモリ装置の構成では実施例で示したＩ／Ｏ信号の数、セクタの数に限定されるものではなく、またセクタの集合であるメモリブロックに対しても複数セクタの選択時に流れる電流の増加はメモリブロック間のセクタ選択時に比べ微々たる量であり、メモリブロック内の複数セクタを時間シフト選択することも容易なことは言うまでもない。さらにメモリブロック内が分割され、分割されたメモリアレイのそれぞれがメモリブロックと同様に書換え、読出しが可能である場合も同様に本発明を適用できる。なお、バッファメモリの構成は１ポート形メモリに限定することなくシリアルポートとパラレルポートを有するマルチポート形メモリであってもよい。その場合、装置はシリアルデータを高速に転送でき、かつ容易に実施できる。
【００２２】
一方、上記実施例がセクタ単位で情報を転送することから、それに対応する形で例えば半導体不揮発性メモリであるフラッシュメモリのメモリブロックのワ−ド線不良もしくはビット線不良を管理して、不良ビットの存在するセクタをマスクしてもよい。これはさらにメモリ装置内部に電気的書込み可能なリードオンリメモリを不良セクタの管理に用いることでリアルタイムで救済動作可能なセクタ救済回路を有する装置を構築できる。これにより、これまで廃棄した部分良品のメモリブロックの使用ができる。この際、セクタ救済回路は不良セクタと正常なセクタを管理するため読出し、書換えのアドレスレジスタを含めたセクタ管理テーブルを装置内に設けることになる。その場合に、各セクタの内部アドレスを内蔵するセクタ管理テーブルを有して、該セクタ管理テーブルは、該テーブルによる不良セクタへの消去、書込み、読出しアクセスが、予備のセクタへのアクセスとなるよう構成してもよい。また不良セクタはＩ／Ｏ端子を介して装置外部に出力して外部管理することも考えられる。
【００２３】
さらに本発明は実施例において装置としてメモリブロックの集合体を考慮したが、大容量化されたメモリ装置チップ、例えばメモリブロック、バッファメモリ、リードライト回路の装置制御回路等から成るメモリ装置において、少なくとも２つを同一半導体基板上に設ければよい。またはロジックインメモリもしくはウェーハ上に構築するウェーハスケールインテグレーション等の半導体メモリ、光磁気ディスクのようなセクタ単位で書換えが行なわれるメモリ装置、もしくはこれらの併用によるメモリ装置に対しても活用できることは言うまでもない。すなわち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【００２４】
【発明の効果】
本発明によれば、各セクタの消去、書込み動作を時間シフト選択で処理する。この処理では同時に複数のメモリブロックの消去もしくは書込みが重なることも考えられるが、装置の消費電流は、外部のアドレス入力信号及びメモリ制御信号もしくはそれらを入力として活性される内部のアドレス、制御信号に抑制され、またピーク電流を避ける形で時間シフト選択されるため大電流になることはない。また装置は過大な電流がないことから熱の発生を抑制し、低ノイズレベルを維持でき、信頼性が向上する。
なお、情報保持に電源がいらないビット単価の安いＤＲＡＭ並みの不揮発性メモリで、さらに部分的に良品でありながら不良品として従来廃棄されていた半導体メモリを利用できるため大容量メモリ装置が低コストでできる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリ装置の消去、書込みの概念を示すためのブロック図。
【図２】従来の技術による不揮発性メモリ装置を説明するためのブロック図。
【図３】本発明の第２の実施例を説明するためのタイムシーケンス。
【図４】本発明の第３の実施例を説明するためのタイムシーケンス。
【図５】本発明の第４の実施例を説明するためのタイムシーケンス。
【図６】本発明の第５の実施例を説明するためのタイムシーケンス。
【図７】本発明の第６の実施例を説明するためのブロック図。
【図８】本発明の第７の実施例を説明するためのブロック図。
【符号の説明】
２…メモリ装置 ４…装置制御回路 ６…外部メモリ制御信号
８…外部アドレス信号 １０…リードライト回路
１２…メモリブロック制御回路 １４…メモリブロック制御信号
１６…第１のバッファメモリ制御回路 １８…第１のバッファメモリ制御信号
２０…内部アドレス信号 ２２−１〜２２−８…メモリブロック
２４−１〜２４−８…第１のバッファメモリ
２６−１〜２６−８…Ｉ／Ｏコモンバス
２８−１〜２８−８…データバス
３０−１〜３０−８…第２のバッファメモリ
３４…第２のバッファメモリ制御信号 ３６…コモンバス制御部
３８…外部Ｉ／Ｏ信号 ４２…その他の制御回路
４４…第２のバッファメモリ制御回路 ５０…メモリブロック群
５１…第１のバッファメモリ群 ５２…第３のバッファメモリ
５３…第２のバッファメモリ群
５４…第３のバッファメモリ制御回路
５６…第３のバッファメモリ制御信号
１０２、１０４、１０６、１０８、１１０…選択されるセクタ
Ｅ…消去動作期間 Ｗ…書込み動作期間 ｔ１〜ｔ９…セクタ活性時間
ＡＤ…アドレスおよび書込みデータの転送動作期間
φ１…第１のバッファメモリ制御回路の活性信号
φ２…第２のバッファメモリ制御回路の活性信号
φ３…第３のバッファメモリ制御回路の活性信号

Claims (5)

1. 複数の不揮発性メモリセルからなる複数のセクタを有するメモリブロックと、
   上記メモリブロックに記録する情報を一時格納するバッファメモリと、
   入出力端子と、
   上記メモリブロツクと上記バッファメモリとの間及び上記入出力端子と上記バッファメモリとの間における情報の転送の制御を行うリードライト回路を有し、
   上記バッファメモリとして、第１のバッファメモリと第２のバッファメモリを有し、上記第１のバッファメモリは上記入出力端子と上記メモリブロックに接続され、上記第２のバッファメモリは上記入出力端子と上記第１のバッファメモリに接続され、上記セクタに対する書込み及び読出しは上記第１のバッファメモリと上記メモリブロックとの間における情報の転送により行い、
   上記リードライト回路は上記第１のバッファメモリと上記第２のバッファメモリと上記メモリブロックに指示することにより、上記メモリブロックと上記第１のバッファメモリ間のデータ転送、上記第１のバッファメモリと上記２のバッファメモリ間のデータ転送、上記入出力端子と上記第１のバッファメモリ間のデータ転送、及び上記入出力端子と上記第２のバッファメモリ間のデータ転送を制御し、
   上記第２のバッファメモリが上記メモリブロックの所定の上記セクタヘ記録すべき情報を格納する期間と、上記第１のバッファメモリが上記メモリブロックの上記所定の上記セクタから読み出した情報を格納する期間の少なくとも一部が重複することを特徴とする不揮発性メモリ装置。
2. 上記第１のバッファメモリから上記入出力端子に上記所定の上記セクタから読み出した情報を転送した後に、上記第２のバッファメモリから上記第１のバッファメモリに上記所定の上記セクタヘ記録すべき情報を転送することを特徴とする請求項１記載の不揮発性メモリ装置。
3. 複数の不揮発性メモリセルからなる複数のセクタを有するメモリブロックと、
   上記メモリブロックに記録する情報を一時格納するバッファメモリと、
   入出力端子と、
   上記メモリブロツクと上記バッファメモリとの間及び上記入出力端子と上記バッファメモリとの間における情報の転送の制御を行うリードライト回路を有し、
   上記バッファメモリとして、第１のバッファメモリと第２のバッファメモリを有し、上記第１のバッファメモリは上記入出力端子と上記メモリブロックに接続され、上記第２のバッファメモリは上記入出力端子と上記第１のバッファメモリに接続され、上記セクタに対する書込み及び読出しは上記第１のバッファメモリと上記メモリブロックとの間における情報の転送により行い、
   上記リードライト回路は上記第１のバッファメモリと上記第２のバッファメモリと上記メモリブロックに指示することにより、上記メモリブロックと上記第１のバッファメモリ間のデータ転送、上記第１のバッファメモリと上記２のバッファメモリ間のデータ転送、上記入出力端子と上記第１のバッファメモリ間のデータ転送、及び上記入出力端子と上記第２のバッファメモリ間のデータ転送を制御し、
   上記第１のバッファメモリから上記メモリブロックに書込みデータを転送する期間と、上記第２のバッファメモリから上記入出力端子に読出しデータを転送する期間の少なくとも一部が重複することを特徴とする不揮発性メモリ装置。
4. 上記第１のバッファメモリ及び上記第２のバッファメモリの容量は、上記セクタの容量の整数倍であることを特徴とする請求項１乃至３の何れかに記載の不揮発性メモリ装置。
5. 上記セクタの単位で不良の上記セクタを代替するセクタ救済回路を有することを特徴とする請求項１乃至４の何れかに記載の不揮発性メモリ装置。

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