JP4289026B2

JP4289026B2 - 半導体記憶装置

Info

Publication number: JP4289026B2
Application number: JP2003150747A
Authority: JP
Inventors: 淳範三木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-05-28
Filing date: 2003-05-28
Publication date: 2009-07-01
Anticipated expiration: 2023-05-28
Also published as: JP2004355699A; CN1574097A; DE602004008697D1; US7095672B2; DE602004008697T2; CN100388390C; EP1482516B1; US20050002238A1; EP1482516A1

Description

【０００１】
【発明の属する技術分野】
本発明はデータ記憶部として電気的に消去、書換可能な複数のブロックを持つ不揮発性記憶装置、及びこれを含み書換回数が規定回数に達したブロックと書換回数最小のブロックを自動的に交換する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、書込み可能な不揮発性メモリであるフラッシュメモリが広く用いられるようになっている。フラッシュメモリは電源を供給しなくても記憶内容を保持できることを特徴としている一方、消去、書き込み回数が多くなると特性が劣化するため、書き換え回数に制限がある特徴も持つ。
【０００３】
そこで、信頼性向上のために様々な提案がなされている。例えば、書き換え回数モニタ手段を備え、予め設定された回数を超えた場合にアラームを発することにより書き換え保証回数を超えたことをユーザーに知らせる様にしたフラッシュメモリがある（特許文献１参照。）。
【０００４】
また、不揮発性メモリのアクセス回数をアクセスカウンタにより計数し記憶し、規定回数に達すると別メモリ領域にアクセス対象を切り替えることで信頼性を損なわない様にした半導体集積回路装置がある（特許文献２参照。）。
【０００５】
【特許文献１】
特開２００１−１４８６５号公報（段落［００２２］）
【特許文献２】
特開平４−１２５８９８号公報（第１頁）
【０００６】
【発明が解決しようとする課題】
しかしながらこれらの場合、書き換え回数が多くなった場合に備え、書き換え回数が多いメモリ領域の代替となるメモリ領域を準備しておかなければならず、その結果チップ面積が大幅に増加する問題があった。
【０００７】
本発明の主な目的は、チップ面積を大幅増加させることなく書き換え回数の上限を向上させることである。
【００１２】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、データ記憶部が電気的に消去書換可能な複数のブロックからなる不揮発性記憶装置と、ブロックの書換回数が規定回数に達した場合、このブロックと交換するブロックのデータを一時保管するＲＡＭ領域を有する記憶装置と、不揮発性記憶装置及び記憶装置にブロック書換、消去、読み出し、ブロック交換を指示し、不揮発性記憶装置と記憶装置間のデータ転送を制御するコントローラとを含み、不揮発性記憶装置は、各ブロックの書換回数を記憶する書換回数モニタメモリ、これの読出し書込回路、読み出した書換回数がロードされコントローラからも参照可能なレジスタとを含む書換回数モニタ回路と、コントローラが指定するブロックアドレスと内部ブロックとの対応情報を記憶するブロックアドレス設定変更用メモリ、これより読み出した対応情報により、コントローラからのブロックアドレス信号を内部のブロックアドレス信号に変換する回路、ブロックアドレス設定変更用メモリの書込回路を含むブロックアドレス設定変更回路を含み、コントローラは、不揮発性メモリのブロックへの書込要求に基づき、対象ブロックの消去と書換回数増加を指示し、各ブロックの書換回数のレジスタへのロードを指示しておき、消去終了を検出すると、各ブロックの書換回数を取得し、書換回数が規定回数に達したブロックがあれば、書換回数が最小のブロックを交換先とし、交換先のブロックデータを記憶装置のＲＡＭ領域に転送し、ブロックデータ交換指示により、交換先ブロックの消去と書換回数の増加を行わせ、ブロックアドレス設定変更用メモリの対応情報の書換えを指示し、ＲＡＭ領域のブロックデータ、本来の書込データをそれぞれ交換元のブロック、交換先のブロックに書き込むことを特徴とする。
【００１３】
本発明の第２の半導体記憶装置は、前記第１の半導体記憶装置に於いて、前記書換回数モニタ回路には、ブロック毎の書換回数情報に付随して、書換保護を示す情報も記憶する様にし、前記レジスタを通じ各ブロックの書換回数と共にコントローラに取得され、前記コントローラは各ブロックの書換回数が規定回数に達したブロックがあれば、書込保護が指定されたブロックを交換対象から除外して書換回数が最小のブロックを交換先とし、交換先ブロックの書換回数を増加させる際に、交換元である規定回数に達したブロックに書換保護指定を書き込むことを特徴とする。
【００１４】
本発明の第３の半導体記憶装置は、前記第１、又は第２の半導体記憶装置に於いて、前記書換回数メモリは、データ記憶部と同様のテクノロジーによる不揮発性記憶とし、この各ブロックに対応した各セクションのビット数は書換回数の規定回数以上のビット数を有し、これの書込回路は、各セクションで１回の書き換え毎に１ビットずつ新たなビットに書込むことで回数を増加することを特徴とする。
【００１５】
本発明の第４の半導体記憶装置は、前記第１乃至第３の何れかの半導体記憶装置に於いて、前記不揮発性記憶装置と記憶装置とコントローラとが集積回路の１チップに収められたことを特徴とする。
【００１６】
本発明の第５の半導体記憶装置は、前記第１乃至第３の何れかの半導体記憶装置に於いて、前記不揮発性記憶装置と記憶装置とが集積回路の１チップに収められたことを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明による半導体記憶装置の全体の構成を示すブロック図である。
【００１８】
本発明の半導体記憶装置は、フラッシュメモリ等の不揮発性記憶装置１に加え、不揮発性記憶装置１のブロックの書換回数が規定回数を超えた場合、このブロックと交換するブロックのデータを一時保管するＲＡＭ領域１０を有する記憶装置７と、不揮発性記憶装置１及び記憶装置７に書込み、消去、読み出し命令を発行し、且つ不揮発性記憶装置１と記憶装置７間のデータ転送を制御するコントローラ１１で構成される。
【００１９】
図２は不揮発性記憶装置１の全体の構成を示すブロック図である。不揮発性記憶装置１は４つのブロック３、４、５、６と、ブロック単位でデータ書き換え回数を記憶させる書換回数モニタ回路２ａと、ブロック選択アドレスを切り替えるブロックアドレス設定変更回路２ｂを含む。
【００２０】
ブロック３、４、５、６は、ユーザーが使用するデータ領域であり、各種パラメータやデータを格納する領域である。
【００２１】
書換回数モニタ回路２ａは図３に示すように、各ブロックの書換回数を記憶する書換回数モニタ用メモリ１２と、書換回数が規定回数に達したブロックに対する以降の書き込みを禁止するために、各ブロックの書換保護ビット乃至フラグを記憶する保護メモリ１３と、書換回数モニタ用メモリ１２、書換保護メモリ１３の書込みを行う書込回路１４と、書換回数モニタ用メモリ１２の読み出しを行うセンスアンプ１５と、書換保護メモリ１３の読み出しを行うセンスアンプ１６と書換回数モニタ用メモリ１２及び書換保護メモリ１３から読み出されたデータを一時的に格納するカウンタレジスタ１７で構成される。
【００２２】
書換回数モニタ用メモリ１２、書換保護メモリ１３は共にブロック３〜６に対応した４個のセクションに分割構成されている。
【００２３】
書換回数モニタ用メモリ１２の各セクションは、１回の書き換え毎に１ビットずつ新たなビットに書込むことで書換時の消去を不要としており、各セクションのビット数は書き換え回数規定数により決まる。
【００２４】
書換保護メモリ１３は、書き換え回数が規定回数に達したブロックのデータを書換回数が最小のブロックのデータを交換する際に、規定回数に達したブロック対応のセクション（或いはビット）にオン（保護を示す）となる様書き込まれ、以降このブロックが交換先になることを防ぐ。
【００２５】
書換回数モニタ用メモリ１２、書換保護メモリ１３は、回路テクノロジーとしてはブロック３〜６の記憶部と同様にフラッシュメモリ回路テクノロジーである。両者を併せ一つのフラッシュメモリ部で構成し、領域を分割して実現してもよい。
【００２６】
センスアンプ１５、１６はブロック毎に配置されており、全ブロックの計数データがカウンタレジスタ１７に出力される。
【００２７】
書換回数モニタ回路活性化信号Ｓｍは書換回数モニタ回路２ａのイネーブル信号である。
【００２８】
Ａａ〜Ａｄは４ビットの内部ブロックアドレス信号（選択信号）である。最初は書換対象の内部ブロック選択ビットがオンしており、書換回数モニタ用メモリ１２の書換対象セクションの回数増加を行った後、各内部ブッロク指定ビットが順次オンにされ、各ブロックの書換回数、保護ビット乃至フラグが読み出される。
【００２９】
ブロックアドレス設定変更回路２ｂは図４に示すように、コントローラ１１から指定されるブロックアドレス信号とブロック３〜６との対応情報を記憶するブロックアドレス設定変更用メモリ１８と、ブロックアドレス設定変更用メモリ１８の書き込みを行う書込回路１９と、ブロックアドレス設定変更用メモリ１８の読み出しを行うセンスアンプ２０と、センスアンプ２０の読み出し結果をレジスタ或いはラッチに保持しこの出力により実際にアドレス切り替えを行う論理回路２１及び４個のスイッチ回路２２〜２５とから構成されている。
【００３０】
論理回路２１の出力信号は４ビット単位で各内部ブロックアドレスのスイッチ回路２２〜２５に供給される。各スイッチ回路に外部ブロックアドレスＡ０〜Ａ３が接続されている。論理回路２１の出力情報により、外部ブロックアドレスＡ０〜Ａ３（選択信号）が内部ブロックアドレス（選択信号）Ａａ〜Ａｄに変換され出力される。
【００３１】
尚、論理回路２１のレジスタ或いはラッチには電源投入時の電源確定信号、或いはイニシャライズ信号でブロックアドレス設定変更用メモリ１８の初期値がロードされ、ブロックアドレス設定変更用メモリ１８の書換が行われるまで保持される。
【００３２】
図５を参照し、各スイッチ回路はスイッチ回路２３の例で示す様に外部ブロックアドレス信号Ａ０〜Ａ３の内、選択指示２３−１Ｃ〜２３−４Ｃがオン（ハイレベル）となっている信号が選択され反転し内部ブロックアドレス信号Ａｂとして選択される構成となっている。
【００３３】
尚、選択指示２３−１Ｃ〜２３−４Ｃは例えば２３−２Ｃのみがオン（ハイレベル）という様に１ビットのみオンに設定されている。
【００３４】
図６を参照し、各インバータはインバータ２３−２の例で示す様に、選択指示のコンプリメント出力２３−２ａがＰチャネルトランジスタ２３−２ｆのゲートに接続され、選択指示のツルー出力２３−２ｃがＮチャネルトランジスタ２３−２ｉのゲートに接続され、外部ブロックアドレス信号Ａ１（２３−２ｂ）がＰチャネルトランジスタ２３−２ｇ、Ｎチャネルトランジスタ２３−２ｈのゲートに接続された構成となっている。
【００３５】
選択指示のツルー出力２３−２ｃがハイレベルで且つ外部ブロックアドレス信号Ａ１（２３−２ｂ）がハイレベルのときのみ出力２３−２ｄはロウレベル（アクティブ）となる。
【００３６】
インバータ２３−１、２３−３、２３−４では２３−２ａ、２３−２ｃに相当する信号がそれぞれハイレベル、ロウレベルであるため、これらの出力はオープン状態になっている。
【００３７】
次に、本実施の形態の動作を図面を参照し説明する。図７は本実施形態の動作でブロックのデータ交換を伴う場合の各ブロックのデータ状態、データの流れを示したブロック図であり、図８〜図１１は本発明における動作のフローチャートである。
【００３８】
書き換え回数が最も多い領域をブロック３、書き換え回数が最も少ない領域をブロック４として説明する。
【００３９】
図７（ａ）を参照し、ブロック３、４にはそれぞれのデータが格納されている。図８のフローチャートを参照し、ブロック３の書き換え命令が実行されると、ブロック３の消去が開始されると同時に、書換回数モニタ回路２ａの書換回数モニタ用メモリ１２のブロック３用のセクションへの書込みが開始される。
【００４０】
ブロック３の消去状態及び書換回数モニタ用メモリ１２の書込み状態はそれぞれステータスリード及びカウンタレジスタ１７からのリードにより確認できる。
【００４１】
書換回数モニタ用メモリ１２への書込みは書換え毎に１ビットずつ追加で書き込まれる。又、全ブロックの書換回数、保護ビットをカウンタレジスタ１７にロードする。
【００４２】
ブロック消去の時間は一般にｍｓｅｃオーダーであるのに対し、ブロック３消去中の書換回数モニタ用メモリ１２への書込み時間はμｓｅｃオーダーと十分短いため、本書込みによる時間超過はない。
【００４３】
また、センスアンプ１５についてもプリチャージやセンス時間を多くとることができるため、比較的簡易で低面積の回路で構成することができる。
【００４４】
ブロック３の消去が終了すると、コントローラ１１は全ブロックのカウンタレジスタから書き換え回数をリードし、書き換え回数が規定回数を超えたブロックが存在するか確認する。規定回数の設定については、コントローラ１１で行う。
【００４５】
ブロック３の書き換え回数が規定回数を超えていない場合は、図１１に示す様に、ブロック３に期待データ（本来の書き込みデータ）の書込みが行われ、終了したかステータスが確認され書き換えは終了する。
【００４６】
ブロック３の書き換え回数が規定回数を超えた場合、コントローラ１１は、保護ビットがオフしているブロックの内、書換回数の最も小さいブロック４のデータを、図７（ｂ）に示す様に、データを一時保管できるＲＡＭ領域１０に転送する。
【００４７】
その後、ブロックデータ交換命令によりブロック４の消去命令が開始される。消去が開始されると、書換回数モニタ回路２ａの書換回数モニタ用メモリ１２にあるブロック９用セクションへの書込みが開始され、書き換え回数が追加計上される。
【００４８】
更に、書き換え回数が規定回数を超えたブロック３用の書き換え保護メモリ１３の対応セクション（或いはビット）への書込みも実施される。この書込みは、ブロック３以外のブロックの繰り返しが規定回数を超えた場合に、誤って繰り返し最小ブロックとブロック８のデータ交換が行われるのを防ぐために行われる。
【００４９】
書き換え回数に関わらず、データ交換を防ぎたいブロックがあれば、そのブロックの書き換え保護メモリの書込みも行う。
【００５０】
これら書き換え回数モニタ用メモリ１２への書込みと不書き換え保護メモリ１３への書込みも、ブロック４の消去中に終了するため、書込みによる時間超過はない。
【００５１】
消去が終了すると、ブロックアドレス設定変更用メモリ１８への書込みを実施し、更新後の対応情報を論理回路２１のレジスタ或いはラッチにロードする。この書込みを行うことで、前記ブロック３のデータとブロック４のデータとのデータ交換に伴う内部ブロックアドレスの変更をブロックアドレス設定変更回路２ｂで実施させることができるため、コントローラ１１内乃至アクセス要求元で外部ブロックアドレスを変換する必要がなくなる。
【００５２】
書込みが終了すると、図７（ｃ）に示すように、コントローラ１１は前記ＲＡＭ領域１０にあるデータをブロック３に転送する。転送が終了すると、書き換え回数最多ブロック３に書くべきだった期待データを書き換え回数最小ブロック４に書き込み、図７（ｄ）に示す状態となる。
【００５３】
この時、ブロックアドレス設定変更用メモリ１８からのデータにより、自動的にブロック３とブロック４のブロックアドレスが置換されているため、コントローラからの書込み指定外部アドレスはこれまでと変わらない。
【００５４】
即ち、ＲＡＭ領域１０にあるデータをブロック３に書き込む際のコントローラ１１が指定するブロックアドレスは、前記最小の書換回数を示しているカウンタレジスタ１７内のセクションを書換回数モニタメモリ１２から読み出しロードする際に指定した外部ブロックアドレスである。
【００５５】
又、期待データ（本来の書込データ）の書込先は本来の外部ブロックアドレスとする。
【００５６】
図１２に示す様に、本発明の第２の実施例として、不揮発性記憶装置１と記憶装置７とコントローラ１１を１チップに含めて半導体記憶装置３０とする。
【００５７】
又、図１３に示す様に第３の実施例として不揮発性記憶装置１と記憶装置７とを１チップに含めて半導体記憶装置３１とする。コントローラは半導体記憶装置３１を使用する装置に含まれる他のコントローラやプロセッサに含めて実現する、或いは専用の外付けコントローラとしてもよい。
【００５８】
本発明の第４の実施例では不揮発性記憶装置１及び記憶装置７と、コントローラとのインタフェースは図１４に示す様に、共通のデータやアドレス信号等をバス信号とし、必要な制御信号のみ個別の１対１の信号としている。
【００５９】
【発明の効果】
以上説明した様に本発明では、書換回数モニタデータをコントローラに伝え、コントローラは、書換回数最小ブロックデータを一時保管するためのＲＡＭ領域に転送し、続けて書換回数最多ブロックデータを書換回数最小ブロックに転送し、更にＲＡＭ領域にある書換回数最小ブロックデータを書換回数最多ブロックに転送することで、不揮発性メモリ領域を増加させることなく書換回数の上限を向上することができる。
【００６０】
又、不揮発性記憶の各ブロックの書換回数の記憶手段、ブロックアドレスと実際のブロックとの対応情報の記憶手段をデータ記憶部のブロックと同様のテクノロジーで実現した不揮発性記憶とすることで製造工数を低減できる。
【００６１】
又、書換対象ブロックの消去中にそのブロックの書換回数の増加を書換回数モニタメモリの消去動作を伴うことなく行い、更に消去中に全ブロックの書換回数のレジスタヘのロードを行うことでブロック交換処理時間の増加を無くしている。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の全体の構成を示すブロック図。
【図２】本発明の不揮発性記憶装置の構成を示すブロック図。
【図３】図２の書換回数モニタ回路２ａの詳細構成を示すブロック図。
【図４】図２のブロックアドレス設定変更回路２ｂの詳細構成を示すブロック図。
【図５】図４のスイッチ回路２２、・・、スイッチ２５の詳細構成を、スイッチ回路２３の例で示すブロック図。
【図６】図５のインバータ２３−１、・・、インバータ２３−４の構成をインバータ２３−２の例で示すブロック図。
【図７】本発明の半導体記憶装置の動作でブロックのデータ交換を伴う場合の各ブロックのデータ状態、データの流れを（ａ）〜（ｄ）に順次示したブロック図。
【図８】本発明の半導体記憶装置の動作を示すフローチャート。
【図９】本発明の半導体記憶装置の動作を示すフローチャート。
【図１０】本発明の半導体記憶装置の動作を示すフローチャート。
【図１１】本発明の半導体記憶装置の動作を示すフローチャート。
【図１２】本発明の半導体記憶装置の第２の実施例の構成を示すブロック図。
【図１３】本発明の半導体記憶装置の第３の実施例の構成を示すブロック図。
【図１４】本発明の半導体記憶装置の第４の実施例の構成を示すブロック図。
【符号の説明】
１不揮発性記憶装置
３〜６ブロック
７記憶装置
１０ＲＡＭ領域
１１コントローラ
１２書換回数モニタ用メモリ
１３書換保護メモリ
１４書込回路
１５、１６センスアンプ
１７カウンタレジスタ
１８ブロックアドレス設定変更用メモリ
１９書込回路
２０センスアンプ
２１論理回路
２１〜２４スイッチ回路
２ａ書換回数モニタ回路
２ｂブロックアドレス設定変更回路
３０、３１半導体記憶装置
２３−１〜２３−４インバータ
２３−２ｆ、２３−２ｇＰチャネルトランジスタ
２３−２ｈ、２３−２ｉＮチャネルトランジスタ

Claims

データ記憶部が電気的に消去書換可能な複数のブロックからなる不揮発性記憶装置と、
前記ブロックの書換回数が規定回数に達した場合、このブロックと交換するブロックのデータを一時保管するＲＡＭ領域を有する記憶装置と、
前記不揮発性記憶装置及び記憶装置にブロック書換、消去、読み出し、ブロック交換を指示し、不揮発性記憶装置と記憶装置間のデータ転送を制御するコントローラとを含み、
前記不揮発性記憶装置は、各ブロックの書換回数を記憶する書換回数モニタメモリ、これの読出し書込回路、読み出した書換回数がロードされコントローラからも参照可能なレジスタとを含む書換回数モニタ回路と、
前記コントローラが指定するブロックアドレスと内部ブロックとの対応情報を記憶するブロックアドレス設定変更用メモリ、これより読み出した対応情報により、コントローラからのブロックアドレス信号を内部のブロックアドレス信号に変換する回路、ブロックアドレス設定変更用メモリの書込回路を含むブロックアドレス設定変更回路を含み、
前記コントローラは、前記不揮発性メモリのブロックへの書込要求に基づき、対象ブロックの消去と書換回数増加を指示し、各ブロックの書換回数のレジスタへのロードを指示しておき、消去終了を検出すると、各ブロックの書換回数を取得し、書換回数が規定回数に達したブロックがあれば、書換回数が最小のブロックを交換先とし、交換先のブロックデータを前記記憶装置のＲＡＭ領域に転送し、ブロックデータ交換指示により、交換先ブロックの消去と書換回数の増加を行わせ、ブロックアドレス設定変更用メモリの対応情報の書換えを指示し、前記ＲＡＭ領域のブロックデータ、本来の書込データをそれぞれ交換元のブロック、交換先のブロックに書き込むことを特徴とする半導体記憶装置。
前記書換回数モニタ回路には、ブロック毎の書換回数情報に付随して、書換保護を示す情報も記憶する様にし、前記レジスタを通じ各ブロックの書換回数と共にコントローラに取得され、
前記コントローラは各ブロックの書換回数が規定回数に達したブロックがあれば、書込保護が指定されたブロックを交換対象から除外して書換回数が最小のブロックを交換先とし、交換先ブロックの書換回数を増加させる際に、交換元である規定回数に達したブロックに書換保護指定を書き込むことを特徴とする請求項１記載の半導体記憶装置。
前記書換回数メモリは、データ記憶部と同様のテクノロジーによる不揮発性記憶とし、この各ブロックに対応した各セクションのビット数は書換回数の規定回数以上のビット数を有し、これの書込回路は、各セクションで１回の書き換え毎に１ビットずつ新たなビットに書込むことで回数を増加することを特徴とする請求項１又は２に記載の半導体記憶装置。
前記不揮発性記憶装置と記憶装置とコントローラとが集積回路の１チップに収められたことを特徴とする請求項１乃至３の何れかに記載の半導体記憶装置。
前記不揮発性記憶装置と記憶装置とが集積回路の１チップに収められたことを特徴とする請求項１乃至３の何れかに記載の半導体記憶装置。