CN1574097A - 半导体存储设备及控制该存储设备的方法 - Google Patents
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Abstract
一种半导体存储设备，包括由闪速存储器形成的多个存储块。半导体存储设备还包括重写监控电路，用于存储在每一个存储块中数据重写的次数；以及切换电路，用于切换块选择地址。当作为重写请求目标的第一存储块中重写次数超出预定值时，将第二存储块中的数据传送到第一存储块中。将要写入的数据写入第二存储块。因此，可以增加闪速存储器中的重写次数。
Description
技术领域
本发明涉及一种具有多个可重写存储块的非易失性半导体存储设备，以及一种控制该存储设备的方法。
背景技术
近年来，广泛使用了作为可重写非易失性存储器的闪速存储器。闪速存储器能够在未由电源供电的情况下保存存储内容。但是，如果多次在闪速存储器上执行擦除和写入，会破坏其特性。出于此原因，在闪烁存储中数据重写的次数是有限的。
因此，存在多个用于增强闪速存储器可靠性的提议。例如，日本专利待审公开No.2001-14865公开了一种包括可重写数目监视器的闪速存储器。当在闪速存储器中数据重写的次数超过设定值时，该监视器发出警告。日本专利待审公开No.1992(平4)-125898公开了一种访问计数器，用于对访问非易失性存储器的次数进行计数。当计数的数目达到预定值时，将要访问的目标切换到不同的存储区域。
但是，在上述提出的闪速存储器中，需要预先准备不同的存储区域。包括这种存储区域的闪速存储器需要较大的芯片区域。
发明内容
根据本发明，提出了一种可擦除半导体存储设备，包括：具有多个存储块的数据存储单元；重写监控电路，用于存储在每一个存储块中数据重写的次数；以及块地址切换电路，用于切换块选择地址。此外，所述存储设备包括临时存储电路，用于临时地保存在预定块中存储的数据；以及控制单元，用于控制数据传送。
根据本发明的另一个实施例，一种控制半导体存储设备的方法包括步骤：
根据重写请求，擦除第一存储块中的数据；
获取每一个存储块中重写的次数；
当其中擦除了数据的第一存储块中的重写次数超过预定值时，将其重写次数等于或小于预定值的第二存储块中的数据写入临时存储电路中；
擦除第二存储块中的数据；
改变存储块地址，以对其进行存储；
将存储在临时存储电路中的数据传送到第一存储模块；以及
将要写入的数据写入到第二存储块。
上述方法可以包括步骤：在擦除存储块中的数据的同时，将存储块中重写的次数加一，并且将重写的次数存储在其中。
根据本发明的半导体存储设备和控制方法能够增加重写的次数，而无需增加非易失性存储器区域。
附图说明
从结合附图所采用的以下详细描述中，本发明的上述及其它目的、特点和优点会变得明显，其中：
图1是根据本发明实施例的半导体存储设备的框图；
图2是根据本发明实施例的非易失性存储设备的框图；
图3是本发明的半导体设备中所包括的重写监控电路的实施例的框图；
图4是本发明的半导体设备中所包括的块地址切换电路的实施例的框图；
图5是切换电路的实施例的框图；
图6是反相器的实施例的框图；
图7A、7B以及7C示出了半导体存储设备中数据传送的示例；
图8是示出了本发明的半导体存储设备的操作示例的流程图；
图9是示出了本发明的半导体存储设备的操作示例的流程图；
图10是示出了本发明的半导体存储设备的操作示例的流程图；
图11是示出了本发明的半导体存储设备的操作示例的流程图；
图12是本发明的半导体存储设备的另一个实施例的框图；
图13是本发明的半导体存储设备的另一个实施例的框图；以及
图14是本发明的半导体存储设备的另一个实施例的框图。
具体实施方式
下面将对本发明的优选实施例进行说明。图1是示出了根据本发明的半导体存储设备的实施例的框图。该半导体存储设备包括诸如闪速存储器之类的非易失性存储设备1、存储设备7以及控制器11。存储设备7具有RAM10，用于临时存储非易失性存储设备1中的存储块的数据。控制器11将表示写、擦除和读的指令发送到非易失性存储设备1和存储设备7，并控制数据传送。
参考图2，非易失性存储设备1包括存储块3、4、5和6；重写监控电路2a；以及块地址切换电路2b。重写监控电路2a存储每一个存储块中数据重写的次数。块地址切换电路2b切换从外部输入的块选择地址。
参考图3，重写监控电路2a具有重写数目存储器12和重写禁止信息存储器13。重写数目存储器12存储每一个存储块中数据重写的次数。重写禁止信息存储器13可以存储与存储块相对应的重写禁止比特(或标记)。将重写禁止比特提供给其中数据重写的次数已经达到预定值的存储块，并且显示针对此存储块的重写禁止。此外，重写监控电路2a具有：写电路14、执行数据读取操作的读出放大器15和16、以及临时存储所读出数据的计数寄存器17。重写数目存储器12和重写禁止信息存储器13均具有四部分，每一个部分对应于存储块3到6。对于一次数据重写，将一个比特新写入到重写数目存储器12的每一个部分。因此，存储器12在重写操作期间不需要擦除操作。能够写入每一个部分的比特数目与能够在每一个存储块上执行的数据重写的次数相对应。能够在闪速存储电路中与存储块3到6一起形成重写数目存储器12和重写禁止信息存储器13。信号Sm是重写监控电路2a的使能信号。信号Aa到Ad是四比特存储块地址信号(选择信号)。当半导体存储设备接收到写请求时，用于选择要重写存储块的比特处于开启状态。此时，重写数目存储器12将数据重写的次数加一。这里，该数目是存储于要重写部分中的数目。之后，用于选择其它存储块之一的比特变为开启状态，并读出这些存储块中的数据的重写次数。如果存在重写禁止比特，则读出该比特。
参考图4，块地址切换电路2b具有块地址改变存储器18、控制电路21、以及切换电路22到25。存储器18存储由控制器11分配的快地址信号和每个存储块3到6之间的对应信息。控制电路21和切换电路22到25根据该对应信息来执行块地址的切换操作。此外，切换电路2b具有写电路19以及用于执行信息读出的读出放大器20。控制电路21将控制信号提供给切换电路22到25。将存储块地址信号A0到A3从外部输入到各个切换电路。通过来自控制电路21的控制信号，在半导体存储设备中，将存储块地址A0到A3转换为存储块地址(选择信号)Aa到Ad。应当注意到，将块地址改变存储器18的初始值装入控制电路21的寄存器(或锁存器)中。保留该初始值，直到执行块地址改变存储器18的重写为止。
参考图5，在切换电路23的示例中，在来自外部的块地址信号A0到A3中选择一个信号。所选择的信号与控制信号23-1C到23-4C中处于开启(即高电平)的信号相对应。在此示例中，只有控制信号23-2C是开启的(高电平)，并且输出存储块地址信号Ab。其它切换电路执行相同的操作。
参考图6，在反相器23-2中，将控制信号23-2a输入到P沟道晶体管23-2f的栅极，并且将控制信号23-2c输入到N沟道晶体管23-2i的栅极。将外部块地址信号A1(23-2b)输入到P沟道晶体管23-2g的栅极和N沟道晶体管23-2h的栅极。只有当控制信号23-2c处于高电平，并且来自外部的块地址信号A1(23-2b)处于高电平时，输出信号23-2d的电平才变为低(激活)。在反相器23-1、23-3和23-4中，由于与控制信号23-2a到23-2c相对应的信号分别处于高电平和低电平，因此来自这些反相器的输出处于开路状态。
根据图7A到7D，对本发明的半导体存储设备的数据传送处理的优选示例进行说明。参考图7A，非易失性存储设备1中的各个存储块3和4存储数据。存储设备7具有RAM10。在此示例中，存储块3中数据重写的次数将达到预定限制值。当接收到针对存储块3的重写指令时，控制器11首先擦除存储块3中的数据。接下来，如图7B所示，将其中数据重写次数最少的存储块4中的数据传送到RAM10。擦除存储块4中的数据。之后，控制器11将RAM11中的数据传送到存储块3中(如图7C所示)。传送之后，控制器11将根据初始重写指令要存储到存储块3中的数据存储在存储块4中(如图7D所示)。如上所示，当控制器11接收到重写其中数据重写次数已经达到限制的存储块3的请求时，控制器11能够将要存储在存储块3中的数据存储在其中数据重写次数最少的存储块4中。存储块4不必是其中数据重写次数最少的存储块。
根据图8到11，对本发明的半导体存储设备的操作的详细示例进行了描述。参考图8，控制器11接收针对存储块3的数据重写指令(S1)。控制器11擦除存储块3中的数据(S2)，并将一个比特写入重写数目存储器12的存储块3的部分(S3)。控制器11读取存储块3的状态(S4)，并读取计数寄存器17的状态(S5)。写入重写数目存储器12是针对每一个重写添加一个比特。将所有存储块中重写的次数及其重写禁止比特存储在计数寄存器17中(S8)。存储块3中数据擦除所需的时间通常是几个毫秒。但是，在数据擦除期间所执行的将数据写入重写数目存储器12所需的时间是几个微秒。
当存储块3中的数据擦除完成时(S6)，控制器11读取所有块的计数寄存器(S9)。控制器11确认是否存在其中重写次数超过了预定值的存储块(S10)。可以通过控制器11来设置所述预定值。
当存储块3中的重写次数是预定值或更小时(图8中的C)，则执行图9所示的处理。首先，根据写指令，将数据写入存储块3(S11)。确认存储块3的状态(S12)，并完成重写(S13)。
当存储块3中的重写次数超出预定值时(图8中的A)，则执行图10所示的处理。控制器11指定了其中重写禁止比特是关闭且重写次数最少的存储块4。控制器11将存储块4中的数据传送到RAM10中，以便允许RAM10临时将数据存储于其中(S20)。根据存储块数据交换指令(S21)，擦除存储块4中的数据(S22)。当开始擦除时，将一个比特添加到重写数目存储器12的存储块4的部分(S23)。此外，将重写禁止比特提供给重写禁止信息存储器13的存储块3的部分(S24)。与重写次数无关，在其中应当禁止数据交换的存储块中，能够将重写禁止比特提供给重写禁止信息存储器13。在存储块4的数据擦除期间，完成对重写数目存储器12的写入、以及对重写信息存储器13的写入。读出状态和计数寄存器(S25到S27)。当上述数据擦除和比特写入完成时，将更新信息写入块地址改变存储器18(S31)。将更新之后的相应信息存储在控制电路21的寄存器或锁存器中。如上所述，块地址切换电路2b保存内部存储块地址的改变。因此，不必由控制器11或访问请求器来执行存储块的地址改变。
参考图11，在写入完成之后(S40)，控制器11将存储在RAM10中的数据写入存储块3中(S41)。在写入完成之后(S43)，控制器11将要写入存储块3的数据写入到其中重写次数最少的存储块4中(S44)。此时，根据存储在块地址改变存储器18中的相应信息，交换存储块3的地址和存储块4的地址。因此，控制器11能够传送相同的存储块地址，作为数据写入的先前存储块地址。
参考图12，在包括非易失性存储设备1、存储设备7和控制器11的一个芯片中形成了本发明另一个示例的半导体存储设备30。参考图13，由包括非易失性存储设备1和存储设备7的一个芯片形成了本发明又一个实施例的半导体存储设备31。此时，可以在分立的控制器和处理器中形成控制器11，或者控制器11可以是外部专用控制器。图14示出了本发明另一实施例的半导体存储设备31B。在该半导体存储设备31B中，通用数据和地址信号是总线信号。只有控制信号是单独的一对一信号。
在本发明中，可以增加闪速存储器中数据重写的次数，而不会增加非易失性存储器区域。
尽管已经结合特定优选实施例对本发明进行了描述，应该理解的是，本发明所涵盖的主题并不局限于这些特定实施例中。相反，本发明包括如能够包括在所附权利要求的精神和范围内的所有的改变、修改和等价物。。
Claims (11)
1.一种半导体存储设备，包括：
具有多个存储块的数据存储单元；
重写监控电路，用于存储在每一个存储块中数据重写的次数；
块地址切换电路，用于切换块选择地址；
临时存储电路，用于临时地保存在预定块中存储的数据；以及
控制单元，用于控制数据传送。
2.根据权利要求1所述的半导体存储设备，其特征在于还包括：
重写禁止信息存储电路，用于存储与每一个存储块有关的重写禁止信息。
3.根据权利要求1所述的半导体存储设备，其特征在于所述块地址切换电路包括：
块地址存储单元，用于存储每一个存储块和从所述控制单元输出的外部块地址信号之间的对应信息；以及
转换电路，用于对地址进行转换。
4.根据权利要求3所述的半导体存储设备，其特征在于所述转换电路包括切换电路和控制电路，所述控制电路用于根据所述对应信息来控制所述切换电路。
5.根据权利要求1所述的半导体存储设备，其特征在于所述数据存储单元是非易失性存储设备。
6.根据权利要求1所述的半导体存储设备，其特征在于所述重写监控电路是非易失性存储设备。
7.根据权利要求1所述的半导体存储设备，其特征在于在一个芯片中形成所述半导体存储设备。
8.一种控制半导体存储设备的方法，包括步骤：
根据重写请求，擦除第一存储块中的数据；
获取每一个存储块中重写的次数；
当其中擦除了数据的第一存储块中的重写次数超过预定值时，将其中重写次数等于或小于预定值的第二存储块中的数据写入到临时存储电路中；
擦除第二存储块中的数据；
改变存储块地址以对其进行存储；
将存储于临时存储电路中的数据传送到第一存储块；以及
将要写入的数据写入到第二存储块。
9.根据权利要求8所述的方法，其特征在于所述第二存储块是其中重写次数最少的块。
10.根据权利要求8所述的方法，其特征在于还包括步骤：
在擦除存储块中的数据的同时，将存储块中的重写次数加一。
11.根据权利要求8所述的方法，其特征在于还包括步骤：
存储与其中重写次数超过预定值的存储块有关的重写禁止信息。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080514 Termination date: 20130527 |