JP3699890B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、電気的に消去、書き込みおよび読み出し可能な機能を有する不揮発性半導体記憶装置に関する。詳しくは、本発明はそれらの機能を同時に実行可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
電気的一括消去、電気的書き込みおよび読み出し可能な不揮発性半導体記憶装置において、消去および書き込み動作は読み出し動作に対して数百〜数十万倍も動作時間が必要である。そのため、1つの不揮発性半導体記憶装置では、消去動作中は書き込みおよび読み出し動作することができず、また書き込み動作中には消去および読み出し動作することができなかった。
従って、電気製品などのシステムで消去および書き込みおよび読み出し動作を同時に行う場合には、複数の不揮発性半導体記憶装置を備え、1つの不揮発性半導体記憶装置で消去または書き込み実行中に、他の不揮発性半導体記憶装置で読み出し動作を行う必要があった。
【0003】
特開平7−281952には、1つの不揮発性半導体記憶装置で消去、書き込みおよび読み出しのうち、2機能以上を同時に実行可能とする方法が開示されている。ラッチ回路を用いたことを特徴とする従来例1を図7に、セレクタ回路を用いたことを特徴とする従来例2を図8に記載する。以下、図7と図8を参照しながら特開平7−281952に開示された従来技術を説明する。
【0004】
図7は従来例1の構成を示すブロック図である。1はIC(不揮発性半導体記憶装置)の全体、2は外部から入力される制御信号、3は同じくデータ、4は同じくアドレス、5は同じく電源である。また、6は命令解析部およびステータスデータ生成部であり、データ3で入力されるコマンドを解析し、IC1全体の制御を行う。7は消去制御部であり、8は書き込み制御部である。7aは消去制御部7が動作中であることを命令解析部およびステータスデータ生成部6へ伝えるステータス信号、7bは消去制御部7がバス9(9a〜9h、9i)を使う前に命令解析部およびステータスデータ生成部6へ送るリクエスト信号、7cは命令解析部およびステータスデータ生成部6がリクエスト信号7bを受け、バス9(9a〜9h、9i)の使用可を消去制御部7へ伝えるアクノリッジ信号である。8aは書き込み制御部8が動作中であることを命令解析部およびステータスデータ生成部6へ伝えるステータス信号、8bは書き込み制御回路8がバス9(9a〜9h、9j)を使う前に命令解析部およびステータスデータ生成部6へ送るリクエスト信号、8cは命令解析部およびステータスデータ生成部6がリクエスト信号8bを受け、バス9(9a〜9h、9j)の使用可を書き込み制御部8へ伝えるアクノリッジ信号である。
【0005】
9(9a〜9h)は命令解析部およびステータスデータ生成部6からのアドレス信号、データ信号、制御信号を運ぶバス、9iはバス9と消去制御部7をつなぐバス、9jはバス9と書き込み制御部8をつなぐバスである。10a〜10hはメモリブロックであり、内部はローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。11a〜11hはラッチ回路であり、バス9a〜9hからのアドレス、データ、制御の各信号を一時記憶し、メモリブロック10a〜10hへ送り、一度ラッチしたデータは命令解析部およびステータスデータ生成部6からの制御で変更しない限り変更されない。12a〜12hはラッチ回路11a〜11hとメモリブロック10a〜10hをつなぐバスである。図8において、14(14a〜14h)は消去制御部7からメモリブロック10a〜10hへ送るアドレス、データ、制御の各信号を伝える消去用のバス、15(15a〜15h)は書き込み制御部8からメモリブロック10a〜10hへ送るアドレス、データ、制御の各信号を伝える書き込み用バスである。13a〜13hは消去用バス14、書き込み用バス15およびバス9からの信号から1つを選択してメモリブロック10a〜10hへ送るセレクタ回路である。
【0006】
次に動作について説明する。
先ず、読み出し動作について説明する。
制御信号2およびアドレス4からなる読み出し信号が外部から命令解析およびステータスデータ生成部6へ与えられると、命令解析およびステータスデータ生成部6は読み出し対象となるメモリブロックが消去動作中または書き込み動作中でないかを確認する。動作中ならエラーのステータスをデータ3を介して外部へ返し、非動作中ならバス9、ラッチ回路11、バス12、メモリブロック10と順に読み出し信号を送り、メモリブロック中のメモリセルからデータを読み出す。
【0007】
そして、メモリブロック10、バス12、ラッチ回路11、バス9、命令解析およびステータスデータ生成部6と順にデータを送り、読み出したデータをデータ3を介して外部へ送り読み出しが完了する。なお、動作中のメモリブロックにあたるかの確認はラッチ回路11a〜11hまで読み出し信号を送ったとき、ラッチ回路11から動作中であることを示すビジィ信号が命令解析およびステータスデータ生成部6ヘ帰ることにより行える。
【0008】
次に、書き込み動作について説明する。
制御信号2、アドレス4からなる書き込み信号およびデータ3から入力される書き込みデータが外部から命令解析およびステータスデータ生成部6へ与えられると、命令解析およびステータスデータ生成部6は書き込み対象となるメモリブロックが消去中(動作中)でないことを確認後(ラッチ回路11から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後)、命令解析およびステータスデータ生成部6はバス9jを通じて書き込み制御部8ヘ動作開始信号を送る。この時、書き込み制御部8は書き込み動作中であることを示すステータス信号8aをアクティブにする。
書き込み制御部8は、リクエスト信号8bにより命令解析およびステータスデータ生成部6ヘバス9の利用要求を出し、アクノリッジ信号8cとして利用許可が返ってくると、バス9、ラッチ回路11、バス12、メモリブロック10と順に書き込み信号および書き込みデータを伝え、書き込み動作に入る。
書き込みは、一定時間メモリセルヘ書き込みに要する電圧を与え続ける必要があるが、この電圧も共通のバス9を介して供給されるため、バス9の使用調停が必要となる。すなわち書き込み動作は比較的長い時間を要するので、その間読み出し動作が制限を受けるとこれらの同時動作の効果が低減する。そのため、書き込み動作を時間的に分割し、その間に読み出し動作を許可するということが行われる。書き込み動作を一旦中断するには、ラッチ回路11にバス9の状態を保存し、書き込み対象のメモリブロックの動作状態を保持する。その後、リクエスト信号8bを非アクティブにし、命令解析およびステータスデータ生成部6ヘバス9を開放する。一定時間後、書き込み動作を再開するには、書き込み制御部8が再びバス9の使用を要求するために、リクエスト信号8bをアクティブにし、命令解析およびステータスデータ生成部6からアクノリッジ信号8cが帰ってくるのを待つ。書き込み制御部8がバス9を開放する時間はその内部のタイマーを使用する。この動作を繰り返すことにより書き込みが終了すると書き込み動作を停止し、同様な方法でバス9の使用を要求し、ライトベリファイの動作に入る。ベリファイ結果正常(OK)の場合は、ステータス信号8aで書き込み動作完了を命令解析およびステータスデータ生成部6へ伝え、書き込み制御部8は動作を停止し、書き込み動作完了となる。ベリファイ結果異常(NG)の場合は、再びメモリセルを書き込み状態にし、ライトベリファイを行う。この動作を規定回数実施し、ベリファイ結果異常(NG)の場合は、命令解析およびステータスデータ生成部6からデータ3を介して外部ヘライトエラーのステータスを返す。
【0009】
次に、消去動作について説明する。
基本的に前記書き込み動作と内容は同じであり、メモリセルヘ与える電圧とその時間が異なるだけである(現量産品種は3桁長い)。すなわち、制御信号2、データ3、アドレス4からなる消去信号および消去データが外部から命令解析およびステータスデータ生成部6へ与えられると、命令解析およびステータスデータ生成部6は消去対象となるメモリブロックが書き込み中(動作中)でないかを確認後、命令解析およびステータスデータ生成部6はバス9iを通じて消去制御部7へ動作開始信号を送る。この時、消去制御部7は消去動作中であることを示すステータス信号7aをアクティブにする。消去制御部7は、リクエスト信号7bにより命令解析およびステータスデータ生成部6ヘバス9の利用要求を出し、アクノリッジ信号7cによってバス9の利用許可が返ってくると、バス9、ラッチ回路11、バス12、メモリブロック10と順に信号を伝え、消去動作に入る。消去は、一定時間メモリセルヘ電圧を与え続ける必要があるのでラッチ回路11の働きにより、メモリブロック10をホールド状態にして、バス9の使用を一時停止して、リクエスト信号7bを非アクティブにして、命令解析およびステータスデータ生成部6ヘバス9のあけ渡しを伝える。
消去制御部7は内部のタイマーにより時間を待ち、その後再びリクエスト信号7bをアクティブにして、命令解析およびステータスデータ生成部6からアクノリッジ信号7cが帰るのを待つ。アクノリッジ信号7cでバス9の使用許可が返ってくると、消去制御部7がバス9を占有し、イレースベリファイの動作をメモリセルに行わせるために、バス9、ラッチ回路11、バス12、メモリブロック10と順に信号を伝え、消去動作を停止し、イレースベリファイの動作に入る。ベリファイ正常(OK)の場合は、ステータス信号7aで消去動作完了を命令解析およびステータスデータ生成部6へ伝え、消去制御部7は動作を停止し、消去動作完了となる。ベリファイ異常(NG)の場合は、再びメモリセルを消去状態にし、イレースベリファイを行う。この動作を規定回数実施し、ベリファイ結果異常(NG)の場合は、命令解析およびステータスデータ生成部6からデータ3を介して外部ヘイレースエラーのステータスを返す。
このようして、消去、書き込み、読み出し動作を行うため、例えばメモリブロック10aで消去中、メモリブロック10bで書き込み中に、メモリブロック10cで読み出しを行うことができる。もちろん連続的に読み出しを行っていると、リクエスト信号7b、アクノリッジ信号7cの割り込みが時々、間に入るため、部分的に、アクセスタイムが伸びることになる。これは一般に、メモリアクセスにウェイトが入る、ビジィが長い、アクノリッジを返すのが遅いということだけなので、システムの運用上問題のない使用が可能である。
【0010】
図8は従来例2の構成を示すブロック図である。
まず、読み出し動作について説明する。
制御信号2、アドレス4からなる読み出し信号が外部から命令解析およびステータスデータ生成部6へ与えられると、命令解析およびステータスデータ生成部6は読み出し対象となるメモリブロックが消去動作中または書き込み動作中でないかを確認する。動作中ならエラーのステータスをデータ3を介して外部へ返し、非動作中なら、バス9、セレクタ回路13、バス12、メモリブロック10と順に読み出し信号を送り、メモリセルからデータを読み出す。そして、メモリブロック10、バス12、セレクタ回路13、バス9、命令解析およびステータスデータ生成部6と順にデータを送り、データをデータ3から外部へ送り読み出しが完了する。動作中のメモリブロックにあたるかの確認は、セレクタ回路13まで読み出し信号を送ったとき、セレクタ回路13がバス14またはバス15を選択している場合は消去または書き込み動作中であることを示すビジィ信号が命令解析およびステータスデータ生成部6へ帰ることにより行える。
【0011】
次に、書き込み動作について説明する。
制御信号2、アドレス4からなる書き込み信号およびデータ3から入力される書き込みデータが外部から命令解析およびステータスデータ生成部6へ与えられると、命令解析およびステータスデータ生成部6は書き込み対象となるメモリブロックが消去中(動作中)でないことを確認後(セレクタ回路13から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後)、命令解析およびステータスデータ生成部6はバス9jを通じて書き込み制御部8へ動作開始信号を送る。
【0012】
この時、書き込み制御部8は書き込み動作中であることを示すステータス信号8aをアクティブにする。書き込み制御部8は書き込み用バス15を使用してセレクタ回路13、バス12、メモリブロック10と順に書き込み信号および書き込みデータを伝え、書き込み動作に入る。一定時間メモリセルヘ書き込みに要する電圧を与えたあと、ベリファイを行い、ベリファイ結果正常(OK)なら書き込み完了となり、書き込み制御部8はステータス信号8aを非アクテイブにして命令解析およびステータスデータ生成部6へ書き込み完了を伝える。ベリファイ結果異常(NG)なら、再び書き込みおよびベリファイ動作に入る。これを規定回数まで実施し、ベリファイ結果異常(NG)の場合、命令解析およびステータスデータ生成部6からライトエラーのステータスがデータ3を介して外部へ伝えられる。また、前記一定時間メモリセルヘ電圧を与えるとあるがこのタイマーは書き込み制御部8内にあるものを使う。
【0013】
この従来例2の特徴として、書き込み用バス15を備え、図7に示した従来例1のようにリクエスト信号8bとアクノリッジ信号8cを用いて1つのバス9の使用を調停する必要がないため書き込み動作中、書き込み制御部8が書き込み開始から完了までの制御を全て行い、セレクタ回路13とメモリブロック10を専有することができ、これら書き込み制御部8、セレクタ回路13、メモリブロック10以外の回路の影響を受けないため、スピードが速いということがあげられる。
【0014】
次に、消去動作について説明する。
基本的に前記書き込み動作と内容は同じである。すなわち、制御信号2、データ3、アドレス4からなる消去信号および消去データが外部から命令解析およびステータスデータ生成部6へ与えられると、命令解析およびステータスデータ生成部6は消去対象となるメモリブロックが書き込み中(動作中)でないかを確認後(セレクタ回路13から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後)、命令解析およびステータスデータ生成部6はバス9iを通じて消去制御部7へ動作開始信号を送る。
消去制御部7は消去動作中であることを示すステータス信号7aをアクティブにする。消去制御部7は消去用バス14を使用してセレクタ回路13、バス12、メモリブロツク10と順に信号を伝え、消去動作に入る。一定時間メモリセルヘ消去に要する電圧を与えたあと、ベリファイを行い、ベリファイ結果正常(OK)なら消去完了となり、消去制御部7はステータス信号7aを非アクティブにして命令解析およびステータスデータ生成部6へ消去完了を伝える。
【0015】
ベリファイ結果異常(NG)なら、再び消去動作に入る。これを規定回数まで実施し、ベリファイ結果異常(NG)の場合、命令解析およびステータスデータ生成部6からイレースエラーのステータスがデータ3を介して外部へ伝えられる。このようにして、消去、書き込み、読み出し動作の制御は各々独立したバス14、バス15、バス9を介して行われるため、例えば書き込み制御部8、書き込み用バス15、15a、セレクタ回路13a、バス12a、メモリブロック10aで書き込み中、消去制御部7、消去用バス14、14b、セレクタ回路13b、バス12b、メモリブロック10bで消去中の状態で、命令解析およびステータスデータ生成部6、バス9、9c、セレクタ回路13c、バス12c、メモリブロック10cで読み出し動作が可能である。
【0016】
【発明が解決しようとする課題】
フラッシュメモリに代表される電気的に書き換え可能な不揮発性半導体記憶装置は携帯機器を中心に市場が拡大し、しかも多機能、高機能化が急速に進行している。そのため、不揮発性半導体記憶装置に要求される仕様も多用化しており、従来のような回路設計の時点で決定される固定的な仕様では市場の要求に応えられなくなって来ている。
【0017】
しかしながら、上述したような不揮発性半導体記憶装置では、セレクタ回路およびラッチ回路がメモリブロックと1対1に対応しており、1つのセレクタ回路で制御するメモリブロックは1つであり、1つのセレクタ回路で制御するメモリ領域は、回路設計時に確定され変更することができない。すなわち、1つの不揮発性半導体記憶装置で消去、書き込みおよび読み出しのうち、2機能以上を同時に実行できるメモリ領域のサイズは固定であり再設計しない限り変更することができない。
【0018】
かくして、本発明はこのような多様化する市場の要求に柔軟に対応すべくなされたものであり、2機能以上を同時実行できるメモリ領域のサイズを要求仕様に従い可変、さらには動的に変更できる不揮発性半導体記憶装置を提供することを目的とする。
【0019】
【課題を解決するための手段】
上記課題を解決するために、本発明者らは、パーティションと称する新たな概念を導入し、パーティション単位で、消去、書き込みおよび読み出しを同時実行可能な不揮発性半導体記憶装置を開発した。
本発明によるパーティションは複数のメモリブロックを含み、1つのパーティションに含まれるメモリブロックの個数は外部からのコマンド制御により変更することができる。
本発明によれば、消去、書き込みおよび読み出し可能であり、それら機能を同時に実行可能なメモリ領域を変更可能にすることによって使用目的に合わせたメモリ使用領域配分を効率よく行うことが可能になる。すなわち、本発明により、多様化している市場要求に柔軟に対応できる不揮発性半導体記憶装置の提供が可能となる。また、メモリ領域配分の変更はコマンド入力により制御可能であるため、いつでも使用目的に合わせたメモリ使用領域配分を効率良く行うことが可能になる。
【0020】
本発明の不揮発性半導体記憶装置(請求項1)は、電気的一括消去、電気的書き込みおよび読み出し動作が可能な複数のメモリ領域を有し、個々のメモリ領域は他のメモリ領域とは独立して動作可能な不揮発性半導体記憶装置において、前記複数のメモリ領域を、少なくとも1のメモリ領域を含む複数のメモリ領域群に分割するメモリ領域分割情報を保持するメモリ領域分割情報保持手段および、保持されたメモリ領域分割情報に従い、各メモリ領域群に属するすべてのメモリ領域に対しメモリ領域群の選択信号を生成するメモリ領域群選択手段を有することを特徴とする。
すなわち、1つ以上のメモリ領域を含むメモリ領域群、すなわちパーティションはメモリ領域分割情報保持手段によって保持されるメモリ領域分割情報でその構成が決まり、あるパーティションを構成するメモリ領域の選択はメモリ領域群選択手段によって実現される。
【0021】
本発明の不揮発性半導体記憶装置(請求項2)は、前記メモリ領域分割情報保持手段に保持されるメモリ領域分割情報は外部から入力されるコマンドにより与えられることを特徴とする。
すなわち、パーティションの構成はコマンド入力によって変更が可能である。
【0022】
本発明の不揮発性半導体記憶装置(請求項3)は、前記メモリ領域群選択手段が選択信号生成の対象とするメモリ領域群は外部から入力されるアドレスにより指定されることを特徴とする。
すなわち、どのパーティションがアクセス対象となるかは外部から入力されるアドレスによって任意に選択される。
【0023】
本発明の不揮発性半導体記憶装置(請求項4)は、前記メモリ領域は、複数のメモリセルより構成されるメモリブロック、メモリブロックの動作状態を保持するラッチ回路、および消去、書き込みおよび読み出しに要する各信号のいずれかを選択し、前記メモリブロックに与えるセレクタ回路より構成されることを特徴とする。
【0024】
また、本発明の不揮発性半導体記憶装置(請求項5)は、前記消去、書き込みおよび読み出しに要する各信号のいずれかを選択するセレクタ回路は、前記メモリ領域群選択手段よりの選択信号または前記ラッチ回路に保持されたメモリブロックの動作状態により制御されることを特徴とする。
すなわち、パーティションを構成するメモリ領域は、メモリブロックと共にラッチ回路およびセレクタ回路を含み、パーティションに対しある動作を実行するとその動作に応じた信号が選択され、その後動作状態が記憶されるので、このパーティションの動作中に別のパーティションは別の動作が実行可能となる。
【0025】
本発明の不揮発性半導体記憶装置(請求項6)は、前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリからなることを特徴とする。
すなわち、一度パーティションの構成を設定すると電源遮断後もその情報を保持する。
【0026】
本発明の不揮発性半導体記憶装置(請求項7)は、前記メモリ領域分割情報保持手段において情報を保持する回路が揮発性メモリからなることを特徴とする。すなわち、揮発性メモリを用いることにより情報の書き換え速度が速くなり、一時的、使用中での動的なパーティション構成の変更が可能となる。
【0027】
本発明の不揮発性半導体記憶装置(請求項8)は、前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリおよび揮発性メモリの両方からなることを特徴とする。
すなわち、電源投入後、予め設定した初期状態から、一時的、動的なパーティション構成の変更が可能となる。
【0028】
本発明の不揮発性半導体記憶装置(請求項9)は、前記メモリ領域分割情報保持手段は、メモリ領域分割情報の保護を示す情報を保持する保護情報保持手段を有し、さらに保持された保護情報に従いメモリ領域分割情報の変更を禁止する手段を有することを特徴とする。
すなわち、保護情報を設定することにより、誤ったコマンド入力による不用意なパーティション構成変更からの保護が可能となる。
【0029】
本発明の不揮発性半導体記憶装置(請求項10)は、前記保護情報保持手段は外部からのコマンドによりメモリ領域分割情報の保護を示す情報が与えられることを特徴とする。
すなわち、保護情報自身もコマンドにより設定され、保護の設定、解除が必要に応じて可能となる。
【0030】
本発明の不揮発性半導体記憶装置(請求項11)は、前記保護情報保持手段へのコマンド入力を無効にする手段を有することを特徴とする。
すなわち、保護情報の設定自身も禁止することにより、一旦設定したパーティションの構成を以後変更不可にすることができる。
【0031】
【発明の実施の形態】
以下、図1〜6を参照して、本発明の実施形態を詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【実施例】
本発明による不揮発性半導体記憶装置の構成
図1は本発明の実施例を示すブロック図である。
1はIC(不揮発性半導体記憶装置)の全体であり、2は外部から入力される制御信号、3は同じくデータ、4は同じくアドレス、5は同じく電源である。
また、6は命令解析部およびステータスデータ生成部であって、データ3で入力されるコマンドを解析し、IC1全体の制御を行う。
7は消去制御回路であって、7aは消去制御回路7が動作中であることを命令解析部およびステータスデータ生成部6へ伝えるステータス信号線である。
8は書き込み制御回路であって、8aは書き込み制御回路8が動作中であることを命令解析部およびステータスデータ生成部6へ伝えるステータス信号線である。
9は、命令解析部およびステータスデータ生成部6からのアドレス信号、データ信号、制御信号、消去または書き込み動作開始リクエスト信号、メモリブロックからの読み出しデータおよびメモリブロックステータス信号を運ぶバスであって、9dはバス9と消去制御回路7をつなぐバス、9eはバス9と書き込み制御回路8をつなぐバスである。
10a〜10cはメモリブロックであり、内部は図示しないローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。
11a〜11cはラッチ回路であり、後述するバス21を通じて送られるパーティションセレクト情報で選択されているメモリブロック10a〜10cからバス12a〜12cを通じて送られてくるメモリブロックステータスを一時記憶する。
12a〜12cは、メモリブロック10a〜10cとラッチ回路11a〜11cおよびセレクタ回路13a〜13cとをつなぐバスである。
13a〜13cは、バス9、消去用バス14および書き込み用バス15からの信号のいずれかを、後述するバス21を通じて送られるパーティションセレクト情報で選択されているメモリブロック10a〜10cへ送るセレクタ回路である。
14は、消去制御回路7からメモリブロック10a〜10cヘアドレスおよび制御の各信号を伝える消去用のバスである。
15は、書き込み制御回路8からメモリブロック10a〜10cヘアドレス、データ、制御の各信号を伝える書き込み用バスである。
16は、消去、書き込みもしくは読み出しの実行対象となるメモリブロックを示すアドレスバスである。
18は、各メモリブロックがどのパーティションに属するかの情報(以後パーティション分割情報と呼ぶ)を保持するパーティションラッチ回路である。
17は、命令解析部およびステータスデータ生成部6が受け取った制御信号2、データ3およびアドレス4がパーティションラッチ回路18への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路18へ書き込みを行うためのバスである。
19は、パーティションラッチ回路18で保持されているパーティション分割情報を出力するバスである。
20は、アドレスバス16とパーティション分割情報バス19から、アドレスバス16が示すある1つのメモリブロックを含むパーティションを選択し、そのパーティションに含まれるすべてのメモリブロックを選択状態にするパーティションセレクタ回路である。
21は、パーティションセレクタ回路20から出力され、あるパーティションに含まれる選択状態のすべてのメモリブロックを示すパーティションセレクト情報を伝えるバスである。
【0032】
メモリブロックの選択方法、および消去ならびに書き込み制御
まず、書き込み、消去および読み出し時のパーティション内のメモリブロックを選択する方法を説明する。
命令解析部およびステータスデータ生成部6は、外部から制御信号2、データ3およびアドレス4を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。解析された情報はバス9を通じて、消去制御回路7または書き込み制御回路8に送られる。
消去制御回路7および書き込み制御回路8は、解析された情報に従い消去または書き込み制御信号を、バス14またはバス15を通じてセレクタ回路13a〜13cへ送信する。
【0033】
パーティションラッチ回路18は、命令解析部およびステータスデータ生成部6からバス17を通じて送られるパーティション分割情報を保持する。
パーティションセレクタ回路20は、命令解析部およびステータスデータ生成部6よりバス16を通じて送られる1つのメモリブロックを選択するアドレス情報およびパーティションラッチ回路18よりバス19を通して送られるパーティション分割情報により、その選択されているメモリブロックが属するパーティション内のすべてのメモリブロックを選択する信号であるパーティションセレクト情報を、バス21を通じてセレクタ回路13a〜13cへ送信する。
【0034】
1.メモリブロックの選択方法
以下、あるパーティションに含まれるすべてのメモリブロックを選択する方法の具体例を図2を用いて説明する。
パーティションは、メモリブロックとそれに接続されるラッチ回路およびセレクタ回路を一組とする複数の組から構成される。
図2に、パーティションが2つある場合を示す。具体的には、メモリブロック0、1および2がパーティション0を構成し、メモリブロック3および4がパーティション1を構成している。
図2において、図1と同一符号は、図1の構成と同一または相当部分を示す。図1と異なる構成を以下に説明する。
10a〜10eはメモリブロックであり、内部は図示しないローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。
12a〜12eは、メモリブロック10a〜10eとラッチ回路11a〜11eおよびセレクタ回路13a〜13eとをつなぐバスである。
13a〜13eは、バス9、消去用バス14および書き込み用バス15からの信号のいずれかをバス21を通じて送られるパーティションセレクト情報で選択されているすべてのメモリブロック(ここでは、10a〜10c)へ送るセレクタ回路である。
14は、消去制御回路7からメモリブロック10a〜10eへ送るアドレス、制御の各信号を伝える消去用のバスである。
【0035】
まず、外部から入力された制御信号2、データ3およびアドレス4がパーティションラッチ回路18への書き込みコマンドである場合、命令解析部およびステータスデータ生成部6はそれらをパーティション分割情報としてパーティションラッチ回路18へ書き込みを行う。さらに、パーティションラッチ回路18に設定されたパーティション分割情報は、バス19を通してパーティションセレクタ回路20に送られる。
このようにしてパーティションセレクタ回路20に送られたパーティション分割情報が、メモリブロック0、1および2(すなわち、10a〜10c)、およびこれらに接続されるラッチ回路11a〜11cならびにセレクタ回路13a〜13cが1つのパーティション(パーティション0)を構成し、メモリブロック3および4(すなわち、10d〜10e)、およびこれらに接続されているラッチ回路11d〜11eならびにセレクタ回路13d〜13eがもう一つのパーティション(パーティション1)を構成することを示し、バス16を通じて送られる1つのメモリブロックを選択するアドレス情報がメモリブロック1を示している場合を考える。
【0036】
上記のごとく、パーティションはメモリブロック、ラッチ回路およびセレクタ回路を一組とし、複数のこの組から構成されるが、以下では簡略化のため、パーティションの構成はそれに含まれるメモリブロックで代表して説明する。
パーティションセレクタ回路20は、入力されたパーティション分割情報から、メモリブロック1がメモリブロック0および2と共にパーティション0を構成していると判断して、バス21を通じてメモリブロック1と同一パーティション内のメモリブロック0および2も選択状態にするパーティションセレクト情報を送信する。
バス16を通じて送られる1つのメモリブロックを選択するアドレス情報がメモリブロック3を示している場合も同様に、パーティションセレクタ回路20は、入力されたパーティション情報から、メモリブロック3がメモリブロック4と共にパーティション1を構成していると判断して、バス21を通じてメモリブロック3と同一パーティション内のメモリブロック4も選択状態にするパーティションセレクト情報を送信する。
【0037】
このようにして、外部から与えられたコマンド(データ)、アドレス、制御信号によって、消去、書き込みもしくは読み出しの実行対象となるメモリブロックからそのブロックが属するパーティションに含まれるすべてのメモリブロックを選択することにより、1つパーティションを選択状態にすることが可能である。
【0038】
2.消去および書き込み制御
次に、上記選択されたパーティション内のメモリブロックの消去および書き込み動作を示す。
図1において、命令解析部およびステータスデータ生成部6は、外部から制御信号2、データ3およびアドレス4を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。解析された情報は、実行すべき機能が消去か書き込み動作かによって、バス9dまたは9eを通じて消去制御回路7または書き込み制御回路8に送られる。
ここでは、パーティションセレクト情報によってメモリブロック0、1および2(すなわち、10a〜10c)から構成されるパーティション0が選択されている場合を考える。
セレクタ回路13a〜13cは、命令解析部およびステータスデータ生成部6より生成した消去または書き込み動作開始リクエスト信号のいずれかを選択し、選択した動作開始リクエスト信号を、パーティションセレクタ回路20よりバス21を通じて送られるパーティションセレクト情報で選択されているパーティション内のすべてのメモリブロックに、バス12a〜12cを通じて送信する。
【0039】
パーティションセレクタ回路20よりバス21を通じて送られるパーティションセレクト情報で選択されているパーティション内のすべてのメモリブロックは、消去または書き込み動作開始リクエスト信号を受けると、消去または書き込み動作中であることを示すメモリブロックステータス情報をバス12a〜12cを通してラッチ回路11a〜11cへ送信する。
ラッチ回路11a〜11cは、バス12a〜12cを通じて送られてきたメモリブロックステータス情報を保持する。保持された情報はバス9(9a〜9c)を通して、命令解析部およびステータスデータ生成部6およびセレクタ回路13a〜13cへ渡され、命令解析部およびステータスデータ生成部6では、消去制御回路7または書き込み制御回路8が動作中であることを認識し、セレクタ回路13a〜13cでは、保持された消去または書き込み動作中であることを示すメモリブロックステータス情報に基づき、消去制御回路7または書き込み制御回路8から送られる消去または書き込み制御信号のいずれかを選択し、メモリブロックヘバス12(12a〜12c)を通じて与える。これは消去または書き込み動作終了時まで継続される。
【0040】
消去、書き込みおよび読み出しを同時に実行する方法
次に、パーティション毎に消去、書き込みまたは読み出し動作を独立して同時に実行する方法の具体例を図3を用いて説明する。
図3は、メモリブロック0、1および2から構成されるパーティション0について詳細に記載する。図3において、図1と同一の符号は、図1における構成と同一または相当部分を示す。以下、図1と異なる構成を説明する。
12aa、12baおよび12caは、それぞれ、ラッチ回路11a〜11cとメモリブロック10a〜10cとをつなぐバスである。12ab、12bbおよび12cbは、それぞれ、セレクタ回路13a〜13cとメモリブロック10a〜10cとをつなぐバスである。
【0041】
まず、図2において説明したと同様に外部から入力された制御信号2、データ3およびアドレス4がパーティションラッチ回路18への書き込みコマンドである場合、命令解析部およびステータスデータ生成部6はそれをパーティション分割情報としてパーティションラッチ回路18へ書き込みを行う。
このパーティション分割情報により、メモリブロック0、1および2(10a〜10c)が1つのパーティション(パーティション0)を構成しており、バス21(21a〜21c)を通して送られるパーティションセレクト情報により、パーティション0を構成するメモリブロック0、1および2が選択状態である場合を考える。
命令解析部およびステータスデータ生成部6は、外部から制御信号2、データ3およびアドレス4を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。
【0042】
1.消去および書き込み動作
実行すべき機能が消去動作の場合について説明する。
まず、消去動作開始リクエスト信号がバス9a〜9cを通じてセレクタ回路13a〜13cに送られる。セレクタ回路13a〜13cは、バス21(21a〜21c)を通して送られるパーティションセレクト情報によりパーティション0を構成するメモリブロック0、1および2が選択された状態であるため、消去動作開始リクエスト信号を受け取り、メモリブロック10a〜10cにバス12ab、12bbおよび12cbを通じて消去動作開始リクエスト信号を送信する。
【0043】
メモリブロック10a〜10cは消去動作開始リクエスト信号を受けると、消去動作を開始し、消去動作中であることを示すメモリブロックステータス情報をバス12aa、12baおよび12caを通してラッチ回路11a〜11cへ送信する。
ラッチ回路11a〜11cは、バス12aa、12baおよび12caを通して送られてきた消去動作中であることを示すメモリブロックステータス情報を保持する。保持された消去動作中であることを示すメモリブロックステータス情報は、バス9(9a〜9c)を通して命令解析部およびステータスデータ生成部6およびセレクタ回路13a〜13cへ渡される。
次いで、命令解析部およびステータスデータ生成部6は、消去制御回路7が動作中であることを認識し、セレクタ回路13a〜13cは、保持された消去動作中であることを示すメモリブロックステータス情報に基づき、消去制御回路7から送られる消去制御信号を選択し、メモリブロック10a〜10cヘバス12a〜12cを通じて送信する。これは消去動作終了時まで継続される。
【0044】
消去動作終了時は、ラッチ回路11a〜11cはメモリブロック10a〜10cからバス12aa、12baおよび12caを通して送られる消去動作完了を示すメモリブロックステータス情報を保持する。
保持された消去動作完了を示すメモリブロックステータス情報は、バス9を通して命令解析部およびステータスデータ生成部6およびセレクタ回路13a〜13cへ渡される。次いで、命令解析部およびステータスデータ生成部6は、消去制御回路7が動作中でないことを認識し、セレクタ回路13a〜13cでは、保持された消去動作終了である情報に基づき、消去制御回路7から送られる消去制御信号のメモリブロック10a〜10cへの送信を終了する。
つまり、消去動作開始時にはバス21(21a〜21c)を通して送られるパーティションセレクト情報により選択されていたメモリブロック10a〜10cは、消去動作中にはラッチ回路11a〜11cで保持されていた消去動作中であることを示すメモリブロックステータス情報により選択される。このため、消去動作中は消去用バス14とバス12を介して消去制御回路7とセレクタ回路13a〜13cとメモリブロック10a〜10cとラッチ回路11a〜11cだけで消去動作を実行できる。その他のメモリブロック、セレクタ回路、ラッチ回路、および書き込み制御回路8とは独立して実行可能である。
【0045】
書き込み動作についても、上記の一連の内部動作と同様である。
したがって、上記の例のように、パーティションと消去制御回路7または書き込み制御回路8とを1対1に関連付け、パーティションごとに消去または書き込み動作を実行することが可能となる。
また図1では消去制御回路7、書き込み制御回路8が1つずつあるが、複数の消去制御回路および書き込み制御回路を装備することにより、消去動作中または書き込み動作中のパーティションを複数持つことが可能となる。
【0046】
2.読み出し動作
次に、読み出し動作について説明する。
読み出し動作は消去制御回路7とも書き込み制御回路8とも関連付けられていない、つまり消去または書き込み動作中でないパーティションに対し、命令解析部およびステータスデータ生成部6からバス9を通じて読み出しリクエスト信号が送信される。ラッチ回路11a〜11cが消去および書き込み動作中であるメモリブロックステータス情報を保持していない場合、セレクタ回路13a〜13cはメモリブロッククステータス情報をバス9に出力しないため、セレクタ回路13a〜13cはバス9を選択し、バス9からの読み出しリクエスト信号がバス12a〜12cを通じてメモリブロック10a〜10cへと送信される。メモリブロック10a〜10cは読み出しデータをバス12ab、12bbおよび12cbを通じてセレクタ回路13a〜13cへ送り、セレクタ回路13a〜13cはバス9を選択しバス9を通じて命令解析部およびステータスデータ生成部6へ読み出しデータを送り、命令解析部およびステータスデータ生成部6はデータ3から外部へ読み出しデータを出力する。
【0047】
このようにして、パーティションごとに消去または書き込み動作中であることをラッチ回路11a〜11cで保持し、パーティションごとに消去制御回路7または書き込み制御回路8を各々独立した消去用バス14または書き込み用バス15を介して関連付けることにより、消去および書き込みは、独立して動作可能である。また、消去または書き込み動作中でないパーティションは、命令解析部およびステータスデータ生成部6の制御の下にバス9を介して読み出し可能である。従って、消去、書き込みおよび読み出しは、各々、独立して動作可能であり、それら機能を同時に実行可能なパーティションを持つことが可能となる。
【0048】
3.パーティション分割情報の保持方法
次に、パーティションラッチ回路18にパーティション分割情報を保持する方法について説明する。
パーティションラッチ回路18は、パーティション分割情報を保持するラッチ回路である。命令解析部およびステータスデータ生成部6は、外部から制御信号2、データ3およびアドレス4を受け取り、それがパーティションラッチ回路18への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路18へ書き込みを行う。
【0049】
次に、パーティションラッチ回路18ヘパーティション分割情報を書き込むためのコマンド入力列例1として下記シーケンスを示す。
1.パーティション分割情報書き込みコマンド
2.パーティションNo
3.メモリブロックNo.
4.メモリブロックNo.



とコマンド入力し、項目2のパーティションNo.情報で指定されるパーティションに含まれるメモリブロックを項目3以下のメモリブロックNo.情報として与える。この場合、各パーティションに含まれるメモリブロックは任意に指定できる。
【0050】
次に、パーティションラッチ回路18ヘパーティション分割情報を書き込むためのコマンド入力列例2として下記シーケンスを図4を用いて説明する。
1.パーティション分割情報書き込みコマンド
2.パーティション分割情報
とコマンド入力する。パーティション分割情報書き込みコマンドを図1のデータ3、パーティション分割情報を図1のアドレス4で与えることにより、1度の書き込みで行うことも可能である。
【0051】
パーティション分割情報は、番号付けられたメモリブロックでパーティションに属するメモリブロックの境界を示すフラグである。
図4の例では、同じパーティションに属する場合は"0"、パーティションの境界の場合は"1"とし、パーティション分割情報が"00101000…"となっているので、パーティション1はメモリブロック0、1および2を含み、パーティション2はメモリブロック3および4を含み、パーティション3はメモリブロック5、6、7・・・を含む。
この場合、入力列例1とは異なり、パーティションには連続したメモリブロックが指定されることになるが、コマンド入力が短くなり、さらに、異なるパーティションに対し、重複してメモリブロックを指定する危険性を回避できる。
【0052】
次に、パーティションラッチ回路18の情報保持手段について説明する。
パーティションラッチ回路18の情報保持には、不揮発性メモリを使用したラッチ回路または揮発性メモリを使用したラッチ回路のどちらでも使用可能である。
不揮発性のラッチ回路ならば、電源遮断後もパーティション分割状態を保持できる。一方、揮発性のラッチ回路ならば、不揮発性のラッチ回路に比べて書き換え速度が速いため、一時的なパーティション分割情報の変更が可能である。
また不揮発性ラッチ回路および揮発性ラッチ回路を一緒に使用することもできる。この場合、不揮発性ラッチ回路は、電源投入時の各パーティションの初期状態を保持し、揮発性ラッチ回路は一時的なパーティション分割情報の変更に使用することができる。
【0053】
4.パーティション分割情報の保護
次に、パーティション分割情報を保護するための機能について、図5を用いて説明する。図5において、図1と同一の符号は、図1における構成と同一または相当部分を示す。
17は、外部から命令解析部およびステータスデータ生成部6に入力された制御信号2、データ3およびアドレス4がパーティションラッチ回路18への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路18へ書き込みを行うためのバスである。このとき17a〜17dがパーティション分割情報、17eがパーティション分割情報書き込み制御信号、および17fならびに17gが後述のパーティション分割情報保護信号である。
18は、各メモリブロックがどのパーティションヘ属するかの情報を保持するパーティションラッチ回路である。
19は、ラッチ回路18で保持しているパーティション分割情報を出力するバスである。
23(23a〜23d)は、パーティション分割情報を保持するラッチ回路であり、1つのラッチ回路で1つのパーティション分割情報をラッチする。
22は、ラッチ回路23(23a〜23d)への書き込みを保護するための情報を保持するための保護用ラッチ回路である。
24は、保護用ラッチ回路22の出力信号である。
25は、ラッチ回路22で保持されている書き込みを保護するための情報の出力信号24に従い、パーティション分割情報書き込み制御信号17eを有効か無効かを判定する回路である。
26(26a〜26d)は、パーティション分割情報を保持するラッチ回路23(23a〜23d)の情報をパーティション分割情報17a〜17dに書き換えるための制御信号である。
【0054】
まず、パーティション分割情報を保護するために、パーティションラッチ回路18にパーティション分割情報保護用のラッチ回路22を用意する。以後、このパーティション分割情報保護用のラッチ回路22の出力信号24をパーティション分割情報保護フラグ24と呼ぶ。前述のパーティション分割情報書き込み時に、パーティション分割情報保護フラグ24を参照し、パーティション分割情報保護が有効の時は、パーティション分割情報書き込み制御信号26が無効になり、パーティション分割情報を保持するラッチ回路23(23a〜23d)の情報は書き換えられない。これにより、パーティション分割情報は保護される。
【0055】
パーティション分割情報保護フラグのデータを保持する方法は、パーティション分割情報を保持する方法と同様に、外部から命令解析部およびステータスデータ生成部6に入力された制御信号2、データ3およびアドレス4がパーティション分割情報保護用のラッチ回路22への書き込みコマンドである場合、バス17(17fおよび17g)を通じてパーティション分割情報保護フラグのデータをパーティション分割情報保護用のラッチ回路22へ書き込みを行う。ここで、17fおよび17gは、それぞれ、ラッチ回路22への書き込み制御信号およびデータ信号である。
【0056】
パーティション分割情報を保持するラッチ回路23およびパーティション分割情報保護フラグを出力する保護用ラッチ回路22は不揮発性または揮発性ラッチ回路どちらでも動作可能であるが、不揮発性ラッチ回路で構成されているときは、図6で示すように、ラッチ回路22で保持されている書き込みを保護するための情報の出力信号24に従い、パーティション分割情報書き込み制御信号17eが有効か無効かを判定する回路27と、その出力信号であるパーティション分割情報書き込み制信号28とを追加することによって、パーティション分割情報保護フラグ24が有効な場合には、パーティション分割情報書き込み制御信号28が無効になり、ラッチ回路22の情報は書き換えられない。つまり、パーティション分割情報保護フラグ24を無効にすることは不可能となり、パーティション分割情報保護フラグ24は有効であり続けるためにラッチ回路23(23a〜23d)への書き込みが保護され続ける。これにより、パーティション分割情報を固定化し、以後、変更不可にすることが可能である。
【0057】
1のパーティションに含まれるメモリブロックの個数は、パーティションラッチ回路18のパーティション分割情報により決定され、そのパーティション分割情報がコマンドにより変更可能なため、パーティション内のメモリ容量はいつでも変更可能となり、メモリ使用領域配分を効率よく行うことが可能となる。さらに、パーティション分割情報書き込みコマンドによって与えられたパーティション分割情報が不揮発性半導体記憶装置内に1つのパーティションしかない場合、すなわち、不揮発性半導体記憶装置の全てのメモリブロックが1つのパーティションに含まれる場合、例えば、消去動作中であれば、全てのラッチ回路11が消去動作中の情報を保持しているため、同時に読み出しや書き込みの実行可能なメモリブロックが存在しない。また、書き込みについても同様なため、この不揮発性半導体記憶装置は、消去、書き込みおよび読み出しのうち2機能以上を同時実行不可能な状態になり、すなわち、これは従来技術である同時実行できない不揮発性半導体記憶装置と同等の機能であるため、不揮発性半導体記憶装置のテストや使用方法で互換性を保つことができる。
【0058】
【発明の効果】
以上、詳細に説明したように、本発明の不揮発性半導体記憶装置は、消去、書き込みおよび読み出し可能であり、それら機能を同時に実行可能なメモリ領域を変更可能にすることによって使用目的に合わせたメモリ使用領域配分を効率良く行うことが可能になる。すなわち、本発明により、多様化している市場要求に柔軟に対応できる不揮発性半導体記憶装置の提供が可能となる。
また、メモリ領域区分の変更はコマンド入力により制御可能であるため、いつでも使用目的に合わせたメモリ使用領域配分を効率よく行うことが可能になる。また、パーティション分割情報の保持手段に、不揮発性メモリ、揮発性メモリあるいはそれら両方を用いることにより、パーティション分割情報を電源遮断後も保存したり、使用中に変更したり、電源投入時の初期値としてパーティション分割情報を保持するという使用方法が可能になる。
また、パーティション分割情報を保存するラッチ回路の書き換えを保護する機能はパーティション分割情報を固定化し、前述したように半導体記憶装置の製造後に使用目的に合わせたメモリ使用領域配分を可能にしつつ、コマンド誤入力によるメモリ使用領域配分の変更を防ぐこと可能にする。
【0059】
さらに消去、書き込みおよび読み出し可能で、それら機能を同時に実行可能なメモリ領域を複数のメモリブロックで構成されるパーティションで管理することにより、個々のメモリブロック単位で管理するよりも少数で状態を管理することが可能となり、本発明の不揮発性半導体記憶装置を用いたシステム側においても従来より制御を簡素化できるという効果を奏する。
【0060】
さらには、本発明を用いた製品から見ても、フラッシュメモリに代表される不揮発性半導体記憶装置の大きな市場である携帯電話を例にとると、通話専用の携帯電話に近年大きく普及しているメール機能のようなインターネットアプリケーションを追加する場合、プログラム領域(読み出し用メモリ領域)を、製品の設計を変更することなく増やすことができ、しかもデータ領域(書き込み用メモリ領域)への書き込み動作と平行してプログラムの実行(読み出し用メモリ領域からの読み出し)を行えるため、高速に処理できるという顕著な効果を奏する。
【図面の簡単な説明】
【図1】 本発明の実施形態の構成図である。
【図2】 本発明の実施形態の構成図である。
【図3】 本発明の実施形態の構成図である。
【図4】 本発明のコマンド入力列例2の説明図である
【図5】 本発明の実施形態の構成図である。
【図6】 本発明の実施形態の構成図である。
【図7】 従来技術の実施形態1の構成図である。
【図8】 従来技術の実施形態2の構成図である。
【符号の説明】
1 IC(不揮発性半導体記憶装置)の外枠
2 外部から入力される制御信号
3 外部から入力されるデータ
4 外部から入力されるアドレス
5 外部から入力される電源
6 命令解析部およびステータスデータ生成部
7 消去制御回路
7a 消去信号線
8 書き込み制御回路
8a 書き込み信号線
9 バス
10 メモリブロック
11 メモリブロック状態ラッチ回路
12 バス
13 メモリブロック動作セレクタ回路
14 消去用バス
15 書き込み用バス
16 アドレスバス
17 バス
18 パーティションラッチ回路
19 バス
20 パーティションセレクタ回路
21 バス
22 保護ラッチ回路
23 パーティション分割情報ラッチ回路
24 保護情報信号
25 論理回路
26 制御信号
27 論理回路
28 制御信号

Claims (8)

  1. 電気的一括消去、電気的書き込みおよび読み出し動作が可能な複数のメモリ領域を有し、個々のメモリ領域は他のメモリ領域とは独立して動作可能な不揮発半導体記憶装置において、
    メモリ領域分割情報保持手段およびメモリ領域群選択手段を有し、
    ここに、前記メモリ領域は、メモリブロック、メモリブロックの動作状態を保持するラッチ回路、および消去、書き込みおよび読み出しに要する各信号のいずれかを選択し、前記メモリブロックに与えるセレクタ回路より構成され、
    前記メモリ領域分割情報保持手段は、前記複数のメモリ領域を少なくとも1のメモリ領域を含む複数のメモリ領域群に分割するメモリ領域分割情報を保持し、ここに、前記メモリ領域分割情報は外部から入力されるコマンドにより与えられ、
    前記メモリ領域群選択手段は、保持されたメモリ領域分割情報に従い、各メモリ領域群に属するすべてのメモリ領域に対しメモリ領域群の選択信号を生成し、
    ここに、前記消去、書き込みおよび読み出しに要する各信号のいずれかを選択するセレクタ回路は、前記メモリ領域群選択手段よりの選択信号または前記ラッチ回路に保持されたメモリブロックの動作状態により制御され、ここに、前記ラッチ回路に保持されたメモリブロックの動作状態は各メモリ領域群に属するすべてのメモリ領域に含まれるメモリブロックについて共通することを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリ領域群選択手段が選択信号生成の対象とするメモリブロック群は外部から入力されるアドレスにより指定されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
  3. 前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリからなることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
  4. 前記メモリ領域分割情報保持手段において情報を保持する回路が揮発性メモリからなることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
  5. 前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリおよび揮発性メモリの両方からなることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
  6. 前記メモリ領域分割情報保持手段は、メモリ領域分割情報の保護を示す情報を保持する保護情報保持手段を有し、さらに保持された保護情報に従いメモリ領域分割情報の変更を禁止する手段を有することを特徴とする請求項3〜5いずれかに記載の不揮発性半導体記憶装置。
  7. 前記保護情報保持手段は外部からのコマンドによりメモリ領域分割情報の保護を示す情報が与えられることを特徴とする請求項6に記載の不揮発性半導体記憶装置。
  8. 前記保護情報保持手段へのコマンド入力を無効にする手段をさらに有することを特徴とする請求項7に記載の不揮発性半導体記憶装置。
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