JP3699890B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去、書き込みおよび読み出し可能な機能を有する不揮発性半導体記憶装置に関する。詳しくは、本発明はそれらの機能を同時に実行可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的一括消去、電気的書き込みおよび読み出し可能な不揮発性半導体記憶装置において、消去および書き込み動作は読み出し動作に対して数百〜数十万倍も動作時間が必要である。そのため、１つの不揮発性半導体記憶装置では、消去動作中は書き込みおよび読み出し動作することができず、また書き込み動作中には消去および読み出し動作することができなかった。
従って、電気製品などのシステムで消去および書き込みおよび読み出し動作を同時に行う場合には、複数の不揮発性半導体記憶装置を備え、１つの不揮発性半導体記憶装置で消去または書き込み実行中に、他の不揮発性半導体記憶装置で読み出し動作を行う必要があった。
【０００３】
特開平７−２８１９５２には、１つの不揮発性半導体記憶装置で消去、書き込みおよび読み出しのうち、２機能以上を同時に実行可能とする方法が開示されている。ラッチ回路を用いたことを特徴とする従来例１を図７に、セレクタ回路を用いたことを特徴とする従来例２を図８に記載する。以下、図７と図８を参照しながら特開平７−２８１９５２に開示された従来技術を説明する。
【０００４】
図７は従来例１の構成を示すブロック図である。１はＩＣ（不揮発性半導体記憶装置）の全体、２は外部から入力される制御信号、３は同じくデータ、４は同じくアドレス、５は同じく電源である。また、６は命令解析部およびステータスデータ生成部であり、データ３で入力されるコマンドを解析し、ＩＣ１全体の制御を行う。７は消去制御部であり、８は書き込み制御部である。７ａは消去制御部７が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号、７ｂは消去制御部７がバス９（９ａ〜９ｈ、９ｉ）を使う前に命令解析部およびステータスデータ生成部６へ送るリクエスト信号、７ｃは命令解析部およびステータスデータ生成部６がリクエスト信号７ｂを受け、バス９（９ａ〜９ｈ、９ｉ）の使用可を消去制御部７へ伝えるアクノリッジ信号である。８ａは書き込み制御部８が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号、８ｂは書き込み制御回路８がバス９（９ａ〜９ｈ、９ｊ）を使う前に命令解析部およびステータスデータ生成部６へ送るリクエスト信号、８ｃは命令解析部およびステータスデータ生成部６がリクエスト信号８ｂを受け、バス９（９ａ〜９ｈ、９ｊ）の使用可を書き込み制御部８へ伝えるアクノリッジ信号である。
【０００５】
９（９ａ〜９ｈ）は命令解析部およびステータスデータ生成部６からのアドレス信号、データ信号、制御信号を運ぶバス、９ｉはバス９と消去制御部７をつなぐバス、９ｊはバス９と書き込み制御部８をつなぐバスである。１０ａ〜１０ｈはメモリブロックであり、内部はローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。１１ａ〜１１ｈはラッチ回路であり、バス９ａ〜９ｈからのアドレス、データ、制御の各信号を一時記憶し、メモリブロック１０ａ〜１０ｈへ送り、一度ラッチしたデータは命令解析部およびステータスデータ生成部６からの制御で変更しない限り変更されない。１２ａ〜１２ｈはラッチ回路１１ａ〜１１ｈとメモリブロック１０ａ〜１０ｈをつなぐバスである。図８において、１４（１４ａ〜１４ｈ）は消去制御部７からメモリブロック１０ａ〜１０ｈへ送るアドレス、データ、制御の各信号を伝える消去用のバス、１５（１５ａ〜１５ｈ）は書き込み制御部８からメモリブロック１０ａ〜１０ｈへ送るアドレス、データ、制御の各信号を伝える書き込み用バスである。１３ａ〜１３ｈは消去用バス１４、書き込み用バス１５およびバス９からの信号から１つを選択してメモリブロック１０ａ〜１０ｈへ送るセレクタ回路である。
【０００６】
次に動作について説明する。
先ず、読み出し動作について説明する。
制御信号２およびアドレス４からなる読み出し信号が外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は読み出し対象となるメモリブロックが消去動作中または書き込み動作中でないかを確認する。動作中ならエラーのステータスをデータ３を介して外部へ返し、非動作中ならバス９、ラッチ回路１１、バス１２、メモリブロック１０と順に読み出し信号を送り、メモリブロック中のメモリセルからデータを読み出す。
【０００７】
そして、メモリブロック１０、バス１２、ラッチ回路１１、バス９、命令解析およびステータスデータ生成部６と順にデータを送り、読み出したデータをデータ３を介して外部へ送り読み出しが完了する。なお、動作中のメモリブロックにあたるかの確認はラッチ回路１１ａ〜１１ｈまで読み出し信号を送ったとき、ラッチ回路１１から動作中であることを示すビジィ信号が命令解析およびステータスデータ生成部６ヘ帰ることにより行える。
【０００８】
次に、書き込み動作について説明する。
制御信号２、アドレス４からなる書き込み信号およびデータ３から入力される書き込みデータが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は書き込み対象となるメモリブロックが消去中（動作中）でないことを確認後（ラッチ回路１１から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後）、命令解析およびステータスデータ生成部６はバス９ｊを通じて書き込み制御部８ヘ動作開始信号を送る。この時、書き込み制御部８は書き込み動作中であることを示すステータス信号８ａをアクティブにする。
書き込み制御部８は、リクエスト信号８ｂにより命令解析およびステータスデータ生成部６ヘバス９の利用要求を出し、アクノリッジ信号８ｃとして利用許可が返ってくると、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に書き込み信号および書き込みデータを伝え、書き込み動作に入る。
書き込みは、一定時間メモリセルヘ書き込みに要する電圧を与え続ける必要があるが、この電圧も共通のバス９を介して供給されるため、バス９の使用調停が必要となる。すなわち書き込み動作は比較的長い時間を要するので、その間読み出し動作が制限を受けるとこれらの同時動作の効果が低減する。そのため、書き込み動作を時間的に分割し、その間に読み出し動作を許可するということが行われる。書き込み動作を一旦中断するには、ラッチ回路１１にバス９の状態を保存し、書き込み対象のメモリブロックの動作状態を保持する。その後、リクエスト信号８ｂを非アクティブにし、命令解析およびステータスデータ生成部６ヘバス９を開放する。一定時間後、書き込み動作を再開するには、書き込み制御部８が再びバス９の使用を要求するために、リクエスト信号８ｂをアクティブにし、命令解析およびステータスデータ生成部６からアクノリッジ信号８ｃが帰ってくるのを待つ。書き込み制御部８がバス９を開放する時間はその内部のタイマーを使用する。この動作を繰り返すことにより書き込みが終了すると書き込み動作を停止し、同様な方法でバス９の使用を要求し、ライトベリファイの動作に入る。ベリファイ結果正常（ＯＫ）の場合は、ステータス信号８ａで書き込み動作完了を命令解析およびステータスデータ生成部６へ伝え、書き込み制御部８は動作を停止し、書き込み動作完了となる。ベリファイ結果異常（ＮＧ）の場合は、再びメモリセルを書き込み状態にし、ライトベリファイを行う。この動作を規定回数実施し、ベリファイ結果異常（ＮＧ）の場合は、命令解析およびステータスデータ生成部６からデータ３を介して外部ヘライトエラーのステータスを返す。
【０００９】
次に、消去動作について説明する。
基本的に前記書き込み動作と内容は同じであり、メモリセルヘ与える電圧とその時間が異なるだけである（現量産品種は３桁長い）。すなわち、制御信号２、データ３、アドレス４からなる消去信号および消去データが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は消去対象となるメモリブロックが書き込み中（動作中）でないかを確認後、命令解析およびステータスデータ生成部６はバス９ｉを通じて消去制御部７へ動作開始信号を送る。この時、消去制御部７は消去動作中であることを示すステータス信号７ａをアクティブにする。消去制御部７は、リクエスト信号７ｂにより命令解析およびステータスデータ生成部６ヘバス９の利用要求を出し、アクノリッジ信号７ｃによってバス９の利用許可が返ってくると、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を伝え、消去動作に入る。消去は、一定時間メモリセルヘ電圧を与え続ける必要があるのでラッチ回路１１の働きにより、メモリブロック１０をホールド状態にして、バス９の使用を一時停止して、リクエスト信号７ｂを非アクティブにして、命令解析およびステータスデータ生成部６ヘバス９のあけ渡しを伝える。
消去制御部７は内部のタイマーにより時間を待ち、その後再びリクエスト信号７ｂをアクティブにして、命令解析およびステータスデータ生成部６からアクノリッジ信号７ｃが帰るのを待つ。アクノリッジ信号７ｃでバス９の使用許可が返ってくると、消去制御部７がバス９を占有し、イレースベリファイの動作をメモリセルに行わせるために、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を伝え、消去動作を停止し、イレースベリファイの動作に入る。ベリファイ正常（ＯＫ）の場合は、ステータス信号７ａで消去動作完了を命令解析およびステータスデータ生成部６へ伝え、消去制御部７は動作を停止し、消去動作完了となる。ベリファイ異常（ＮＧ）の場合は、再びメモリセルを消去状態にし、イレースベリファイを行う。この動作を規定回数実施し、ベリファイ結果異常（ＮＧ）の場合は、命令解析およびステータスデータ生成部６からデータ３を介して外部ヘイレースエラーのステータスを返す。
このようして、消去、書き込み、読み出し動作を行うため、例えばメモリブロック１０ａで消去中、メモリブロック１０ｂで書き込み中に、メモリブロック１０ｃで読み出しを行うことができる。もちろん連続的に読み出しを行っていると、リクエスト信号７ｂ、アクノリッジ信号７ｃの割り込みが時々、間に入るため、部分的に、アクセスタイムが伸びることになる。これは一般に、メモリアクセスにウェイトが入る、ビジィが長い、アクノリッジを返すのが遅いということだけなので、システムの運用上問題のない使用が可能である。
【００１０】
図８は従来例２の構成を示すブロック図である。
まず、読み出し動作について説明する。
制御信号２、アドレス４からなる読み出し信号が外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は読み出し対象となるメモリブロックが消去動作中または書き込み動作中でないかを確認する。動作中ならエラーのステータスをデータ３を介して外部へ返し、非動作中なら、バス９、セレクタ回路１３、バス１２、メモリブロック１０と順に読み出し信号を送り、メモリセルからデータを読み出す。そして、メモリブロック１０、バス１２、セレクタ回路１３、バス９、命令解析およびステータスデータ生成部６と順にデータを送り、データをデータ３から外部へ送り読み出しが完了する。動作中のメモリブロックにあたるかの確認は、セレクタ回路１３まで読み出し信号を送ったとき、セレクタ回路１３がバス１４またはバス１５を選択している場合は消去または書き込み動作中であることを示すビジィ信号が命令解析およびステータスデータ生成部６へ帰ることにより行える。
【００１１】
次に、書き込み動作について説明する。
制御信号２、アドレス４からなる書き込み信号およびデータ３から入力される書き込みデータが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は書き込み対象となるメモリブロックが消去中（動作中）でないことを確認後（セレクタ回路１３から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後）、命令解析およびステータスデータ生成部６はバス９ｊを通じて書き込み制御部８へ動作開始信号を送る。
【００１２】
この時、書き込み制御部８は書き込み動作中であることを示すステータス信号８ａをアクティブにする。書き込み制御部８は書き込み用バス１５を使用してセレクタ回路１３、バス１２、メモリブロック１０と順に書き込み信号および書き込みデータを伝え、書き込み動作に入る。一定時間メモリセルヘ書き込みに要する電圧を与えたあと、ベリファイを行い、ベリファイ結果正常（ＯＫ）なら書き込み完了となり、書き込み制御部８はステータス信号８ａを非アクテイブにして命令解析およびステータスデータ生成部６へ書き込み完了を伝える。ベリファイ結果異常（ＮＧ）なら、再び書き込みおよびベリファイ動作に入る。これを規定回数まで実施し、ベリファイ結果異常（ＮＧ）の場合、命令解析およびステータスデータ生成部６からライトエラーのステータスがデータ３を介して外部へ伝えられる。また、前記一定時間メモリセルヘ電圧を与えるとあるがこのタイマーは書き込み制御部８内にあるものを使う。
【００１３】
この従来例２の特徴として、書き込み用バス１５を備え、図７に示した従来例１のようにリクエスト信号８ｂとアクノリッジ信号８ｃを用いて１つのバス９の使用を調停する必要がないため書き込み動作中、書き込み制御部８が書き込み開始から完了までの制御を全て行い、セレクタ回路１３とメモリブロック１０を専有することができ、これら書き込み制御部８、セレクタ回路１３、メモリブロック１０以外の回路の影響を受けないため、スピードが速いということがあげられる。
【００１４】
次に、消去動作について説明する。
基本的に前記書き込み動作と内容は同じである。すなわち、制御信号２、データ３、アドレス４からなる消去信号および消去データが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は消去対象となるメモリブロックが書き込み中（動作中）でないかを確認後（セレクタ回路１３から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後）、命令解析およびステータスデータ生成部６はバス９ｉを通じて消去制御部７へ動作開始信号を送る。
消去制御部７は消去動作中であることを示すステータス信号７ａをアクティブにする。消去制御部７は消去用バス１４を使用してセレクタ回路１３、バス１２、メモリブロツク１０と順に信号を伝え、消去動作に入る。一定時間メモリセルヘ消去に要する電圧を与えたあと、ベリファイを行い、ベリファイ結果正常（ＯＫ）なら消去完了となり、消去制御部７はステータス信号７ａを非アクティブにして命令解析およびステータスデータ生成部６へ消去完了を伝える。
【００１５】
ベリファイ結果異常（ＮＧ）なら、再び消去動作に入る。これを規定回数まで実施し、ベリファイ結果異常（ＮＧ）の場合、命令解析およびステータスデータ生成部６からイレースエラーのステータスがデータ３を介して外部へ伝えられる。このようにして、消去、書き込み、読み出し動作の制御は各々独立したバス１４、バス１５、バス９を介して行われるため、例えば書き込み制御部８、書き込み用バス１５、１５ａ、セレクタ回路１３ａ、バス１２ａ、メモリブロック１０ａで書き込み中、消去制御部７、消去用バス１４、１４ｂ、セレクタ回路１３ｂ、バス１２ｂ、メモリブロック１０ｂで消去中の状態で、命令解析およびステータスデータ生成部６、バス９、９ｃ、セレクタ回路１３ｃ、バス１２ｃ、メモリブロック１０ｃで読み出し動作が可能である。
【００１６】
【発明が解決しようとする課題】
フラッシュメモリに代表される電気的に書き換え可能な不揮発性半導体記憶装置は携帯機器を中心に市場が拡大し、しかも多機能、高機能化が急速に進行している。そのため、不揮発性半導体記憶装置に要求される仕様も多用化しており、従来のような回路設計の時点で決定される固定的な仕様では市場の要求に応えられなくなって来ている。
【００１７】
しかしながら、上述したような不揮発性半導体記憶装置では、セレクタ回路およびラッチ回路がメモリブロックと１対１に対応しており、１つのセレクタ回路で制御するメモリブロックは１つであり、１つのセレクタ回路で制御するメモリ領域は、回路設計時に確定され変更することができない。すなわち、１つの不揮発性半導体記憶装置で消去、書き込みおよび読み出しのうち、２機能以上を同時に実行できるメモリ領域のサイズは固定であり再設計しない限り変更することができない。
【００１８】
かくして、本発明はこのような多様化する市場の要求に柔軟に対応すべくなされたものであり、２機能以上を同時実行できるメモリ領域のサイズを要求仕様に従い可変、さらには動的に変更できる不揮発性半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明者らは、パーティションと称する新たな概念を導入し、パーティション単位で、消去、書き込みおよび読み出しを同時実行可能な不揮発性半導体記憶装置を開発した。
本発明によるパーティションは複数のメモリブロックを含み、１つのパーティションに含まれるメモリブロックの個数は外部からのコマンド制御により変更することができる。
本発明によれば、消去、書き込みおよび読み出し可能であり、それら機能を同時に実行可能なメモリ領域を変更可能にすることによって使用目的に合わせたメモリ使用領域配分を効率よく行うことが可能になる。すなわち、本発明により、多様化している市場要求に柔軟に対応できる不揮発性半導体記憶装置の提供が可能となる。また、メモリ領域配分の変更はコマンド入力により制御可能であるため、いつでも使用目的に合わせたメモリ使用領域配分を効率良く行うことが可能になる。
【００２０】
本発明の不揮発性半導体記憶装置（請求項１）は、電気的一括消去、電気的書き込みおよび読み出し動作が可能な複数のメモリ領域を有し、個々のメモリ領域は他のメモリ領域とは独立して動作可能な不揮発性半導体記憶装置において、前記複数のメモリ領域を、少なくとも１のメモリ領域を含む複数のメモリ領域群に分割するメモリ領域分割情報を保持するメモリ領域分割情報保持手段および、保持されたメモリ領域分割情報に従い、各メモリ領域群に属するすべてのメモリ領域に対しメモリ領域群の選択信号を生成するメモリ領域群選択手段を有することを特徴とする。
すなわち、１つ以上のメモリ領域を含むメモリ領域群、すなわちパーティションはメモリ領域分割情報保持手段によって保持されるメモリ領域分割情報でその構成が決まり、あるパーティションを構成するメモリ領域の選択はメモリ領域群選択手段によって実現される。
【００２１】
本発明の不揮発性半導体記憶装置（請求項２）は、前記メモリ領域分割情報保持手段に保持されるメモリ領域分割情報は外部から入力されるコマンドにより与えられることを特徴とする。
すなわち、パーティションの構成はコマンド入力によって変更が可能である。
【００２２】
本発明の不揮発性半導体記憶装置（請求項３）は、前記メモリ領域群選択手段が選択信号生成の対象とするメモリ領域群は外部から入力されるアドレスにより指定されることを特徴とする。
すなわち、どのパーティションがアクセス対象となるかは外部から入力されるアドレスによって任意に選択される。
【００２３】
本発明の不揮発性半導体記憶装置（請求項４）は、前記メモリ領域は、複数のメモリセルより構成されるメモリブロック、メモリブロックの動作状態を保持するラッチ回路、および消去、書き込みおよび読み出しに要する各信号のいずれかを選択し、前記メモリブロックに与えるセレクタ回路より構成されることを特徴とする。
【００２４】
また、本発明の不揮発性半導体記憶装置（請求項５）は、前記消去、書き込みおよび読み出しに要する各信号のいずれかを選択するセレクタ回路は、前記メモリ領域群選択手段よりの選択信号または前記ラッチ回路に保持されたメモリブロックの動作状態により制御されることを特徴とする。
すなわち、パーティションを構成するメモリ領域は、メモリブロックと共にラッチ回路およびセレクタ回路を含み、パーティションに対しある動作を実行するとその動作に応じた信号が選択され、その後動作状態が記憶されるので、このパーティションの動作中に別のパーティションは別の動作が実行可能となる。
【００２５】
本発明の不揮発性半導体記憶装置（請求項６）は、前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリからなることを特徴とする。
すなわち、一度パーティションの構成を設定すると電源遮断後もその情報を保持する。
【００２６】
本発明の不揮発性半導体記憶装置（請求項７）は、前記メモリ領域分割情報保持手段において情報を保持する回路が揮発性メモリからなることを特徴とする。すなわち、揮発性メモリを用いることにより情報の書き換え速度が速くなり、一時的、使用中での動的なパーティション構成の変更が可能となる。
【００２７】
本発明の不揮発性半導体記憶装置（請求項８）は、前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリおよび揮発性メモリの両方からなることを特徴とする。
すなわち、電源投入後、予め設定した初期状態から、一時的、動的なパーティション構成の変更が可能となる。
【００２８】
本発明の不揮発性半導体記憶装置（請求項９）は、前記メモリ領域分割情報保持手段は、メモリ領域分割情報の保護を示す情報を保持する保護情報保持手段を有し、さらに保持された保護情報に従いメモリ領域分割情報の変更を禁止する手段を有することを特徴とする。
すなわち、保護情報を設定することにより、誤ったコマンド入力による不用意なパーティション構成変更からの保護が可能となる。
【００２９】
本発明の不揮発性半導体記憶装置（請求項１０）は、前記保護情報保持手段は外部からのコマンドによりメモリ領域分割情報の保護を示す情報が与えられることを特徴とする。
すなわち、保護情報自身もコマンドにより設定され、保護の設定、解除が必要に応じて可能となる。
【００３０】
本発明の不揮発性半導体記憶装置（請求項１１）は、前記保護情報保持手段へのコマンド入力を無効にする手段を有することを特徴とする。
すなわち、保護情報の設定自身も禁止することにより、一旦設定したパーティションの構成を以後変更不可にすることができる。
【００３１】
【発明の実施の形態】
以下、図１〜６を参照して、本発明の実施形態を詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【実施例】
本発明による不揮発性半導体記憶装置の構成
図１は本発明の実施例を示すブロック図である。
１はＩＣ（不揮発性半導体記憶装置）の全体であり、２は外部から入力される制御信号、３は同じくデータ、４は同じくアドレス、５は同じく電源である。
また、６は命令解析部およびステータスデータ生成部であって、データ３で入力されるコマンドを解析し、ＩＣ１全体の制御を行う。
７は消去制御回路であって、７ａは消去制御回路７が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号線である。
８は書き込み制御回路であって、８ａは書き込み制御回路８が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号線である。
９は、命令解析部およびステータスデータ生成部６からのアドレス信号、データ信号、制御信号、消去または書き込み動作開始リクエスト信号、メモリブロックからの読み出しデータおよびメモリブロックステータス信号を運ぶバスであって、９ｄはバス９と消去制御回路７をつなぐバス、９ｅはバス９と書き込み制御回路８をつなぐバスである。
１０ａ〜１０ｃはメモリブロックであり、内部は図示しないローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。
１１ａ〜１１ｃはラッチ回路であり、後述するバス２１を通じて送られるパーティションセレクト情報で選択されているメモリブロック１０ａ〜１０ｃからバス１２ａ〜１２ｃを通じて送られてくるメモリブロックステータスを一時記憶する。
１２ａ〜１２ｃは、メモリブロック１０ａ〜１０ｃとラッチ回路１１ａ〜１１ｃおよびセレクタ回路１３ａ〜１３ｃとをつなぐバスである。
１３ａ〜１３ｃは、バス９、消去用バス１４および書き込み用バス１５からの信号のいずれかを、後述するバス２１を通じて送られるパーティションセレクト情報で選択されているメモリブロック１０ａ〜１０ｃへ送るセレクタ回路である。
１４は、消去制御回路７からメモリブロック１０ａ〜１０ｃヘアドレスおよび制御の各信号を伝える消去用のバスである。
１５は、書き込み制御回路８からメモリブロック１０ａ〜１０ｃヘアドレス、データ、制御の各信号を伝える書き込み用バスである。
１６は、消去、書き込みもしくは読み出しの実行対象となるメモリブロックを示すアドレスバスである。
１８は、各メモリブロックがどのパーティションに属するかの情報（以後パーティション分割情報と呼ぶ）を保持するパーティションラッチ回路である。
１７は、命令解析部およびステータスデータ生成部６が受け取った制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路１８へ書き込みを行うためのバスである。
１９は、パーティションラッチ回路１８で保持されているパーティション分割情報を出力するバスである。
２０は、アドレスバス１６とパーティション分割情報バス１９から、アドレスバス１６が示すある１つのメモリブロックを含むパーティションを選択し、そのパーティションに含まれるすべてのメモリブロックを選択状態にするパーティションセレクタ回路である。
２１は、パーティションセレクタ回路２０から出力され、あるパーティションに含まれる選択状態のすべてのメモリブロックを示すパーティションセレクト情報を伝えるバスである。
【００３２】
メモリブロックの選択方法、および消去ならびに書き込み制御
まず、書き込み、消去および読み出し時のパーティション内のメモリブロックを選択する方法を説明する。
命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。解析された情報はバス９を通じて、消去制御回路７または書き込み制御回路８に送られる。
消去制御回路７および書き込み制御回路８は、解析された情報に従い消去または書き込み制御信号を、バス１４またはバス１５を通じてセレクタ回路１３ａ〜１３ｃへ送信する。
【００３３】
パーティションラッチ回路１８は、命令解析部およびステータスデータ生成部６からバス１７を通じて送られるパーティション分割情報を保持する。
パーティションセレクタ回路２０は、命令解析部およびステータスデータ生成部６よりバス１６を通じて送られる１つのメモリブロックを選択するアドレス情報およびパーティションラッチ回路１８よりバス１９を通して送られるパーティション分割情報により、その選択されているメモリブロックが属するパーティション内のすべてのメモリブロックを選択する信号であるパーティションセレクト情報を、バス２１を通じてセレクタ回路１３ａ〜１３ｃへ送信する。
【００３４】
１．メモリブロックの選択方法
以下、あるパーティションに含まれるすべてのメモリブロックを選択する方法の具体例を図２を用いて説明する。
パーティションは、メモリブロックとそれに接続されるラッチ回路およびセレクタ回路を一組とする複数の組から構成される。
図２に、パーティションが２つある場合を示す。具体的には、メモリブロック０、１および２がパーティション０を構成し、メモリブロック３および４がパーティション１を構成している。
図２において、図１と同一符号は、図１の構成と同一または相当部分を示す。図１と異なる構成を以下に説明する。
１０ａ〜１０ｅはメモリブロックであり、内部は図示しないローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。
１２ａ〜１２ｅは、メモリブロック１０ａ〜１０ｅとラッチ回路１１ａ〜１１ｅおよびセレクタ回路１３ａ〜１３ｅとをつなぐバスである。
１３ａ〜１３ｅは、バス９、消去用バス１４および書き込み用バス１５からの信号のいずれかをバス２１を通じて送られるパーティションセレクト情報で選択されているすべてのメモリブロック（ここでは、１０ａ〜１０ｃ）へ送るセレクタ回路である。
１４は、消去制御回路７からメモリブロック１０ａ〜１０ｅへ送るアドレス、制御の各信号を伝える消去用のバスである。
【００３５】
まず、外部から入力された制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、命令解析部およびステータスデータ生成部６はそれらをパーティション分割情報としてパーティションラッチ回路１８へ書き込みを行う。さらに、パーティションラッチ回路１８に設定されたパーティション分割情報は、バス１９を通してパーティションセレクタ回路２０に送られる。
このようにしてパーティションセレクタ回路２０に送られたパーティション分割情報が、メモリブロック０、１および２（すなわち、１０ａ〜１０ｃ）、およびこれらに接続されるラッチ回路１１ａ〜１１ｃならびにセレクタ回路１３ａ〜１３ｃが１つのパーティション（パーティション０）を構成し、メモリブロック３および４（すなわち、１０ｄ〜１０ｅ）、およびこれらに接続されているラッチ回路１１ｄ〜１１ｅならびにセレクタ回路１３ｄ〜１３ｅがもう一つのパーティション（パーティション１）を構成することを示し、バス１６を通じて送られる１つのメモリブロックを選択するアドレス情報がメモリブロック１を示している場合を考える。
【００３６】
上記のごとく、パーティションはメモリブロック、ラッチ回路およびセレクタ回路を一組とし、複数のこの組から構成されるが、以下では簡略化のため、パーティションの構成はそれに含まれるメモリブロックで代表して説明する。
パーティションセレクタ回路２０は、入力されたパーティション分割情報から、メモリブロック１がメモリブロック０および２と共にパーティション０を構成していると判断して、バス２１を通じてメモリブロック１と同一パーティション内のメモリブロック０および２も選択状態にするパーティションセレクト情報を送信する。
バス１６を通じて送られる１つのメモリブロックを選択するアドレス情報がメモリブロック３を示している場合も同様に、パーティションセレクタ回路２０は、入力されたパーティション情報から、メモリブロック３がメモリブロック４と共にパーティション１を構成していると判断して、バス２１を通じてメモリブロック３と同一パーティション内のメモリブロック４も選択状態にするパーティションセレクト情報を送信する。
【００３７】
このようにして、外部から与えられたコマンド（データ）、アドレス、制御信号によって、消去、書き込みもしくは読み出しの実行対象となるメモリブロックからそのブロックが属するパーティションに含まれるすべてのメモリブロックを選択することにより、１つパーティションを選択状態にすることが可能である。
【００３８】
２．消去および書き込み制御
次に、上記選択されたパーティション内のメモリブロックの消去および書き込み動作を示す。
図１において、命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。解析された情報は、実行すべき機能が消去か書き込み動作かによって、バス９ｄまたは９ｅを通じて消去制御回路７または書き込み制御回路８に送られる。
ここでは、パーティションセレクト情報によってメモリブロック０、１および２（すなわち、１０ａ〜１０ｃ）から構成されるパーティション０が選択されている場合を考える。
セレクタ回路１３ａ〜１３ｃは、命令解析部およびステータスデータ生成部６より生成した消去または書き込み動作開始リクエスト信号のいずれかを選択し、選択した動作開始リクエスト信号を、パーティションセレクタ回路２０よりバス２１を通じて送られるパーティションセレクト情報で選択されているパーティション内のすべてのメモリブロックに、バス１２ａ〜１２ｃを通じて送信する。
【００３９】
パーティションセレクタ回路２０よりバス２１を通じて送られるパーティションセレクト情報で選択されているパーティション内のすべてのメモリブロックは、消去または書き込み動作開始リクエスト信号を受けると、消去または書き込み動作中であることを示すメモリブロックステータス情報をバス１２ａ〜１２ｃを通してラッチ回路１１ａ〜１１ｃへ送信する。
ラッチ回路１１ａ〜１１ｃは、バス１２ａ〜１２ｃを通じて送られてきたメモリブロックステータス情報を保持する。保持された情報はバス９（９ａ〜９ｃ）を通して、命令解析部およびステータスデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡され、命令解析部およびステータスデータ生成部６では、消去制御回路７または書き込み制御回路８が動作中であることを認識し、セレクタ回路１３ａ〜１３ｃでは、保持された消去または書き込み動作中であることを示すメモリブロックステータス情報に基づき、消去制御回路７または書き込み制御回路８から送られる消去または書き込み制御信号のいずれかを選択し、メモリブロックヘバス１２（１２ａ〜１２ｃ）を通じて与える。これは消去または書き込み動作終了時まで継続される。
【００４０】
消去、書き込みおよび読み出しを同時に実行する方法
次に、パーティション毎に消去、書き込みまたは読み出し動作を独立して同時に実行する方法の具体例を図３を用いて説明する。
図３は、メモリブロック０、１および２から構成されるパーティション０について詳細に記載する。図３において、図１と同一の符号は、図１における構成と同一または相当部分を示す。以下、図１と異なる構成を説明する。
１２ａａ、１２ｂａおよび１２ｃａは、それぞれ、ラッチ回路１１ａ〜１１ｃとメモリブロック１０ａ〜１０ｃとをつなぐバスである。１２ａｂ、１２ｂｂおよび１２ｃｂは、それぞれ、セレクタ回路１３ａ〜１３ｃとメモリブロック１０ａ〜１０ｃとをつなぐバスである。
【００４１】
まず、図２において説明したと同様に外部から入力された制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、命令解析部およびステータスデータ生成部６はそれをパーティション分割情報としてパーティションラッチ回路１８へ書き込みを行う。
このパーティション分割情報により、メモリブロック０、１および２（１０ａ〜１０ｃ）が１つのパーティション（パーティション０）を構成しており、バス２１（２１ａ〜２１ｃ）を通して送られるパーティションセレクト情報により、パーティション０を構成するメモリブロック０、１および２が選択状態である場合を考える。
命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。
【００４２】
１．消去および書き込み動作
実行すべき機能が消去動作の場合について説明する。
まず、消去動作開始リクエスト信号がバス９ａ〜９ｃを通じてセレクタ回路１３ａ〜１３ｃに送られる。セレクタ回路１３ａ〜１３ｃは、バス２１（２１ａ〜２１ｃ）を通して送られるパーティションセレクト情報によりパーティション０を構成するメモリブロック０、１および２が選択された状態であるため、消去動作開始リクエスト信号を受け取り、メモリブロック１０ａ〜１０ｃにバス１２ａｂ、１２ｂｂおよび１２ｃｂを通じて消去動作開始リクエスト信号を送信する。
【００４３】
メモリブロック１０ａ〜１０ｃは消去動作開始リクエスト信号を受けると、消去動作を開始し、消去動作中であることを示すメモリブロックステータス情報をバス１２ａａ、１２ｂａおよび１２ｃａを通してラッチ回路１１ａ〜１１ｃへ送信する。
ラッチ回路１１ａ〜１１ｃは、バス１２ａａ、１２ｂａおよび１２ｃａを通して送られてきた消去動作中であることを示すメモリブロックステータス情報を保持する。保持された消去動作中であることを示すメモリブロックステータス情報は、バス９（９ａ〜９ｃ）を通して命令解析部およびステータスデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡される。
次いで、命令解析部およびステータスデータ生成部６は、消去制御回路７が動作中であることを認識し、セレクタ回路１３ａ〜１３ｃは、保持された消去動作中であることを示すメモリブロックステータス情報に基づき、消去制御回路７から送られる消去制御信号を選択し、メモリブロック１０ａ〜１０ｃヘバス１２ａ〜１２ｃを通じて送信する。これは消去動作終了時まで継続される。
【００４４】
消去動作終了時は、ラッチ回路１１ａ〜１１ｃはメモリブロック１０ａ〜１０ｃからバス１２ａａ、１２ｂａおよび１２ｃａを通して送られる消去動作完了を示すメモリブロックステータス情報を保持する。
保持された消去動作完了を示すメモリブロックステータス情報は、バス９を通して命令解析部およびステータスデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡される。次いで、命令解析部およびステータスデータ生成部６は、消去制御回路７が動作中でないことを認識し、セレクタ回路１３ａ〜１３ｃでは、保持された消去動作終了である情報に基づき、消去制御回路７から送られる消去制御信号のメモリブロック１０ａ〜１０ｃへの送信を終了する。
つまり、消去動作開始時にはバス２１（２１ａ〜２１ｃ）を通して送られるパーティションセレクト情報により選択されていたメモリブロック１０ａ〜１０ｃは、消去動作中にはラッチ回路１１ａ〜１１ｃで保持されていた消去動作中であることを示すメモリブロックステータス情報により選択される。このため、消去動作中は消去用バス１４とバス１２を介して消去制御回路７とセレクタ回路１３ａ〜１３ｃとメモリブロック１０ａ〜１０ｃとラッチ回路１１ａ〜１１ｃだけで消去動作を実行できる。その他のメモリブロック、セレクタ回路、ラッチ回路、および書き込み制御回路８とは独立して実行可能である。
【００４５】
書き込み動作についても、上記の一連の内部動作と同様である。
したがって、上記の例のように、パーティションと消去制御回路７または書き込み制御回路８とを１対１に関連付け、パーティションごとに消去または書き込み動作を実行することが可能となる。
また図１では消去制御回路７、書き込み制御回路８が１つずつあるが、複数の消去制御回路および書き込み制御回路を装備することにより、消去動作中または書き込み動作中のパーティションを複数持つことが可能となる。
【００４６】
２．読み出し動作
次に、読み出し動作について説明する。
読み出し動作は消去制御回路７とも書き込み制御回路８とも関連付けられていない、つまり消去または書き込み動作中でないパーティションに対し、命令解析部およびステータスデータ生成部６からバス９を通じて読み出しリクエスト信号が送信される。ラッチ回路１１ａ〜１１ｃが消去および書き込み動作中であるメモリブロックステータス情報を保持していない場合、セレクタ回路１３ａ〜１３ｃはメモリブロッククステータス情報をバス９に出力しないため、セレクタ回路１３ａ〜１３ｃはバス９を選択し、バス９からの読み出しリクエスト信号がバス１２ａ〜１２ｃを通じてメモリブロック１０ａ〜１０ｃへと送信される。メモリブロック１０ａ〜１０ｃは読み出しデータをバス１２ａｂ、１２ｂｂおよび１２ｃｂを通じてセレクタ回路１３ａ〜１３ｃへ送り、セレクタ回路１３ａ〜１３ｃはバス９を選択しバス９を通じて命令解析部およびステータスデータ生成部６へ読み出しデータを送り、命令解析部およびステータスデータ生成部６はデータ３から外部へ読み出しデータを出力する。
【００４７】
このようにして、パーティションごとに消去または書き込み動作中であることをラッチ回路１１ａ〜１１ｃで保持し、パーティションごとに消去制御回路７または書き込み制御回路８を各々独立した消去用バス１４または書き込み用バス１５を介して関連付けることにより、消去および書き込みは、独立して動作可能である。また、消去または書き込み動作中でないパーティションは、命令解析部およびステータスデータ生成部６の制御の下にバス９を介して読み出し可能である。従って、消去、書き込みおよび読み出しは、各々、独立して動作可能であり、それら機能を同時に実行可能なパーティションを持つことが可能となる。
【００４８】
３．パーティション分割情報の保持方法
次に、パーティションラッチ回路１８にパーティション分割情報を保持する方法について説明する。
パーティションラッチ回路１８は、パーティション分割情報を保持するラッチ回路である。命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、それがパーティションラッチ回路１８への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路１８へ書き込みを行う。
【００４９】
次に、パーティションラッチ回路１８ヘパーティション分割情報を書き込むためのコマンド入力列例１として下記シーケンスを示す。
１．パーティション分割情報書き込みコマンド
２．パーティションＮｏ
３．メモリブロックＮｏ．
４．メモリブロックＮｏ．
・
・
・
とコマンド入力し、項目２のパーティションＮｏ．情報で指定されるパーティションに含まれるメモリブロックを項目３以下のメモリブロックＮｏ．情報として与える。この場合、各パーティションに含まれるメモリブロックは任意に指定できる。
【００５０】
次に、パーティションラッチ回路１８ヘパーティション分割情報を書き込むためのコマンド入力列例２として下記シーケンスを図４を用いて説明する。
１．パーティション分割情報書き込みコマンド
２．パーティション分割情報
とコマンド入力する。パーティション分割情報書き込みコマンドを図１のデータ３、パーティション分割情報を図１のアドレス４で与えることにより、１度の書き込みで行うことも可能である。
【００５１】
パーティション分割情報は、番号付けられたメモリブロックでパーティションに属するメモリブロックの境界を示すフラグである。
図４の例では、同じパーティションに属する場合は"０"、パーティションの境界の場合は"１"とし、パーティション分割情報が"００１０１０００…"となっているので、パーティション１はメモリブロック０、１および２を含み、パーティション２はメモリブロック３および４を含み、パーティション３はメモリブロック５、６、７・・・を含む。
この場合、入力列例１とは異なり、パーティションには連続したメモリブロックが指定されることになるが、コマンド入力が短くなり、さらに、異なるパーティションに対し、重複してメモリブロックを指定する危険性を回避できる。
【００５２】
次に、パーティションラッチ回路１８の情報保持手段について説明する。
パーティションラッチ回路１８の情報保持には、不揮発性メモリを使用したラッチ回路または揮発性メモリを使用したラッチ回路のどちらでも使用可能である。
不揮発性のラッチ回路ならば、電源遮断後もパーティション分割状態を保持できる。一方、揮発性のラッチ回路ならば、不揮発性のラッチ回路に比べて書き換え速度が速いため、一時的なパーティション分割情報の変更が可能である。
また不揮発性ラッチ回路および揮発性ラッチ回路を一緒に使用することもできる。この場合、不揮発性ラッチ回路は、電源投入時の各パーティションの初期状態を保持し、揮発性ラッチ回路は一時的なパーティション分割情報の変更に使用することができる。
【００５３】
４．パーティション分割情報の保護
次に、パーティション分割情報を保護するための機能について、図５を用いて説明する。図５において、図１と同一の符号は、図１における構成と同一または相当部分を示す。
１７は、外部から命令解析部およびステータスデータ生成部６に入力された制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路１８へ書き込みを行うためのバスである。このとき１７ａ〜１７ｄがパーティション分割情報、１７ｅがパーティション分割情報書き込み制御信号、および１７ｆならびに１７ｇが後述のパーティション分割情報保護信号である。
１８は、各メモリブロックがどのパーティションヘ属するかの情報を保持するパーティションラッチ回路である。
１９は、ラッチ回路１８で保持しているパーティション分割情報を出力するバスである。
２３（２３ａ〜２３ｄ）は、パーティション分割情報を保持するラッチ回路であり、１つのラッチ回路で１つのパーティション分割情報をラッチする。
２２は、ラッチ回路２３（２３ａ〜２３ｄ）への書き込みを保護するための情報を保持するための保護用ラッチ回路である。
２４は、保護用ラッチ回路２２の出力信号である。
２５は、ラッチ回路２２で保持されている書き込みを保護するための情報の出力信号２４に従い、パーティション分割情報書き込み制御信号１７ｅを有効か無効かを判定する回路である。
２６（２６ａ〜２６ｄ）は、パーティション分割情報を保持するラッチ回路２３（２３ａ〜２３ｄ）の情報をパーティション分割情報１７ａ〜１７ｄに書き換えるための制御信号である。
【００５４】
まず、パーティション分割情報を保護するために、パーティションラッチ回路１８にパーティション分割情報保護用のラッチ回路２２を用意する。以後、このパーティション分割情報保護用のラッチ回路２２の出力信号２４をパーティション分割情報保護フラグ２４と呼ぶ。前述のパーティション分割情報書き込み時に、パーティション分割情報保護フラグ２４を参照し、パーティション分割情報保護が有効の時は、パーティション分割情報書き込み制御信号２６が無効になり、パーティション分割情報を保持するラッチ回路２３（２３ａ〜２３ｄ）の情報は書き換えられない。これにより、パーティション分割情報は保護される。
【００５５】
パーティション分割情報保護フラグのデータを保持する方法は、パーティション分割情報を保持する方法と同様に、外部から命令解析部およびステータスデータ生成部６に入力された制御信号２、データ３およびアドレス４がパーティション分割情報保護用のラッチ回路２２への書き込みコマンドである場合、バス１７（１７ｆおよび１７ｇ）を通じてパーティション分割情報保護フラグのデータをパーティション分割情報保護用のラッチ回路２２へ書き込みを行う。ここで、１７ｆおよび１７ｇは、それぞれ、ラッチ回路２２への書き込み制御信号およびデータ信号である。
【００５６】
パーティション分割情報を保持するラッチ回路２３およびパーティション分割情報保護フラグを出力する保護用ラッチ回路２２は不揮発性または揮発性ラッチ回路どちらでも動作可能であるが、不揮発性ラッチ回路で構成されているときは、図６で示すように、ラッチ回路２２で保持されている書き込みを保護するための情報の出力信号２４に従い、パーティション分割情報書き込み制御信号１７ｅが有効か無効かを判定する回路２７と、その出力信号であるパーティション分割情報書き込み制信号２８とを追加することによって、パーティション分割情報保護フラグ２４が有効な場合には、パーティション分割情報書き込み制御信号２８が無効になり、ラッチ回路２２の情報は書き換えられない。つまり、パーティション分割情報保護フラグ２４を無効にすることは不可能となり、パーティション分割情報保護フラグ２４は有効であり続けるためにラッチ回路２３（２３ａ〜２３ｄ）への書き込みが保護され続ける。これにより、パーティション分割情報を固定化し、以後、変更不可にすることが可能である。
【００５７】
１のパーティションに含まれるメモリブロックの個数は、パーティションラッチ回路１８のパーティション分割情報により決定され、そのパーティション分割情報がコマンドにより変更可能なため、パーティション内のメモリ容量はいつでも変更可能となり、メモリ使用領域配分を効率よく行うことが可能となる。さらに、パーティション分割情報書き込みコマンドによって与えられたパーティション分割情報が不揮発性半導体記憶装置内に１つのパーティションしかない場合、すなわち、不揮発性半導体記憶装置の全てのメモリブロックが１つのパーティションに含まれる場合、例えば、消去動作中であれば、全てのラッチ回路１１が消去動作中の情報を保持しているため、同時に読み出しや書き込みの実行可能なメモリブロックが存在しない。また、書き込みについても同様なため、この不揮発性半導体記憶装置は、消去、書き込みおよび読み出しのうち２機能以上を同時実行不可能な状態になり、すなわち、これは従来技術である同時実行できない不揮発性半導体記憶装置と同等の機能であるため、不揮発性半導体記憶装置のテストや使用方法で互換性を保つことができる。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明の不揮発性半導体記憶装置は、消去、書き込みおよび読み出し可能であり、それら機能を同時に実行可能なメモリ領域を変更可能にすることによって使用目的に合わせたメモリ使用領域配分を効率良く行うことが可能になる。すなわち、本発明により、多様化している市場要求に柔軟に対応できる不揮発性半導体記憶装置の提供が可能となる。
また、メモリ領域区分の変更はコマンド入力により制御可能であるため、いつでも使用目的に合わせたメモリ使用領域配分を効率よく行うことが可能になる。また、パーティション分割情報の保持手段に、不揮発性メモリ、揮発性メモリあるいはそれら両方を用いることにより、パーティション分割情報を電源遮断後も保存したり、使用中に変更したり、電源投入時の初期値としてパーティション分割情報を保持するという使用方法が可能になる。
また、パーティション分割情報を保存するラッチ回路の書き換えを保護する機能はパーティション分割情報を固定化し、前述したように半導体記憶装置の製造後に使用目的に合わせたメモリ使用領域配分を可能にしつつ、コマンド誤入力によるメモリ使用領域配分の変更を防ぐこと可能にする。
【００５９】
さらに消去、書き込みおよび読み出し可能で、それら機能を同時に実行可能なメモリ領域を複数のメモリブロックで構成されるパーティションで管理することにより、個々のメモリブロック単位で管理するよりも少数で状態を管理することが可能となり、本発明の不揮発性半導体記憶装置を用いたシステム側においても従来より制御を簡素化できるという効果を奏する。
【００６０】
さらには、本発明を用いた製品から見ても、フラッシュメモリに代表される不揮発性半導体記憶装置の大きな市場である携帯電話を例にとると、通話専用の携帯電話に近年大きく普及しているメール機能のようなインターネットアプリケーションを追加する場合、プログラム領域（読み出し用メモリ領域）を、製品の設計を変更することなく増やすことができ、しかもデータ領域（書き込み用メモリ領域）への書き込み動作と平行してプログラムの実行（読み出し用メモリ領域からの読み出し）を行えるため、高速に処理できるという顕著な効果を奏する。
【図面の簡単な説明】
【図１】 本発明の実施形態の構成図である。
【図２】 本発明の実施形態の構成図である。
【図３】 本発明の実施形態の構成図である。
【図４】 本発明のコマンド入力列例２の説明図である
【図５】 本発明の実施形態の構成図である。
【図６】 本発明の実施形態の構成図である。
【図７】 従来技術の実施形態１の構成図である。
【図８】 従来技術の実施形態２の構成図である。
【符号の説明】
１ ＩＣ（不揮発性半導体記憶装置）の外枠
２ 外部から入力される制御信号
３ 外部から入力されるデータ
４ 外部から入力されるアドレス
５ 外部から入力される電源
６ 命令解析部およびステータスデータ生成部
７ 消去制御回路
７ａ 消去信号線
８ 書き込み制御回路
８ａ 書き込み信号線
９ バス
１０ メモリブロック
１１ メモリブロック状態ラッチ回路
１２ バス
１３ メモリブロック動作セレクタ回路
１４ 消去用バス
１５ 書き込み用バス
１６ アドレスバス
１７ バス
１８ パーティションラッチ回路
１９ バス
２０ パーティションセレクタ回路
２１ バス
２２ 保護ラッチ回路
２３ パーティション分割情報ラッチ回路
２４ 保護情報信号
２５ 論理回路
２６ 制御信号
２７ 論理回路
２８ 制御信号
【発明の属する技術分野】
本発明は、電気的に消去、書き込みおよび読み出し可能な機能を有する不揮発性半導体記憶装置に関する。詳しくは、本発明はそれらの機能を同時に実行可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的一括消去、電気的書き込みおよび読み出し可能な不揮発性半導体記憶装置において、消去および書き込み動作は読み出し動作に対して数百〜数十万倍も動作時間が必要である。そのため、１つの不揮発性半導体記憶装置では、消去動作中は書き込みおよび読み出し動作することができず、また書き込み動作中には消去および読み出し動作することができなかった。
従って、電気製品などのシステムで消去および書き込みおよび読み出し動作を同時に行う場合には、複数の不揮発性半導体記憶装置を備え、１つの不揮発性半導体記憶装置で消去または書き込み実行中に、他の不揮発性半導体記憶装置で読み出し動作を行う必要があった。
【０００３】
特開平７−２８１９５２には、１つの不揮発性半導体記憶装置で消去、書き込みおよび読み出しのうち、２機能以上を同時に実行可能とする方法が開示されている。ラッチ回路を用いたことを特徴とする従来例１を図７に、セレクタ回路を用いたことを特徴とする従来例２を図８に記載する。以下、図７と図８を参照しながら特開平７−２８１９５２に開示された従来技術を説明する。
【０００４】
図７は従来例１の構成を示すブロック図である。１はＩＣ（不揮発性半導体記憶装置）の全体、２は外部から入力される制御信号、３は同じくデータ、４は同じくアドレス、５は同じく電源である。また、６は命令解析部およびステータスデータ生成部であり、データ３で入力されるコマンドを解析し、ＩＣ１全体の制御を行う。７は消去制御部であり、８は書き込み制御部である。７ａは消去制御部７が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号、７ｂは消去制御部７がバス９（９ａ〜９ｈ、９ｉ）を使う前に命令解析部およびステータスデータ生成部６へ送るリクエスト信号、７ｃは命令解析部およびステータスデータ生成部６がリクエスト信号７ｂを受け、バス９（９ａ〜９ｈ、９ｉ）の使用可を消去制御部７へ伝えるアクノリッジ信号である。８ａは書き込み制御部８が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号、８ｂは書き込み制御回路８がバス９（９ａ〜９ｈ、９ｊ）を使う前に命令解析部およびステータスデータ生成部６へ送るリクエスト信号、８ｃは命令解析部およびステータスデータ生成部６がリクエスト信号８ｂを受け、バス９（９ａ〜９ｈ、９ｊ）の使用可を書き込み制御部８へ伝えるアクノリッジ信号である。
【０００５】
９（９ａ〜９ｈ）は命令解析部およびステータスデータ生成部６からのアドレス信号、データ信号、制御信号を運ぶバス、９ｉはバス９と消去制御部７をつなぐバス、９ｊはバス９と書き込み制御部８をつなぐバスである。１０ａ〜１０ｈはメモリブロックであり、内部はローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。１１ａ〜１１ｈはラッチ回路であり、バス９ａ〜９ｈからのアドレス、データ、制御の各信号を一時記憶し、メモリブロック１０ａ〜１０ｈへ送り、一度ラッチしたデータは命令解析部およびステータスデータ生成部６からの制御で変更しない限り変更されない。１２ａ〜１２ｈはラッチ回路１１ａ〜１１ｈとメモリブロック１０ａ〜１０ｈをつなぐバスである。図８において、１４（１４ａ〜１４ｈ）は消去制御部７からメモリブロック１０ａ〜１０ｈへ送るアドレス、データ、制御の各信号を伝える消去用のバス、１５（１５ａ〜１５ｈ）は書き込み制御部８からメモリブロック１０ａ〜１０ｈへ送るアドレス、データ、制御の各信号を伝える書き込み用バスである。１３ａ〜１３ｈは消去用バス１４、書き込み用バス１５およびバス９からの信号から１つを選択してメモリブロック１０ａ〜１０ｈへ送るセレクタ回路である。
【０００６】
次に動作について説明する。
先ず、読み出し動作について説明する。
制御信号２およびアドレス４からなる読み出し信号が外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は読み出し対象となるメモリブロックが消去動作中または書き込み動作中でないかを確認する。動作中ならエラーのステータスをデータ３を介して外部へ返し、非動作中ならバス９、ラッチ回路１１、バス１２、メモリブロック１０と順に読み出し信号を送り、メモリブロック中のメモリセルからデータを読み出す。
【０００７】
そして、メモリブロック１０、バス１２、ラッチ回路１１、バス９、命令解析およびステータスデータ生成部６と順にデータを送り、読み出したデータをデータ３を介して外部へ送り読み出しが完了する。なお、動作中のメモリブロックにあたるかの確認はラッチ回路１１ａ〜１１ｈまで読み出し信号を送ったとき、ラッチ回路１１から動作中であることを示すビジィ信号が命令解析およびステータスデータ生成部６ヘ帰ることにより行える。
【０００８】
次に、書き込み動作について説明する。
制御信号２、アドレス４からなる書き込み信号およびデータ３から入力される書き込みデータが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は書き込み対象となるメモリブロックが消去中（動作中）でないことを確認後（ラッチ回路１１から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後）、命令解析およびステータスデータ生成部６はバス９ｊを通じて書き込み制御部８ヘ動作開始信号を送る。この時、書き込み制御部８は書き込み動作中であることを示すステータス信号８ａをアクティブにする。
書き込み制御部８は、リクエスト信号８ｂにより命令解析およびステータスデータ生成部６ヘバス９の利用要求を出し、アクノリッジ信号８ｃとして利用許可が返ってくると、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に書き込み信号および書き込みデータを伝え、書き込み動作に入る。
書き込みは、一定時間メモリセルヘ書き込みに要する電圧を与え続ける必要があるが、この電圧も共通のバス９を介して供給されるため、バス９の使用調停が必要となる。すなわち書き込み動作は比較的長い時間を要するので、その間読み出し動作が制限を受けるとこれらの同時動作の効果が低減する。そのため、書き込み動作を時間的に分割し、その間に読み出し動作を許可するということが行われる。書き込み動作を一旦中断するには、ラッチ回路１１にバス９の状態を保存し、書き込み対象のメモリブロックの動作状態を保持する。その後、リクエスト信号８ｂを非アクティブにし、命令解析およびステータスデータ生成部６ヘバス９を開放する。一定時間後、書き込み動作を再開するには、書き込み制御部８が再びバス９の使用を要求するために、リクエスト信号８ｂをアクティブにし、命令解析およびステータスデータ生成部６からアクノリッジ信号８ｃが帰ってくるのを待つ。書き込み制御部８がバス９を開放する時間はその内部のタイマーを使用する。この動作を繰り返すことにより書き込みが終了すると書き込み動作を停止し、同様な方法でバス９の使用を要求し、ライトベリファイの動作に入る。ベリファイ結果正常（ＯＫ）の場合は、ステータス信号８ａで書き込み動作完了を命令解析およびステータスデータ生成部６へ伝え、書き込み制御部８は動作を停止し、書き込み動作完了となる。ベリファイ結果異常（ＮＧ）の場合は、再びメモリセルを書き込み状態にし、ライトベリファイを行う。この動作を規定回数実施し、ベリファイ結果異常（ＮＧ）の場合は、命令解析およびステータスデータ生成部６からデータ３を介して外部ヘライトエラーのステータスを返す。
【０００９】
次に、消去動作について説明する。
基本的に前記書き込み動作と内容は同じであり、メモリセルヘ与える電圧とその時間が異なるだけである（現量産品種は３桁長い）。すなわち、制御信号２、データ３、アドレス４からなる消去信号および消去データが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は消去対象となるメモリブロックが書き込み中（動作中）でないかを確認後、命令解析およびステータスデータ生成部６はバス９ｉを通じて消去制御部７へ動作開始信号を送る。この時、消去制御部７は消去動作中であることを示すステータス信号７ａをアクティブにする。消去制御部７は、リクエスト信号７ｂにより命令解析およびステータスデータ生成部６ヘバス９の利用要求を出し、アクノリッジ信号７ｃによってバス９の利用許可が返ってくると、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を伝え、消去動作に入る。消去は、一定時間メモリセルヘ電圧を与え続ける必要があるのでラッチ回路１１の働きにより、メモリブロック１０をホールド状態にして、バス９の使用を一時停止して、リクエスト信号７ｂを非アクティブにして、命令解析およびステータスデータ生成部６ヘバス９のあけ渡しを伝える。
消去制御部７は内部のタイマーにより時間を待ち、その後再びリクエスト信号７ｂをアクティブにして、命令解析およびステータスデータ生成部６からアクノリッジ信号７ｃが帰るのを待つ。アクノリッジ信号７ｃでバス９の使用許可が返ってくると、消去制御部７がバス９を占有し、イレースベリファイの動作をメモリセルに行わせるために、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を伝え、消去動作を停止し、イレースベリファイの動作に入る。ベリファイ正常（ＯＫ）の場合は、ステータス信号７ａで消去動作完了を命令解析およびステータスデータ生成部６へ伝え、消去制御部７は動作を停止し、消去動作完了となる。ベリファイ異常（ＮＧ）の場合は、再びメモリセルを消去状態にし、イレースベリファイを行う。この動作を規定回数実施し、ベリファイ結果異常（ＮＧ）の場合は、命令解析およびステータスデータ生成部６からデータ３を介して外部ヘイレースエラーのステータスを返す。
このようして、消去、書き込み、読み出し動作を行うため、例えばメモリブロック１０ａで消去中、メモリブロック１０ｂで書き込み中に、メモリブロック１０ｃで読み出しを行うことができる。もちろん連続的に読み出しを行っていると、リクエスト信号７ｂ、アクノリッジ信号７ｃの割り込みが時々、間に入るため、部分的に、アクセスタイムが伸びることになる。これは一般に、メモリアクセスにウェイトが入る、ビジィが長い、アクノリッジを返すのが遅いということだけなので、システムの運用上問題のない使用が可能である。
【００１０】
図８は従来例２の構成を示すブロック図である。
まず、読み出し動作について説明する。
制御信号２、アドレス４からなる読み出し信号が外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は読み出し対象となるメモリブロックが消去動作中または書き込み動作中でないかを確認する。動作中ならエラーのステータスをデータ３を介して外部へ返し、非動作中なら、バス９、セレクタ回路１３、バス１２、メモリブロック１０と順に読み出し信号を送り、メモリセルからデータを読み出す。そして、メモリブロック１０、バス１２、セレクタ回路１３、バス９、命令解析およびステータスデータ生成部６と順にデータを送り、データをデータ３から外部へ送り読み出しが完了する。動作中のメモリブロックにあたるかの確認は、セレクタ回路１３まで読み出し信号を送ったとき、セレクタ回路１３がバス１４またはバス１５を選択している場合は消去または書き込み動作中であることを示すビジィ信号が命令解析およびステータスデータ生成部６へ帰ることにより行える。
【００１１】
次に、書き込み動作について説明する。
制御信号２、アドレス４からなる書き込み信号およびデータ３から入力される書き込みデータが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は書き込み対象となるメモリブロックが消去中（動作中）でないことを確認後（セレクタ回路１３から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後）、命令解析およびステータスデータ生成部６はバス９ｊを通じて書き込み制御部８へ動作開始信号を送る。
【００１２】
この時、書き込み制御部８は書き込み動作中であることを示すステータス信号８ａをアクティブにする。書き込み制御部８は書き込み用バス１５を使用してセレクタ回路１３、バス１２、メモリブロック１０と順に書き込み信号および書き込みデータを伝え、書き込み動作に入る。一定時間メモリセルヘ書き込みに要する電圧を与えたあと、ベリファイを行い、ベリファイ結果正常（ＯＫ）なら書き込み完了となり、書き込み制御部８はステータス信号８ａを非アクテイブにして命令解析およびステータスデータ生成部６へ書き込み完了を伝える。ベリファイ結果異常（ＮＧ）なら、再び書き込みおよびベリファイ動作に入る。これを規定回数まで実施し、ベリファイ結果異常（ＮＧ）の場合、命令解析およびステータスデータ生成部６からライトエラーのステータスがデータ３を介して外部へ伝えられる。また、前記一定時間メモリセルヘ電圧を与えるとあるがこのタイマーは書き込み制御部８内にあるものを使う。
【００１３】
この従来例２の特徴として、書き込み用バス１５を備え、図７に示した従来例１のようにリクエスト信号８ｂとアクノリッジ信号８ｃを用いて１つのバス９の使用を調停する必要がないため書き込み動作中、書き込み制御部８が書き込み開始から完了までの制御を全て行い、セレクタ回路１３とメモリブロック１０を専有することができ、これら書き込み制御部８、セレクタ回路１３、メモリブロック１０以外の回路の影響を受けないため、スピードが速いということがあげられる。
【００１４】
次に、消去動作について説明する。
基本的に前記書き込み動作と内容は同じである。すなわち、制御信号２、データ３、アドレス４からなる消去信号および消去データが外部から命令解析およびステータスデータ生成部６へ与えられると、命令解析およびステータスデータ生成部６は消去対象となるメモリブロックが書き込み中（動作中）でないかを確認後（セレクタ回路１３から動作中であることを示すビジィ信号が帰らず、次の動作への待機中であることを示すレディ信号が帰ることを確認後）、命令解析およびステータスデータ生成部６はバス９ｉを通じて消去制御部７へ動作開始信号を送る。
消去制御部７は消去動作中であることを示すステータス信号７ａをアクティブにする。消去制御部７は消去用バス１４を使用してセレクタ回路１３、バス１２、メモリブロツク１０と順に信号を伝え、消去動作に入る。一定時間メモリセルヘ消去に要する電圧を与えたあと、ベリファイを行い、ベリファイ結果正常（ＯＫ）なら消去完了となり、消去制御部７はステータス信号７ａを非アクティブにして命令解析およびステータスデータ生成部６へ消去完了を伝える。
【００１５】
ベリファイ結果異常（ＮＧ）なら、再び消去動作に入る。これを規定回数まで実施し、ベリファイ結果異常（ＮＧ）の場合、命令解析およびステータスデータ生成部６からイレースエラーのステータスがデータ３を介して外部へ伝えられる。このようにして、消去、書き込み、読み出し動作の制御は各々独立したバス１４、バス１５、バス９を介して行われるため、例えば書き込み制御部８、書き込み用バス１５、１５ａ、セレクタ回路１３ａ、バス１２ａ、メモリブロック１０ａで書き込み中、消去制御部７、消去用バス１４、１４ｂ、セレクタ回路１３ｂ、バス１２ｂ、メモリブロック１０ｂで消去中の状態で、命令解析およびステータスデータ生成部６、バス９、９ｃ、セレクタ回路１３ｃ、バス１２ｃ、メモリブロック１０ｃで読み出し動作が可能である。
【００１６】
【発明が解決しようとする課題】
フラッシュメモリに代表される電気的に書き換え可能な不揮発性半導体記憶装置は携帯機器を中心に市場が拡大し、しかも多機能、高機能化が急速に進行している。そのため、不揮発性半導体記憶装置に要求される仕様も多用化しており、従来のような回路設計の時点で決定される固定的な仕様では市場の要求に応えられなくなって来ている。
【００１７】
しかしながら、上述したような不揮発性半導体記憶装置では、セレクタ回路およびラッチ回路がメモリブロックと１対１に対応しており、１つのセレクタ回路で制御するメモリブロックは１つであり、１つのセレクタ回路で制御するメモリ領域は、回路設計時に確定され変更することができない。すなわち、１つの不揮発性半導体記憶装置で消去、書き込みおよび読み出しのうち、２機能以上を同時に実行できるメモリ領域のサイズは固定であり再設計しない限り変更することができない。
【００１８】
かくして、本発明はこのような多様化する市場の要求に柔軟に対応すべくなされたものであり、２機能以上を同時実行できるメモリ領域のサイズを要求仕様に従い可変、さらには動的に変更できる不揮発性半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明者らは、パーティションと称する新たな概念を導入し、パーティション単位で、消去、書き込みおよび読み出しを同時実行可能な不揮発性半導体記憶装置を開発した。
本発明によるパーティションは複数のメモリブロックを含み、１つのパーティションに含まれるメモリブロックの個数は外部からのコマンド制御により変更することができる。
本発明によれば、消去、書き込みおよび読み出し可能であり、それら機能を同時に実行可能なメモリ領域を変更可能にすることによって使用目的に合わせたメモリ使用領域配分を効率よく行うことが可能になる。すなわち、本発明により、多様化している市場要求に柔軟に対応できる不揮発性半導体記憶装置の提供が可能となる。また、メモリ領域配分の変更はコマンド入力により制御可能であるため、いつでも使用目的に合わせたメモリ使用領域配分を効率良く行うことが可能になる。
【００２０】
本発明の不揮発性半導体記憶装置（請求項１）は、電気的一括消去、電気的書き込みおよび読み出し動作が可能な複数のメモリ領域を有し、個々のメモリ領域は他のメモリ領域とは独立して動作可能な不揮発性半導体記憶装置において、前記複数のメモリ領域を、少なくとも１のメモリ領域を含む複数のメモリ領域群に分割するメモリ領域分割情報を保持するメモリ領域分割情報保持手段および、保持されたメモリ領域分割情報に従い、各メモリ領域群に属するすべてのメモリ領域に対しメモリ領域群の選択信号を生成するメモリ領域群選択手段を有することを特徴とする。
すなわち、１つ以上のメモリ領域を含むメモリ領域群、すなわちパーティションはメモリ領域分割情報保持手段によって保持されるメモリ領域分割情報でその構成が決まり、あるパーティションを構成するメモリ領域の選択はメモリ領域群選択手段によって実現される。
【００２１】
本発明の不揮発性半導体記憶装置（請求項２）は、前記メモリ領域分割情報保持手段に保持されるメモリ領域分割情報は外部から入力されるコマンドにより与えられることを特徴とする。
すなわち、パーティションの構成はコマンド入力によって変更が可能である。
【００２２】
本発明の不揮発性半導体記憶装置（請求項３）は、前記メモリ領域群選択手段が選択信号生成の対象とするメモリ領域群は外部から入力されるアドレスにより指定されることを特徴とする。
すなわち、どのパーティションがアクセス対象となるかは外部から入力されるアドレスによって任意に選択される。
【００２３】
本発明の不揮発性半導体記憶装置（請求項４）は、前記メモリ領域は、複数のメモリセルより構成されるメモリブロック、メモリブロックの動作状態を保持するラッチ回路、および消去、書き込みおよび読み出しに要する各信号のいずれかを選択し、前記メモリブロックに与えるセレクタ回路より構成されることを特徴とする。
【００２４】
また、本発明の不揮発性半導体記憶装置（請求項５）は、前記消去、書き込みおよび読み出しに要する各信号のいずれかを選択するセレクタ回路は、前記メモリ領域群選択手段よりの選択信号または前記ラッチ回路に保持されたメモリブロックの動作状態により制御されることを特徴とする。
すなわち、パーティションを構成するメモリ領域は、メモリブロックと共にラッチ回路およびセレクタ回路を含み、パーティションに対しある動作を実行するとその動作に応じた信号が選択され、その後動作状態が記憶されるので、このパーティションの動作中に別のパーティションは別の動作が実行可能となる。
【００２５】
本発明の不揮発性半導体記憶装置（請求項６）は、前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリからなることを特徴とする。
すなわち、一度パーティションの構成を設定すると電源遮断後もその情報を保持する。
【００２６】
本発明の不揮発性半導体記憶装置（請求項７）は、前記メモリ領域分割情報保持手段において情報を保持する回路が揮発性メモリからなることを特徴とする。すなわち、揮発性メモリを用いることにより情報の書き換え速度が速くなり、一時的、使用中での動的なパーティション構成の変更が可能となる。
【００２７】
本発明の不揮発性半導体記憶装置（請求項８）は、前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリおよび揮発性メモリの両方からなることを特徴とする。
すなわち、電源投入後、予め設定した初期状態から、一時的、動的なパーティション構成の変更が可能となる。
【００２８】
本発明の不揮発性半導体記憶装置（請求項９）は、前記メモリ領域分割情報保持手段は、メモリ領域分割情報の保護を示す情報を保持する保護情報保持手段を有し、さらに保持された保護情報に従いメモリ領域分割情報の変更を禁止する手段を有することを特徴とする。
すなわち、保護情報を設定することにより、誤ったコマンド入力による不用意なパーティション構成変更からの保護が可能となる。
【００２９】
本発明の不揮発性半導体記憶装置（請求項１０）は、前記保護情報保持手段は外部からのコマンドによりメモリ領域分割情報の保護を示す情報が与えられることを特徴とする。
すなわち、保護情報自身もコマンドにより設定され、保護の設定、解除が必要に応じて可能となる。
【００３０】
本発明の不揮発性半導体記憶装置（請求項１１）は、前記保護情報保持手段へのコマンド入力を無効にする手段を有することを特徴とする。
すなわち、保護情報の設定自身も禁止することにより、一旦設定したパーティションの構成を以後変更不可にすることができる。
【００３１】
【発明の実施の形態】
以下、図１〜６を参照して、本発明の実施形態を詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【実施例】
本発明による不揮発性半導体記憶装置の構成
図１は本発明の実施例を示すブロック図である。
１はＩＣ（不揮発性半導体記憶装置）の全体であり、２は外部から入力される制御信号、３は同じくデータ、４は同じくアドレス、５は同じく電源である。
また、６は命令解析部およびステータスデータ生成部であって、データ３で入力されるコマンドを解析し、ＩＣ１全体の制御を行う。
７は消去制御回路であって、７ａは消去制御回路７が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号線である。
８は書き込み制御回路であって、８ａは書き込み制御回路８が動作中であることを命令解析部およびステータスデータ生成部６へ伝えるステータス信号線である。
９は、命令解析部およびステータスデータ生成部６からのアドレス信号、データ信号、制御信号、消去または書き込み動作開始リクエスト信号、メモリブロックからの読み出しデータおよびメモリブロックステータス信号を運ぶバスであって、９ｄはバス９と消去制御回路７をつなぐバス、９ｅはバス９と書き込み制御回路８をつなぐバスである。
１０ａ〜１０ｃはメモリブロックであり、内部は図示しないローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。
１１ａ〜１１ｃはラッチ回路であり、後述するバス２１を通じて送られるパーティションセレクト情報で選択されているメモリブロック１０ａ〜１０ｃからバス１２ａ〜１２ｃを通じて送られてくるメモリブロックステータスを一時記憶する。
１２ａ〜１２ｃは、メモリブロック１０ａ〜１０ｃとラッチ回路１１ａ〜１１ｃおよびセレクタ回路１３ａ〜１３ｃとをつなぐバスである。
１３ａ〜１３ｃは、バス９、消去用バス１４および書き込み用バス１５からの信号のいずれかを、後述するバス２１を通じて送られるパーティションセレクト情報で選択されているメモリブロック１０ａ〜１０ｃへ送るセレクタ回路である。
１４は、消去制御回路７からメモリブロック１０ａ〜１０ｃヘアドレスおよび制御の各信号を伝える消去用のバスである。
１５は、書き込み制御回路８からメモリブロック１０ａ〜１０ｃヘアドレス、データ、制御の各信号を伝える書き込み用バスである。
１６は、消去、書き込みもしくは読み出しの実行対象となるメモリブロックを示すアドレスバスである。
１８は、各メモリブロックがどのパーティションに属するかの情報（以後パーティション分割情報と呼ぶ）を保持するパーティションラッチ回路である。
１７は、命令解析部およびステータスデータ生成部６が受け取った制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路１８へ書き込みを行うためのバスである。
１９は、パーティションラッチ回路１８で保持されているパーティション分割情報を出力するバスである。
２０は、アドレスバス１６とパーティション分割情報バス１９から、アドレスバス１６が示すある１つのメモリブロックを含むパーティションを選択し、そのパーティションに含まれるすべてのメモリブロックを選択状態にするパーティションセレクタ回路である。
２１は、パーティションセレクタ回路２０から出力され、あるパーティションに含まれる選択状態のすべてのメモリブロックを示すパーティションセレクト情報を伝えるバスである。
【００３２】
メモリブロックの選択方法、および消去ならびに書き込み制御
まず、書き込み、消去および読み出し時のパーティション内のメモリブロックを選択する方法を説明する。
命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。解析された情報はバス９を通じて、消去制御回路７または書き込み制御回路８に送られる。
消去制御回路７および書き込み制御回路８は、解析された情報に従い消去または書き込み制御信号を、バス１４またはバス１５を通じてセレクタ回路１３ａ〜１３ｃへ送信する。
【００３３】
パーティションラッチ回路１８は、命令解析部およびステータスデータ生成部６からバス１７を通じて送られるパーティション分割情報を保持する。
パーティションセレクタ回路２０は、命令解析部およびステータスデータ生成部６よりバス１６を通じて送られる１つのメモリブロックを選択するアドレス情報およびパーティションラッチ回路１８よりバス１９を通して送られるパーティション分割情報により、その選択されているメモリブロックが属するパーティション内のすべてのメモリブロックを選択する信号であるパーティションセレクト情報を、バス２１を通じてセレクタ回路１３ａ〜１３ｃへ送信する。
【００３４】
１．メモリブロックの選択方法
以下、あるパーティションに含まれるすべてのメモリブロックを選択する方法の具体例を図２を用いて説明する。
パーティションは、メモリブロックとそれに接続されるラッチ回路およびセレクタ回路を一組とする複数の組から構成される。
図２に、パーティションが２つある場合を示す。具体的には、メモリブロック０、１および２がパーティション０を構成し、メモリブロック３および４がパーティション１を構成している。
図２において、図１と同一符号は、図１の構成と同一または相当部分を示す。図１と異なる構成を以下に説明する。
１０ａ〜１０ｅはメモリブロックであり、内部は図示しないローデコーダ、カラムデコーダ、センスアンプおよびメモリアレイセルから成る。
１２ａ〜１２ｅは、メモリブロック１０ａ〜１０ｅとラッチ回路１１ａ〜１１ｅおよびセレクタ回路１３ａ〜１３ｅとをつなぐバスである。
１３ａ〜１３ｅは、バス９、消去用バス１４および書き込み用バス１５からの信号のいずれかをバス２１を通じて送られるパーティションセレクト情報で選択されているすべてのメモリブロック（ここでは、１０ａ〜１０ｃ）へ送るセレクタ回路である。
１４は、消去制御回路７からメモリブロック１０ａ〜１０ｅへ送るアドレス、制御の各信号を伝える消去用のバスである。
【００３５】
まず、外部から入力された制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、命令解析部およびステータスデータ生成部６はそれらをパーティション分割情報としてパーティションラッチ回路１８へ書き込みを行う。さらに、パーティションラッチ回路１８に設定されたパーティション分割情報は、バス１９を通してパーティションセレクタ回路２０に送られる。
このようにしてパーティションセレクタ回路２０に送られたパーティション分割情報が、メモリブロック０、１および２（すなわち、１０ａ〜１０ｃ）、およびこれらに接続されるラッチ回路１１ａ〜１１ｃならびにセレクタ回路１３ａ〜１３ｃが１つのパーティション（パーティション０）を構成し、メモリブロック３および４（すなわち、１０ｄ〜１０ｅ）、およびこれらに接続されているラッチ回路１１ｄ〜１１ｅならびにセレクタ回路１３ｄ〜１３ｅがもう一つのパーティション（パーティション１）を構成することを示し、バス１６を通じて送られる１つのメモリブロックを選択するアドレス情報がメモリブロック１を示している場合を考える。
【００３６】
上記のごとく、パーティションはメモリブロック、ラッチ回路およびセレクタ回路を一組とし、複数のこの組から構成されるが、以下では簡略化のため、パーティションの構成はそれに含まれるメモリブロックで代表して説明する。
パーティションセレクタ回路２０は、入力されたパーティション分割情報から、メモリブロック１がメモリブロック０および２と共にパーティション０を構成していると判断して、バス２１を通じてメモリブロック１と同一パーティション内のメモリブロック０および２も選択状態にするパーティションセレクト情報を送信する。
バス１６を通じて送られる１つのメモリブロックを選択するアドレス情報がメモリブロック３を示している場合も同様に、パーティションセレクタ回路２０は、入力されたパーティション情報から、メモリブロック３がメモリブロック４と共にパーティション１を構成していると判断して、バス２１を通じてメモリブロック３と同一パーティション内のメモリブロック４も選択状態にするパーティションセレクト情報を送信する。
【００３７】
このようにして、外部から与えられたコマンド（データ）、アドレス、制御信号によって、消去、書き込みもしくは読み出しの実行対象となるメモリブロックからそのブロックが属するパーティションに含まれるすべてのメモリブロックを選択することにより、１つパーティションを選択状態にすることが可能である。
【００３８】
２．消去および書き込み制御
次に、上記選択されたパーティション内のメモリブロックの消去および書き込み動作を示す。
図１において、命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。解析された情報は、実行すべき機能が消去か書き込み動作かによって、バス９ｄまたは９ｅを通じて消去制御回路７または書き込み制御回路８に送られる。
ここでは、パーティションセレクト情報によってメモリブロック０、１および２（すなわち、１０ａ〜１０ｃ）から構成されるパーティション０が選択されている場合を考える。
セレクタ回路１３ａ〜１３ｃは、命令解析部およびステータスデータ生成部６より生成した消去または書き込み動作開始リクエスト信号のいずれかを選択し、選択した動作開始リクエスト信号を、パーティションセレクタ回路２０よりバス２１を通じて送られるパーティションセレクト情報で選択されているパーティション内のすべてのメモリブロックに、バス１２ａ〜１２ｃを通じて送信する。
【００３９】
パーティションセレクタ回路２０よりバス２１を通じて送られるパーティションセレクト情報で選択されているパーティション内のすべてのメモリブロックは、消去または書き込み動作開始リクエスト信号を受けると、消去または書き込み動作中であることを示すメモリブロックステータス情報をバス１２ａ〜１２ｃを通してラッチ回路１１ａ〜１１ｃへ送信する。
ラッチ回路１１ａ〜１１ｃは、バス１２ａ〜１２ｃを通じて送られてきたメモリブロックステータス情報を保持する。保持された情報はバス９（９ａ〜９ｃ）を通して、命令解析部およびステータスデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡され、命令解析部およびステータスデータ生成部６では、消去制御回路７または書き込み制御回路８が動作中であることを認識し、セレクタ回路１３ａ〜１３ｃでは、保持された消去または書き込み動作中であることを示すメモリブロックステータス情報に基づき、消去制御回路７または書き込み制御回路８から送られる消去または書き込み制御信号のいずれかを選択し、メモリブロックヘバス１２（１２ａ〜１２ｃ）を通じて与える。これは消去または書き込み動作終了時まで継続される。
【００４０】
消去、書き込みおよび読み出しを同時に実行する方法
次に、パーティション毎に消去、書き込みまたは読み出し動作を独立して同時に実行する方法の具体例を図３を用いて説明する。
図３は、メモリブロック０、１および２から構成されるパーティション０について詳細に記載する。図３において、図１と同一の符号は、図１における構成と同一または相当部分を示す。以下、図１と異なる構成を説明する。
１２ａａ、１２ｂａおよび１２ｃａは、それぞれ、ラッチ回路１１ａ〜１１ｃとメモリブロック１０ａ〜１０ｃとをつなぐバスである。１２ａｂ、１２ｂｂおよび１２ｃｂは、それぞれ、セレクタ回路１３ａ〜１３ｃとメモリブロック１０ａ〜１０ｃとをつなぐバスである。
【００４１】
まず、図２において説明したと同様に外部から入力された制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、命令解析部およびステータスデータ生成部６はそれをパーティション分割情報としてパーティションラッチ回路１８へ書き込みを行う。
このパーティション分割情報により、メモリブロック０、１および２（１０ａ〜１０ｃ）が１つのパーティション（パーティション０）を構成しており、バス２１（２１ａ〜２１ｃ）を通して送られるパーティションセレクト情報により、パーティション０を構成するメモリブロック０、１および２が選択状態である場合を考える。
命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、実行すべき機能とその対象となるメモリブロックを解析する。
【００４２】
１．消去および書き込み動作
実行すべき機能が消去動作の場合について説明する。
まず、消去動作開始リクエスト信号がバス９ａ〜９ｃを通じてセレクタ回路１３ａ〜１３ｃに送られる。セレクタ回路１３ａ〜１３ｃは、バス２１（２１ａ〜２１ｃ）を通して送られるパーティションセレクト情報によりパーティション０を構成するメモリブロック０、１および２が選択された状態であるため、消去動作開始リクエスト信号を受け取り、メモリブロック１０ａ〜１０ｃにバス１２ａｂ、１２ｂｂおよび１２ｃｂを通じて消去動作開始リクエスト信号を送信する。
【００４３】
メモリブロック１０ａ〜１０ｃは消去動作開始リクエスト信号を受けると、消去動作を開始し、消去動作中であることを示すメモリブロックステータス情報をバス１２ａａ、１２ｂａおよび１２ｃａを通してラッチ回路１１ａ〜１１ｃへ送信する。
ラッチ回路１１ａ〜１１ｃは、バス１２ａａ、１２ｂａおよび１２ｃａを通して送られてきた消去動作中であることを示すメモリブロックステータス情報を保持する。保持された消去動作中であることを示すメモリブロックステータス情報は、バス９（９ａ〜９ｃ）を通して命令解析部およびステータスデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡される。
次いで、命令解析部およびステータスデータ生成部６は、消去制御回路７が動作中であることを認識し、セレクタ回路１３ａ〜１３ｃは、保持された消去動作中であることを示すメモリブロックステータス情報に基づき、消去制御回路７から送られる消去制御信号を選択し、メモリブロック１０ａ〜１０ｃヘバス１２ａ〜１２ｃを通じて送信する。これは消去動作終了時まで継続される。
【００４４】
消去動作終了時は、ラッチ回路１１ａ〜１１ｃはメモリブロック１０ａ〜１０ｃからバス１２ａａ、１２ｂａおよび１２ｃａを通して送られる消去動作完了を示すメモリブロックステータス情報を保持する。
保持された消去動作完了を示すメモリブロックステータス情報は、バス９を通して命令解析部およびステータスデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡される。次いで、命令解析部およびステータスデータ生成部６は、消去制御回路７が動作中でないことを認識し、セレクタ回路１３ａ〜１３ｃでは、保持された消去動作終了である情報に基づき、消去制御回路７から送られる消去制御信号のメモリブロック１０ａ〜１０ｃへの送信を終了する。
つまり、消去動作開始時にはバス２１（２１ａ〜２１ｃ）を通して送られるパーティションセレクト情報により選択されていたメモリブロック１０ａ〜１０ｃは、消去動作中にはラッチ回路１１ａ〜１１ｃで保持されていた消去動作中であることを示すメモリブロックステータス情報により選択される。このため、消去動作中は消去用バス１４とバス１２を介して消去制御回路７とセレクタ回路１３ａ〜１３ｃとメモリブロック１０ａ〜１０ｃとラッチ回路１１ａ〜１１ｃだけで消去動作を実行できる。その他のメモリブロック、セレクタ回路、ラッチ回路、および書き込み制御回路８とは独立して実行可能である。
【００４５】
書き込み動作についても、上記の一連の内部動作と同様である。
したがって、上記の例のように、パーティションと消去制御回路７または書き込み制御回路８とを１対１に関連付け、パーティションごとに消去または書き込み動作を実行することが可能となる。
また図１では消去制御回路７、書き込み制御回路８が１つずつあるが、複数の消去制御回路および書き込み制御回路を装備することにより、消去動作中または書き込み動作中のパーティションを複数持つことが可能となる。
【００４６】
２．読み出し動作
次に、読み出し動作について説明する。
読み出し動作は消去制御回路７とも書き込み制御回路８とも関連付けられていない、つまり消去または書き込み動作中でないパーティションに対し、命令解析部およびステータスデータ生成部６からバス９を通じて読み出しリクエスト信号が送信される。ラッチ回路１１ａ〜１１ｃが消去および書き込み動作中であるメモリブロックステータス情報を保持していない場合、セレクタ回路１３ａ〜１３ｃはメモリブロッククステータス情報をバス９に出力しないため、セレクタ回路１３ａ〜１３ｃはバス９を選択し、バス９からの読み出しリクエスト信号がバス１２ａ〜１２ｃを通じてメモリブロック１０ａ〜１０ｃへと送信される。メモリブロック１０ａ〜１０ｃは読み出しデータをバス１２ａｂ、１２ｂｂおよび１２ｃｂを通じてセレクタ回路１３ａ〜１３ｃへ送り、セレクタ回路１３ａ〜１３ｃはバス９を選択しバス９を通じて命令解析部およびステータスデータ生成部６へ読み出しデータを送り、命令解析部およびステータスデータ生成部６はデータ３から外部へ読み出しデータを出力する。
【００４７】
このようにして、パーティションごとに消去または書き込み動作中であることをラッチ回路１１ａ〜１１ｃで保持し、パーティションごとに消去制御回路７または書き込み制御回路８を各々独立した消去用バス１４または書き込み用バス１５を介して関連付けることにより、消去および書き込みは、独立して動作可能である。また、消去または書き込み動作中でないパーティションは、命令解析部およびステータスデータ生成部６の制御の下にバス９を介して読み出し可能である。従って、消去、書き込みおよび読み出しは、各々、独立して動作可能であり、それら機能を同時に実行可能なパーティションを持つことが可能となる。
【００４８】
３．パーティション分割情報の保持方法
次に、パーティションラッチ回路１８にパーティション分割情報を保持する方法について説明する。
パーティションラッチ回路１８は、パーティション分割情報を保持するラッチ回路である。命令解析部およびステータスデータ生成部６は、外部から制御信号２、データ３およびアドレス４を受け取り、それがパーティションラッチ回路１８への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路１８へ書き込みを行う。
【００４９】
次に、パーティションラッチ回路１８ヘパーティション分割情報を書き込むためのコマンド入力列例１として下記シーケンスを示す。
１．パーティション分割情報書き込みコマンド
２．パーティションＮｏ
３．メモリブロックＮｏ．
４．メモリブロックＮｏ．
・
・
・
とコマンド入力し、項目２のパーティションＮｏ．情報で指定されるパーティションに含まれるメモリブロックを項目３以下のメモリブロックＮｏ．情報として与える。この場合、各パーティションに含まれるメモリブロックは任意に指定できる。
【００５０】
次に、パーティションラッチ回路１８ヘパーティション分割情報を書き込むためのコマンド入力列例２として下記シーケンスを図４を用いて説明する。
１．パーティション分割情報書き込みコマンド
２．パーティション分割情報
とコマンド入力する。パーティション分割情報書き込みコマンドを図１のデータ３、パーティション分割情報を図１のアドレス４で与えることにより、１度の書き込みで行うことも可能である。
【００５１】
パーティション分割情報は、番号付けられたメモリブロックでパーティションに属するメモリブロックの境界を示すフラグである。
図４の例では、同じパーティションに属する場合は"０"、パーティションの境界の場合は"１"とし、パーティション分割情報が"００１０１０００…"となっているので、パーティション１はメモリブロック０、１および２を含み、パーティション２はメモリブロック３および４を含み、パーティション３はメモリブロック５、６、７・・・を含む。
この場合、入力列例１とは異なり、パーティションには連続したメモリブロックが指定されることになるが、コマンド入力が短くなり、さらに、異なるパーティションに対し、重複してメモリブロックを指定する危険性を回避できる。
【００５２】
次に、パーティションラッチ回路１８の情報保持手段について説明する。
パーティションラッチ回路１８の情報保持には、不揮発性メモリを使用したラッチ回路または揮発性メモリを使用したラッチ回路のどちらでも使用可能である。
不揮発性のラッチ回路ならば、電源遮断後もパーティション分割状態を保持できる。一方、揮発性のラッチ回路ならば、不揮発性のラッチ回路に比べて書き換え速度が速いため、一時的なパーティション分割情報の変更が可能である。
また不揮発性ラッチ回路および揮発性ラッチ回路を一緒に使用することもできる。この場合、不揮発性ラッチ回路は、電源投入時の各パーティションの初期状態を保持し、揮発性ラッチ回路は一時的なパーティション分割情報の変更に使用することができる。
【００５３】
４．パーティション分割情報の保護
次に、パーティション分割情報を保護するための機能について、図５を用いて説明する。図５において、図１と同一の符号は、図１における構成と同一または相当部分を示す。
１７は、外部から命令解析部およびステータスデータ生成部６に入力された制御信号２、データ３およびアドレス４がパーティションラッチ回路１８への書き込みコマンドである場合、パーティション分割情報をパーティションラッチ回路１８へ書き込みを行うためのバスである。このとき１７ａ〜１７ｄがパーティション分割情報、１７ｅがパーティション分割情報書き込み制御信号、および１７ｆならびに１７ｇが後述のパーティション分割情報保護信号である。
１８は、各メモリブロックがどのパーティションヘ属するかの情報を保持するパーティションラッチ回路である。
１９は、ラッチ回路１８で保持しているパーティション分割情報を出力するバスである。
２３（２３ａ〜２３ｄ）は、パーティション分割情報を保持するラッチ回路であり、１つのラッチ回路で１つのパーティション分割情報をラッチする。
２２は、ラッチ回路２３（２３ａ〜２３ｄ）への書き込みを保護するための情報を保持するための保護用ラッチ回路である。
２４は、保護用ラッチ回路２２の出力信号である。
２５は、ラッチ回路２２で保持されている書き込みを保護するための情報の出力信号２４に従い、パーティション分割情報書き込み制御信号１７ｅを有効か無効かを判定する回路である。
２６（２６ａ〜２６ｄ）は、パーティション分割情報を保持するラッチ回路２３（２３ａ〜２３ｄ）の情報をパーティション分割情報１７ａ〜１７ｄに書き換えるための制御信号である。
【００５４】
まず、パーティション分割情報を保護するために、パーティションラッチ回路１８にパーティション分割情報保護用のラッチ回路２２を用意する。以後、このパーティション分割情報保護用のラッチ回路２２の出力信号２４をパーティション分割情報保護フラグ２４と呼ぶ。前述のパーティション分割情報書き込み時に、パーティション分割情報保護フラグ２４を参照し、パーティション分割情報保護が有効の時は、パーティション分割情報書き込み制御信号２６が無効になり、パーティション分割情報を保持するラッチ回路２３（２３ａ〜２３ｄ）の情報は書き換えられない。これにより、パーティション分割情報は保護される。
【００５５】
パーティション分割情報保護フラグのデータを保持する方法は、パーティション分割情報を保持する方法と同様に、外部から命令解析部およびステータスデータ生成部６に入力された制御信号２、データ３およびアドレス４がパーティション分割情報保護用のラッチ回路２２への書き込みコマンドである場合、バス１７（１７ｆおよび１７ｇ）を通じてパーティション分割情報保護フラグのデータをパーティション分割情報保護用のラッチ回路２２へ書き込みを行う。ここで、１７ｆおよび１７ｇは、それぞれ、ラッチ回路２２への書き込み制御信号およびデータ信号である。
【００５６】
パーティション分割情報を保持するラッチ回路２３およびパーティション分割情報保護フラグを出力する保護用ラッチ回路２２は不揮発性または揮発性ラッチ回路どちらでも動作可能であるが、不揮発性ラッチ回路で構成されているときは、図６で示すように、ラッチ回路２２で保持されている書き込みを保護するための情報の出力信号２４に従い、パーティション分割情報書き込み制御信号１７ｅが有効か無効かを判定する回路２７と、その出力信号であるパーティション分割情報書き込み制信号２８とを追加することによって、パーティション分割情報保護フラグ２４が有効な場合には、パーティション分割情報書き込み制御信号２８が無効になり、ラッチ回路２２の情報は書き換えられない。つまり、パーティション分割情報保護フラグ２４を無効にすることは不可能となり、パーティション分割情報保護フラグ２４は有効であり続けるためにラッチ回路２３（２３ａ〜２３ｄ）への書き込みが保護され続ける。これにより、パーティション分割情報を固定化し、以後、変更不可にすることが可能である。
【００５７】
１のパーティションに含まれるメモリブロックの個数は、パーティションラッチ回路１８のパーティション分割情報により決定され、そのパーティション分割情報がコマンドにより変更可能なため、パーティション内のメモリ容量はいつでも変更可能となり、メモリ使用領域配分を効率よく行うことが可能となる。さらに、パーティション分割情報書き込みコマンドによって与えられたパーティション分割情報が不揮発性半導体記憶装置内に１つのパーティションしかない場合、すなわち、不揮発性半導体記憶装置の全てのメモリブロックが１つのパーティションに含まれる場合、例えば、消去動作中であれば、全てのラッチ回路１１が消去動作中の情報を保持しているため、同時に読み出しや書き込みの実行可能なメモリブロックが存在しない。また、書き込みについても同様なため、この不揮発性半導体記憶装置は、消去、書き込みおよび読み出しのうち２機能以上を同時実行不可能な状態になり、すなわち、これは従来技術である同時実行できない不揮発性半導体記憶装置と同等の機能であるため、不揮発性半導体記憶装置のテストや使用方法で互換性を保つことができる。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明の不揮発性半導体記憶装置は、消去、書き込みおよび読み出し可能であり、それら機能を同時に実行可能なメモリ領域を変更可能にすることによって使用目的に合わせたメモリ使用領域配分を効率良く行うことが可能になる。すなわち、本発明により、多様化している市場要求に柔軟に対応できる不揮発性半導体記憶装置の提供が可能となる。
また、メモリ領域区分の変更はコマンド入力により制御可能であるため、いつでも使用目的に合わせたメモリ使用領域配分を効率よく行うことが可能になる。また、パーティション分割情報の保持手段に、不揮発性メモリ、揮発性メモリあるいはそれら両方を用いることにより、パーティション分割情報を電源遮断後も保存したり、使用中に変更したり、電源投入時の初期値としてパーティション分割情報を保持するという使用方法が可能になる。
また、パーティション分割情報を保存するラッチ回路の書き換えを保護する機能はパーティション分割情報を固定化し、前述したように半導体記憶装置の製造後に使用目的に合わせたメモリ使用領域配分を可能にしつつ、コマンド誤入力によるメモリ使用領域配分の変更を防ぐこと可能にする。
【００５９】
さらに消去、書き込みおよび読み出し可能で、それら機能を同時に実行可能なメモリ領域を複数のメモリブロックで構成されるパーティションで管理することにより、個々のメモリブロック単位で管理するよりも少数で状態を管理することが可能となり、本発明の不揮発性半導体記憶装置を用いたシステム側においても従来より制御を簡素化できるという効果を奏する。
【００６０】
さらには、本発明を用いた製品から見ても、フラッシュメモリに代表される不揮発性半導体記憶装置の大きな市場である携帯電話を例にとると、通話専用の携帯電話に近年大きく普及しているメール機能のようなインターネットアプリケーションを追加する場合、プログラム領域（読み出し用メモリ領域）を、製品の設計を変更することなく増やすことができ、しかもデータ領域（書き込み用メモリ領域）への書き込み動作と平行してプログラムの実行（読み出し用メモリ領域からの読み出し）を行えるため、高速に処理できるという顕著な効果を奏する。
【図面の簡単な説明】
【図１】 本発明の実施形態の構成図である。
【図２】 本発明の実施形態の構成図である。
【図３】 本発明の実施形態の構成図である。
【図４】 本発明のコマンド入力列例２の説明図である
【図５】 本発明の実施形態の構成図である。
【図６】 本発明の実施形態の構成図である。
【図７】 従来技術の実施形態１の構成図である。
【図８】 従来技術の実施形態２の構成図である。
【符号の説明】
１ ＩＣ（不揮発性半導体記憶装置）の外枠
２ 外部から入力される制御信号
３ 外部から入力されるデータ
４ 外部から入力されるアドレス
５ 外部から入力される電源
６ 命令解析部およびステータスデータ生成部
７ 消去制御回路
７ａ 消去信号線
８ 書き込み制御回路
８ａ 書き込み信号線
９ バス
１０ メモリブロック
１１ メモリブロック状態ラッチ回路
１２ バス
１３ メモリブロック動作セレクタ回路
１４ 消去用バス
１５ 書き込み用バス
１６ アドレスバス
１７ バス
１８ パーティションラッチ回路
１９ バス
２０ パーティションセレクタ回路
２１ バス
２２ 保護ラッチ回路
２３ パーティション分割情報ラッチ回路
２４ 保護情報信号
２５ 論理回路
２６ 制御信号
２７ 論理回路
２８ 制御信号
Claims (8)
- 電気的一括消去、電気的書き込みおよび読み出し動作が可能な複数のメモリ領域を有し、個々のメモリ領域は他のメモリ領域とは独立して動作可能な不揮発半導体記憶装置において、
メモリ領域分割情報保持手段およびメモリ領域群選択手段を有し、
ここに、前記メモリ領域は、メモリブロック、メモリブロックの動作状態を保持するラッチ回路、および消去、書き込みおよび読み出しに要する各信号のいずれかを選択し、前記メモリブロックに与えるセレクタ回路より構成され、
前記メモリ領域分割情報保持手段は、前記複数のメモリ領域を少なくとも１のメモリ領域を含む複数のメモリ領域群に分割するメモリ領域分割情報を保持し、ここに、前記メモリ領域分割情報は外部から入力されるコマンドにより与えられ、
前記メモリ領域群選択手段は、保持されたメモリ領域分割情報に従い、各メモリ領域群に属するすべてのメモリ領域に対しメモリ領域群の選択信号を生成し、
ここに、前記消去、書き込みおよび読み出しに要する各信号のいずれかを選択するセレクタ回路は、前記メモリ領域群選択手段よりの選択信号または前記ラッチ回路に保持されたメモリブロックの動作状態により制御され、ここに、前記ラッチ回路に保持されたメモリブロックの動作状態は各メモリ領域群に属するすべてのメモリ領域に含まれるメモリブロックについて共通することを特徴とする不揮発性半導体記憶装置。 - 前記メモリ領域群選択手段が選択信号生成の対象とするメモリブロック群は外部から入力されるアドレスにより指定されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリからなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記メモリ領域分割情報保持手段において情報を保持する回路が揮発性メモリからなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記メモリ領域分割情報保持手段において情報を保持する回路が不揮発性メモリおよび揮発性メモリの両方からなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記メモリ領域分割情報保持手段は、メモリ領域分割情報の保護を示す情報を保持する保護情報保持手段を有し、さらに保持された保護情報に従いメモリ領域分割情報の変更を禁止する手段を有することを特徴とする請求項３〜５いずれかに記載の不揮発性半導体記憶装置。
- 前記保護情報保持手段は外部からのコマンドによりメモリ領域分割情報の保護を示す情報が与えられることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
- 前記保護情報保持手段へのコマンド入力を無効にする手段をさらに有することを特徴とする請求項７に記載の不揮発性半導体記憶装置。
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