JP2002073407A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消去、書き込みおよび読み出しのうちの２機
能以上を同時実行できるメモリ領域を要求仕様に従い可
変、さらには動的に変更できる不揮発性半導体記憶装置
を提供する。 【解決手段】 複数のメモリブロックからなるメモリ領
域群を有し、各メモリ領域群に含まれるメモリブロック
の個数は外部からのコマンド制御によって変更すること
ができる不揮発性半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に消去、書
き込みおよび読み出し可能な機能を有する不揮発性半導
体記憶装置に関する。詳しくは、本発明はそれらの機能
を同時に実行可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】電気的一括消去、電気的書き込みおよび
読み出し可能な不揮発性半導体記憶装置において、消去
および書き込み動作は読み出し動作に対して数百〜数十
万倍も動作時間が必要である。そのため、１つの不揮発
性半導体記憶装置では、消去動作中は書き込みおよび読
み出し動作することができず、また書き込み動作中には
消去および読み出し動作することができなかった。 従って、電気製品などのシステムで消去および書き込み
および読み出し動作を同時に行う場合には、複数の不揮
発性半導体記憶装置を備え、１つの不揮発性半導体記憶
装置で消去または書き込み実行中に、他の不揮発性半導
体記憶装置で読み出し動作を行う必要があった。

【０００３】特開平７−２８１９５２には、１つの不揮
発性半導体記憶装置で消去、書き込みおよび読み出しの
うち、２機能以上を同時に実行可能とする方法が開示さ
れている。ラッチ回路を用いたことを特徴とする従来例
１を図７に、セレクタ回路を用いたことを特徴とする従
来例２を図８に記載する。以下、図７と図８を参照しな
がら特開平７−２８１９５２に開示された従来技術を説
明する。

【０００４】図７は従来例１の構成を示すブロック図で
ある。１はＩＣ（不揮発性半導体記憶装置）の全体、２
は外部から入力される制御信号、３は同じくデータ、４は
同じくアドレス、５は同じく電源である。また、６は命令
解析部およびステータスデータ生成部であり、データ３
で入力されるコマンドを解析し、ＩＣ１全体の制御を行
う。７は消去制御部であり、８は書き込み制御部であ
る。７ａは消去制御部７が動作中であることを命令解析
部およびステータスデータ生成部６へ伝えるステータス
信号、７ｂは消去制御部７がバス９（９ａ〜９ｈ、９
ｉ）を使う前に命令解析部およびステータスデータ生成
部６へ送るリクエスト信号、７ｃは命令解析部およびス
テータスデータ生成部６がリクエスト信号７ｂを受け、
バス９（９ａ〜９ｈ、９ｉ）の使用可を消去制御部７へ
伝えるアクノリッジ信号である。８ａは書き込み制御部
８が動作中であることを命令解析部およびステータスデ
ータ生成部６へ伝えるステータス信号、８ｂは書き込み
制御回路８がバス９（９ａ〜９ｈ、９ｊ）を使う前に命
令解析部およびステータスデータ生成部６へ送るリクエ
スト信号、８ｃは命令解析部およびステータスデータ生
成部６がリクエスト信号８ｂを受け、バス９（９ａ〜９
ｈ、９ｊ）の使用可を書き込み制御部８へ伝えるアクノ
リッジ信号である。

【０００５】９（９ａ〜９ｈ）は命令解析部およびステ
ータスデータ生成部６からのアドレス信号、データ信号、
制御信号を運ぶバス、９ｉはバス９と消去制御部７をつ
なぐバス、９ｊはバス９と書き込み制御部８をつなぐバ
スである。１０ａ〜１０ｈはメモリブロックであり、内部
はローデコーダ、カラムデコーダ、センスアンプおよびメ
モリアレイセルから成る。１１ａ〜１１ｈはラッチ回路
であり、バス９ａ〜９ｈからのアドレス、データ、制御の
各信号を一時記憶し、メモリブロック１０ａ〜１０ｈへ
送り、一度ラッチしたデータは命令解析部およびステー
タスデータ生成部６からの制御で変更しない限り変更さ
れない。１２ａ〜１２ｈはラッチ回路１１ａ〜１１ｈと
メモリブロック１０ａ〜１０ｈをつなぐバスである。図
８において、１４（１４ａ〜１４ｈ）は消去制御部７か
らメモリブロック１０ａ〜１０ｈへ送るアドレス、デー
タ、制御の各信号を伝える消去用のバス、１５（１５ａ〜
１５ｈ）は書き込み制御部８からメモリブロック１０ａ
〜１０ｈへ送るアドレス、データ、制御の各信号を伝える
書き込み用バスである。１３ａ〜１３ｈは消去用バス１
４、書き込み用バス１５およびバス９からの信号から１
つを選択してメモリブロック１０ａ〜１０ｈへ送るセレ
クタ回路である。

【０００６】次に動作について説明する。先ず、読み出
し動作について説明する。制御信号２およびアドレス４
からなる読み出し信号が外部から命令解析およびステー
タスデータ生成部６へ与えられると、命令解析およびス
テータスデータ生成部６は読み出し対象となるメモリブ
ロックが消去動作中または書き込み動作中でないかを確
認する。動作中ならエラーのステータスをデータ３を介
して外部へ返し、非動作中ならバス９、ラッチ回路１
１、バス１２、メモリブロック１０と順に読み出し信号
を送り、メモリブロック中のメモリセルからデータを読
み出す。

【０００７】そして、メモリブロック１０、バス１２、ラ
ッチ回路１１、バス９、命令解析およびステータスデータ
生成部６と順にデータを送り、読み出したデータをデー
タ３を介して外部へ送り読み出しが完了する。なお、動
作中のメモリブロックにあたるかの確認はラッチ回路１
１ａ〜１１ｈまで読み出し信号を送ったとき、ラッチ回
路１１から動作中であることを示すビジィ信号が命令解
析およびステータスデータ生成部６ヘ帰ることにより行
える。

【０００８】次に、書き込み動作について説明する。制
御信号２、アドレス４からなる書き込み信号およびデー
タ３から入力される書き込みデータが外部から命令解析
およびステータスデータ生成部６へ与えられると、命令
解析およびステータスデータ生成部６は書き込み対象と
なるメモリブロックが消去中（動作中）でないことを確
認後（ラッチ回路１１から動作中であることを示すビジ
ィ信号が帰らず、次の動作への待機中であることを示す
レディ信号が帰ることを確認後）、命令解析およびステ
ータスデータ生成部６はバス９ｊを通じて書き込み制御
部８ヘ動作開始信号を送る。この時、書き込み制御部８
は書き込み動作中であることを示すステータス信号８ａ
をアクティブにする。書き込み制御部８は、リクエスト
信号８ｂにより命令解析およびステータスデータ生成部
６ヘバス９の利用要求を出し、アクノリッジ信号８ｃと
して利用許可が返ってくると、バス９、ラッチ回路１１、
バス１２、メモリブロック１０と順に書き込み信号およ
び書き込みデータを伝え、書き込み動作に入る。書き込
みは、一定時間メモリセルヘ書き込みに要する電圧を与
え続ける必要があるが、この電圧も共通のバス９を介し
て供給されるため、バス９の使用調停が必要となる。す
なわち書き込み動作は比較的長い時間を要するので、そ
の間読み出し動作が制限を受けるとこれらの同時動作の
効果が低減する。そのため、書き込み動作を時間的に分割
し、その間に読み出し動作を許可するということが行わ
れる。書き込み動作を一旦中断するには、ラッチ回路１
１にバス９の状態を保存し、書き込み対象のメモリブロ
ックの動作状態を保持する。その後、リクエスト信号８ｂ
を非アクティブにし、命令解析およびステータスデータ
生成部６ヘバス９を開放する。一定時間後、書き込み動
作を再開するには、書き込み制御部８が再びバス９の使
用を要求するために、リクエスト信号８ｂをアクティブ
にし、命令解析およびステータスデータ生成部６からア
クノリッジ信号８ｃが帰ってくるのを待つ。書き込み制
御部８がバス９を開放する時間はその内部のタイマーを
使用する。この動作を繰り返すことにより書き込みが終
了すると書き込み動作を停止し、同様な方法でバス９の
使用を要求し、ライトベリファイの動作に入る。ベリフ
ァイ結果正常（ＯＫ）の場合は、ステータス信号８ａで
書き込み動作完了を命令解析およびステータスデータ生
成部６へ伝え、書き込み制御部８は動作を停止し、書き込
み動作完了となる。ベリファイ結果異常（ＮＧ）の場合
は、再びメモリセルを書き込み状態にし、ライトベリファ
イを行う。この動作を規定回数実施し、ベリファイ結果
異常（ＮＧ）の場合は、命令解析およびステータスデー
タ生成部６からデータ３を介して外部ヘライトエラーの
ステータスを返す。

【０００９】次に、消去動作について説明する。基本的
に前記書き込み動作と内容は同じであり、メモリセルヘ
与える電圧とその時間が異なるだけである（現量産品種
は３桁長い）。すなわち、制御信号２、データ３、アドレス
４からなる消去信号および消去データが外部から命令解
析およびステータスデータ生成部６へ与えられると、命
令解析およびステータスデータ生成部６は消去対象とな
るメモリブロックが書き込み中（動作中）でないかを確
認後、命令解析およびステータスデータ生成部６はバス
９ｉを通じて消去制御部７へ動作開始信号を送る。この
時、消去制御部７は消去動作中であることを示すステー
タス信号７ａをアクティブにする。消去制御部７は、リ
クエスト信号７ｂにより命令解析およびステータスデー
タ生成部６ヘバス９の利用要求を出し、アクノリッジ信
号７ｃによってバス９の利用許可が返ってくると、バス
９、ラッチ回路１１、バス１２、メモリブロック１０と順
に信号を伝え、消去動作に入る。消去は、一定時間メモリ
セルヘ電圧を与え続ける必要があるのでラッチ回路１１
の働きにより、メモリブロック１０をホールド状態にし
て、バス９の使用を一時停止して、リクエスト信号７ｂを
非アクティブにして、命令解析およびステータスデータ
生成部６ヘバス９のあけ渡しを伝える。消去制御部７は
内部のタイマーにより時間を待ち、その後再びリクエス
ト信号７ｂをアクティブにして、命令解析およびステー
タスデータ生成部６からアクノリッジ信号７ｃが帰るの
を待つ。アクノリッジ信号７ｃでバス９の使用許可が返
ってくると、消去制御部７がバス９を占有し、イレースベ
リファイの動作をメモリセルに行わせるために、バス９、
ラッチ回路１１、バス１２、メモリブロック１０と順に信
号を伝え、消去動作を停止し、イレースベリファイの動作
に入る。ベリファイ正常（ＯＫ）の場合は、ステータス
信号７ａで消去動作完了を命令解析およびステータスデ
ータ生成部６へ伝え、消去制御部７は動作を停止し、消去
動作完了となる。ベリファイ異常（ＮＧ）の場合は、再
びメモリセルを消去状態にし、イレースベリファイを行
う。この動作を規定回数実施し、ベリファイ結果異常
（ＮＧ）の場合は、命令解析およびステータスデータ生
成部６からデータ３を介して外部ヘイレースエラーのス
テータスを返す。このようして、消去、書き込み、読み出
し動作を行うため、例えばメモリブロック１０ａで消去
中、メモリブロック１０ｂで書き込み中に、メモリブロッ
ク１０ｃで読み出しを行うことができる。もちろん連続
的に読み出しを行っていると、リクエスト信号７ｂ、アク
ノリッジ信号７ｃの割り込みが時々、間に入るため、部分
的に、アクセスタイムが伸びることになる。これは一般
に、メモリアクセスにウェイトが入る、ビジィが長い、ア
クノリッジを返すのが遅いということだけなので、シス
テムの運用上問題のない使用が可能である。

【００１０】図８は従来例２の構成を示すブロック図で
ある。まず、読み出し動作について説明する。制御信号
２、アドレス４からなる読み出し信号が外部から命令解
析およびステータスデータ生成部６へ与えられると、命
令解析およびステータスデータ生成部６は読み出し対象
となるメモリブロックが消去動作中または書き込み動作
中でないかを確認する。動作中ならエラーのステータス
をデータ３を介して外部へ返し、非動作中なら、バス９、
セレクタ回路１３、バス１２、メモリブロック１０と順に
読み出し信号を送り、メモリセルからデータを読み出
す。そして、メモリブロック１０、バス１２、セレクタ回
路１３、バス９、命令解析およびステータスデータ生成部
６と順にデータを送り、データをデータ３から外部へ送
り読み出しが完了する。動作中のメモリブロックにあた
るかの確認は、セレクタ回路１３まで読み出し信号を送
ったとき、セレクタ回路１３がバス１４またはバス１５
を選択している場合は消去または書き込み動作中である
ことを示すビジィ信号が命令解析およびステータスデー
タ生成部６へ帰ることにより行える。

【００１１】次に、書き込み動作について説明する。制
御信号２、アドレス４からなる書き込み信号およびデー
タ３から入力される書き込みデータが外部から命令解析
およびステータスデータ生成部６へ与えられると、命令
解析およびステータスデータ生成部６は書き込み対象と
なるメモリブロックが消去中（動作中）でないことを確
認後（セレクタ回路１３から動作中であることを示すビ
ジィ信号が帰らず、次の動作への待機中であることを示
すレディ信号が帰ることを確認後）、命令解析およびス
テータスデータ生成部６はバス９ｊを通じて書き込み制
御部８へ動作開始信号を送る。

【００１２】この時、書き込み制御部８は書き込み動作
中であることを示すステータス信号８ａをアクティブに
する。書き込み制御部８は書き込み用バス１５を使用し
てセレクタ回路１３、バス１２、メモリブロック１０と順
に書き込み信号および書き込みデータを伝え、書き込み
動作に入る。一定時間メモリセルヘ書き込みに要する電
圧を与えたあと、ベリファイを行い、ベリファイ結果正常
（ＯＫ）なら書き込み完了となり、書き込み制御部８は
ステータス信号８ａを非アクテイブにして命令解析およ
びステータスデータ生成部６へ書き込み完了を伝える。
ベリファイ結果異常（ＮＧ）なら、再び書き込みおよび
ベリファイ動作に入る。これを規定回数まで実施し、ベ
リファイ結果異常（ＮＧ）の場合、命令解析およびステ
ータスデータ生成部６からライトエラーのステータスが
データ３を介して外部へ伝えられる。また、前記一定時
間メモリセルヘ電圧を与えるとあるがこのタイマーは書
き込み制御部８内にあるものを使う。

【００１３】この従来例２の特徴として、書き込み用バ
ス１５を備え、図７に示した従来例１のようにリクエス
ト信号８ｂとアクノリッジ信号８ｃを用いて１つのバス
９の使用を調停する必要がないため書き込み動作中、書
き込み制御部８が書き込み開始から完了までの制御を全
て行い、セレクタ回路１３とメモリブロック１０を専有
することができ、これら書き込み制御部８、セレクタ回路
１３、メモリブロック１０以外の回路の影響を受けない
ため、スピードが速いということがあげられる。

【００１４】次に、消去動作について説明する。基本的
に前記書き込み動作と内容は同じである。すなわち、制御
信号２、データ３、アドレス４からなる消去信号および消
去データが外部から命令解析およびステータスデータ生
成部６へ与えられると、命令解析およびステータスデー
タ生成部６は消去対象となるメモリブロックが書き込み
中（動作中）でないかを確認後（セレクタ回路１３から
動作中であることを示すビジィ信号が帰らず、次の動作
への待機中であることを示すレディ信号が帰ることを確
認後）、命令解析およびステータスデータ生成部６はバ
ス９ｉを通じて消去制御部７へ動作開始信号を送る。消
去制御部７は消去動作中であることを示すステータス信
号７ａをアクティブにする。消去制御部７は消去用バス
１４を使用してセレクタ回路１３、バス１２、メモリブロ
ツク１０と順に信号を伝え、消去動作に入る。一定時間メ
モリセルヘ消去に要する電圧を与えたあと、ベリファイ
を行い、ベリファイ結果正常（ＯＫ）なら消去完了とな
り、消去制御部７はステータス信号７ａを非アクティブ
にして命令解析およびステータスデータ生成部６へ消去
完了を伝える。

【００１５】ベリファイ結果異常（ＮＧ）なら、再び消
去動作に入る。これを規定回数まで実施し、ベリファイ
結果異常（ＮＧ）の場合、命令解析およびステータスデ
ータ生成部６からイレースエラーのステータスがデータ
３を介して外部へ伝えられる。このようにして、消去、書
き込み、読み出し動作の制御は各々独立したバス１４、バ
ス１５、バス９を介して行われるため、例えば書き込み制
御部８、書き込み用バス１５、１５ａ、セレクタ回路１３
ａ、バス１２ａ、メモリブロック１０ａで書き込み中、消
去制御部７、消去用バス１４、１４ｂ、セレクタ回路１３
ｂ、バス１２ｂ、メモリブロック１０ｂで消去中の状態
で、命令解析およびステータスデータ生成部６、バス９、
９ｃ、セレクタ回路１３ｃ、バス１２ｃ、メモリブロック
１０ｃで読み出し動作が可能である。

【００１６】

【発明が解決しようとする課題】フラッシュメモリに代
表される電気的に書き換え可能な不揮発性半導体記憶装
置は携帯機器を中心に市場が拡大し、しかも多機能、高機
能化が急速に進行している。そのため、不揮発性半導体
記憶装置に要求される仕様も多用化しており、従来のよ
うな回路設計の時点で決定される固定的な仕様では市場
の要求に応えられなくなって来ている。

【００１７】しかしながら、上述したような不揮発性半
導体記憶装置では、セレクタ回路およびラッチ回路がメ
モリブロックと１対１に対応しており、１つのセレクタ
回路で制御するメモリブロックは１つであり、１つのセ
レクタ回路で制御するメモリ領域は、回路設計時に確定
され変更することができない。すなわち、１つの不揮発
性半導体記憶装置で消去、書き込みおよび読み出しのう
ち、２機能以上を同時に実行できるメモリ領域のサイズ
は固定であり再設計しない限り変更することができな
い。

【００１８】かくして、本発明はこのような多様化する
市場の要求に柔軟に対応すべくなされたものであり、２
機能以上を同時実行できるメモリ領域のサイズを要求仕
様に従い可変、さらには動的に変更できる不揮発性半導
体記憶装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記課題を解決するため
に、本発明者らは、パーティションと称する新たな概念
を導入し、パーティション単位で、消去、書き込みおよび
読み出しを同時実行可能な不揮発性半導体記憶装置を開
発した。本発明によるパーティションは複数のメモリブ
ロックを含み、１つのパーティションに含まれるメモリ
ブロックの個数は外部からのコマンド制御により変更す
ることができる。本発明によれば、消去、書き込みおよ
び読み出し可能であり、それら機能を同時に実行可能な
メモリ領域を変更可能にすることによって使用目的に合
わせたメモリ使用領域配分を効率よく行うことが可能に
なる。すなわち、本発明により、多様化している市場要
求に柔軟に対応できる不揮発性半導体記憶装置の提供が
可能となる。また、メモリ領域配分の変更はコマンド入
力により制御可能であるため、いつでも使用目的に合わ
せたメモリ使用領域配分を効率良く行うことが可能にな
る。

【００２０】本発明の不揮発性半導体記憶装置（請求項
１）は、電気的一括消去、電気的書き込みおよび読み出
し動作が可能な複数のメモリ領域を有し、個々のメモリ
領域は他のメモリ領域とは独立して動作可能な不揮発性
半導体記憶装置において、前記複数のメモリ領域を、少
なくとも１のメモリ領域を含む複数のメモリ領域群に分
割するメモリ領域分割情報を保持するメモリ領域分割情
報保持手段および、保持されたメモリ領域分割情報に従
い、各メモリ領域群に属するすべてのメモリ領域に対し
メモリ領域群の選択信号を生成するメモリ領域群選択手
段を有することを特徴とする。すなわち、１つ以上のメ
モリ領域を含むメモリ領域群、すなわちパーティション
はメモリ領域分割情報保持手段によって保持されるメモ
リ領域分割情報でその構成が決まり、あるパーティショ
ンを構成するメモリ領域の選択はメモリ領域群選択手段
によって実現される。

【００２１】本発明の不揮発性半導体記憶装置（請求項
２）は、前記メモリ領域分割情報保持手段に保持される
メモリ領域分割情報は外部から入力されるコマンドによ
り与えられることを特徴とする。すなわち、パーティシ
ョンの構成はコマンド入力によって変更が可能である。

【００２２】本発明の不揮発性半導体記憶装置（請求項
３）は、前記メモリ領域群選択手段が選択信号生成の対
象とするメモリ領域群は外部から入力されるアドレスに
より指定されることを特徴とする。すなわち、どのパー
ティションがアクセス対象となるかは外部から入力され
るアドレスによって任意に選択される。

【００２３】本発明の不揮発性半導体記憶装置（請求項
４）は、前記メモリ領域は、複数のメモリセルより構成
されるメモリブロック、メモリブロックの動作状態を保
持するラッチ回路、および消去、書き込みおよび読み出
しに要する各信号のいずれかを選択し、前記メモリブロ
ックに与えるセレクタ回路より構成されることを特徴と
する。

【００２４】また、本発明の不揮発性半導体記憶装置
（請求項５）は、前記消去、書き込みおよび読み出しに要
する各信号のいずれかを選択するセレクタ回路は、前記
メモリ領域群選択手段よりの選択信号または前記ラッチ
回路に保持されたメモリブロックの動作状態により制御
されることを特徴とする。すなわち、パーティションを
構成するメモリ領域は、メモリブロックと共にラッチ回
路およびセレクタ回路を含み、パーティションに対しあ
る動作を実行するとその動作に応じた信号が選択され、
その後動作状態が記憶されるので、このパーティション
の動作中に別のパーティションは別の動作が実行可能と
なる。

【００２５】本発明の不揮発性半導体記憶装置（請求項
６）は、前記メモリ領域分割情報保持手段において情報
を保持する回路が不揮発性メモリからなることを特徴と
する。すなわち、一度パーティションの構成を設定する
と電源遮断後もその情報を保持する。

【００２６】本発明の不揮発性半導体記憶装置（請求項
７）は、前記メモリ領域分割情報保持手段において情報
を保持する回路が揮発性メモリからなることを特徴とす
る。すなわち、揮発性メモリを用いることにより情報の
書き換え速度が速くなり、一時的、使用中での動的なパー
ティション構成の変更が可能となる。

【００２７】本発明の不揮発性半導体記憶装置（請求項
８）は、前記メモリ領域分割情報保持手段において情報
を保持する回路が不揮発性メモリおよび揮発性メモリの
両方からなることを特徴とする。すなわち、電源投入後、
予め設定した初期状態から、一時的、動的なパーティショ
ン構成の変更が可能となる。

【００２８】本発明の不揮発性半導体記憶装置（請求項
９）は、前記メモリ領域分割情報保持手段は、メモリ領域
分割情報の保護を示す情報を保持する保護情報保持手段
を有し、さらに保持された保護情報に従いメモリ領域分
割情報の変更を禁止する手段を有することを特徴とす
る。 すなわち、保護情報を設定することにより、誤ったコマン
ド入力による不用意なパーティション構成変更からの保
護が可能となる。

【００２９】本発明の不揮発性半導体記憶装置（請求項
１０）は、前記保護情報保持手段は外部からのコマンド
によりメモリ領域分割情報の保護を示す情報が与えられ
ることを特徴とする。すなわち、保護情報自身もコマン
ドにより設定され、保護の設定、解除が必要に応じて可能
となる。

【００３０】本発明の不揮発性半導体記憶装置（請求項
１１）は、前記保護情報保持手段へのコマンド入力を無
効にする手段を有することを特徴とする。すなわち、保
護情報の設定自身も禁止することにより、一旦設定した
パーティションの構成を以後変更不可にすることができ
る。

【００３１】

【発明の実施の形態】以下、図１〜６を参照して、本発
明の実施形態を詳細に説明するが、本発明は以下の実施
例に限定されるものではない。

【実施例】本発明による不揮発性半導体記憶装置の構成 図１は本発明の実施例を示すブロック図である。１はＩ
Ｃ（不揮発性半導体記憶装置）の全体であり、２は外部
から入力される制御信号、３は同じくデータ、４は同じく
アドレス、５は同じく電源である。また、６は命令解析部
およびステータスデータ生成部であって、データ３で入
力されるコマンドを解析し、ＩＣ１全体の制御を行う。７
は消去制御回路であって、７ａは消去制御回路７が動作
中であることを命令解析部およびステータスデータ生成
部６へ伝えるステータス信号線である。８は書き込み制
御回路であって、８ａは書き込み制御回路８が動作中で
あることを命令解析部およびステータスデータ生成部６
へ伝えるステータス信号線である。９は、命令解析部お
よびステータスデータ生成部６からのアドレス信号、デ
ータ信号、制御信号、消去または書き込み動作開始リクエ
スト信号、メモリブロックからの読み出しデータおよび
メモリブロックステータス信号を運ぶバスであって、９
ｄはバス９と消去制御回路７をつなぐバス、９ｅはバス
９と書き込み制御回路８をつなぐバスである。１０ａ〜
１０ｃはメモリブロックであり、内部は図示しないロー
デコーダ、カラムデコーダ、センスアンプおよびメモリア
レイセルから成る。 １１ａ〜１１ｃはラッチ回路であり、後述するバス２１
を通じて送られるパーティションセレクト情報で選択さ
れているメモリブロック１０ａ〜１０ｃからバス１２ａ
〜１２ｃを通じて送られてくるメモリブロックステータ
スを一時記憶する。１２ａ〜１２ｃは、メモリブロック
１０ａ〜１０ｃとラッチ回路１１ａ〜１１ｃおよびセレ
クタ回路１３ａ〜１３ｃとをつなぐバスである。 １３ａ〜１３ｃは、バス９、消去用バス１４および書き
込み用バス１５からの信号のいずれかを、後述するバス
２１を通じて送られるパーティションセレクト情報で選
択されているメモリブロック１０ａ〜１０ｃへ送るセレ
クタ回路である。１４は、消去制御回路７からメモリブ
ロック１０ａ〜１０ｃヘアドレスおよび制御の各信号を
伝える消去用のバスである。１５は、書き込み制御回路
８からメモリブロック１０ａ〜１０ｃヘアドレス、デー
タ、制御の各信号を伝える書き込み用バスである。１６
は、消去、書き込みもしくは読み出しの実行対象となる
メモリブロックを示すアドレスバスである。１８は、各
メモリブロックがどのパーティションに属するかの情報
（以後パーティション分割情報と呼ぶ）を保持するパー
ティションラッチ回路である。１７は、命令解析部およ
びステータスデータ生成部６が受け取った制御信号２、
データ３およびアドレス４がパーティションラッチ回路
１８への書き込みコマンドである場合、パーティション
分割情報をパーティションラッチ回路１８へ書き込みを
行うためのバスである。１９は、パーティションラッチ
回路１８で保持されているパーティション分割情報を出
力するバスである。 ２０は、アドレスバス１６とパーティション分割情報バ
ス１９から、アドレスバス１６が示すある１つのメモリ
ブロックを含むパーティションを選択し、そのパーティ
ションに含まれるすべてのメモリブロックを選択状態に
するパーティションセレクタ回路である。２１は、パー
ティションセレクタ回路２０から出力され、あるパーテ
ィションに含まれる選択状態のすべてのメモリブロック
を示すパーティションセレクト情報を伝えるバスであ
る。

【００３２】メモリブロックの選択方法、および消去な
らびに書き込み制御 まず、書き込み、消去および読み出し時のパーティショ
ン内のメモリブロックを選択する方法を説明する。命令
解析部およびステータスデータ生成部６は、外部から制
御信号２、データ３およびアドレス４を受け取り、実行す
べき機能とその対象となるメモリブロックを解析する。
解析された情報はバス９を通じて、消去制御回路７また
は書き込み制御回路８に送られる。消去制御回路７およ
び書き込み制御回路８は、解析された情報に従い消去ま
たは書き込み制御信号を、バス１４またはバス１５を通
じてセレクタ回路１３ａ〜１３ｃへ送信する。

【００３３】パーティションラッチ回路１８は、命令解
析部およびステータスデータ生成部６からバス１７を通
じて送られるパーティション分割情報を保持する。パー
ティションセレクタ回路２０は、命令解析部およびステ
ータスデータ生成部６よりバス１６を通じて送られる１
つのメモリブロックを選択するアドレス情報およびパー
ティションラッチ回路１８よりバス１９を通して送られ
るパーティション分割情報により、その選択されている
メモリブロックが属するパーティション内のすべてのメ
モリブロックを選択する信号であるパーティションセレ
クト情報を、バス２１を通じてセレクタ回路１３ａ〜１
３ｃへ送信する。

【００３４】１．メモリブロックの選択方法 以下、あるパーティションに含まれるすべてのメモリブ
ロックを選択する方法の具体例を図２を用いて説明す
る。パーティションは、メモリブロックとそれに接続さ
れるラッチ回路およびセレクタ回路を一組とする複数の
組から構成される。図２に、パーティションが２つある
場合を示す。具体的には、メモリブロック０、１および
２がパーティション０を構成し、メモリブロック３およ
び４がパーティション１を構成している。図２におい
て、図１と同一符号は、図１の構成と同一または相当部
分を示す。図１と異なる構成を以下に説明する。１０ａ
〜１０ｅはメモリブロックであり、内部は図示しないロ
ーデコーダ、カラムデコーダ、センスアンプおよびメモ
リアレイセルから成る。１２ａ〜１２ｅは、メモリブロ
ック１０ａ〜１０ｅとラッチ回路１１ａ〜１１ｅおよび
セレクタ回路１３ａ〜１３ｅとをつなぐバスである。１
３ａ〜１３ｅは、バス９、消去用バス１４および書き込
み用バス１５からの信号のいずれかをバス２１を通じて
送られるパーティションセレクト情報で選択されている
すべてのメモリブロック（ここでは、１０ａ〜１０ｃ）
へ送るセレクタ回路である。１４は、消去制御回路７か
らメモリブロック１０ａ〜１０ｅへ送るアドレス、制御
の各信号を伝える消去用のバスである。

【００３５】まず、外部から入力された制御信号２、デ
ータ３およびアドレス４がパーティションラッチ回路１
８への書き込みコマンドである場合、命令解析部および
ステータスデータ生成部６はそれらをパーティション分
割情報としてパーティションラッチ回路１８へ書き込み
を行う。さらに、パーティションラッチ回路１８に設定
されたパーティション分割情報は、バス１９を通してパ
ーティションセレクタ回路２０に送られる。このように
してパーティションセレクタ回路２０に送られたパーテ
ィション分割情報が、メモリブロック０、１および２
（すなわち、１０ａ〜１０ｃ）、およびこれらに接続さ
れるラッチ回路１１ａ〜１１ｃならびにセレクタ回路１
３ａ〜１３ｃが１つのパーティション（パーティション
０）を構成し、メモリブロック３および４（すなわち、
１０ｄ〜１０ｅ）、およびこれらに接続されているラッ
チ回路１１ｄ〜１１ｅならびにセレクタ回路１３ｄ〜１
３ｅがもう一つのパーティション（パーティション１）
を構成することを示し、バス１６を通じて送られる１つ
のメモリブロックを選択するアドレス情報がメモリブロ
ック１を示している場合を考える。

【００３６】上記のごとく、パーティションはメモリブ
ロック、ラッチ回路およびセレクタ回路を一組とし、複
数のこの組から構成されるが、以下では簡略化のため、
パーティションの構成はそれに含まれるメモリブロック
で代表して説明する。パーティションセレクタ回路２０
は、入力されたパーティション分割情報から、メモリブ
ロック１がメモリブロック０および２と共にパーティシ
ョン０を構成していると判断して、バス２１を通じてメ
モリブロック１と同一パーティション内のメモリブロッ
ク０および２も選択状態にするパーティションセレクト
情報を送信する。バス１６を通じて送られる１つのメモ
リブロックを選択するアドレス情報がメモリブロック３
を示している場合も同様に、パーティションセレクタ回
路２０は、入力されたパーティション情報から、メモリ
ブロック３がメモリブロック４と共にパーティション１
を構成していると判断して、バス２１を通じてメモリブ
ロック３と同一パーティション内のメモリブロック４も
選択状態にするパーティションセレクト情報を送信す
る。

【００３７】このようにして、外部から与えられたコマ
ンド（データ）、アドレス、制御信号によって、消去、
書き込みもしくは読み出しの実行対象となるメモリブロ
ックからそのブロックが属するパーティションに含まれ
るすべてのメモリブロックを選択することにより、１つ
パーティションを選択状態にすることが可能である。

【００３８】２．消去および書き込み制御 次に、上記選択されたパーティション内のメモリブロッ
クの消去および書き込み動作を示す。図１において、命
令解析部およびステータスデータ生成部６は、外部から
制御信号２、データ３およびアドレス４を受け取り、実行
すべき機能とその対象となるメモリブロックを解析す
る。解析された情報は、実行すべき機能が消去か書き込
み動作かによって、バス９ｄまたは９ｅを通じて消去制
御回路７または書き込み制御回路８に送られる。 ここでは、パーティションセレクト情報によってメモリ
ブロック０、１および２（すなわち、１０ａ〜１０ｃ）
から構成されるパーティション０が選択されている場合
を考える。セレクタ回路１３ａ〜１３ｃは、命令解析部
およびステータスデータ生成部６より生成した消去また
は書き込み動作開始リクエスト信号のいずれかを選択
し、選択した動作開始リクエスト信号を、パーティション
セレクタ回路２０よりバス２１を通じて送られるパーテ
ィションセレクト情報で選択されているパーティション
内のすべてのメモリブロックに、バス１２ａ〜１２ｃを
通じて送信する。

【００３９】パーティションセレクタ回路２０よりバス
２１を通じて送られるパーティションセレクト情報で選
択されているパーティション内のすべてのメモリブロッ
クは、消去または書き込み動作開始リクエスト信号を受
けると、消去または書き込み動作中であることを示すメ
モリブロックステータス情報をバス１２ａ〜１２ｃを通
してラッチ回路１１ａ〜１１ｃへ送信する。ラッチ回路
１１ａ〜１１ｃは、バス１２ａ〜１２ｃを通じて送られ
てきたメモリブロックステータス情報を保持する。保持
された情報はバス９（９ａ〜９ｃ）を通して、命令解析
部およびステータスデータ生成部６およびセレクタ回路
１３ａ〜１３ｃへ渡され、命令解析部およびステータス
データ生成部６では、消去制御回路７または書き込み制
御回路８が動作中であることを認識し、セレクタ回路１
３ａ〜１３ｃでは、保持された消去または書き込み動作
中であることを示すメモリブロックステータス情報に基
づき、消去制御回路７または書き込み制御回路８から送
られる消去または書き込み制御信号のいずれかを選択
し、メモリブロックヘバス１２（１２ａ〜１２ｃ）を通
じて与える。これは消去または書き込み動作終了時まで
継続される。

【００４０】消去、書き込みおよび読み出しを同時に実
行する方法 次に、パーティション毎に消去、書き込みまたは読み出し
動作を独立して同時に実行する方法の具体例を図３を用
いて説明する。図３は、メモリブロック０、１および２
から構成されるパーティション０について詳細に記載す
る。図３において、図１と同一の符号は、図１における
構成と同一または相当部分を示す。以下、図１と異なる
構成を説明する。１２ａａ、１２ｂａおよび１２ｃａ
は、それぞれ、ラッチ回路１１ａ〜１１ｃとメモリブロ
ック１０ａ〜１０ｃとをつなぐバスである。１２ａｂ、
１２ｂｂおよび１２ｃｂは、それぞれ、セレクタ回路１
３ａ〜１３ｃとメモリブロック１０ａ〜１０ｃとをつな
ぐバスである。

【００４１】まず、図２において説明したと同様に外部
から入力された制御信号２、データ３およびアドレス４
がパーティションラッチ回路１８への書き込みコマンド
である場合、命令解析部およびステータスデータ生成部
６はそれをパーティション分割情報としてパーティショ
ンラッチ回路１８へ書き込みを行う。このパーティショ
ン分割情報により、メモリブロック０、１および２（１
０ａ〜１０ｃ）が１つのパーティション（パーティショ
ン０）を構成しており、バス２１（２１ａ〜２１ｃ）を
通して送られるパーティションセレクト情報により、パ
ーティション０を構成するメモリブロック０、１および
２が選択状態である場合を考える。命令解析部およびス
テータスデータ生成部６は、外部から制御信号２、データ
３およびアドレス４を受け取り、実行すべき機能とその
対象となるメモリブロックを解析する。

【００４２】１．消去および書き込み動作 実行すべき機能が消去動作の場合について説明する。ま
ず、消去動作開始リクエスト信号がバス９ａ〜９ｃを通
じてセレクタ回路１３ａ〜１３ｃに送られる。セレクタ
回路１３ａ〜１３ｃは、バス２１（２１ａ〜２１ｃ）を
通して送られるパーティションセレクト情報によりパー
ティション０を構成するメモリブロック０、１および２
が選択された状態であるため、消去動作開始リクエスト
信号を受け取り、メモリブロック１０ａ〜１０ｃにバス
１２ａｂ、１２ｂｂおよび１２ｃｂを通じて消去動作開
始リクエスト信号を送信する。

【００４３】メモリブロック１０ａ〜１０ｃは消去動作
開始リクエスト信号を受けると、消去動作を開始し、消去
動作中であることを示すメモリブロックステータス情報
をバス１２ａａ、１２ｂａおよび１２ｃａを通してラッ
チ回路１１ａ〜１１ｃへ送信する。ラッチ回路１１ａ〜
１１ｃは、バス１２ａａ、１２ｂａおよび１２ｃａを通し
て送られてきた消去動作中であることを示すメモリブロ
ックステータス情報を保持する。保持された消去動作中
であることを示すメモリブロックステータス情報は、バ
ス９（９ａ〜９ｃ）を通して命令解析部およびステータ
スデータ生成部６およびセレクタ回路１３ａ〜１３ｃへ
渡される。次いで、命令解析部およびステータスデータ
生成部６は、消去制御回路７が動作中であることを認識
し、セレクタ回路１３ａ〜１３ｃは、保持された消去動
作中であることを示すメモリブロックステータス情報に
基づき、消去制御回路７から送られる消去制御信号を選
択し、メモリブロック１０ａ〜１０ｃヘバス１２ａ〜１
２ｃを通じて送信する。これは消去動作終了時まで継続
される。

【００４４】消去動作終了時は、ラッチ回路１１ａ〜１
１ｃはメモリブロック１０ａ〜１０ｃからバス１２ａ
ａ、１２ｂａおよび１２ｃａを通して送られる消去動作
完了を示すメモリブロックステータス情報を保持する。
保持された消去動作完了を示すメモリブロックステータ
ス情報は、バス９を通して命令解析部およびステータス
データ生成部６およびセレクタ回路１３ａ〜１３ｃへ渡
される。次いで、命令解析部およびステータスデータ生
成部６は、消去制御回路７が動作中でないことを認識し、
セレクタ回路１３ａ〜１３ｃでは、保持された消去動作
終了である情報に基づき、消去制御回路７から送られる
消去制御信号のメモリブロック１０ａ〜１０ｃへの送信
を終了する。つまり、消去動作開始時にはバス２１（２
１ａ〜２１ｃ）を通して送られるパーティションセレク
ト情報により選択されていたメモリブロック１０ａ〜１
０ｃは、消去動作中にはラッチ回路１１ａ〜１１ｃで保
持されていた消去動作中であることを示すメモリブロッ
クステータス情報により選択される。このため、消去動
作中は消去用バス１４とバス１２を介して消去制御回路
７とセレクタ回路１３ａ〜１３ｃとメモリブロック１０
ａ〜１０ｃとラッチ回路１１ａ〜１１ｃだけで消去動作
を実行できる。その他のメモリブロック、セレクタ回路、
ラッチ回路、および書き込み制御回路８とは独立して実
行可能である。

【００４５】書き込み動作についても、上記の一連の内
部動作と同様である。したがって、上記の例のように、
パーティションと消去制御回路７または書き込み制御回
路８とを１対１に関連付け、パーティションごとに消去
または書き込み動作を実行することが可能となる。また
図１では消去制御回路７、書き込み制御回路８が１つず
つあるが、複数の消去制御回路および書き込み制御回路
を装備することにより、消去動作中または書き込み動作
中のパーティションを複数持つことが可能となる。

【００４６】２．読み出し動作 次に、読み出し動作について説明する。読み出し動作は
消去制御回路７とも書き込み制御回路８とも関連付けら
れていない、つまり消去または書き込み動作中でないパ
ーティションに対し、命令解析部およびステータスデー
タ生成部６からバス９を通じて読み出しリクエスト信号
が送信される。ラッチ回路１１ａ〜１１ｃが消去および
書き込み動作中であるメモリブロックステータス情報を
保持していない場合、セレクタ回路１３ａ〜１３ｃはメ
モリブロッククステータス情報をバス９に出力しないた
め、セレクタ回路１３ａ〜１３ｃはバス９を選択し、バス
９からの読み出しリクエスト信号がバス１２ａ〜１２ｃ
を通じてメモリブロック１０ａ〜１０ｃへと送信され
る。メモリブロック１０ａ〜１０ｃは読み出しデータを
バス１２ａｂ、１２ｂｂおよび１２ｃｂを通じてセレク
タ回路１３ａ〜１３ｃへ送り、セレクタ回路１３ａ〜１
３ｃはバス９を選択しバス９を通じて命令解析部および
ステータスデータ生成部６へ読み出しデータを送り、命
令解析部およびステータスデータ生成部６はデータ３か
ら外部へ読み出しデータを出力する。

【００４７】このようにして、パーティションごとに消
去または書き込み動作中であることをラッチ回路１１ａ
〜１１ｃで保持し、パーティションごとに消去制御回路
７または書き込み制御回路８を各々独立した消去用バス
１４または書き込み用バス１５を介して関連付けること
により、消去および書き込みは、独立して動作可能であ
る。また、消去または書き込み動作中でないパーティシ
ョンは、命令解析部およびステータスデータ生成部６の
制御の下にバス９を介して読み出し可能である。従っ
て、消去、書き込みおよび読み出しは、各々、独立して
動作可能であり、それら機能を同時に実行可能なパーテ
ィションを持つことが可能となる。

【００４８】３．パーティション分割情報の保持方法 次に、パーティションラッチ回路１８にパーティション
分割情報を保持する方法について説明する。 パーティションラッチ回路１８は、パーティション分割
情報を保持するラッチ回路である。命令解析部およびス
テータスデータ生成部６は、外部から制御信号２、データ
３およびアドレス４を受け取り、それがパーティション
ラッチ回路１８への書き込みコマンドである場合、パー
ティション分割情報をパーティションラッチ回路１８へ
書き込みを行う。

【００４９】次に、パーティションラッチ回路１８ヘパ
ーティション分割情報を書き込むためのコマンド入力列
例１として下記シーケンスを示す。 １．パーティション分割情報書き込みコマンド ２．パーティションＮｏ ３．メモリブロックＮｏ． ４．メモリブロックＮｏ． ・ ・ ・ とコマンド入力し、項目２のパーティションＮｏ．情報
で指定されるパーティションに含まれるメモリブロック
を項目３以下のメモリブロックＮｏ．情報として与え
る。この場合、各パーティションに含まれるメモリブロッ
クは任意に指定できる。

【００５０】次に、パーティションラッチ回路１８ヘパ
ーティション分割情報を書き込むためのコマンド入力列
例２として下記シーケンスを図４を用いて説明する。 １．パーティション分割情報書き込みコマンド ２．パーティション分割情報 とコマンド入力する。パーティション分割情報書き込み
コマンドを図１のデータ ３、パーティション分割情報を図１のアドレス４で与え
ることにより、１度の書き込みで行うことも可能であ
る。

【００５１】パーティション分割情報は、番号付けられ
たメモリブロックでパーティションに属するメモリブロ
ックの境界を示すフラグである。図４の例では、同じパ
ーティションに属する場合は"０"、パーティションの境
界の場合は"１"とし、パーティション分割情報が"００１
０１０００…"となっているので、パーティション１はメ
モリブロック０、１および２を含み、パーティション２
はメモリブロック３および４を含み、パーティション３
はメモリブロック５、６、７・・・を含む。 この場合、入力列例１とは異なり、パーティションには
連続したメモリブロックが指定されることになるが、コ
マンド入力が短くなり、さらに、異なるパーティション
に対し、重複してメモリブロックを指定する危険性を回
避できる。

【００５２】次に、パーティションラッチ回路１８の情
報保持手段について説明する。パーティションラッチ回
路１８の情報保持には、不揮発性メモリを使用したラッ
チ回路または揮発性メモリを使用したラッチ回路のどち
らでも使用可能である。不揮発性のラッチ回路ならば、
電源遮断後もパーティション分割状態を保持できる。一
方、揮発性のラッチ回路ならば、不揮発性のラッチ回路
に比べて書き換え速度が速いため、一時的なパーティシ
ョン分割情報の変更が可能である。また不揮発性ラッチ
回路および揮発性ラッチ回路を一緒に使用することもで
きる。この場合、不揮発性ラッチ回路は、電源投入時の
各パーティションの初期状態を保持し、揮発性ラッチ回
路は一時的なパーティション分割情報の変更に使用する
ことができる。

【００５３】４．パーティション分割情報の保護 次に、パーティション分割情報を保護するための機能に
ついて、図５を用いて説明する。図５において、図１と
同一の符号は、図１における構成と同一または相当部分
を示す。１７は、外部から命令解析部およびステータス
データ生成部６に入力された制御信号２、データ３およ
びアドレス４がパーティションラッチ回路１８への書き
込みコマンドである場合、パーティション分割情報をパ
ーティションラッチ回路１８へ書き込みを行うためのバ
スである。このとき１７ａ〜１７ｄがパーティション分
割情報、１７ｅがパーティション分割情報書き込み制御
信号、および１７ｆならびに１７ｇが後述のパーティシ
ョン分割情報保護信号である。 １８は、各メモリブロックがどのパーティションヘ属す
るかの情報を保持するパーティションラッチ回路であ
る。１９は、ラッチ回路１８で保持しているパーティシ
ョン分割情報を出力するバスである。 ２３（２３ａ〜２３ｄ）は、パーティション分割情報を
保持するラッチ回路であり、１つのラッチ回路で１つの
パーティション分割情報をラッチする。 ２２は、ラッチ回路２３（２３ａ〜２３ｄ）への書き込
みを保護するための情報を保持するための保護用ラッチ
回路である。２４は、保護用ラッチ回路２２の出力信号
である。２５は、ラッチ回路２２で保持されている書き
込みを保護するための情報の出力信号２４に従い、パー
ティション分割情報書き込み制御信号１７ｅを有効か無
効かを判定する回路である。２６（２６ａ〜２６ｄ）
は、パーティション分割情報を保持するラッチ回路２３
（２３ａ〜２３ｄ）の情報をパーティション分割情報１
７ａ〜１７ｄに書き換えるための制御信号である。

【００５４】まず、パーティション分割情報を保護する
ために、パーティションラッチ回路１８にパーティショ
ン分割情報保護用のラッチ回路２２を用意する。以後、
このパーティション分割情報保護用のラッチ回路２２の
出力信号２４をパーティション分割情報保護フラグ２４
と呼ぶ。前述のパーティション分割情報書き込み時に、
パーティション分割情報保護フラグ２４を参照し、パー
ティション分割情報保護が有効の時は、パーティション
分割情報書き込み制御信号２６が無効になり、パーティ
ション分割情報を保持するラッチ回路２３（２３ａ〜２
３ｄ）の情報は書き換えられない。これにより、パーテ
ィション分割情報は保護される。

【００５５】パーティション分割情報保護フラグのデー
タを保持する方法は、パーティション分割情報を保持す
る方法と同様に、外部から命令解析部およびステータス
データ生成部６に入力された制御信号２、データ３およ
びアドレス４がパーティション分割情報保護用のラッチ
回路２２への書き込みコマンドである場合、バス１７
（１７ｆおよび１７ｇ）を通じてパーティション分割情
報保護フラグのデータをパーティション分割情報保護用
のラッチ回路２２へ書き込みを行う。ここで、１７ｆお
よび１７ｇは、それぞれ、ラッチ回路２２への書き込み
制御信号およびデータ信号である。

【００５６】パーティション分割情報を保持するラッチ
回路２３およびパーティション分割情報保護フラグを出
力する保護用ラッチ回路２２は不揮発性または揮発性ラ
ッチ回路どちらでも動作可能であるが、不揮発性ラッチ
回路で構成されているときは、図６で示すように、ラッ
チ回路２２で保持されている書き込みを保護するための
情報の出力信号２４に従い、パーティション分割情報書
き込み制御信号１７ｅが有効か無効かを判定する回路２
７と、その出力信号であるパーティション分割情報書き
込み制信号２８とを追加することによって、パーティシ
ョン分割情報保護フラグ２４が有効な場合には、パーテ
ィション分割情報書き込み制御信号２８が無効になり、
ラッチ回路２２の情報は書き換えられない。つまり、パ
ーティション分割情報保護フラグ２４を無効にすること
は不可能となり、パーティション分割情報保護フラグ２
４は有効であり続けるためにラッチ回路２３（２３ａ〜
２３ｄ）への書き込みが保護され続ける。これにより、
パーティション分割情報を固定化し、以後、変更不可に
することが可能である。

【００５７】１のパーティションに含まれるメモリブロ
ックの個数は、パーティションラッチ回路１８のパーテ
ィション分割情報により決定され、そのパーティション
分割情報がコマンドにより変更可能なため、パーティシ
ョン内のメモリ容量はいつでも変更可能となり、メモリ
使用領域配分を効率よく行うことが可能となる。さら
に、パーティション分割情報書き込みコマンドによって
与えられたパーティション分割情報が不揮発性半導体記
憶装置内に１つのパーティションしかない場合、すなわ
ち、不揮発性半導体記憶装置の全てのメモリブロックが
１つのパーティションに含まれる場合、例えば、消去動
作中であれば、全てのラッチ回路１１が消去動作中の情
報を保持しているため、同時に読み出しや書き込みの実
行可能なメモリブロックが存在しない。また、書き込み
についても同様なため、この不揮発性半導体記憶装置
は、消去、書き込みおよび読み出しのうち２機能以上を
同時実行不可能な状態になり、すなわち、これは従来技
術である同時実行できない不揮発性半導体記憶装置と同
等の機能であるため、不揮発性半導体記憶装置のテスト
や使用方法で互換性を保つことができる。

【００５８】

【発明の効果】以上、詳細に説明したように、本発明の
不揮発性半導体記憶装置は、消去、書き込みおよび読み
出し可能であり、それら機能を同時に実行可能なメモリ
領域を変更可能にすることによって使用目的に合わせた
メモリ使用領域配分を効率良く行うことが可能になる。
すなわち、本発明により、多様化している市場要求に柔
軟に対応できる不揮発性半導体記憶装置の提供が可能と
なる。また、メモリ領域区分の変更はコマンド入力によ
り制御可能であるため、いつでも使用目的に合わせたメ
モリ使用領域配分を効率よく行うことが可能になる。ま
た、パーティション分割情報の保持手段に、不揮発性メ
モリ、揮発性メモリあるいはそれら両方を用いることに
より、パーティション分割情報を電源遮断後も保存した
り、使用中に変更したり、電源投入時の初期値としてパ
ーティション分割情報を保持するという使用方法が可能
になる。また、パーティション分割情報を保存するラッ
チ回路の書き換えを保護する機能はパーティション分割
情報を固定化し、前述したように半導体記憶装置の製造
後に使用目的に合わせたメモリ使用領域配分を可能にし
つつ、コマンド誤入力によるメモリ使用領域配分の変更
を防ぐこと可能にする。

【００５９】さらに消去、書き込みおよび読み出し可能
で、それら機能を同時に実行可能なメモリ領域を複数の
メモリブロックで構成されるパーティションで管理する
ことにより、個々のメモリブロック単位で管理するより
も少数で状態を管理することが可能となり、本発明の不
揮発性半導体記憶装置を用いたシステム側においても従
来より制御を簡素化できるという効果を奏する。

【００６０】さらには、本発明を用いた製品から見て
も、フラッシュメモリに代表される不揮発性半導体記憶
装置の大きな市場である携帯電話を例にとると、通話専
用の携帯電話に近年大きく普及しているメール機能のよ
うなインターネットアプリケーションを追加する場合、
プログラム領域（読み出し用メモリ領域）を、製品の設
計を変更することなく増やすことができ、しかもデータ
領域（書き込み用メモリ領域）への書き込み動作と平行
してプログラムの実行（読み出し用メモリ領域からの読
み出し）を行えるため、高速に処理できるという顕著な
効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施形態の構成図である。

【図２】 本発明の実施形態の構成図である。

【図３】 本発明の実施形態の構成図である。

【図４】 本発明のコマンド入力列例２の説明図である

【図５】 本発明の実施形態の構成図である。

【図６】 本発明の実施形態の構成図である。

【図７】 従来技術の実施形態１の構成図である。

【図８】 従来技術の実施形態２の構成図である。

【符号の説明】

１ ＩＣ（不揮発性半導体記憶装置）の外枠 ２ 外部から入力される制御信号 ３ 外部から入力されるデータ ４ 外部から入力されるアドレス ５ 外部から入力される電源 ６ 命令解析部およびステータスデータ生成部 ７ 消去制御回路 ７ａ 消去信号線 ８ 書き込み制御回路 ８ａ 書き込み信号線 ９ バス １０ メモリブロック １１ メモリブロック状態ラッチ回路 １２ バス １３ メモリブロック動作セレクタ回路 １４ 消去用バス １５ 書き込み用バス １６ アドレスバス １７ バス １８ パーティションラッチ回路 １９ バス ２０ パーティションセレクタ回路 ２１ バス ２２ 保護ラッチ回路 ２３ パーティション分割情報ラッチ回路 ２４ 保護情報信号 ２５ 論理回路 ２６ 制御信号 ２７ 論理回路 ２８ 制御信号

Claims (11)

【特許請求の範囲】
1. 【請求項１】 電気的一括消去、電気的書き込みおよび
   読み出し動作が可能な複数のメモリ領域からなるメモリ
   領域を有し、個々のメモリ領域は他のメモリ領域とは独
   立して動作可能な不揮発半導体記憶装置において、前記
   メモリ領域を、少なくとも１のメモリ領域を含む複数の
   メモリ領域群に分割するメモリ領域分割情報を保持する
   メモリ領域分割情報保持手段、および保持されたメモリ
   領域分割情報に従い、各メモリ領域群に属するすべての
   メモリ領域に対しメモリ領域群の選択信号を生成するメ
   モリ領域群選択手段を有することを特徴とする不揮発性
   半導体記憶装置。
2. 【請求項２】 前記メモリ領域分割情報保持手段に保持
   されるメモリ領域分割情報は外部から入力されるコマン
   ドにより与えられることを特徴とする請求項１記載の不
   揮発性半導体記憶装置。
3. 【請求項３】 前記メモリ領域群選択手段が選択信号生
   成の対象とするメモリブロック群は外部から入力される
   アドレスにより指定されることを特徴とする請求項１ま
   たは２記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記メモリ領域は、メモリブロック、メ
   モリブロックの動作状態を保持するラッチ回路、および
   消去、書き込みおよび読み出しに要する各信号のいずれ
   かを選択し、前記メモリブロックに与えるセレクタ回路
   より構成されることを特徴とする請求項１ないし３いず
   れかに記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記消去、書き込みおよび読み出しに要
   する各信号のいずれかを選択するセレクタ回路は、前記
   メモリ領域群選択手段よりの選択信号または前記ラッチ
   回路に保持されたメモリブロックの動作状態により制御
   されることを特徴とする請求項４に記載の不揮発性半導
   体記憶装置。
6. 【請求項６】 前記メモリ領域分割情報保持手段におい
   て情報を保持する回路が不揮発性メモリからなることを
   特徴とする請求項１ないし５いずれかに記載の不揮発性
   半導体記憶装置。
7. 【請求項７】 前記メモリ領域分割情報保持手段におい
   て情報を保持する回路が揮発性メモリからなることを特
   徴とする請求項１ないし５いずれかに記載の不揮発性半
   導体記憶装置。
8. 【請求項８】 前記メモリ領域分割情報保持手段におい
   て情報を保持する回路が不揮発性メモリおよび揮発性メ
   モリの両方からなることを特徴とする請求項１ないし５
   いずれかに記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記メモリ領域分割情報保持手段は、メ
   モリ領域分割情報の保護を示す情報を保持する保護情報
   保持手段を有し、さらに保持された保護情報に従いメモ
   リ領域分割情報の変更を禁止する手段を有することを特
   徴とする請求項６〜８いずれかに記載の不揮発性半導体
   記憶装置。
10. 【請求項１０】 前記保護情報保持手段は外部からのコ
    マンドによりメモリ領域分割情報の保護を示す情報が与
    えられることを特徴とする請求項９に記載の不揮発性半
    導体記憶装置。
11. 【請求項１１】 前記保護情報保持手段へのコマンド入
    力を無効にする手段をさらに有することを特徴とする請
    求項１０に記載の不揮発性半導体記憶装置。