KR20100032504A - 공유 버스를 갖는 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템 - Google Patents

공유 버스를 갖는 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템 Download PDF

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Abstract

공유 버스를 갖는 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템이 개시된다. 그러한 멀티 프로세서 시스템은, 제1 프로세서; 제2 프로세서; 상기 제1,2 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 공유버스에 대한 억세스 권한을 상기 제1,2 프로세서들로 제공하는 내부 레지스터를 가지는 반도체 메모리 장치; 및 상기 공유버스를 통하여 상기 제1,2 프로세서들에 대응적으로 연결된 제1,2 불휘발성 메모리 영역들을 가지며, 상기 공유버스에 대한 억세스 권한에 따라 상기 제1,2 프로세서들에 의해 상기 제1,2 불휘발성 메모리 영역들이 대응적으로 억세스되는 불휘발성 반도체 메모리 장치를 구비한다. 본 발명의 실시예에 따르면, 공유버스를 통해 프로세서들 각각에 의해 전용으로 억세스되는 멀티 칩 패키지 타입의 불휘발성 반도체 메모리 장치를 멀티 프로세서 시스템내에 채용할 수 있으므로 단일 칩 패키지 타입에 비해 소프트웨어의 변경이 필요 없고 멀티 칩 패키지의 볼 그리드 어레이 내의 볼 수가 감소되고 시스템 구성이 간단해진다.
Figure P1020080091419
멀티 프로세서 시스템, 멀티포트, 공유 영역, 내부 레지스터, 세맵퍼

Description

공유 버스를 갖는 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템 {Multi processor system having multi port semiconductor memory device and non-volatile memory with shared bus}
본 발명은 멀티 프로세서 시스템에 관한 것으로, 특히 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템에 관한 것이다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간들이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되고 있다. 최근에 모바일 통신 시스템, 예를 들어 휴대용 멀티미디어 플레이어(PMP), 핸드 헬드 폰(HHP), 또는 PDA 등의 멀티미디어 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 하나의 시스템 내에 복수의 프로세서를 채용한 멀티 프로세서 시스템이 선호된다. 예를 들어, 핸드 헬드 폰에는 사용자들의 컨버젼스 요구에 따라, 기본적인 전화 기능 이외에 음악, 게임, 카메라, 결제기능, 또는 동영상 기능 등이 추가적으로 구현될 수 있다. 따라서, 그러한 경우에 통신 변복조 기능을 수행하는 통신 프로세서와, 상기 통신 기능을 제외한 어플리케이션 기능을 수행하는 응용 프로세서 가 상기 핸드 헬드 폰 내의 인쇄회로 기판에 함께 채용될 필요성이 있다.
그러한 멀티 프로세서 시스템에서 프로세싱 데이터를 저장하기 위해 채용되는 반도체 메모리는 동작이나 기능 면에서 다양하게 변화될 수 있다. 예컨대, 복수의 억세스 포트를 가지고서 그 억세스 포트들 각각을 통해 동시에 데이터를 입출력할 것이 요구될 수 있다.
일반적으로, 2개의 억세스 포트를 갖는 반도체 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다. 한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며, DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 각각의 프로세서들이 억세스 할 수 있도록 하는 다이나믹 랜덤 억세스 메모리를 우리는 상기 듀얼포트 메모리와 보다 철저히 구별하기 위하여 본 명세서 내에서 멀티포트 반도체 메모리 장치 또는 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
그러한 멀티 프로세서 시스템에 적합한 메모리를 기본적으로 구현하려는 본 발명자의 의도와 유사하게, 도 1에서 보여지는 바와 같이, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있도록 되어있는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
종래기술에 따른 멀티 프로세서 시스템의 블록도를 도시한 도 1을 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 억세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 억세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 억세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)을 메모리 어레이(35)내에 구현하기 위해서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나는 메모리 어레이(35)내의 메모리 영역들의 배치와 각 포트에 대한 적절한 리드/라이트 패쓰(경로)제어 테크닉이다.
불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템의 경우에, 메모리의 공유적 구성에 따른 소프트웨어 등과 같은 개발 리소스 투입의 최소화 및 시스템 구성의 간단화가 요구된다.
본 발명의 목적은 공유버스를 가지는 멀티 칩 패키지 타입의 불휘발성 반도 체 메모리 장치와 멀티포트 반도체 메모리 장치를 갖는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 다른 목적은 공유버스를 통해 프로세서들 각각에 의해 전용으로 억세스되는 멀티 칩 패키지 타입의 불휘발성 반도체 메모리 장치를 시스템 내에 채용한 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 또 다른 목적은 서로 독립적인 불휘발성 메모리 영역들이 멀티 칩 패키지 타입으로 이루어지고 공유버스를 통하여 프로세서들에 의해 억세스되는 경우에 프로세서들 간의 데이터 억세스 충돌을 방지할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 또 다른 목적은 프로세서들이 억세스하는 메모리들의 구성 및 구조를 개선하여 시스템 구성을 간단히 할 수 있는 멀티 프로세서 시스템 및 그에 따른 불휘발성 반도체 메모리의 억세스 방법을 제공함에 있다.
본 발명의 또 다른 목적은 불휘발성 메모리의 공유 구조에서 공유버스를 이용한 독립적 억세스 기능을 제공하는 멀티포트 반도체 메모리 장치 및 그를 채용한 멀티 프로세서 시스템을 제공함에 있다.
상기한 목적들을 달성하기 위하여 본 발명의 실시예의 일 양상(an aspect)에 따른 멀티 프로세서 시스템은:
제1 프로세서; 제2 프로세서; 상기 제1,2 프로세서들에 의해 각기 다른 포트 를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 공유버스에 대한 억세스 권한을 상기 제1,2 프로세서들로 제공하는 내부 레지스터를 가지는 반도체 메모리 장치; 및 상기 공유버스를 통하여 상기 제1,2 프로세서들에 대응적으로 연결된 제1,2 불휘발성 메모리 영역들을 가지며, 상기 공유버스에 대한 억세스 권한에 따라 상기 제1,2 프로세서들에 의해 상기 제1,2 불휘발성 메모리 영역들이 대응적으로 억세스되는 불휘발성 반도체 메모리 장치를 구비한다.
본 발명의 실시예에서, 상기 불휘발성 반도체 메모리 장치는 플래시 메모리일 수 있으며, 그 경우에 낸드 타입의 메모리 셀 구조를 갖는 낸드 타입 플래시 메모리일 수 있다.
본 발명의 실시예에서, 상기 공유 메모리 영역은 메모리 뱅크단위로 할당되며, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비될 수 있다.
또한, 상기 내부 레지스터는 상기 공유버스에 대한 억세스 권한 정보를 저장하는 세맵퍼 영역들과, 상기 억세스 권한에 관련된 요청 또는 변경실행에 대한 메시지를 저장하는 메일 박스 영역들을 구비할 수 있다.
바람직하기로, 상기 제1,2 불휘발성 메모리 영역들은 멀티칩 패키지 타입으로서 형성되며, 상기 내부 레지스터는 상기 공유 메모리 영역에 대한 특정 어드레스에 응답하여 상기 공유 메모리 영역의 특정영역 대신에 억세스된다.
본 발명의 실시예에서, 상기 제1,2 불휘발성 메모리 영역들에 대한 칩 인에 이블은 대응되는 상기 제1,2 프로세서들에 의해 각기 독립적으로 수행되며, 상기 내부 레지스터는 상기 세맵퍼 영역들 및 메일 박스 영역들 이외에 상기 공유 메모리 영역의 억세스를 위한 세맵퍼 영역들 및 메일 박스 영역들을 더 구비할 수 있다.
또한, 상기 제2 프로세서, 상기 반도체 메모리 장치, 및 상기 불휘발성 반도체 메모리 장치는 메모리 링크 아키텍쳐를 형성한다.
본 발명의 다른 실시예적 양상에 따른 멀티 프로세서 시스템은,
각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들과;
상기 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 공유버스에 대한 억세스 권한을 상기 프로세서들로 제공하는 내부 레지스터를 가지는 반도체 메모리 장치; 및
상기 공유버스를 통하여 상기 프로세서들에 대응적으로 각기 연결되며 상기 프로세서들의 부트 코드들을 저장하고 있는 불휘발성 메모리 영역들을 가지며, 상기 공유버스에 대한 억세스 권한에 따라 상기 프로세서들에 의해 상기 불휘발성 메모리 영역들이 대응적으로 억세스되는 불휘발성 반도체 메모리 장치를 구비한다.
본 발명의 실시예에서, 상기 불휘발성 반도체 메모리 장치는 상기 불휘발성 메모리 영역들을 멀티 칩 패키지 형태로 구성하며, 상기 프로세서들은 모뎀 프로세서와 어플리케이션 프로세서를 포함할 수 있다.
본 발명의 실시예에서 상기 불휘발성 메모리 영역들에 대한 칩 인에이블은 대응되는 상기 프로세서들에 의해 각기 독립적으로 수행될 수 있으며, 상기 불휘발성 반도체 메모리 장치는 멀티 칩 패키지에 형성된 볼 그리드 어레이 내의 볼들을 통해 상기 공유버스와 연결된다.
바람직하기로, 상기 멀티 프로세서 시스템은 모바일 폰, PMP, PSP, PDA, 또는 휴대용 전화기 중의 하나일 수 있다.
본 발명의 또 다른 실시예적 양상에 따른 반도체 메모리 장치는,
프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과;
상기 메모리 셀 어레이 내에 할당되며 상기 프로세서들에 의해 각기 전용으로 억세스되는 전용 메모리 영역들과;
상기 메모리 셀 어레이의 외부에 위치되며 멀티칩 패키지 타입을 갖는 플래시 메모리의 공유버스에 대한 억세스 권한을 상기 프로세서들로 제공하는 내부 레지스터를 구비한다.
본 발명의 또다른 실시예적 양상에 따라, 멀티 칩 패키지 타입으로 형성되고 공유버스에 공통으로 연결된 제1,2 불휘발성 메모리 영역을 구비하는 불휘발성 반도체 메모리 장치를, 통신 인터페이싱 용 휘발성 반도체 메모리 장치를 통하여 서로 연결된 제1,2 프로세서가 억세스하는 방법은,
상기 휘발성 반도체 메모리 장치의 메모리 셀 어레이 내에 상기 제1,2 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되는 공유 메모리 영역을 준비하고, 상기 공유버스에 대한 억세스 권한을 나타내며 상기 공유 메모리 영역의 특정영역을 가리키는 어드레스에 응답하여 상기 특정영역 대신에 억세스되는 내부 레지스터를 상기 메모리 셀 어레이 외부에 준비하는 단계와;
상기 제1 프로세서가 상기 제1 불휘발성 메모리 영역을 억세스할 경우에는 상기 내부 레지스터의 억세스 권한 정보를 리드한 후, 억세스 권한이 있으면 상기 공유버스를 통해 상기 제1 불휘발성 메모리 영역을 억세스하고, 억세스 권한이 없으면 상기 내부 레지스터에 억세스 요청정보를 라이트하는 단계와;
상기 제2 프로세서가 상기 제2 불휘발성 메모리 영역을 억세스할 경우에는 상기 내부 레지스터의 억세스 권한 정보를 리드한 후, 억세스 권한이 있으면 상기 공유버스를 통해 상기 제2 불휘발성 메모리 영역을 억세스하고, 억세스 권한이 없으면 상기 내부 레지스터에 억세스 요청정보를 라이트하는 단계를 구비한다.
본 발명의 실시예에서, 상기 억세스 권한 정보는 상기 내부 레지스터의 세맵퍼 영역을 활용하여 저장하고, 상기 억세스 요청정보는 상기 내부 레지스터의 메일 박스 영역을 활용하여 저장할 수 있다.
바람직하기로, 상기 멀티 프로세서 시스템은 차량 모바일 폰, PMP, PSP, PDA, 또는 휴대용 전화기 중의 하나일 수 있다. 또한, 상기 불휘발성 메모리는 EEPROM 계열의 메모리, 플래시 메모리 또는 PRAM(Phase-change RAM)일 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 공유버스를 통해 프로세서들 각각에 의해 전용으로 억세스되는 멀티 칩 패키지 타입의 불휘발성 반도체 메모리 장치를 멀티 프로세서 시스템내에 채용할 수 있으므로 단일 칩 패키지 타입에 비해 소프트웨어의 변경이 필요 없고 멀티 칩 패키지의 볼 그리드 어레이 내의 볼 수가 감소되고 시스템 구성이 간단해진다.
또한, 불휘발성 반도체 메모리 장치를 억세스 할 경우에 휘발성 반도체 메모리 장치의 내부 레지스터를 프로세서들이 활용함에 의해 프로세서들 간의 데이터 억세스 충돌이 방지된다. 그리고, 불휘발성 메모리 장치내의 칩들이 독립적으로 인에이블되어 동작되므로 시스템의 보안에 대한 신뢰성이 높아진다.
이하에서는 본 발명의 실시예에 따라, 공유 버스를 갖는 불휘발성 메모리와 멀티포트 반도체 메모리 장치를 채용한 멀티 프로세서 시스템에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리나 플래시 메모리 및 그와 관련된 기능적 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
우선, 후술될 본 발명의 실시예에 대한 더욱 철저한 이해를 제공할 의도만으 로, 컨베셔날 기술에 따른 멀티 프로세서 시스템이 이하에서 설명될 것이다.
도 2에서와 같이 컨벤셔날 기술의 멀티 프로세서 시스템은, 멀티미디어 기기 등을 구성하기 위해 상기한 도 1의 선행기술과는 대조적인 구성을 가질 수 있다.
즉, 도 2는 컨벤셔날 기술에 따라 개선된 멀티 프로세서 시스템의 메모리 연결 구조를 보여주는 개략적 블록도로서, 2개의 프로세서(100,200)와, 1개의 DRAM(400)과, 1개의 플래시 메모리(300)를 갖는 시스템 구조를 보여준다.
보다 구체적으로, 본 분야에서의 컨벤셔날 기술로서, 핸드 헬드 폰과 같은 모바일 통신 디바이스에 채용될 수 있는 멀티 프로세서 시스템은, 멀티포트 반도체 메모리 장치(400:원디램)를 기본적으로 갖는다. 상기 멀티 프로세서 시스템에 채용된 제1,2 프로세서들(100,200)은 멀티포트를 갖는 DRAM(400)을 공유적으로 사용한다. 또한, 플래시 메모리(300)가 버스라인(B3)을 통해 상기 제2 프로세서(200)에 연결되어 있으므로, 상기 제1 프로세서(100)는 상기 원디램(400)과 상기 제2 프로세서(200)를 통해 간접적으로 상기 플래시 메모리(300)를 억세스할 수 있다. 한편, 상기 제2 프로세서(200)는 상기 플래시 메모리(300)를 직접적으로 억세스한다.
여기서, 상기 제1 프로세서(100)는 미리 설정된 타스크(Task) 예컨대 통신신호의 변조 및 복조를 수행하는 모뎀(MODEM) 프로세서의 기능을 담당할 수 있으며, 상기 제2 프로세서(200)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 프로세서의 기능을 담당할 수 있다. 그러나, 사안이 다른 경우에 상기 프로세서들의 기능은 서로 반대로 되거나 추가될 수 있다.
상기 플래시 메모리(300)는 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 플래시 메모리나, 셀 어레이의 구성이 NAND 구조를 갖게 되는 NAND 플래시 메모리가 될 수 있다. 상기 NOR 플래시 메모리나 NAND 플래시 메모리 모두는 플로팅 게이트를 갖는 모오스 트랜지스터로 이루어진 메모리 셀을 어레이 형태로서 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 부트 코드, 프로그램, 통신 데이터, 또는 보존용 데이터의 저장을 위해 탑재된다.
원디램(oneDRAM)으로도 불려지는 상기 멀티포트 DRAM(400)은 프로세서들(100,200)의 데이터 처리를 위한 메인 메모리로서 기능한다. 도 2에서 보여지는 바와 같이, 하나의 멀티포트 DRAM(400)이 서로 다른 2개의 억세스 패쓰를 통하여 제1,2 프로세서들(100,200)에 의해 각기 억세스 될 수 있도록 하기 위해, 상기 멀티포트 DRAM(400)의 내부에는 시스템 버스들(B1,B2)에 각기 대응적으로 연결되는 포트들과 메모리 뱅크들이 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과는 상이하다.
여기서, 도 2에서 보여지는 멀티포트 DRAM(400)은 메모리 반도체 메이커로서 세계적으로 유명한 대한민국의 삼성전자에 의해 등록제품명 "원디램" 으로서 제조되는 디램 타입 메모리의 기능과 실질적으로 유사하다. 그러한 원디램은 모바일 디바이스 내에서 통신 프로세서와 미디어 프로세서 간의 데이터 처리 속도를 현저히 증가시킬 수 있는 퓨전 메모리 칩이다. 일반적으로 두 프로세서들이 있는 경우에 두 개의 메모리들이 통상적으로 요구된다. 그렇지만, 원디램 솔루션은, 프로세서들 간의 데이터를 단일 칩을 통하여 라우팅할 수 있기 때문에, 두 개의 메모리들에 대한 필요성을 제거할 수 있다. 또한 듀얼 포트 어프로치를 취함에 의해, 원 디램은 프로세서들 간의 데이터 전송에 걸리는 시간을 상당히 감소시킨다. 단일 원디램 모듈은 고성능 스마트 폰 및 다른 멀티미디어 리치 핸드 셋(rich-handset)내에서 적어도 2개의 모바일 메모리 칩들을 대치할 수 있다. 프로세서들 간의 데이터 처리 속도가 보다 빨라짐에 따라 원디램은 전력 소모를 약 30퍼센트 정도 감소시키며, 필요해지는 칩 수를 줄이고, 토탈 다이 에리어 커버리지를 약 50퍼센트 축소시킬 수 있다. 이 결과는 셀룰러 폰의 속도를 약 5배 증가시키고 배터리 수명을 길게 하고 핸드셋 디자인을 슬림하게 하는 결과를 야기한다.
상기 도 2에서 보여지는 멀티포트 DRAM(400)이 4개의 메모리 영역들로 이루어진 메모리 셀 어레이를 가지는 경우라고 하면, 하나의 메모리 영역을 가리키는 제1 뱅크는 제1 프로세서(100)에 의해 전용으로 억세스 되고, 제3 뱅크 및 제4 뱅크는 제2 프로세서(200)에 의해 전용으로 억세스 되도록 할 수 있다. 한편, 제2 뱅크는 서로 다른 포트를 통하여 상기 제1,2프로세서들(100,200)모두에 의해 억세스 되어질 수 있다. 결국, 메모리 셀 어레이 내에서 제2 뱅크는 공유 메모리 영역으로서 할당되고, 제1,3, 및 4 뱅크들은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당되는 것이다.
상기 제1 프로세서(100)가 상기 제2 뱅크를 억세스하는 경우에 상기 멀티포트 DRAM(400)내의 패쓰 제어부(50)는 상기 제2 뱅크가 상기 시스템 버스(B1)에 연결되도록 한다. 상기 제1 프로세서(100)가 상기 제2 뱅크를 억세스하는 동안에, 상 기 제2 프로세서(200)는 전용 메모리인 상기 제3 뱅크 또는 제4 뱅크를 억세스할 수 있다. 상기 제1 프로세서(100)가 상기 제2 뱅크를 억세스하지 않는 경우에, 상기 제2 프로세서(200)는 비로소 공유 메모리 영역인 상기 제2 뱅크를 억세스할 수 있게 된다.
도 2의 메모리 연결 구조에서는, 상기 제1 프로세서(100)가 플래시 메모리(300)를 직접적으로 억세스하기가 어렵다. 상기 제1 프로세서(100)에 또 다른 플래시 메모리가 연결되어 있다면 직접적인 억세스가 가능하지만, 이는 전체 시스템의 간소화 및 코스트 다운에 바람직하지 않는 구조이다. 따라서, 상기 제1 프로세서(100)는 UART/SPI 인터페이스 등과 같은 호스트 인터페이스를 통해 상기 제2 프로세서(200)와 통신하며 원디램(400)을 통해 플래시 메모리(300)에 저장된 데이터를 리드하거나 플래시 메모리(300)에 데이터를 라이트한다.
상기 제1 프로세서(100)가 시스템의 동작 초기에 상기 플래시 메모리(300)를 간접적으로 억세스하여 부팅을 행하는 과정과, 업데이트된 통신 코드를 상기 플래시 메모리(300)에 저장되도록 하는 과정은 이하에서 설명될 것이다.
구체적으로, 컨벤셔날 기술에서는 모뎀 프로세서(100)의 플래시 레스(less) 부팅의 경우에, 어플리케이션 프로세서(200)는 디램 콘트롤러 셋팅을 위한 코드를 플래시 메모리(300)로부터 리드한 후 호스트간 시리얼 인터페이스인 UART를 통해 모뎀 프로세서(100)로 보내는 한편, 모뎀 프로세서용 OS를 플래시 메모리(300)로부터 리드한 후 멀티포트 반도체 메모리 장치인 원디램(400)에 라이트한다. 따라서, 모뎀 프로세서(100)는 상기 UART를 통해 인가되는 코드와 상기 원디램에 라이트된 모뎀 프로세서용 OS를 리드하여 부팅을 수행한다.
또한, 상기 모뎀 프로세서(100)는 부팅 이후 동작 중에 업데이트되는 통신 코드가 플래시 메모리(300)에 저장되도록 하기 위해 상기 원디램(400)에 통신 코드를 일단 라이트를 하고 상기 어플리케이션 프로세서(200)에 라이트 되었다는 메시지를 전송한다. 그러면, 상기 어플리케이션 프로세서(200)는 상기 라이트된 통신 코드를 상기 원디램(400)으로부터 리드하여 플래시 메모리(300)내의 코드 저장영역에 라이트한다.
따라서, 도 2와 같은 멀티 프로세서 시스템에서는 상기 모뎀 프로세서(100)가 어플리케이션 프로세서(200)의 도움을 받아 간접적으로 플래시 메모리(300)를 억세스 하는 구조이므로, 모뎀 프로세서의 다이렉트 억세스 동작이 매우 어려우며 파일 시스템과 특별한 프로토콜을 포함하는 소프트웨어의 변경이 많게 되고, 개발 리소스 투입이 많아지는 문제가 있다. 또한, 데이터 전송 속도가 느리고, 어플리케이션 프로세서(200)에서의 전류 소모도 증대된다.
한편, 플래시 레스를 탈피하여 모뎀 프로세서에 별도의 전용 플래시 메모리를 설치하게 되면 시스템 구성이 복잡해지고 시스템 구현 코스트가 상승된다.
그러므로, 메모리의 공유적 구성에 따른 소프트웨어 등과 같은 개발 리소스 투입의 최소화 및 시스템 구성의 간단화가 절실히 필요해진다.
도 3은 본 발명의 실시예에 따라 공유버스 구조를 갖는 멀티 프로세서 시스템의 블록도이다.
도 3을 참조하면, 도 2의 연결구성과는 달리, 제1 프로세서(100)와 불휘발성 반도체 메모리 장치 예를 들어 플래시 메모리(300)간에 버스라인(B3)이 설치된 것이 보여진다. 상기 버스라인(B3)과 상기 제1 프로세서(200)의 버스라인(B4)은 모두 공유버스(B5)에 접속된다.
상기 플래시 메모리(300)는 상기 제1 프로세서(100)에 의해 전용으로 억세스되는 제1 불휘발성 메모리 영역(310)과, 상기 제2 프로세서(200)에 의해 전용으로 억세스되는 제2 불휘발성 메모리 영역(320)을 멀티 칩 패키지 타입으로 구비한다. 상기 제1,2 불휘발성 메모리 영역들(310,320)에는 각기 대응되는 프로세서에 적합한 펌 웨어(F/W) 및 데이터가 불휘발적으로 저장되어 있다. 결국, 도 3에서 보여지는 플래시 메모리(300)는 멀티 칩 패키지(MCP)타입으로 형성되어 있으며, 하나의 독립적인 칩으로서 구현되는 제1 불휘발성 메모리 영역(310)은 상기 제1 프로세서(100)에 의해 전용으로 억세스 되어지고, 또 다른 하나의 독립적인 칩으로서 구현되는 제2 불휘발성 메모리 영역(320)은 상기 제2 프로세서(200)에 의해 전용으로 억세스 되어진다. 여기서, 멀티 칩 패키지의 외부에는 볼 그리드 어레이가 형성될 수 있는데, 설치되는 볼들의 개수를 줄여 시스템 구성을 보다 콤팩트하게 하기 위해서는 상기 제1,2 불휘발성 메모리 영역들(310,320)은 공유버스(B5)를 이용하게 된다. 상기 공유버스(B5)는 입출력 데이터 및 제어신호들을 전송하는 라인들이다.
상기 제1 프로세서(100)가 상기 공유버스(B5)를 점유한 경우에 상기 제1 프로세서(100)는 제1 칩 인에이블 신호 /CE0를 활성화하여 라인(L1)을 통해 상기 제1 불휘발성 메모리 영역(310)의 칩 인에이블 핀에 인가한다. 또한, 상기 제2 프로세서(200)가 상기 공유버스(B5)를 점유한 경우에 상기 제2 프로세서(200)는 제2 칩 인에이블 신호 /CE1를 활성화하여 라인(L2)을 통해 상기 제2 불휘발성 메모리 영역(320)의 칩 인에이블 핀에 인가한다.
상기 제1,2 프로세서들(100,200)이 상기 공유버스(B5)를 충돌 없이 점유하도록 하기 위해, 휘발성 메모리로서의 멀티포트 반도체 메모리 장치 예컨대 원디램(410)내의 메모리 셀 어레이의 외부에는 상기 공유버스(B5)에 대한 억세스 권한을 나타내는 내부 레지스터(50)가 마련된다. 예를 들어, 내부 레지스터(50)내의 제2 세맵퍼 영역(51b)에 제1 프로세서(100)가 상기 공유버스(B5)를 통해 상기 제1 불휘발성 메모리 영역(310)을 억세스할 수 있는 정보가 있는 경우에 상기 제1 프로세서(100)는 제1 칩 인에이블 신호 /CE0를 활성화하여 상기 제1 불휘발성 메모리 영역(310)을 억세스할 수 있게 된다. 한편, 내부 레지스터(50)내의 제2 세맵퍼 영역(51b)에 제2 프로세서(200)가 상기 공유버스(B5)를 통해 상기 제2 불휘발성 메모리 영역(320)을 억세스할 수 있는 정보가 존재하는 경우에 상기 제2 프로세서(200)는 제2 칩 인에이블 신호 /CE1를 활성화하여 상기 제2 불휘발성 메모리 영역(320)을 억세스할 수 있게 된다.
상기 원디램(410)의 내부 레지스터(50)내의 제2 세맵퍼 영역(51b)에는 상기 공유버스에 대한 억세스 권한 정보가 저장되고, 제1 세맵퍼 영역(51a)에는 B 뱅크로서 설정된 공유 메모리 영역(11)에 대한 억세스 권한정보가 저장된다.
이와 같이 본 발명의 실시예의 경우에는 멀티 칩 패키지 타입으로 불휘발성 반도체 메모리 장치를 구성하여 두고, 불휘발성 반도체 메모리 장치의 공유 버스에 대한 억세스 중재는 상기 원디램(410)내의 내부 레지스터를 활용함에 의해 구현된 다.
다시 도 3을 참조하면, 시스템 버스들(B1,B2)을 통해 각기 대응되는 프로세서들(100,200)과 연결되어 있는 멀티포트 반도체 메모리 장치(410)의 내부에서 메모리 셀 어레이를 구성하는 메모리 뱅크들을 4개로 설계할 경우에, 제1 전용 메모리 영역으로서 기능하는 A 뱅크(10)는 제1 프로세서(100)에 의해 전용으로 억세스 되고, 제2 전용 메모리 영역들로서 기능하는 C,D 뱅크들(12,13)은 제2 프로세서에 의해 전용으로 억세스되게 구성할 수 있다.
한편, 공유 메모리 영역으로서 나타낸 B 뱅크(11)는 상기 제1,2프로세서들 (100,200)모두에 의해 억세스 되는 연결 구조로 되어 있다. 결국, 메모리 셀 어레이 내에서 상기 B 뱅크(11)는 공유 메모리 영역으로서 할당된다.
상기 전용 메모리 영역들(10,12,13)과 상기 공유 메모리 영역(11)은 모두 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성된 디램 셀들로 구현될 수 있다. 상기 디램 셀들은 셀 내의 저장 전하를 보존하기 위해 리프레쉬 동작을 갖는다.
여기서, 상기 4개의 메모리 영역들(10,11,12,13)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 16Mb(메가비트), 32Mb, 64Mb, 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다.
상기 멀티포트 DRAM(400)내의 내부 레지스터(50)는 패쓰 제어부로서도 기능한다. 상기 내부 레지스터(50)는 상기 제1 프로세서(100)가 상기 제2 뱅크(11)를 억세스하는 경우에 상기 제2 뱅크(11)가 상기 시스템 버스(B1)에 연결되도록 하고, 상기 제2 프로세서(200)가 상기 제2 뱅크(11)를 억세스하는 경우에 상기 제2 뱅크(11)가 상기 시스템 버스(B2)에 연결되도록 하기 위해 스위칭부(30)를 제어한다.
상기 제1 프로세서(100)는 상기 제2 프로세서(200)가 슬립프(sleep) 모드에 있더라도, 내부 레지스터(50)내의 제2 세맵퍼 영역(51b)을 참조하여 억세스 권한이 자신에게 있을 경우 상기 공유버스(B5)를 통해 상기 제1 불휘발성 메모리 영역(310)을 억세스하여 데이터를 리드하거나 라이트 할 수 있게 된다.
도 4는 도 3에 따른 멀티 프로세서 시스템의 공유버스 억세스 동작에 관련된 기능적 블록도이다.
도 4를 참조하면, 도 3의 제1 세맵퍼 영역(51a)과 제2 세맵퍼 영역(51b)이 나타나 있고, 상기 제2 세맵퍼 영역(51b)에 저장된 정보에 따라 억세스 영역이 결정되는 상기 플래시 메모리(300)의 제1,2 불휘발성 메모리 영역들(310,320)이 보여진다. 예를 들어, 상기 플래시 메모리(300)의 공유버스(B5)에 대한 억세스 권한정보가 저장되는 상기 제2 세맵퍼 영역(51b)의 정보저장 영역들(51b-1,51b-2)에 데이터 "01"이 저장된 경우 상기 제2 프로세서(200)가 상기 플래시 메모리(300)의 상기 영역(320)을 억세스 할 수 있는 권한을 가진다. 또한, 상기 제2 세맵퍼 영역(51b)의 정보저장 영역들(51b-1,51b-2)에 데이터 "10"이 저장된 경우 상기 제1 프로세서(100)가 상기 플래시 메모리(300)의 상기 영역(310)을 억세스 할 수 있는 권한을 가지는 것으로 설정할 수 있다. 결국, 상기 정보저장 영역들(51b-1,51b-2)중 정보저장 영역(51b-1)은 제1 프로세서(100)에 의해 라이트되는 영역이고, 정보저장 영 역(51b-2)은 제2 프로세서(200)에 의해 라이트되는 영역이다. 상기 제2 프로세서(200)가 정보저장 영역(51b-2)의 데이터를 "1"에서 "0"으로 변경한 경우에 일정 시간이 지나면 상기 정보저장 영역(51b-1)의 데이터는 "0"에서 "1"로 자동적으로 바뀌어진다. 또한, 상기 제1 프로세서(100)가 정보저장 영역(51b-1)의 데이터를 "1"에서 "0"으로 변경한 경우에도 일정 시간이 지나면 상기 정보저장 영역(51b-2)의 데이터는 "1"로 자동적으로 변경된다.
제2 메일박스 영역들(52b,53b)은 상기 제1,2 프로세서들(100,200)이 서로 상대 프로세서로 전송하는 메시지(공유버스 억세스에 관한 권한요청이나 권한 변경을 알리는 데이터)가 쓰여진다. 즉, 상기 메일박스 영역(52b)에는 상기 제1 프로세서(100)가 상기 제2 프로세서(200)로 전송하는 메시지가 라이트되고, 상기 메일박스 영역(53b)에는 상기 제2 프로세서(200)가 상기 제1 프로세서(100)로 전송하는 메시지가 라이트된다.
도 5는 도 3중 멀티포트 반도체 메모리 장치의 세부적 회로블록도이다.
도 5에서 보여지는 제1,2 포트들(60,61)은 포트 유닛들을 구성한다. 상기 포트 유닛들은 각기 대응되는 프로세서들(100,200)과 접속된다.
B 뱅크로서 명명된 공유 메모리 영역(11)은 상기 포트 유닛들을 통해 상기 프로세서들에 의해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 설정된 메모리 용량단위로 할당된다.
패쓰 제어부로서 기능하는 내부 레지스터(50)는 상기 프로세서들(100,200) 간의 데이터 송수신이 상기 공유 메모리 영역(11)을 통해 이루어지도록 하기 위해, 상기 공유 메모리 영역(11)과 상기 포트 유닛들(60,61) 간의 데이터 패쓰를 스위칭부(30)를 통해 제어한다. 도 5의 내부 레지스터(50)의 일부에는 상기 메모리 셀 어레이의 외부에 위치되며 플래시 메모리(300)의 억세스 권한에 대한 정보를 저장하는 제2 세맵퍼 영역(51b)이 도 6에서 보여지는 바와 같이 포함되어 있다.
결국, 상기 내부 레지스터(50)는, 상기 공유 메모리 영역(11)의 특정 영역(121)을 억세스 하는 특정 어드레스가 인가될 경우에, 상기 메모리 셀 어레이의 외부에서 상기 공유 메모리 영역(11)의 상기 특정 영역 대신에 억세스 된다.
스위칭부(30)는 상기 패쓰 제어부인 내부 레지스터(50)와 연결되어 제어 라인(C1)을 통해 인가되는 스위칭 제어신호(LCON)에 따라, 상기 공유 메모리 영역(11)이 상기 제1 패쓰부(20) 또는 상기 제2 패쓰부(21)에 동작적으로 연결되도록 한다.
결국, 제1 포트(60)에 연결된 제1 프로세서(100)가 상기 공유 메모리 영역(11)을 억세스하는 경우에는 상기 제1 패쓰부(20), 스위칭부(30), 및 공유 메모리 영역(11)간에 존재하는 라인들(L1,L10,L21)이 서로 동작적으로 연결된다.
도 5에서, 상기 제1 패쓰부(20)는 라인(L1)을 입출력 라인들(L10,L20)중의 하나에 스위칭하는 기능을 기본적으로 가지며, 도 8에서 보여지는 바와 같이 입출력 센스앰프 및 드라이버(22)와, 멀티플렉서 및 드라이버(26)로 구성될 수 있다. 유사하게, 상기 제2 패쓰부(21)는 라인(L2)을 입출력 라인들(L30,L11,L31)중의 하나에 스위칭하는 기능을 기본적으로 가지며, 도 8에서 보여지는 바와 같이 입출력 센스앰프 및 드라이버(22)와, 멀티플렉서 및 드라이버(26)로 구성될 수 있다.
인터럽트 드라이버(70)는 상기 내부 레지스터(50)와 연결되어 각 프로세서로 프로세서 인터럽트 신호(INTi)를 인가하는데 사용될 수 있다.
본 발명의 실시예에서 상기 제1 프로세서(100)는 미리 설정된 타스크(Task) 예컨대 통신신호의 변조 및 복조를 수행하는 모뎀(MODEM) 프로세서의 기능을 담당할 수 있다. 또한, 상기 제2 프로세서(200)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 프로세서의 기능을 담당할 수 있다.
도 6은 도 5의 메모리 뱅크들과 내부 레지스터의 어드레스 할당 및 대치적 억세스 관계를 보여준다.
도 6에서, 각 뱅크들(10-13)이 16메가 비트의 용량으로 되어 있다고 가정한다. 여기서, 공유 메모리 영역인 B 뱅크(11)내의 특정 영역은 디세이블 영역(121)으로 설정된다. 즉, DRAM으로 구성된 공유 메모리 영역(11)의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(0x7FFFFFFFh ~ 0x8FFFFFFFh, 2KB 사이즈 = 1 로우 사이즈)는 패쓰 제어 및 인터페이스 부로서 기능하는 내부 레지스터(50)를 억세스하는데 할당된다. 이에 따라, 상기 특정 로우 어드레스(0x7FFFFFFFh ~ 0x8FFFFFFFh)가 인가될 때, 공유 메모리 영역(11)의 대응되는 특정 워드라인 영역(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다. 결국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 세맵퍼 영역들(51a,51b)과 메일박스 영역들(52a,53a,52b,53b)이 억세스되도록 하는 것이고, 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령어를 해석하여 메모리 셀 어레이의 외부 에 마련된 내부 레지스터로 매핑을 시키는 것이다. 따라서, 프로세서들에 의해 구동되는 칩셋의 메모리 콘트롤러는 이 영역에 대하여 다른 메모리의 셀과 동일한 방법으로 코멘드를 발생한다.
도 6에서, 제1,2 세맵퍼 영역들(51a,51b)에는 공유 메모리 영역(11)과 상기 플래시 메모리(300)에 대한 억세스 권한정보가 각기 저장된다. DRAM용 메일박스 영역들(52a,53a)에는 상기 제1,2 프로세서들(100,200)이 서로 상대 프로세서로 전송하는 메시지(권한 요청, 어드레스, 데이터 사이즈, 데이터가 저장된 공유 메모리의 어드레스를 가리키는 전송 데이터, 또는 명령어 등)가 쓰여진다. 즉, 상기 메일박스 영역(52a)에는 상기 제1 프로세서(100)가 상기 제2 프로세서(200)로 전송하는 메시지가 라이트되어 있고, 상기 메일박스 영역(53a)에는 상기 제2 프로세서(200)가 상기 제1 프로세서(100)로 전송하는 메시지가 라이트되어 있다.
또한, 플래시 용 메일박스 영역들(52b,53b)은 상기 제1,2 프로세서들(100,200)이 서로 상대 프로세서로 전송하는 메시지(공유버스 억세스에 관한 권한요청이나 권한 변경을 알리는 데이터)가 쓰여진다. 즉, 상기 메일박스 영역(52b)에는 상기 제1 프로세서(100)가 상기 제2 프로세서(200)로 전송하는 메시지가 라이트되고, 상기 메일박스 영역(53b)에는 상기 제2 프로세서(200)가 상기 제1 프로세서(100)로 전송하는 메시지가 라이트된다.
상기 세맵퍼(semaphore)영역들(51a,51b), DRAM용 메일박스 영역들(52a,53a), 플래시 용 메일박스 영역들(52b,53b)은 각기 16비트로 할당될 수 있으며, 체크 비트 영역(54)은 4비트로 할당될 수 있다. 리저브 영역(55)은 예비 영역으로서 2비트 로서 할당될 수 있다.
상기 영역들(51a,51b,52a,52b,53a,53b,54,55)은 상기 특정 로우 어드레스에 의해 공통적으로 인에이블 될 수 있으며, 인가되는 컬럼 어드레스에 따라 각기 개별적으로 억세스될 수 있다.
결국, 상기 내부 레지스터(50)는 프로세서들 간의 인터페이싱을 위해, 상기 메모리 셀 어레이 영역과는 별도로 마련된 데이터 저장영역이다. 상기 내부 레지스터(50)는 상기 제1,2 프로세서들 모두에 의해 억세스 되며, 플립플롭, 데이터 래치로 구성될 수 있다. 따라서, 상기 내부 레지스터(50)는 DRAM의 메모리 셀과는 다른 래치타입 저장셀로 구성되므로 리프레쉬 동작을 요하지 않는다.
상기 제1,2 프로세서들(100,200)간의 데이터 인터페이스가 멀티포트 DRAM(410)을 통해 구현되는 경우라면 상기 제1,2 프로세서들은 상기 메일 박스들(52a,52b,53a,53b)을 활용하여 상대 프로세서에게 전송될 메시지를 라이트할 수 있다. 라이트된 메시지를 리드한 수신 측 프로세서는 전송 측 프로세서의 메시지를 인식하고 그에 응답한 동작을 수행한다.
본 발명의 실시예에서는 상기 메일 박스들(52b,53b)을 활용하여 공유버스 억세스에 관한 권한요청이나 권한 변경을 알리는 데이터를 상대 프로세서에게 전송하고, 제2 세맵퍼(51b)를 통해 억세스 권한정보를 확인함에 의해, 데이터 충돌없이 각 프로세서가 해당 불휘발성 메모리 영역을 억세스할 수 있게 된다.
도 7은 도 5중 공유 메모리 영역에 대한 멀티패쓰 억세싱의 일예를 보여주는 세부적 회로도이고, 또한, 도 8은 도 5중 제1 포트 유닛과 제1 패쓰부 간의 세부적 연결 예를 보여주는 상세 블록도로서, 입출력 센스앰프 및 드라이버(22)와, 멀티플렉서 및 드라이버(26)를 포함하는 구성이 보여진다.
도 7을 참조하면, 메모리 셀(4)은 도 5의 공유 메모리 영역(11)에 속해 있는 메모리 셀이다. 도면을 참조하면, 상기 공유 메모리 영역(11)은 스위칭부(30)의 스위칭 동작에 의해 도 5의 제1,2 패쓰부(20,21)중의 하나와 동작적으로 연결되는 것이 나타나 있다.
상기 공유 메모리 영역(11)내에서, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 구성된 상기 디램 셀(4)은 단위 메모리 소자를 형성한다. 상기 디램 셀(4)은 복수의 워드라인(WL)과 복수의 비트라인(BL)의 교차점에 연결되어 매트릭스 형태의 뱅크 어레이가 형성되도록 한다. 도 7에서 보여지는 워드라인(WL)은 상기 디램 셀(4)의 억세스 트랜지스터(AT)의 게이트와 로우 디코더(75)간에 배치된다. 상기 로우 디코더(75)는 로우 어드레스 멀티 플렉서(71)의 선택 로우 어드레스(SADD)에 응답하여 로우 디코딩 신호를 상기 워드라인 및 상기 레지스터부(50)로 인가한다. 비트라인 페어를 구성하는 비트라인(BLi)은 상기 억세스 트랜지스터(AT)의 드레인과 컬럼 선택 트랜지스터(T1)에 연결된다. 상보(컴플리멘터리)비트라인(BLBi)은 컬럼 선택 트랜지스터(T2)에 연결된다. 상기 비트라인 페어(BLi,BLBi)에 연결된 피형 모오스 트랜지스터들(P1,P2)과 엔형 모오스 트랜지스터들(N1,N2)은 비트라인 센스앰프(5)를 구성한다. 센스앰프 구동용 트랜지스터들(PM1,NM1)은 구동 신호(LAPG,LANG)를 각기 수신하여 상기 비트라인 센스앰프(5)를 구동한다. 상기 컬럼 선택 트랜지스터들(T1,T2)로 구성된 컬럼 선택 게이트(6)는 컬럼 디코더(74)의 컬럼 디코딩 신호를 전달하는 컬럼 선택 라인(CSL)에 연결된다. 상기 컬럼 디코더(74)는 컬럼 어드레스 멀티 플렉서(70)의 선택 컬럼 어드레스(SCADD)에 응답하여 컬럼 디코딩 신호를 상기 컬럼 선택라인 및 상기 레지스터부(50)로 인가한다.
도 7에서 로컬 입출력 라인 페어(LIO,LIOB)는 제1 멀티 플렉서(7)와 연결된다. 상기 제1 멀티플렉서(7)를 구성하는 트랜지스터들(T10,T11)이 로컬 입출력 라인 제어신호(LIOC)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIO,LIOB)는 글로벌 입출력 라인 페어(GIO,GIOB)와 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIO,LIOB)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 한편, 반대로 데이터의 라이트 동작 모드에서는 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 인가된 라이트 데이터가 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 여기서, 상기 로컬 입출력 라인 제어신호(LIOC)는 상기 로우 디코더(75)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다.
상기 글로벌 입출력 라인 페어(GIO,GIOB)으로 전달된 리드 데이터는 라인들(L10,L11)중 하나를 통해 도 8에서 보여지는 바와 같이 대응되는 입출력 센스앰프 및 드라이버(22)와 연결된다. 입출력 센스앰프(22)는 지금까지의 데이터 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭하는 역할을 담당한다. 상기 입출력 센스앰프(22)로부터 출력된 리드 데이터는 도 8에서 보여지는 바와 같이 입출력 센스앰프(22)와 함께 제1 패쓰부(20)를 구성하는 멀티플렉서 및 드라이버(26)를 통해 제1 포트(60)로 전달된다. 상기 공유 메모리 영역(11)이 상기 제1 프로세서(100)에 의해 억세스된 상태이면, 상기 제2 프로세서(200)는 상기 라인(L11)과는 접속되어 있는 상태가 아니므로, 공유 메모리 영역(11)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 제2 프로세서(200)는 제2 포트(61)를 통해 상기 전용 메모리 영역들(12,13)을 억세스 할 수 있다.
라이트 동작의 경우에, 상기 제1 포트(60)를 통해 인가되는 라이트 데이터는 도 8의 입력 버퍼(60-2), 멀티플렉서 및 드라이버(26), 입출력 센스앰프 및 드라이버(22), 및 상기 스위칭부(30)를 차례로 거쳐서 도 7의 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 상기 제1 멀티플렉서(7)가 활성화되면 상기 라이트 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달되어, 선택된 메모리 셀(4)에 저장된다.
도 8에서 보여지는 출력 버퍼 및 드라이버(60-1)와 입력 버퍼(60-2)는 도 5의 제1 포트(60)에 대응되거나 포함될 수 있다. 또한, 입출력 센스앰프 및 드라이버(22)와 멀티플렉서 및 드라이버(26)는 도 5의 제1 패쓰부(20)에 대응되거나 포함될 수 있다. 상기 멀티 플렉서 및 드라이버(26)는 하나의 프로세서가 동시에 공유 메모리 영역(11) 또는 전용 메모리 영역(10)을 억세스하는 경우를 방지한다.
상기한 바와 같이, 도 7에서 보여진 바와 같은 세부 구성을 갖는 본 실시예의 멀티포트 반도체 메모리 장치(410)에 의해, 공유 메모리 영역(11)을 2개의 프로세서들이 공통으로 억세스할 수 있으므로 프로세서들(100,200)간의 디램 인터페이싱 기능이 달성된다. 또한, 패쓰 제어 및 인터페이스 부로서 기능하는 내부 레지스터(50)를 활용함에 의해 상기 프로세서들(100,200)은 공통으로 억세스 가능한 공유 메모리 영역(11)을 통해 데이터 통신을 수행할 수 있다.
도 9는 도 3중 불휘발성 반도체 메모리 장치의 세부적 회로블록이고, 도 10은 도 9중 메모리 셀 어레이를 구성하는 단위 메모리 셀의 구조를 보여준다. 또한, 도 11은 도 10의 단위 메모리 셀을 스트링 형태로 배치함에 의해 낸드 타입 메모리 셀 어레이를 구성한 예를 보여준다.
먼저, 도 9에서 보여지는 장치 블록들은 통상적인 불휘발성 반도체 메모리 장치의 회로블록으로서 잘 알려져 있다.
도 9에서, 메모리 셀 어레이(1), 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하는 센스앰프 및 래치(2), 비트라인들을 선택하기 위한 컬럼 디코더(3), 입출력 버퍼(4), 워드라인들을 선택하기 위한 로우 디코더(5), 어드레스를 저장하고 있는 어드레스 레지스터(6), 프로그램이나 소거 동작을 위해 동작전원 전압보다 높은 고전압을 생성하는 고전압 발생회로(8), 및 불휘발성 반도체 메모리의 동작을 전반적으로 제어하는 제어회로(7)를 구비한 NAND 타입 플래시(flash)EEPROM의 블록 연결구성이 보여진다. 여기서, 도 9와 같은 구성을 갖는 플래시 메모리 장치는 도 3의 제1 불휘발성 메모리영역(310) 하나에 대응된다. 제2 불휘발성 메모리 영역(320)은 또 다른 칩에 도 9와 같은 블록들을 포함하고 있으며, 각 칩들은 별도의 칩 인에이블 핀에 의해 인에이블되며, 공유버스를 통해 연결되는 구조를 갖는다.
상기 메모리 셀 어레이(1)의 구성은 낸드 타입인 경우에 도 11과 같이 구성될 수 있다. 즉, 도 11은 상기 메모리 셀 어레이(1)내의 메모리 셀들에 대한 연결 구조를 보인 등가회로도이다. 상기 메모리 셀 어레이(1)는 셀 스트링(또는 낸드 셀 유닛이라고도 함)을 복수로 가지지만, 도면에서는 편의상 이븐 비트라인(BLe)에 연결된 제1 셀 스트링(1a)과 오드 비트라인(BLo)에 연결된 제2 셀 스트링(1b)만이 도시되어 있다.
상기 제1 셀 스트링(1a)은, 드레인이 비트라인(BLe)에 접속된 스트링 선택 트랜지스터(SST1)와, 소오스가 공통 소오스 라인(CSL)에 접속된 그라운드 선택 트랜지스터(GST1)와, 상기 스트링 선택 트랜지스터(SST1)의 소오스와 상기 그라운드 선택 트랜지스터(GST1)의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a)로 이루어져 있다. 유사하게, 상기 제2 셀 스트링(1b)은, 드레인이 비트라인(BLo)에 접속된 스트링 선택 트랜지스터(SST2)와, 소오스가 공통 소오스 라인(CSL)에 접속된 그라운드 선택 트랜지스터(GST2)와, 상기 스트링 선택 트랜지스터(SST2)의 소오스와 상기 그라운드 선택 트랜지스터(GST2)의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b)로 이루어져 있다.
스트링 선택 라인(SSL)에 인가되는 신호는 상기 스트링 선택 트랜지스터들(SST1,SST2)의 게이트에 공통으로 인가되고, 그라운드 선택 라인(GSL)에 인가되는 신호는 그라운드 선택 트랜지스터들(GST1,GST2)의 게이트에 공통으로 인가된다. 워드라인들(WL0-WL31)은 동일 행에 속하는 메모리 셀 트랜지스터들의 콘트롤 게이트에 등가적으로 공통으로 연결된다. 도 9의 센스앰프 및 래치(2)와 동작적으로 연결되는 비트라인들(BLe,BLo)은 상기 워드라인들(WL0-WL31)과는 다른 층에서 교차되 게 배치되며 비트라인들끼리는 동일층에서 서로 평행하게 배치된다.
상기 도 11에서 보여지는 임의의 메모리 셀 트랜지스터는 도 10에서 보여지는 바와 같이, 플로팅 게이트(58)를 콘트롤 게이트(60)의 하부에 갖는 모오스 트랜지스터로 구성되어 있다.
이하에서는 도 10과 같이, 전하 저장용 플로팅 게이트를 갖는 모오스 트랜지스터로 이루어진 단위 메모리 셀의 동작들에 대하여 간략히 설명될 것이다.
상기 NAND 타입 EEPROM의 동작 중 소거, 쓰기, 및 리드 동작은 다음과 같이 일반적으로 수행된다. 소거와 프로그램(또는 쓰기)동작은 공지의 F-N터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거 시에는 도 10에서 보여지는 기판(50)에 매우 높은 전위를 인가하고 메모리 셀 트랜지스터의 CG(콘트롤 게이트:60)에 낮은 전위를 인가한다. 이 경우에 CG와 FG(플로팅 게이트:56)사이의 커패시턴스와 FG(58)와 기판(50)사이의 커패시턴스와의 커플링 비에 의해 결정된 전위가 상기 FG(58)에 인가된다. 상기 FG(58)에 인가된 플로팅 게이트 전압 Vfg와 기판(50)에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 FG(58)에 모여 있던 전자들이 FG(58)에서 기판(50)으로 이동하게 된다. 이와 같은 동작이 일어나면 CG(60), FG(58)와 소오스(54) 및 드레인(52)으로 이루어진 메모리 셀 트랜지스터의 문턱전압 Vt가 낮아지게 된다. 상기 Vt가 충분히 낮아져서 CG(60)와 소오스(54)에 0 V를 인가하더라도 드레인(52)에 적당히 높은 양의 전압을 가했을 때 전류가 흐르게 되면 우리는 이것을 "ERASE"된 것으로 정하고, 논리적으로(logically) "1" 로서 흔히 표시한다.
한편, 쓰기(즉, 프로그램)시에는 소오스(54)와 드레인(52)에 0 V를 인가하고 CG(60)에 매우 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스(54)와 드레인(52)이 모두 0 V의 전위를 갖게 된다. CG와 FG사이 그리고 FG와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차가 F-N 터널링을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 FG(58)로 이동하게 된다. 이 경우 Vt가 증가하게 되며 미리 설정한 양의 전압을 CG(60)에 가하고 소오스(54)에는 0 V를 가하고 드레인(52)에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 된 것으로 정하고, 논리적으로 "0" 으로 흔히 표시한다.
상기 제1,2 셀 스트링(1a,1b)과 같은 셀 스트링을 복수로 갖는 메모리 셀 어레이의 구성에서 페이지 단위는 동일 워드라인에 콘트롤 게이트가 공통으로 연결된 메모리 셀 트랜지스터들을 칭한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭의 단위는 통상적으로 비트라인 당 한개 또는 복수개의 셀 스트링들을 포함한다. 낸드 플래쉬 메모리는 고속프로그래밍을 위하여 페이지 프로그램 모우드를 가지고 있다. 페이지 프로그램 동작은 데이터 로딩동작과 프로그램 동작으로 구성된다. 데이터 로딩동작은 입출력 단자들로부터 바이트 크기의 데이터를 순차적으로 데이터 레지스터들에 래치 및 저장하는 동작이다. 데이터 레지스터는 각 비트라인에 대응할 수 있게 제공되어 있다. 프로그램 동작은 상기 데이터 레지스터들에 저장된 데이터를 비트라인들을 통해 선택된 워드라인상의 메모리 트랜지스터들로 일시에 기입하는 동작이다. 상기한 바와 같은 NAND 타입 EEPROM은 일반적으로 리드(read, 읽기), 프로그램(program, 쓰기)동작을 페이지 단위로 수행하고, 소거(erase)동작을 블록 단위로 수행한다. 실제적으로, 상기 메모리 셀 트랜지스터의 FG와 채널간에 전자가 이동되는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 소거 및 프로그램 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.
리드(read )동작에서, 메모리 셀 트랜지스터의 비선택된 CG에는 선택된 메모리 셀 트랜지스터의 CG에 인가되는 선택 리드 전압(Vr)보다 더 높은 전압(통상적으로 리드전압)이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인 상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 상기 페이지 버퍼라고 불리우는 센스앰프(2)를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.
상기 셀 스트링 내의 메모리 셀 트랜지스터들은 초기에 예를 들면, 약 -3V 이하의 문턱 전압을 갖도록 소거된다. 이후에, 메모리 셀 트랜지스터를 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가하면, 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 프로그램시 선 택되지 않은 메모리 셀들의 문턱 전압들은 변화되지 않는다.
이제부터는, 상기 설명된 도면들을 참조하여 본 발명의 동작의 일 실시예를, 본 발명의 보다 철저한 이해를 제공할 의도 이외에는 다른 의도 없이, 설명하기로 한다.
도 3 및 도 4로 돌아가서, 제1 프로세서인 모뎀 프로세서(100)와 제2 프로세서인 ASIC 프로세서(200)가 플래시 메모리(300)의 제1,2 칩(310,320)을 각기 억세스하여 부팅 및 데이터 리드/라이트를 행하는 과정이 설명된다.
도 3과 같이 구성된 멀티 프로세서 시스템에 파워 온이 수행되면, 상기 제2 프로세서(200)의 부팅동작이 일단 먼저 수행되도록 시스템적으로 정해둔다. 결국, 세맵퍼 영역(51b-2)에는 플래그 데이터 "1"이 셋팅되며 상기 라인(L2)을 통해 제2 칩 인에이블 신호 /CE1가 활성화된다. 따라서, 도 4의 제2 케이스(CA2)로서 나타낸 바와 같이, 상기 제2 프로세서(200)의 버스라인(B3)이 공유버스(B5)에 연결되므로, 상기 플래시 메모리(300)의 제2 칩(320)은 상기 제2 프로세서(200)에 의해 독립적으로 억세스된다. 이에 따라, 상기 제2 칩(320)내에 불휘발적으로 저장된 부트 코드 데이터가 상기 공유버스(B5)를 통해 출력되어 상기 제2 프로세서(200)로 로딩되므로, 상기 제2 프로세서(200)의 부팅동작은 완료된다.
상기 제2 프로세서(200)는 상기 부팅 동작의 완료 후에 도 4에서 보여지는 상기 세맵퍼 영역(51b-2)의 플래그 데이터 "1"를 "0"으로 변경한 다음, 플래시용 메일박스(53b)에 공유버스 억세스 권한이 변경되었다는 것을 알리는 메시지를 라이트한다. 이에 따라, 상기 플래시 메모리(300)의 공유버스(B5)에 대한 억세스 권한 은 상기 제1 프로세서(100)로 넘어가게 된다. 상기 세맵퍼 영역(51b-2)의 플래그 데이터가 변경이 된 후 상기 메일박스(53b)의 메시지를 리드한 제1 프로세서(100)는 자신에게 대응되는 세맵퍼 영역(51b-1)의 플래그 데이터가 "1"로 변경되어 있으면, 메일박스(52b)를 통해 억세스 권한 변경완료를 알리는 응답 메시지를 라이트한다. 상기 세맵퍼 영역(51b-1)에 플래그 데이터 "1"이 저장되어 있으면, 상기 라인(L1)을 통해 제1 칩 인에이블 신호 /CE0가 활성화된다. 따라서, 도 4의 제1 케이스(CA1)로서 나타낸 바와 같이, 상기 제1 프로세서(100)의 버스라인(B4)이 공유버스(B5)에 연결되므로, 상기 플래시 메모리(300)의 제1 칩(310)은 상기 제1 프로세서(100)에 의해 독립적으로 억세스된다. 이에 따라, 상기 제1 칩(310)내에 불휘발적으로 저장된 부트 코드 데이터가 상기 공유버스(B5)를 통해 출력되어 상기 제1 프로세서(100)로 로딩되므로, 상기 제1 프로세서(100)의 부팅동작은 완료된다.
이와 같이, 모뎀 프로세서용 OS를 상기 공유 메모리 영역(11)을 통함이 없이 상기 모뎀 프로세서(100)가 제1 칩(310)을 통하여 직접적으로 리드할 수 있으므로, 데이터 전송속도가 개선된다.
한편, 모뎀 프로세서(100)의 부팅 완료 후, 동작 중에 업데이트된 통신 코드를 상기 플래시 메모리(300)의 제1 칩(310)에 저장되도록 하는 과정이 이하에서 설명될 것이다. 상기 제2 프로세서(200)는 부팅동작 후 응용 작업을 완료하면, 폰의 대기 상태에서 전원절약 기능을 위해 통상 슬립프 모드로 들어가게 된다. 이 경우에 상기 제2 프로세서(200)는 슬립프 모드로 들어가기 직전에, 항상 상기 세맵퍼 영역(51b)에 플래그 데이터 "0"를 라이트한다. 이에 따라, 상기 플래시 메모 리(300)의 공유버스(B5)에 대한 억세스 권한은 상기 제1 프로세서(100)에 있게 된다. 이 경우에 상기 제2 프로세서(200)를 웨이크 업 함이 없이 상기 제1 프로세서(100)는 동작 중에 업데이트된 통신 코드를 상기 플래시 메모리(300)의 제1칩(310)에 직접적으로 저장한다. 이 것이 바로 플래시 공유구조에서의 다이렉트 라이팅이다. 상기 플래시 메모리(300)로의 라이팅은 프로그램 동작을 의미한다. 상기 프로그램 동작은 도 10의 플로팅 게이트(58)에 전자를 주입하는 동작을 말하며, 이는 도 9 내지 도 11을 통하여 설명되었다.
한편, 제2 프로세서(200)가 제2 칩(320)을 억세스하여 데이터를 리드 또는 라이트할 이벤트 발생시, 상기 플래시용 메일박스(53b)에 공유버스 억세스 권한을 요청하는 메시지를 라이트한다. 상기 메시지를 리드한 상기 제1 프로세서(100)는 상기 세맵퍼 영역(51b-1)의 플래그 데이터 "1"을 "0"으로 변경하고 메일박스(52b)를 통해 억세스 권한을 넘긴다는 것을 알리는 응답 메시지를 라이트한다. 이에 따라, 상기 플래시 메모리(300)의 공유버스(B5)에 대한 억세스 권한은 상기 제2 프로세서(200)가 다시 갖게 된다. 이 경우에 상기 세맵퍼 영역(51b-2)에는 플래그 데이터가 "1"로 변경되고, 상기 제1 칩(310)이 인에이블된다. 유사하게, 도 4의 제2 케이스(CA2)로서 나타낸 바와 같이, 상기 제2 프로세서(200)의 버스라인(B3)이 공유버스(B5)에 연결되고, 상기 플래시 메모리(300)의 제2 칩(320)은 상기 제2 프로세서(200)에 의해 독립적으로 억세스된다. 이에 따라, 라이트 동작시에는 상기 제2 칩(320)내에 데이터가 불휘발적으로 저장되고, 리드 동작시에는 저장된 데이터가 상기 공유버스(B5)를 통해 출력되어 상기 제2 프로세서(200)로 제공된다.
상기한 바와 같은 다이렉트 라이팅 동작은 어플리케이션 프로세서(200)를 웨이크 업 시키지 않으므로 어플리케이션 프로세서에서의 전류 소모가 증대되지 않는 이점을 준다.
상기한 설명을 통하여 알 수 있는 바와 같이, 본 발명의 실시예에 따르면, 공유버스를 통해 프로세서들 각각에 의해 전용으로 억세스되는 멀티 칩 패키지 타입의 불휘발성 반도체 메모리 장치를 멀티 프로세서 시스템내에 채용할 수 있으므로 단일 칩 패키지 타입에 비해 소프트웨어의 변경이 필요 없고 멀티 칩 패키지의 볼 그리드 어레이 내의 볼 수가 감소되고 시스템 구성이 간단해지는 이점이 있다.
또한, 불휘발성 반도체 메모리 장치를 억세스 할 경우에 휘발성 반도체 메모리 장치의 내부 레지스터를 프로세서들이 활용함에 의해 프로세서들 간의 데이터 억세스 충돌이 방지되고, 불휘발성 메모리 장치내의 칩들이 독립적으로 인에이블되어 동작되므로 시스템의 보안에 대한 신뢰성이 높아진다.
본 발명이 적용되는 멀티 프로세서 시스템에서 프로세서들의 개수는 2개 이상으로 확장될 수 있다. 상기 멀티 프로세서 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수들에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설 명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 멀티포트 반도체 메모리의 공유 메모리 뱅크 구성, 내부 레지스터 내의 세맵퍼 및 메일박스의 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
또한, 공유 메모리 영역과 상기 포트 유닛들 간의 데이터 패쓰를 제어하는 데이터 패쓰 콘트롤의 구현을 다양한 방법으로 구현할 수 있을 것이다. 그리고, 내부 레지스터를 이용한 세맵퍼의 구성을 예를 들었으나 여기에 한정됨이 없이 PRAM 등과 같은 타의 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
도 1은 종래 기술에 따른 멀티 프로세서 시스템의 개략적 블록도
도 2는 컨벤셔날 기술에 따라 개선된 멀티 프로세서 시스템의 메모리 연결 구조를 보여주는 개략적 블록도
도 3은 본 발명의 실시예에 따라 공유버스 구조를 갖는 멀티 프로세서 시스템의 블록도
도 4는 도 3에 따른 멀티 프로세서 시스템의 공유버스 억세스 동작에 관련된 기능적 블록도
도 5는 도 3중 멀티포트 반도체 메모리 장치의 세부적 회로블록도
도 6은 도 5의 메모리 뱅크 들과 내부 레지스터의 어드레스 할당 및 대치적 억세스 관계를 보여주는 도면
도 7은 도 5중 공유 메모리 영역에 대한 멀티패쓰 억세싱의 일예를 보여주는 세부적 회로도
도 8은 도 5중 제1 포트 유닛과 제1 패쓰부 간의 연결 예를 보여주는 도면
도 9는 도 3중 불휘발성 반도체 메모리 장치의 세부적 회로블록도
도 10은 도 9중 메모리 셀 어레이를 구성하는 단위 메모리 셀의 구조를 보여주는 도면
도 11은 도 10의 단위 메모리 셀을 스트링 형태로 배치함에 의해 낸드 타입 메모리 셀 어레이를 구성한 예를 보여주는 도면

Claims (20)

  1. 제1 프로세서;
    제2 프로세서;
    상기 제1,2 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 공유버스에 대한 억세스 권한을 상기 제1,2 프로세서들로 제공하는 내부 레지스터를 가지는 반도체 메모리 장치; 및
    상기 공유버스를 통하여 상기 제1,2 프로세서들에 대응적으로 연결된 제1,2 불휘발성 메모리 영역들을 가지며, 상기 공유버스에 대한 억세스 권한에 따라 상기 제1,2 프로세서들에 의해 상기 제1,2 불휘발성 메모리 영역들이 대응적으로 억세스되는 불휘발성 반도체 메모리 장치를 구비함을 특징으로 하는 멀티 프로세서 시스템.
  2. 제1항에 있어서, 상기 불휘발성 반도체 메모리 장치는 플래시 메모리임을 특징으로 하는 멀티 프로세서 시스템.
  3. 제2항에 있어서, 상기 플래시 메모리는 낸드 타입의 메모리 셀 구조를 갖는 낸드 타입 플래시 메모리임을 특징으로 하는 멀티 프로세서 시스템.
  4. 제1항에 있어서, 상기 공유 메모리 영역은 메모리 뱅크단위로 할당됨을 특징으로 하는 멀티 프로세서 시스템.
  5. 제4항에 있어서, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비됨을 특징으로 하는 멀티 프로세서 시스템.
  6. 제4항에 있어서, 상기 내부 레지스터는 상기 공유버스에 대한 억세스 권한 정보를 저장하는 세맵퍼 영역들과, 상기 억세스 권한에 관련된 요청 또는 변경실행에 대한 메시지를 저장하는 메일 박스 영역들을 구비함을 특징으로 하는 멀티 프로세서 시스템.
  7. 제4항에 있어서, 상기 제1,2 불휘발성 메모리 영역들은 멀티칩 패키지 타입으로서 형성됨을 특징으로 하는 멀티 프로세서 시스템.
  8. 제1항에 있어서, 상기 내부 레지스터는 상기 공유 메모리 영역에 대한 특정 어드레스에 응답하여 상기 공유 메모리 영역의 특정영역 대신에 억세스됨을 특징으로 하는 멀티 프로세서 시스템.
  9. 제7항에 있어서, 상기 제1,2 불휘발성 메모리 영역들에 대한 칩 인에이블은 대응되는 상기 제1,2 프로세서들에 의해 각기 독립적으로 수행됨을 특징으로 하는 멀티 프로세서 시스템.
  10. 제6항에 있어서, 상기 내부 레지스터는 상기 세맵퍼 영역들 및 메일 박스 영역들 이외에 상기 공유 메모리 영역의 억세스를 위한 세맵퍼 영역들 및 메일 박스 영역들을 더 구비함을 특징으로 하는 멀티 프로세서 시스템.
  11. 제1항에 있어서, 상기 제2 프로세서, 상기 반도체 메모리 장치, 및 상기 불휘발성 반도체 메모리 장치는 메모리 링크 아키텍쳐를 형성함을 특징으로 하는 멀티 프로세서 시스템.
  12. 각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들과;
    상기 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과, 상기 메모리 셀 어레이의 외부에 위치되며 공유버스에 대한 억세스 권한을 상기 프로세서들로 제공하는 내부 레지스터를 가지는 반도체 메모리 장치; 및
    상기 공유버스를 통하여 상기 프로세서들에 대응적으로 각기 연결되며 상기 프로세서들의 부트 코드들을 저장하고 있는 불휘발성 메모리 영역들을 가지며, 상기 공유버스에 대한 억세스 권한에 따라 상기 프로세서들에 의해 상기 불휘발성 메모리 영역들이 대응적으로 억세스되는 불휘발성 반도체 메모리 장치를 구비함을 특징으로 하는 멀티 프로세서 시스템.
  13. 제12항에 있어서, 상기 불휘발성 반도체 메모리 장치는 상기 불휘발성 메모리 영역들을 멀티 칩 패키지 형태로 구성함을 특징으로 하는 멀티 프로세서 시스템.
  14. 제12항에 있어서, 상기 프로세서들은 모뎀 프로세서와 어플리케이션 프로세서를 포함함을 특징으로 하는 멀티 프로세서 시스템.
  15. 제12항에 있어서, 상기 불휘발성 메모리 영역들에 대한 칩 인에이블은 대응되는 상기 프로세서들에 의해 각기 독립적으로 수행됨을 특징으로 하는 멀티 프로세서 시스템.
  16. 제12항에 있어서, 상기 불휘발성 반도체 메모리 장치는 멀티 칩 패키지에 형성된 볼 그리드 어레이 내의 볼들을 통해 상기 공유버스와 연결됨을 특징으로 하는 멀티 프로세서 시스템.
  17. 제12항에 있어서, 상기 멀티 프로세서 시스템은 모바일 폰, PMP, PSP, PDA, 또는 휴대용 전화기 중의 하나임을 특징으로 하는 멀티 프로세서 시스템.
  18. 반도체 메모리 장치에 있어서:
    프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이 내에 할당된 공유 메모리 영역과;
    상기 메모리 셀 어레이 내에 할당되며 상기 프로세서들에 의해 각기 전용으로 억세스되는 전용 메모리 영역들과;
    상기 메모리 셀 어레이의 외부에 위치되며 멀티칩 패키지 타입을 갖는 플래시 메모리의 공유버스에 대한 억세스 권한을 상기 프로세서들로 제공하는 내부 레지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  19. 멀티 칩 패키지 타입으로 형성되고 공유버스에 공통으로 연결된 제1,2 불휘발성 메모리 영역을 구비하는 불휘발성 반도체 메모리 장치를, 통신 인터페이싱 용 휘발성 반도체 메모리 장치를 통하여 서로 연결된 제1,2 프로세서가 억세스하는 방법에 있어서:
    상기 휘발성 반도체 메모리 장치의 메모리 셀 어레이 내에 상기 제1,2 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되는 공유 메모리 영역을 준비하고, 상기 공유버스에 대한 억세스 권한을 나타내며 상기 공유 메모리 영역의 특정영역을 가리키는 어드레스에 응답하여 상기 특정영역 대신에 억세스되는 내부 레지스터를 상기 메모리 셀 어레이 외부에 준비하는 단계와;
    상기 제1 프로세서가 상기 제1 불휘발성 메모리 영역을 억세스할 경우에는 상기 내부 레지스터의 억세스 권한 정보를 리드한 후, 억세스 권한이 있으면 상기 공유버스를 통해 상기 제1 불휘발성 메모리 영역을 억세스하고, 억세스 권한이 없으면 상기 내부 레지스터에 억세스 요청정보를 라이트하는 단계와;
    상기 제2 프로세서가 상기 제2 불휘발성 메모리 영역을 억세스할 경우에는 상기 내부 레지스터의 억세스 권한 정보를 리드한 후, 억세스 권한이 있으면 상기 공유버스를 통해 상기 제2 불휘발성 메모리 영역을 억세스하고, 억세스 권한이 없으면 상기 내부 레지스터에 억세스 요청정보를 라이트하는 단계를 구비함을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 억세스 권한 정보는 상기 내부 레지스터의 세맵퍼 영역을 활용하여 저장하고, 상기 억세스 요청정보는 상기 내부 레지스터의 메일 박스 영역을 활용하여 저장함을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170062843A (ko) * 2015-11-30 2017-06-08 주식회사 엘지화학 보안 정책에 따라 공유 데이터 영역의 접근을 통제하는 배터리 관리 시스템

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201216068A (en) * 2010-10-07 2012-04-16 Hon Hai Prec Ind Co Ltd System and method for accessing data of a USB storage with two interfaces
WO2012060816A1 (en) * 2010-11-01 2012-05-10 Hewlett-Packard Development Company, L.P. Multi-processor computer systems and methods
US8918594B2 (en) 2010-11-16 2014-12-23 Micron Technology, Inc. Multi-interface memory with access control
US20120144104A1 (en) * 2010-12-02 2012-06-07 Advanced Micro Devices, Inc. Partitioning of Memory Device for Multi-Client Computing System
US8839007B2 (en) * 2011-06-17 2014-09-16 Dell Products Lp Shared non-volatile storage for digital power control
KR102385552B1 (ko) 2015-12-29 2022-04-12 삼성전자주식회사 시스템-온-칩 및 이를 포함하는 전자 장치
US20180150124A1 (en) * 2016-11-28 2018-05-31 Qualcomm Incorporated Wifi memory power minimization

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0640929A3 (en) * 1993-08-30 1995-11-29 Advanced Micro Devices Inc Interprocessor communication via a post MEV.
US5848281A (en) * 1996-07-23 1998-12-08 Smalley; Kenneth George Method and apparatus for powder management in a multifunction controller with an embedded microprocessor
US7380085B2 (en) * 2001-11-14 2008-05-27 Intel Corporation Memory adapted to provide dedicated and or shared memory to multiple processors and method therefor
TWI292533B (en) * 2003-11-20 2008-01-11 Sunplus Technology Co Ltd System for accessing a plurality of devices by using single bus and control apparatus therein
US7725609B2 (en) * 2005-08-05 2010-05-25 Qimonda Ag System memory device having a dual port
US7778271B2 (en) * 2005-08-19 2010-08-17 International Business Machines Corporation Method for communicating instructions and data between a processor and external devices
TW200813724A (en) * 2006-07-28 2008-03-16 Samsung Electronics Co Ltd Multipath accessible semiconductor memory device with host interface between processors
US8407478B2 (en) * 2009-07-07 2013-03-26 Mellanox Technologies Ltd. Control message signature for device control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170062843A (ko) * 2015-11-30 2017-06-08 주식회사 엘지화학 보안 정책에 따라 공유 데이터 영역의 접근을 통제하는 배터리 관리 시스템

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