KR100879463B1 - 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을갖는 멀티패쓰 억세스블 반도체 메모리 장치 - Google Patents

억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을갖는 멀티패쓰 억세스블 반도체 메모리 장치 Download PDF

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Abstract

프로세서들 간 인터페이싱 기능을 갖는 멀티 패쓰(path) 억세스블 반도체 메모리 장치에서 억세스 권한 이양시 프리차아지 스킵 문제를 해결할 수 있는 반도체 메모리 장치가 개시되어 있다. 그러한 반도체 메모리 장치는, 페이지 오픈 팔리시를 지원하는 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과; 상기 프로세서들 중 어느 하나의 프로세서가 다른 프로세서에게로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에 억세스 되던 상기 공유 메모리 영역의 페이지가 오픈 상태로 잔존하는 것을 방지하기 위해, 억세스 권한의 이양 이전에 인가되는 외부 명령에 응답하여 상기 공유 메모리 영역의 오픈된 페이지를 의도적으로 클로즈 하는 의사 동작 수행부를 포함하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비한다. 본 발명의 반도체 메모리 장치에 따르면, 공유 메모리 영역에 대한 억세스 권한 이양 시에 오픈된 페이지의 프리차아지 스킵 문제가 해결되는 효과가 있다.
통신 시스템, 공유 메모리 영역, 호스트 인터페이스, 억세스 권한 이양, 프리차아지

Description

억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치{Multi-path accessible semiconductor memory device having operation for preventing precharge skip in transferring access authority}
도 1은 모바일 통신 디바이스에 채용될 수 있는 일반적인 멀티 프로세서 시스템의 블록도
도 2는 도 1보다 개량된 구성을 갖는 통상적 멀티 프로세서 시스템의 블록도
도 3은 본 발명의 컨벤셔날 기술에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도
도 4는 도 2 및 도 3의 프로세서들이 지원할 수 있는 페이지 오픈 팔리시에 따라 억세스 권한 이양 시 프리차아지 스킵이 발생되는 것을 보여주기 위한 도면
도 5는 본 발명에 따라 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을 보여주는 플로우 챠트
도 6은 본 발명에 따른 멀티패쓰 억세스블 DRAM의 메모리 셀 어레이를 보여주는 블록도
도 7은 도 6의 멀티패쓰 억세스블 DRAM의 억세스 포트 관련 상세 블록도
도 8은 도 6의 멀티패쓰 억세스블 DRAM의 디코딩 패쓰 관련 상세 블록도
도 9는 도 7 또는 도 8의 메모리 영역들 및 내부 레지스터에 대한 어드레스 할당 개념도
도 10은 본 발명의 제1 실시예에 따라 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을 보여주는 코멘드 발생 타이밍도
도 11은 도 7중 공유 메모리 영역과 내부 레지스터의 멀티패쓰 억세싱에 관련된 회로 블록도
도 12는 도 11의 구체적 예시 회로를 보여주는 상세도
도 13은 도 7, 도 11, 및 도 12에서 나타낸 콘트롤 유닛의 구현 예를 보여주는 회로도
도 14는 도 11 및 도 12에서 나타낸 어드레스 멀티플렉서의 예시를 보여주는 회로도
도 15는 본 발명의 제2 실시예에 따라 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을 보여주는 코멘드 발생 타이밍도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공유 메모리 영역에 대한 억세스 권한 이양 시 오픈된 페이지에 대한 프리차아지 스킵을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 명세서에서 멀티패쓰(multi-path)억세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 모바일 통신 시스템예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
모바일 통신 디바이스에 채용될 수 있는 일반적인 멀티 프로세서 시스템의 블록을 보여주는 도 1을 참조하면, 제1 프로세서(101)와 제2 프로세서(201)는 접속 라인(B3)을 통해 서로 연결되어 있고, 플래시 메모리(301)와 DRAM(401)은 설정된 시스템 버스(B1)을 통해 상기 제1 프로세서(101)에 버싱되고, DRAM(402)과 플래시 메모리(302)는 설정된 버스(B2)를 통해 상기 제2 프로세서(201)에 버싱되어 있는 것이 나타나 있다. 여기서, 상기 제1 프로세서(101)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 기능을 담당할 수 있고, 상기 제2 프로세서(201)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 담당할 수 있다. 상기 플래시 메모리들(301,302)은, 각기, 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 플래시 메모리나 셀 어레이의 구성이 NAND 구조를 갖게 되는 NAND 플래시 메모리일 수 있다. NOR 플래시 메모리나 NAND 플래시 메모리 모두는 플로팅 게이트를 갖는 모오스 트랜지스터로 이루어진 메모리 셀을 어레이 형태로서 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존용 데이터의 저장을 위해 탑재된다. 또한, DRAM들(401、402)은 각기 대응되는 프로세서들(101,201)의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되어야 하고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 DRAM 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.
도 1보다 개량된 구성을 갖는 도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(403)이 제1 및 제2 프로세서(101,201)에 버스들(B1,B2)을 통해 연결되어 있는 것이 특이하게 보여진다. 도 1과 유사하게 상기 제1 프로세서(101)는 어플리케이션 기능을 담당하기 위해 버스(B4)를 통해 플래시 메모리(303)와 연결되어 있고, 상기 제2 프로세서(201)와는 라인(B3)을 통해 연결되어 있다. 상기 제2 프로세서(201)는 모뎀기능을 담당하기 위해 버스(B5)를 통해 플래시 메모리(304)와 연결되어 있고, 상기 제1 프로세서(101)와는 라인(B3)을 통해 연결되어 있다.
도 2의 멀티 프로세서 시스템의 구조와 같이, 하나의 DRAM(403)이 서로 다른 2개의 패쓰를 통하여 제1,2 프로세서들(101,201)에 의해 각기 억세스 될 수 있도록 하기 위해, DRAM(403)의 내부에는 상기 버스들(B1,B2)에 각기 대응적으로 연결되는 2개의 포트가 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과는 상이하다.
멀티 프로세서 시스템에 적합한 메모리를 기본적으로 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다. 상기 선행기술에서, 메모리 어레이는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이의 제1 포션은 제1 프로세서에 의해서만 억세스되고 상기 제2 포션은 제2 프로세서에 의해서만 억세스되며, 제3 포션은 공유 메모리 영역으로서 상기 제1,2 프로세서들 모두에 의해 억세스 된다. 상기 선행기술을 DRAM 구조에서 구현하기 위해 서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 제1,2,3 포션들에 대한 적절한 리드/라이트 패쓰(경로)의 제어 테크닉이 포함된다.
또한, 종래의 프로세서들 예를 들어 모뎀과 애플리케이션 프로세서(혹은 멀티미디어 코프로세서)간의 통신을 위해서는 UART,SPI,혹은 SRAM 인터페이스가 사용되어 왔는데, 그러한 인터페이스는 속도의 제한, 핀 개수의 증가 등의 문제점이 수반된다. 특히, 3차원 게임이나 화상통신, HDPDA, 와이브로(wibro)등의 원활한 구현을 제공하기 위해서는 모뎀과 프로세서 간의 데이터 트래픽이 크게 늘어나야 하기 때문에, 프로세서들 간의 고속의 인터페이스의 필요성이 증가되는 실정이다.
그러나, 도 2와 같은 멀티 프로세서 시스템에서는 프로세서들이 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유하지만, DRAM 외부에서 라인(B3)을 통해 프로세서들 간의 인터페이싱을 수행하기 때문에 상기한 바와 같은 속도의 제한이나 핀 개수의 증가 문제가 있다. 또한, 각각의 프로세서 마다 플래시 메모리가 각기 채용되어 있으므로, 시스템 구성의 복잡성이나 시스템 구현의 가격상승이 문제시된다.
따라서, 도 3에서 보여지는 바와 같이, 둘 이상의 프로세서들(100,200)을 가지는 멀티 프로세서 시스템에서, 하나의 DRAM(400)과 하나의 플래시 메모리(300)가 공유적으로 사용되며, 프로세서들(100,200)간의 데이터 인터페이스가 멀티패쓰 억세스블 DRAM(400)을 통해 구현되는 것이 바람직 할 수 있다. 도 3은 본 발명의 컨벤셔날 기술에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도이다. 도 3의 경우에는 플래시 메모리(300)와 직접적으로 연결되어 있지 아니한 제1 프로세서(100)가 멀티패쓰 억세스블 DRAM(400)을 통하여 플래시 메모리를(300) 간접적으로 억세스할 수 있다.
도 2 및 도 3에서 보여지는 프로세서들은 DRAM에 데이터를 라이트하거나 DRAM으로부터 데이터를 리드하기 위해 페이지 오픈 팔리시(page open policy)를 지원할 수 있다. 상기 페이지 오픈 팔리시의 경우에 데이터 억세스 속도는 페이지 클로즈드 팔리시(page closed policy)의 경우보다 훨씬 빠르게 된다. 예를 들어, 동일한 워드라인에 연결된 메모리 셀들로부터 데이터를 리드하는 경우, 페이지 오픈 팔리시의 경우에 워드라인은 한번만 활성화되고, 선택된 비트라인들이 하나씩 활성화된다. 한편, 페이지 클로즈드 팔리시의 경우에 비트라인들이 활성화되기 이전 마다 동일 워드라인이 반복적으로 활성화되어진다. 따라서, 활성화된 비트라인을 프리차아지 하는 시간과 동일 워드라인을 다시 활성화하는 시간이 페이지 클로즈드 팔리시의 경우에는 필요함을 알 수 있다. 최근의 프로세서들은 메모리에 대한 억세스 속도를 높이기 위해 상기 페이지 오픈 팔리시를 흔히 사용하고 있다.
도 4는 도 2 및 도 3의 프로세서들이 지원할 수 있는 페이지 오픈 팔리시에 따라 억세스 권한 이양 시 프리차아지 스킵(precharge skip)이 발생되는 것을 보여준다. 파형 PC는 페이지 클로즈드 팔리시의 경우에 주어지는 코멘드 들을 나타내고, 파형 PO는 페이지 오픈 팔리시의 경우에 주어지는 코멘드 들을 나타낸다.
먼저, 파형 PC를 참조하면, 워드라인(W/L1)과 비트라인(B/L1)의 교차점에 연결된 메모리 셀로부터 데이터를 리드하거나 메모리 셀에 데이터를 라이트 하는 경우에, 타임 구간(I1)에서 워드라인(W/L1)을 활성화(액티베이션:activation)하기 위한 코멘드(ACT)가 생성되고, 타임구간(I2)에서 비트라인(B/L1)을 활성화하기 위한 코멘드(R/W)가 생성된다. 이에 따라 리드 동작 모드에서는 DRAM의 워드라인(W/L1)과 비트라인(B/L1)의 교차점에 연결된 메모리 셀로부터 데이터가 리드된다. 이어서, 상기 비트라인(B/L1)과는 다른 비트라인(B/L2)과 상기 워드라인(W/L1)의 교차점에 연결된 메모리 셀로부터 데이터를 리드하는 경우에, 타임 구간(A)에서 보여지는 바와 같이 상기 비트라인(B/L1)을 프리차아지 레벨로 프리차아지 하기 위한 코멘드(PRE)와 상기 워드라인(W/L1)을 활성화(액티베이션)하기 위한 코멘드(ACT)가 DRAM에 인가된 이후에, 타임구간(I3)에서 비트라인(B/L2)를 활성화하기 위한 코멘드(R/W)가 DRAM에 인가된다.
한편, 도 4의 파형 PO를 참조하면, 워드라인(W/L1)과 비트라인(B/L1)의 교차점에 연결된 메모리 셀로부터 데이터를 리드하거나 메모리 셀에 데이터를 라이트 하는 경우에, 타임 구간(T1)에서 워드라인(W/L1)을 활성화(액티베이션)하기 위한 코멘드(ACT)가 생성되고, 타임 구간(T2)의 초기구간에서 비트라인(B/L1)을 활성화하기 위한 코멘드(R/W)가 생성된다. 이에 따라 리드 동작 모드에서는 DRAM의 워드라인(W/L1)과 비트라인(B/L1)의 교차점에 연결된 메모리 셀로부터 데이터가 리드된다. 이어서, 상기 비트라인(B/L1)과는 다른 비트라인(B/L2)과 상기 워드라인(W/L1)의 교차점에 연결된 메모리 셀로부터 데이터를 리드하는 경우에, 상기 파형 PC에서 보여지는 타임 구간(A)내의 코멘드들(PRE,ACT)은 생략되고, 곧바로 비트라인(B/L2)를 활성화하기 위한 코멘드(R/W)가 DRAM에 인가된다. 결국, 페이지 오픈 팔리시의 경우에는 동일 워드라인에 연결된 메모리 셀들을 억세스 하는 경우에 워드라인은 계속적으로 활성화한 상태에서 선택된 비트라인들이 하나씩 활성화되기 때문에, 상기 상기 파형 PC에서 보여지는 타임 구간(A)이 불필요 하게 된다. 따라서, 페이지 클로즈드 팔리시에 비해 상대적으로 페이지 오픈 팔리시의 경우에, 데이터 억세스가 고속으로 수행된다. 동일한 페이지에 대하여 페이지 오픈 팔리시가 수행되고 나서, 페이지가 바뀌는 경우 즉, 현재 선택된 워드라인과는 다른 워드라인이 선택되는 경우에 오픈 되어 있던 페이지에 대해서는 페이지 클로즈 동작이 행해져야 한다. 상기 페이지 클로즈 동작은 오픈된 페이지 즉 활성화 되어 있던 워드라인에 연결된 메모리 셀들의 비트라인을 프리차아지 레벨로 프리차아지 하는 동작을 포함한다.
도 2 및 도 3에서 보여지는 바와 같은 멀티패쓰 억세스블 DRAM을 억세스하기 위한 데이터 억세스 권한이 어느 한 프로세서에서 다른 프로세서로 이양되어지는 경우에 페이지 오픈 팔리시에 기인하여 멀티패쓰 억세스블 DRAM내의 공유 메모리 영역의 비트라인들에 대한 프리차아지 동작이 스킵될 수 있다. 프리차아지 동작이 스킵된 상태에서 데이터 억세스 권한이 이양되면 이양된 후의 리드 또는 라이트 동작 시 데이터 에러가 발생된다. 예를 들어, 도 4의 타임 포인트(t0)에서 도 3의 멀티패쓰 억세스블 DRAM(400)의 공유 메모리 영역에 대한 점유권한이 제1 프로세서(100)에서 제2 프로세서(200)로 이양된다면, 비트라인들(B/L1,B/L2)에 대한 프리차아지 동작은 스킵된다. 따라서, 제2 프로세서(200)가 B 포트를 통하여 임의의 워드라인과 임의의 비트라인을 활성화시키는 경우에 리드나 라이트 동작에서의 에러가 발생한다. 통상의 DRAM의 경우에도 비트라인이 프리차아지가 되지 않거나 동시 에 두 개의 워드라인이 활성화되어 있으면 리드 또는 라이트 동작에서 에러가 발생된다. 결국, 페이지 오픈된 상태에서 데이터 억세스 권한이 이양되는 경우에 오픈된 페이지를 클로즈 해야만 이양된 이후에 발생될 수 있는 동작 에러로부터 자유로워짐을 알 수 있다.
따라서, 공유 메모리 영역에 대한 억세스 권한 이양 시 오픈된 페이지에 대한 프리차아지 스킵을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치와 방법, 그리고, 그 메모리 장치를 지원하고 포함하는 개선된 멀티 프로세서 시스템이 본 분야에서 절실히 요망된다.
본 발명의 목적은 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 원활히 억세스할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 다른 목적은 페이지 오픈 팔리시를 지원하는 프로세서를 갖는 멀티 프로세서 시스템에서 데이터 억세스 권한 이양 시 오픈된 페이지를 효율적으로 클로즈 할 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 공유 메모리 영역에 대한 억세스 권한 이양 시 오픈된 페이지에 대한 프리차아지 스킵을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 페이지 오픈 상태에서 공유 메모리 영역에 대한 점유권을 이양 시 리드 또는 라이트 에러를 방지할 수 있는 방법 및 그에 따른 내 부 레지스터 내장형 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 공유 메모리 영역의 설정된 워드라인을 인에이블 시키는 로우 어드레스를 디램 칩 내부에 마련된 내부 레지스터에 변경적으로 할당하고, 이를 통해 공유 메모리 영역의 점유권, 점유권의 획득을 위한 점유 요청, 및 데이터 전달 메시지가 상대 프로세서에게 인식될 수 있도록 하는 멀티 프로세서 시스템 또는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 페이지 오픈 팔리시를 지원하는 멀티 프로세서 시스템에서 공유 메모리 영역에 대한 억세스 권한 이양 시 프리차아지가 스킵되는 문제를 해결할 수 있는 방법 및 그에 따른 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 페이지 오픈 팔리시를 지원하는 멀티 프로세서 시스템에서 공유 메모리 영역에 대한 억세스 권한 이양 시 프리차아지가 스킵되는 문제를 해결할 수 있는 모바일 통신 디바이스를 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 메모리 장치는: 페이지 오픈 팔리시를 지원하는 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과; 상기 프로세서들 중 어느 하나의 프로세서가 다른 프로세서에게로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에 억세스 되던 상기 공유 메모리 영역의 페이지가 오픈 상태로 잔존하는 것을 방지하기 위해, 억세스 권한의 이양 이전에 인가되는 외부 명령에 응답하여 상기 공유 메모 리 영역의 오픈된 페이지를 의도적으로 클로즈 하는 의사 동작 수행부를 포함하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비한다.
바람직하기로, 상기 외부 명령은 오픈되어 있던 페이지의 비트라인들을 프리차아지 하기 위한 프리차아지 명령과, 상기 공유 메모리 영역의 로우에는 해당되지 않는 더미 로우를 액티베이팅(activating) 하기 위한 더미 로우 액티브 명령을 포함할 수 있다.
바람직하기로, 상기 제1,2 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며, 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터가 더 구비될 수 있다.
또한, 바람직하기로, 상기 외부 명령은 오픈되어 있던 페이지의 비트라인들을 프리차아지 하기 위한 프리차아지 명령과, 상기 내부 레지스터를 액티베이팅 하기 위한 레지스터 액티브 명령을 포함할 수 있으며, 상기 메모리 셀 어레이 내에는 상기 제1 및 제2 프로세서 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비될 수 있다. 또한, 상기 내부 레지스터는 컬럼 어드레스에 의해 구별되는 세맵퍼(semaphore)영역과 메일박스(mail box) 영역들을 포함할 수 있다. 상기 공유 메모리 영역은 디램 셀들로 이루어지고, 상기 내부 레지스터는 플립플롭 소자들로 이루어질 수 있다.
본 발명의 다른 양상에 따른, 반도체 메모리 장치는:
페이지 오픈 팔리시를 지원하는 제1 및 제2 프로세서에 의해 서로 다른 포트 를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과;
상기 제1,2 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며, 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터와;
상기 프로세서들 중 어느 하나의 프로세서가 다른 프로세서에게로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에 억세스 되던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하기 위해, 억세스 권한이 이양되기 이전에 인가되는 외부 명령에 응답하여 상기 페이지의 비트라인들에 대한 프리차아지가 강제적으로 수행되도록 하는 의사 동작 수행부를 포함하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 동작적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비한다.
상기 의사 동작 수행부는, 상기 억세스 되던 페이지의 비트라인들을 프리차아지 하고 상기 공유 메모리 영역의 로우 범위를 벗어난 가상의 로우를 액티베이팅 하는 동작을 수행하거나, 상기 억세스 되던 페이지의 비트라인들을 프리차아지 하고 상기 특정 어드레스에 응답하여 상기 내부 레지스터를 액티베이팅 하는 동작을 수행할 수 있다.
본 발명의 방법적 양상에 따라, 페이지 오픈 팔리시를 지원하는 복수의 프로세서들과; 상기 복수의 프로세서들에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과, 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대 응하여 대치적으로 억세스 되며 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터를 가지는 반도체 메모리 장치;를
구비한 통신 시스템에서 상기 공유 메모리 영역을 에러 없이 억세스 하기 위한 방법은:
상기 프로세서들 중 임의의 프로세서가 상기 공유 메모리 영역을 억세스한 후에 다른 프로세서로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에, 페이지 오픈 팔리시에 기인하여 억세스 하던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하기 위해, 억세스 권한 이양의 직전에 상기 공유 메모리 영역의 로우가 실질적으로 선택되지 않도록 하는 가상의 더미 로우 액티브 코멘드를 인가하여 상기 페이지의 비트라인들에 대한 프리차아지가 수행되어 지도록 한다.
본 발명의 또 다른 방법적 양상에 따라, 페이지 오픈 팔리시를 지원하는 복수의 프로세서들과, 상기 복수의 프로세서들에 의해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터를 가지는 반도체 메모리 장치를 구비한 휴대용 통신 시스템에서, 상기 공유 메모리 영역에 대한 억세스 권한이 이양되는 경우에, 상기 페이지 오픈 팔리시에 기인하여 억세스 하던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하는 방법은:
상기 억세스 권한 이양의 직전에 상기 내부 레지스터가 선택되도록 하는 레지스터 액티브 코멘드를 인가함에 의해 상기 페이지의 비트라인들에 대한 프리차아지가 수행되도록 하는 단계와;
상기 공유 메모리 영역에 대한 억세스 권한 이양을 실행하는 단계;
를 구비한다.
상기한 바와 같은 본 발명의 장치적 방법적 구성들에 따르면, 공유 메모리 영역에 대한 억세스 권한 이양 시에 오픈된 페이지의 프리차아지 스킵 문제가 해결된다. 따라서, 억세스 권한이 이양된 이후에도 데이터의 리드 또는 라이트 동작이 에러 없이 고속 및 신뢰성 있게 보장되는 이점이 있다.
이하에서는 본 발명에 따라, 공유 메모리 영역에 대한 억세스 권한 이양 시 오픈된 페이지에 대한 프리차아지 스킵을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치 및 프리차아지 스킵 해결 방법에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명에 따라 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을 보여주는 플로우 챠트이다. 도 5를 참조하면, 단계 S55를 포함하는 단계들 S50 내지 S57이 보여진다. 상기 단계 S55는 더미 액티브 코멘드 발생 또는 레지스터 액티브 코멘드를 발생하는 중요한 단계이다. 상기 더미 액티브 코멘드 발생은 도 10의 파형 A-MA의 D-ACT 로서 보여진다. 또한, 상기 레지스터 액티브 코멘드 발생은 도 15의 파형 A-MA의 ACT-R 로서 보여진다.
본 발명에서 프리차아지 스킵을 해결하는 기본적 원리는 권한 이양의 이벤트가 발생되는 경우 권한 이양 직전에 억세스 되고 있던 페이지를 페이지 오픈 팔리시와는 무관하게 강제적으로 클로즈 되도록 하는 것이다. 그러한 페이지 클로즈 동작은 오픈된 페이지의 비트라인들을 궁극적으로 프리차아지 하기 위한 것이다. 페이지 클로즈의 기법은 본 실시예서는 2가지로 나뉘어진다. 한 가지는 상기 도 10에 따라 더미 액티브 코멘드를 발생하는 것이고, 나머지 한 가지는 상기 도 15에 따라 레지스터 액티브 코멘드를 발생하는 것이다. 이에 따라, 권한 이양 시에 공유 메모리 영역에 대한 프리차아지 스킵문제가 해결된다.
상기 더미 액티브 코멘드는 상기 공유 메모리 영역의 워드라인이 아닌 다른 워드라인을 액티베이션 하는 코멘드이다. 이에 따라, 동일 워드라인에 대하여 행해지던 페이지 오픈 팔리시의 동작이 완료되고 활성화되어 있던 워드라인에 메모리 셀들을 통해 연결된 비트라인들이 프리차아지 된다. 즉, 오픈되어 있던 페이지가 닫혀지는 것이다. 그리고 공유 메모리 영역의 워드라인이 아닌 워드라인을 활성화하는 의사(pseudo)코멘드에 따라 공유 메모리 영역의 어느 워드라인도 활성화되지는 않는다. 그런 이후에 권한 이양이 이루어지면 프리차아지의 스킵 문제는 확실히 해결되므로, 권한을 이양 받은 프로세서가 공유 메모리를 억세스 하는 경우에 프리차아지 미 수행에 따른 리드 또는 라이트 동작 페일은 발생되지 않는다.
상기 레지스터 액티브 코멘드는, 상기 공유 메모리 영역의 워드라인들 중 특정한 워드라인을 활성화하는 로우 어드레스가 인가될 경우에 특정한 워드라인 대신에 대치적으로 억세스 되며 프리차아지 동작이 필요 없는 내부 레지스터 등과 같은 소자가 억세스 되도록 하는 코멘드이다. 이에 따라, 동일 워드라인에 대하여 행해지던 페이지 오픈 팔리시의 동작이 완료되고 활성화되어 있던 워드라인에 메모리 셀들을 통해 연결된 비트라인들이 프리차아지 된다. 이 역시 마찬가지로, 오픈되어 있던 페이지가 닫혀지는 것이다. 그리고 상기 내부 레지스터를 활성화하는 코멘드에 따라 공유 메모리 영역의 유효한 어느 워드라인도 활성화되지는 않는다. 그런 이후에 억세스 권한 이양이 이루어지면 프리차아지의 스킵 문제는 말끔히 해결된다.
이하에서는 본 발명의 구체적 실시예들이 첨부된 도면들을 참조로 설명될 것이다.
도 6은 본 발명에 따른 멀티패쓰 억세스블 DRAM의 메모리 셀 어레이를 보여주는 블록도이다. 도 3에서 보여지는 DRAM(400)의 메모리 셀 어레이(1)는 도 6과 같이 4개의 메모리 영역들로 구성될 수 있다. 4개의 메모리 영역들은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64MB, 128MB, 256MB, 512MB, 또는 1024MB 의 메모리 스토리지를 가질 수 있다.
도 7은 도 6의 멀티패쓰 억세스블 DRAM의 억세스 포트 관련 상세 블록도이다. 도면을 참조하면, 4개의 메모리 영역들(10,11,12,13)은 메모리 셀 어레이를 구성하며, 메모리 셀 어레이의 외부에는 내부 레지스터(50)가 배치된 것이 보여진다. 또한, 제1,2 패쓰부(path unit)들(20,21), 멀티플렉서들(40,41), 및 콘트롤 유닛(30)도 상기 메모리 셀 어레이의 외부에 배치된다. 한정되는 것은 아니지만, 도 7에서 보여지는 상기 DRAM(400)은 서로 독립적인 2개의 포트를 갖는다. 설명의 편의상 버스(B1)와 연결되는 포트를 제1 포트(60)라고 하면 버스(B2)와 연결되는 포트는 제2 포트(61)가 된다. 여기서, 상기 버스들(B1,B2)은 범용 입출력(GPIO)라인으로 구현 가능하다.
도 7에서, 전용 메모리 영역 A(10)은 제1 포트(60)를 통하여 도 3의 제1 프로세서(100)에 의해 억세스 되고, 전용 메모리 영역들 B(12,13)는 제2 포트(61)를 통하여 도 3의 제2 프로세서(200)에 의해 억세스 되며, 공유 메모리 영역(11)은 서로 다른 포트인 제1,2 포트(60,61)를 통하여 제1,2프로세서들(100,200) 모두에 의해 억세스 된다. 결국, 메모리 셀 어레이 내에서 B 뱅크(11)은 공유 메모리 영역으로서 할당되고, A,C, 및 D 뱅크들(10,12,13)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당된다. 상기 4개의 메모리 영역들(10-13)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mb, 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다.
상기 공유 메모리 영역(11)내에는 도 3에서 보여지는 플래시 메모리(300)의 어드레스 맵핑 데이터를 저장하기 위한 저장 테이블 영역(110)이 마련될 수 있다. 도 7에서, 프로세스들 간의 인터페이스를 제공하기 위해 인터페이스 부로서 기능하는 내부 레지스터(50)는 상기 제1 및 제2 프로세서(100,200) 모두에 의해 억세스 되며, 플립플롭, 데이터 래치, 또는 SRAM 셀로 구성된다. 상기 내부 레지스터(50)는 세맵퍼(semaphore)영역(51), 제1 메일 박스 영역(mail box A to B :52), 제2 메일 박스 영역(mail box B to A:53), 체크 비트 영역(54), 및 예비 영역(55)으로 구별될 수 있다. 상기 영역들(51-55)은 상기 특정 로우 어드레스에 의해 공통적으로 인에이블 될 수 있으며, 인가되는 컬럼 어드레스에 따라 각기 개별적으로 억세스된다. 예를 들어, 상기 공유 메모리 영역(11)의 특정한 로우 영역(121)를 가리키는 로우 어드레스(0x7FFFFFFFh ~ 0x8FFFFFFFh)가 인가될 때, 공유 메모리 영역 내의 일부 영역(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다.
프로세싱 시스템 개발자에게 익숙한 개념의 상기 세맵퍼 영역(51)에는 공유 메모리 영역(11)에 대한 제어 권한이 라이트되고, 상기 제1,2 메일박스 영역들(52,53)에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한 요청, 전송 데이터, 및 명령어 등)가 쓰여진다.
도 7에서 콘트롤 유닛(30)은, 상기 공유 메모리 영역(11)을 상기 제1 및 제2 프로세서(100,200) 중의 하나에 동작적으로 연결하는 패쓰를 제어한다. 상기 제1 포트(60)에서 콘트롤 유닛(30)으로 연결된 신호라인(R1)은 상기 제1 프로세서(100)에서 버스(B1)를 통해 인가되는 제1 외부신호를 전달하고, 상기 제2 포트(61)에서 콘트롤 유닛(30)으로 연결된 신호라인(R2)은 상기 제2 프로세서(200)에서 버스(B2)를 통해 인가되는 제2 외부신호를 전달한다. 여기서, 제1,2 외부신호들은 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다. 상기 콘트롤 유닛(30)에서 상기 멀티플렉서들(40,41)로 연결된 신호라인들(C1,C2)은 공유 메모리 영역(11)을 제1 포트 또는 제2 포트에 동작적으로 연결되도록 하기 위한 패쓰 결정신호(MA,MB)를 각기 전달한다.
도 8은 도 6의 멀티패쓰 억세스블 DRAM의 디코딩 패쓰 관련 상세 블록도이다. 도 8을 참조하면, 어드레스 레지스터(64), 뱅크 셀렉터(65), 로우 버퍼(66), 컬럼 버퍼(68), 로우 디코더들(74,75,76), 레지스터(50), 컬럼 디코더(74), A-D 뱅크들(10,11,12,13), 및 센스앰프들(5-1,5-2,5-3,5-4)이 보여진다. 상기 어드레스 레지스터(64)는 프로세서들로부터 인가되는 로우 및 컬럼 어드레스를 저장하기 위한 회로소자이고, 뱅크 셀렉터(65)는 뱅크 선택 어드레스에 따라 복수의 뱅크들 중 하나의 뱅크를 선택하기 위한 선택신호를 발생한다. 로우 디코더(75)와 컬럼 디코더(74)에 연결된 레지스터(50)는 도 7의 내부 레지스터(50)와 동일한 회로소자이다.
상기 도 8에서, 어드레스 레지스터(64), 뱅크 셀렉터(65), 로우 버퍼(66), 컬럼 버퍼(68), 로우 디코더들(74,75,76), 레지스터(50), 및 컬럼 디코더(74)는, 억세스 권한의 이양 이전에 인가되는 외부 명령에 응답하여 상기 공유 메모리 영역의 오픈된 페이지를 의도적으로 클로즈 하는 의사 동작 수행부로서 기능한다. 상기 의사 동작 수행부는 도 7의 콘트롤 유닛에 포함된다.
도 9를 참조하면, 도 7 또는 도 8의 메모리 영역들 및 내부 레지스터에 대한 어드레스 할당 개념이 보여진다. 각 뱅크들(10-13)이 16메가 또는 32메가 비트의 용량으로 되어 있다고 하면, 공유 메모리 영역인 B 뱅크(11)내의 소정용량의 비트는 디세이블 영역으로 설정된다. 즉, DRAM 내의 공유 메모리 영역(11)의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(0x7FFFFFFFh ~ 0x8FFFFFFFh, 1 로우 사이즈에 해당)가 상기 인터페이스 부로서의 내부 레지스터(50)에 변경적으로 할당된다. 이에 따라, 상기 특정 로우 어드레스(0x7FFFFFFFh ~ 0x8FFFFFFFh)가 인가될 때, 공유 메모리 영역(11)의 대응되는 특정 워드라인(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다. 결국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 상기 세맵퍼 영역(51)과 메일박스 영역들(52,53)이 억세스되도록 하는 것이고, 디램 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령어를 해석하여 디램 내부의 레지스터로 매핑을 시키는 것이다. 따라서, 칩셋의 메모리 콘트롤러는 이 영역을 다른 메모리의 셀과 동일한 방법으로 코멘드를 발생시킬 수 있게 된다. 본 발명의 일 실시예에서는 페이지 오픈 팔리시를 사용하는 콘트롤러로 인해 야기될 수 있는 프리차아지 미스 문제를 상기 내부 레지스터(50)를 이용하여 방지한다. 도 9에서, 상기 세맵퍼 영역(51), 제1 메일 박스 영역(52), 및 제2 메일 박스 영역(53)은 각기 16비트로 할당될 수 있으며, 체크 비트 영역(54)은 4비트로 할당될 수 있다.
도 10은 본 발명의 제1 실시예에 따라 억세스 권한 이양 시 프리차아지 스킵 을 방지하는 동작을 보여주는 코멘드 발생 타이밍도이다.
도 11은 도 7중 공유 메모리 영역과 내부 레지스터의 멀티패쓰 억세싱에 관련된 회로 블록도이고, 도 12는 도 11의 구체적 예시 회로를 보여주는 상세도이다. 도 11 및 도 12를 함께 참조하면, 공유 메모리 영역(11)을 중심으로 제2 멀티플렉서(40)와 제2 멀티플렉서(41)가 서로 대칭적으로 배치되고, 입출력 센스앰프 및 드라이버(22)와 입출력 센스앰프 및 드라이버(23)가 서로 대칭적으로 배치된 것이 보여진다. 상기 공유 메모리 영역(11)내에서, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 구성된 디램 셀(4)은 단위 메모리 소자를 형성한다. 상기 디램 셀(4)은 복수의 워드라인과 복수의 비트라인의 교차점에 연결되어 매트릭스 형태의 뱅크 어레이가 형성되도록 한다. 도 12에서 보여지는 워드라인(WL)은 상기 디램 셀(4)의 억세스 트랜지스터(AT)의 게이트와 로우 디코더(75)간에 배치된다. 상기 로우 디코더(75)는 로우 어드레스 멀티 플렉서(71)의 선택 로우 어드레스(SADD)에 응답하여 로우 디코딩 신호를 상기 워드라인 및 상기 레지스터(50)로 인가한다. 비트라인 페어를 구성하는 비트라인(BLi)은 상기 억세스 트랜지스터(AT)의 드레인과 컬럼 선택 트랜지스터(T1)에 연결된다. 상보(컴플리멘터리)비트라인(BLBi)은 컬럼 선택 트랜지스터(T2)에 연결된다. 상기 비트라인 페어(BLi,BLBi)에 연결된 피형 모오스 트랜지스터들(P1,P2)과 엔형 모오스 트랜지스터들(N1,N2)은 비트라인 센스앰프를 구성한다. 센스앰프 구동용 트랜지스터들(PM1,NM1)은 구동 신호(LAPG,LANG)를 각기 수신하여 상기 비트라인 센스앰프를 구동한다. 상기 컬럼 선택 트랜지스터들(T1,T2)로 구성된 컬럼 선택 게이트(6)는 컬럼 디코더(74)의 컬럼 디코딩 신호를 전달하는 컬럼 선택 라인(CSL)에 연결된다. 상기 컬럼 디코더(74)는 컬럼 어드레스 멀티 플렉서(70)의 선택 컬럼 어드레스(SCADD)에 응답하여 컬럼 디코딩 신호를 상기 컬럼 선택라인 및 상기 레지스터(50)로 인가한다.
도 11에서 보여지는 로컬 입출력 라인(LIO)은 실제로 도 12에서와 같이 로컬 입출력 라인 페어(LIO,LIOB)로서 구현된다. 제1 멀티플렉서(7:F-MUX))를 구성하는 트랜지스터들(T10,T11)이 로컬 입출력 라인 제어신호(LIOC)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIO,LIOB)는 글로벌 입출력 라인 페어(GIO,GIOB)와 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIO,LIOB)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 한편, 반대로 데이터의 라이트 동작 모드에서는 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 인가된 라이트 데이터가 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 여기서, 상기 로컬 입출력 라인 제어신호(LIOC)는 상기 로우 디코더(75)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다.
콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 상기 글로벌 입출력 라인 페어(GIO,GIOB)으로 전달된 리드 데이터는 상기 제2 멀티플렉서(40)를 통해 입출력 센스앰프 및 드라이버(22)로 전달된다. 입출력 센스앰프(22)는, 지금까지의 데이터 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭하는 역할을 담당한다. 상기 입출력 센스앰프(22)로부터 출력된 리드 데이터는 멀티플렉서 및 드라이버(26)를 통해 제1 포트(60)로 전달된다. 한편, 이 경우에 패쓰 결정신호(MB)는 비활성화 상태이므로 상기 제2 멀티플렉서(41) 는 디세이블된다. 따라서, 상기 공유 메모리 영역(11)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 제2 프로세서(200)는 제2포트(61)를 통해 상기 공유 메모리 영역(11)이외의 전용 메모리 영역들(12,13)을 억세스 할 수 있다.
상기 콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 제1 포트(60)를 통해 인가되는 라이트 데이터는 멀티플렉서 및 드라이버(26), 입출력 센스앰프 및 드라이버(22), 및 상기 제2 멀티플렉서(40)를 차례로 거쳐서 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 상기 제1 멀티플렉서(7:F-MUX))가 활성화되면 상기 라이트 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달되어, 선택된 메모리 셀(4)에 저장된다.
도 12에서 보여지느 출력 버퍼 및 드라이버(60-1)와 입력 버퍼(60-2)는 도 11의 제1 포트(60)에 대응되거나 포함될 수 있다.
상기 공유 메모리 영역(11)에는 입출력 센스앰프 및 드라이버가 2개(22,23)로 배치되며, 상기 제2 멀티 플렉서(40,41)는, 2개의 프로세서가 동시에 공유 메모리 영역(11)의 데이터를 억세스하는 경우를 방지하기 위해, 서로 상보적 동작을 가진다.
제1,2 프로세서들(100,200)은, 억세스 동작시에 글로벌 입출력 라인 페어(GIO,GIOB)와 메모리 셀(4)간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 제2 멀티플렉서(40,41)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다.
보다 구체적으로, 상기 공유 메모리 영역(11)의 글로벌 입출력 라인 페어(GIO,GIOB)와, 상기 글로벌 입출력 라인 페어와 동작적으로 연결되는 로컬 입출력 라인 페어(LIO,LIOB)와, 상기 로컬 입출력 라인 페어와는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 페어(BL,BLB)와, 상기 비트라인 페어(BL,BLB)에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프(5)와, 상기 비트라인(BL)에 억세스 트랜지스터(AT)가 연결된 메모리 셀(4)은, 상기 제1,2 포트(60,61)를 통하여, 각기 상기 제1,2 프로세서들(100,200)에 의해 공유됨을 주목하여야 한다. 도 11에서 미설명된 참조 부호 24는 도 7의 전용 메모리 영역 A(10)에 관련된 입출력 센스앰프 및 드라이버를 가리키고, 참조부호 25는 전용 메모리 영역 B(12)에 관련된 입출력 센스앰프 및 드라이버를 가리킨다.
상기한 바와 같이, 도 11 및 도 12에서 보여진 바와 같은 세부 구성을 갖는 도 7의 DRAM(400)에 의해, 프로세서들(100,200)간의 인터페이싱 기능이 달성된다. 인터페이스 부로서 기능하는 내부 레지스터(50)를 활용함에 의해 상기 프로세서들(100,200)은 공통으로 억세스 가능한 공유 메모리 영역(11)을 통해 데이터 통신을 수행하며, 억세스 권한 이양시 프리차아지 스킵 문제도 해결할 수 있게 된다.
도 13은 도 7, 도 11, 및 도 12에서 나타낸 콘트롤 유닛의 구현 예를 보여주는 회로도이다. 도 13을 참조하면, 게이팅부(30a)는 복수의 논리 게이트들로 구성되어 있고 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB_A,B)와 라이트 인에이블 신호(WEB_A,B)및 뱅크 선택 어드레스(BA_A,B)를 수신하여 도면의 하부에 보여지는 타이밍을 갖는 게이팅 신호들(PA,PB)을 생성한 다. 예를 들어, 상기 게이팅 신호(PA)가 논리 로우레벨로 출력되는 경우에 상기 패쓰 결정신호(MA)는 논리 로우레벨로서 출력된다. 한편, 상기 게이팅 신호(PA)가 논리 로우레벨로 출력되는 경우에 상기 게이팅 신호(PB)는 논리 하이레벨로 유지되며, 상기 패쓰 결정신호(MB)는 논리 하이레벨로서 출력된다. 상기 게이팅부(30a)는 포트들 중 하나의 포트에서 로우 어드레스 스트로브 신호(RASB)가 먼저 들어오게 되면, 그 들어온 포트에 상기 공유 메모리 영역(11)이 어랜지되도록 한다. 만약, 동시에 로우 어드레스 스트로브 신호(RASB)가 인가될 경우는 시스템의 스펙시피케이션으로써 차단하여 우선권을 부여받은 프로세서가 상기 공유 메모리 영역(11)을 억세스할 수 있도록 하는 것이 바람직하다.
상기 콘트롤 유닛(30)은 또한, 인버터들(30b,30c,30h, 및 30i)과 낸드 게이트들(30d,30e), 딜레이 소자들(30f,30g), 및 낸드 게이트들(30h,30i)을 포함하며, 도 13에서 보여지는 바와 같은 와이어링 구조를 갖는다. 상기 구성에 의해, 상기 패쓰 결정신호(MA)는 상기 게이팅 신호(PA)가 일정시간 지연 및 래치된 신호로서 나타나고, 상기 패쓰 결정신호(MB)는 상기 게이팅 신호(PB)가 일정시간 지연 및 래치된 신호로서 나타난다.
도 14는 도 11 및 도 12에서 나타낸 어드레스 멀티플렉서의 예시를 보여주는 회로도이다.
도 14에서 보여지는 어드레스 멀티플렉서는 도 11 및 도 12에서 보여지는 로우 어드레스 멀티플렉서(71) 또는 컬럼 어드레스 멀티 플렉서(70) 중의 하나를 예로써 보여준다. 결국, 동일한 회로소자들을 이용하여 하나의 어드레스 멀티플렉서 가 구현되고, 이는 입력되는 신호의 종류에 따라 로우 어드레스 멀티플렉서 또는 컬럼 어드레스 멀티플렉서로서 기능하게 된다.
컬럼 어드레스 멀티플렉서(70)는 두 포트들을 통해 두 개의 컬럼 어드레스 (A_CADD,B_CADD)를 두 입력단으로 각기 수신하고 상기 패쓰 결정신호(MA,MB)의 논리 상태에 따라 두 입력 중 하나를 선택하여 선택 컬럼 어드레스(SCADD)로서 출력하기 위해, 피형 및 엔형 모오스 트랜지스터들(P1-P4,N1-N4)로 이루어진 클럭드 씨모오스 인버터들과, 인버터들(INV1,INV2)로 구성된 인버터 래치(LA1)를 포함한다. 엔형 모오스 트랜지스터(N5)와 노아 게이트(NOR1)는 상기 인버터 래치(LA1)의 입력단과 접지 간에 방전경로를 형성하기 위해 마련된다. 또한, 인버터들(IN1,IN2)은 상기 패쓰 결정신호(MA,MB)의 논리 상태를 각기 반전하는 역할을 하기 위해 채용된다.
도 14에서, 예를 들어, 상기 패쓰 결정신호(MA)가 논리 로우레벨로 인가되면, 제1 포트(60)를 통해 인가되는 컬럼 어드레스(A_CADD)가 피형 및 엔형 모오스 트랜지스터(P2,N1)로 구성된 인버터를 통해 반전되고 이는 인버터(INV1)에 의해 다시 인버팅되어 선택 컬럼 어드레스(SCADD)로서 출력된다. 한편, 이 경우에 상기 패쓰 결정신호(MB)는 논리 하이레벨로 인가되기 때문에, 제2 포트(61)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 피형 및 엔형 모오스 트랜지스터(P4,N3)로 구성된 인버터가 비활성화 상태이므로 상기 래치(LA1)의 입력단에 제공되지 못한다. 결국, 제2 포트(61)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 선택 컬럼 어드레스(SCADD)로서 출력되지 못한다. 한편, 도 14에서, 상기 노아 게이트(NOR1)의 출 력이 하이 레벨로 되면 상기 엔형 모오스 트랜지스터(N5)가 턴온되고 상기 래치(LA1)에 래치된 논리 레벨은 로우 레벨로 초기화된다.
도 15는 본 발명의 제2 실시예에 따라 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을 보여주는 코멘드 발생 타이밍도이다.
이하에서는, 도 10 및 도 15를 중심적으로 참조하여 제1 및 제2 실시예가 설명될 것이다.
먼저, 도 10을 참조하면, 더미 액티브 코멘드를 발생하는 제1 실시예가 보여진다. 상기 더미 액티브 코멘드는 도 5의 단계 S55에 해당된다. 상기 단계 S55는 도 5의 단계 S54에서 보여지는 바와 같이 권한 이양의 이벤트가 발생되는 경우에 수행된다. 상기 더미 액티브 코멘드 발생은 도 10의 파형 A-MA의 D-ACT 로서 보여진다. 보다 구체적인 설명을 위해 도 10으로 돌아가면, 파형 A-MA는 도 3의 제1 프로세서(100)가 도 7의 제1 포트(60)로 인가하는 코멘드이다. 클럭 CLK-A는 상기 제1 포트(60)에 주어지는 시스템 클럭이고, 클럭 CLK-B은 도 7의 제2 포트(61)에 주어지는 시스템 클럭이다. 파형 AUT는 억세스 권한 즉, 공유 메모리 영역(11)에 대한 점유권을 가리키는 신호이다. 도 10의 타임 구간(TA)에서는 상기 제1 프로세서(100)가 억세스 권한을 가지며, 타임 구간(TB)에서는 상기 제2 프로세서(200)가 억세스 권한을 가진다. 타임 포인트(t1)에서 억세스 권한이 이양이 수행된다. 그리고, 상기 타임 구간(TA)내의 라이트 코멘드(WR)의 인가 이후에 억세스 권한의 이양 이벤트가 발생된다. 따라서, 페이지 오픈 팔리시를 지원하는 상기 제1 프로세서(100)는 더미 액티브 코멘드(D-ACT)를 인가한 후 인터럽트 신호(INTb)를 인가한 다. 여기서, 상기 더미 액티브 코멘드는 상기 공유 메모리 영역(11)의 워드라인이 아닌 다른 워드라인을 액티베이션하는 코멘드이다. 이에 따라, 동일 워드라인에 대하여 행해지던 페이지 오픈 팔리시의 동작이 완료되고 활성화되어 있던 워드라인에 메모리 셀들을 통해 연결된 비트라인들이 프리차아지 된다. 즉, 오픈되어 있던 페이지가 닫혀지는 것이다. 그리고 공유 메모리 영역의 워드라인이 아닌 워드라인을 활성화하는 의사(pseudo)코멘드에 따라 공유 메모리 영역의 어느 워드라인도 활성화되지는 않는다. 그런 이후에 권한 이양이 이루어진다. 결국, 오픈된 페이지 즉 활성화되어 있던 워드라인을 클로즈 하고 비트라인들을 프리차아지 하기 위해, 도 10의 타임 구간(DA) 동안에 엑스트라 코멘드가 인가된다. 타임 포인트(t1)에서 억세스 권한이 이양되면 상기 인터럽트 신호(INTb)의 레벨은 원래대로 클리어 되고, 상기 제2 프로세서(200)에 의한 메모리 억세스가 행해진다.
도 15를 참조하면, 레지스터 액티브 코멘드를 발생하는 제2 실시예가 보여진다. 도 10의 경우와 유사하게, 파형 A-MA는 도 3의 제1 프로세서(100)가 도 7의 제1 포트(60)로 인가하는 코멘드이다. 클럭 CLK-A는 상기 제1 포트(60)에 주어지는 시스템 클럭이고, 클럭 CLK-B은 도 7의 제2 포트(61)에 주어지는 시스템 클럭이다. 파형 AUT는 억세스 권한 즉, 공유 메모리 영역(11)에 대한 점유권을 가리키는 신호이다. 도 15의 타임 구간(TA)에서는 상기 제1 프로세서(100)가 억세스 권한을 가지며, 타임 구간(TB)에서는 상기 제2 프로세서(200)가 억세스 권한을 가진다. 타임 포인트(t1)에서 억세스 권한이 이양이 수행된다.
상기 레지스터 액티브 코멘드 발생은 도 15의 파형 A-MA의 ACT-R 로서 보여 진다. 상기 레지스터 액티브 코멘드는, 상기 도 7의 내부 레지스터(50)를 활성화하는 코멘드이다. 이에 따라, 동일 워드라인에 대하여 행해지던 페이지 오픈 팔리시의 동작이 완료되고 활성화되어 있던 워드라인에 메모리 셀들을 통해 연결된 비트라인들이 프리차아지 된다. 그리고 상기 내부 레지스터(50)를 활성화하는 코멘드에 따라 공유 메모리 영역의 유효한 어느 워드라인도 활성화되지는 않는다. 상기 내부 레지스터(50)는 활성화되더라도 디램 타입의 기억 소자가 아니므로, 프리차아지가 필요없다. 상기 레지스터 액티브 코멘드의 인가 후에, 억세스 권한 이양이 이루어지면 프리차아지의 스킵 문제는 도 10의 경우와 마찬가지로 확실히 해결된다.
본 발명이 적용되는 멀티 프로세서 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 멀티 프로세서 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 강제 프리차아지를 위한 의사 코멘드의 형태나 메모리 내부의 레지스터 구성이나 뱅크 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 4개의 메모리 영역중 1개를 공유 메모리 영역으로 나머지 3개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 공유 메모리 영역에 대한 억세스 권한 이양 시에 오픈된 페이지의 프리차아지 스킵 문제가 해결되는 효과가 있다. 따라서, 억세스 권한이 이양된 이후에도 데이터의 리드 또는 라이트 동작이 에러 없이 고속 및 신뢰성 있게 보장되는 이점이 있다.

Claims (18)

  1. 반도체 메모리 장치에 있어서:
    페이지 오픈 팔리시를 지원하는 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과;
    상기 프로세서들 중 어느 하나의 프로세서가 다른 프로세서에게로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에 억세스 되던 상기 공유 메모리 영역의 페이지가 오픈 상태로 잔존하는 것을 방지하기 위해, 억세스 권한의 이양 이전에 인가되는 외부 명령에 응답하여 상기 공유 메모리 영역의 오픈된 페이지를 의도적으로 클로즈 하는 의사 동작 수행부를 포함하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 전기적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 외부 명령은 오픈되어 있던 페이지의 비트라인들을 프리차아지 하기 위한 프리차아지 명령과, 상기 공유 메모리 영역의 로우에는 해당되지 않는 더미 로우를 액티베이팅 하기 위한 더미 로우 액티브 명령을 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1,2 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며, 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 외부 명령은 오픈되어 있던 페이지의 비트라인들을 프리차아지 하기 위한 프리차아지 명령과, 상기 내부 레지스터를 액티베이팅 하기 위한 레지스터 액티브 명령을 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 메모리 셀 어레이 내에는 상기 제1 및 제2 프로세서 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비됨을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 공유 메모리 영역은 디램 셀들로 이루어지고, 상기 내부 레지스터는 플립플롭 소자들로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 메모리 셀 어레이 내에는 상기 제1 및 제2 프로세서 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비됨을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서:
    페이지 오픈 팔리시를 지원하는 제1 및 제2 프로세서에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과;
    상기 제1,2 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며, 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터와;
    상기 프로세서들 중 어느 하나의 프로세서가 다른 프로세서에게로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에 억세스 되던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하기 위해, 억세스 권한이 이양되기 이전에 인가되는 외부 명령에 응답하여 상기 페이지의 비트라인들에 대한 프리차아지가 강제적으로 수행되도록 하는 의사 동작 수행부를 포함하며, 상기 공유 메모리 영역을 상기 제1 및 제2 프로세서 중의 하나에 전기적으로 연결하는 패쓰를 제어하기 위한 콘트롤 유닛을 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 의사 동작 수행부는 상기 억세스 되던 페이지의 비트라인들을 프리차아지 하고, 상기 공유 메모리 영역의 로우 범위를 벗어난 가상의 로우를 액티베이팅 하는 동작을 수행함을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 의사 동작 수행부는 상기 억세스 되던 페이지의 비트라인들을 프리차아지 한 다음, 상기 공유 메모리 영역의 로우가 실질적으로 선택되지 않도록 하는 가상의 더미 로우 액티브 명령에 응답하여 상기 공유 메모리에 대한 가상의 로우를 액티베이팅 하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 의사 동작 수행부는 상기 억세스 되던 페이지의 비트라인들을 프리차아지 하고, 상기 특정 어드레스에 응답하여 상기 내부 레지스터를 액티베이팅 하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 페이지 오픈 팔리시를 지원하는 복수의 프로세서들과;
    상기 복수의 프로세서들에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과, 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터를 가지는 반도체 메모리 장치;를
    구비한 통신 시스템에서 상기 공유 메모리 영역을 에러 없이 억세스 하기 위한 방법에 있어서:
    상기 프로세서들 중 임의의 프로세서가 상기 공유 메모리 영역을 억세스한 후에 다른 프로세서로 상기 공유 메모리 영역에 대한 억세스 권한을 이양하는 경우에, 페이지 오픈 팔리시에 기인하여 억세스 하던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하기 위해, 억세스 권한 이양의 직전에 상기 공유 메모리 영역의 로우가 실질적으로 선택되지 않도록 하는 가상의 더미 로우 액 티브 코멘드를 인가하여 상기 페이지의 비트라인들에 대한 프리차아지가 수행되어 지도록 하는 것을 특징으로 하는 방법.
  14. 페이지 오픈 팔리시를 지원하는 복수의 프로세서들과;
    상기 복수의 프로세서들에 의해 서로 다른 포트를 통해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과, 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터를 가지는 반도체 메모리 장치;를
    구비한 통신 시스템에서 상기 공유 메모리 영역을 에러 없이 억세스 하기 위한 방법에 있어서:
    상기 공유 메모리 영역에 대한 억세스 권한이 이양되어지는 경우에 억세스 하던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하기 위해, 억세스 권한 이양의 직전에 상기 내부 레지스터를 액티베이팅 하기 위한 레지스터 액티브 코멘드를 인가하여 상기 페이지의 비트라인들에 대한 프리차아지가 수행되도록 하는 것을 특징으로 하는 방법.
  15. 페이지 오픈 팔리시를 지원하는 복수의 프로세서들과, 상기 복수의 프로세서 들에 의해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역을 가지는 반도체 메모리 장치를 구비한 통신 시스템에서, 상기 공유 메모리 영역에 대한 억세스 권한이 이양되는 경우에, 상기 페이지 오픈 팔리시에 기인하여 억세스 하던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하는 방법에 있어서:
    상기 억세스 권한 이양의 직전에 상기 공유 메모리 영역의 로우가 실질적으로 선택되지 않도록 하는 가상의 더미 로우 액티브 코멘드를 인가함에 의해 상기 페이지의 비트라인들에 대한 프리차아지가 수행되도록 하는 단계와;
    상기 공유 메모리 영역에 대한 억세스 권한 이양을 실행하는 단계;
    를 구비함을 특징으로 하는 방법.
  16. 페이지 오픈 팔리시를 지원하는 복수의 프로세서들과, 상기 복수의 프로세서들에 의해 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과 상기 프로세서들 간의 데이터 인터페이스 기능을 제공하기 위해 상기 공유 메모리 영역의 특정 어드레스에 대응하여 대치적으로 억세스 되며 상기 메모리 셀 어레이의 외부에 위치된 내부 레지스터를 가지는 반도체 메모리 장치를 구비한 휴대용 통신 시스템에서, 상기 공유 메모리 영역에 대한 억세스 권한이 이양되는 경우에, 상기 페이지 오픈 팔리시에 기인하여 억세스 하던 페이지의 비트라인들에 대하여 프리차아지 스킵이 발생되는 것을 방지하는 방법에 있어서:
    상기 억세스 권한 이양의 직전에 상기 내부 레지스터가 선택되도록 하는 레지스터 액티브 코멘드를 인가함에 의해 상기 페이지의 비트라인들에 대한 프리차아지가 수행되도록 하는 단계와;
    상기 공유 메모리 영역에 대한 억세스 권한 이양을 실행하는 단계;
    를 구비함을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 공유 메모리 영역에 존재하는 메모리 셀은, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀임을 특징으로 하는 방법.
  18. 제16항에 있어서, 상기 내부 레지스터는 컬럼 어드레스에 의해 구별되는 세맵퍼 영역과 메일박스 영역들을 포함함을 특징으로 하는 방법.
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