KR20080113896A - 공유 메모리 영역에 대한 리얼타임 억세스를 제공하는멀티패쓰 억세스블 반도체 메모리 장치 - Google Patents

공유 메모리 영역에 대한 리얼타임 억세스를 제공하는멀티패쓰 억세스블 반도체 메모리 장치 Download PDF

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KR20080113896A KR1020070062894A KR20070062894A KR20080113896A KR 20080113896 A KR20080113896 A KR 20080113896A KR 1020070062894 A KR1020070062894 A KR 1020070062894A KR 20070062894 A KR20070062894 A KR 20070062894A KR 20080113896 A KR20080113896 A KR 20080113896A
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권진형
손한구
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삼성전자주식회사
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Abstract

공유 메모리 영역에 대한 리얼타임 억세스를 제공하는 멀티패쓰 억세스블 반도체 메모리 장치가 개시된다. 그러한 멀티 프로세서 시스템에 채용하기 적합한 반도체 메모리 장치는, 상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과; 상기 공유 메모리 영역이 어느 한 프로세서에 의해 억세스 되고 있는 도중에 또 다른 프로세서가 상기 공유 메모리 영역을 억세스 하고자 하는 경우, 상기 또 다른 프로세서로부터 인가되는 프리차아지 코멘드에 응답하여 현재의 데이터 억세스 동작의 종료 후 곧 바로 프리차아지 동작이 즉각적으로 수행되도록 하기 위한 프리차아지 제어신호를 생성하고, 상기 억세스를 요청한 프로세서로 상기 공유 메모리 영역의 억세스 허용 상태를 가리키는 대기 디세이블 신호를 상기 프리차아지 동작의 수행 직후에 제공하는 신호 발생부를 구비한다. 본 발명에 따르면, 공유 메모리 영역의 억세스 권한 이양이 리얼타임으로 수행됨은 물론 권한 이양시의 프리차아지 동작 페일 문제가 해결되는 효과가 있다.
Figure P1020070062894
멀티 프로세서 시스템, 공유 메모리 영역, 대기신호, 오토 프리차아지

Description

공유 메모리 영역에 대한 리얼타임 억세스를 제공하는 멀티패쓰 억세스블 반도체 메모리 장치{Multi-path accessible semiconductor memory device for providing real time access for shared memory area}
도 1은 본 발명의 컨벤셔날 기술에 따른 멀티 프로세서 시스템의 개략적 블록도
도 2는 본 발명의 실시예에 따라 리얼타임 억세스를 제공하는 반도체 메모리장치를 채용한 멀티 프로세서 시스템의 블록도
도 3은 도 2중 신호 발생부의 일 실시예를 보여주는 회로도
도 4는 도 2중 멀티패쓰 억세스블 DRAM의 구체블록도
도 5는 도 4중 공유 메모리 영역에 대한 멀티패쓰 억세싱 관련 회로 블록도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공유 메모리 영역에 대한 억세스 권한 이양을 리얼타임으로 행하고 억세스 권한 이양 시 오픈된 페이지에 대한 프리차아지 페일 문제를 방지할 수 있는 멀티패쓰 억세스블 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며, DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 각각의 프로세서들이 억세스 할 수 있도록 하는 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 명세서 내에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 모바일 통신 시스템, 예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 하나의 시스템 내에 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
멀티 프로세서 시스템에 적합한 메모리를 개시하는 선행 기술은, 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허 공개된 공개번호 US2003/0093628호에 개시되어 있다. 상기 선행기술은 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있게 하는 기술로서, 메모리 어레이는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이의 제1 포션은 제1 프로세서에 의해서만 억세스되고 상기 제2 포션은 제2 프로세서에 의해서만 억세스되며, 제3 포션은 공유 메모리 영역으로서 상기 제1,2 프로세서들 모두에 의해 억세스 된다.
또한, 본 분야에서의 컨벤셔날 기술로서, 모바일 통신 디바이스에 채용될 수 있는 멀티 프로세서 시스템이 도 1과 같이 제안되었다. 도 1은 본 발명의 컨벤셔날 기술에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 개략적 블록도이다.
도 1에서 보여지는 바와 같이, 둘 이상의 프로세서들(100,200)을 가지는 멀티 프로세서 시스템에서, 하나의 DRAM(400)과 하나의 플래시 메모리(300)가 공유적으로 사용되며, 프로세서들(100,200)간의 데이터 인터페이스가 멀티패쓰 억세스블 DRAM(400)을 통해 구현된다. 도 1의 경우에는 플래시 메모리(300)와 직접적으로 연결되어 있지 아니한 제1 프로세서(100)는 상기 멀티패쓰 억세스블 DRAM(400)을 통하여 플래시 메모리를(300) 간접적으로 억세스할 수 있게 된다.
여기서, 상기 제1 프로세서(100)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 담당할 수 있으며, 상기 제2 프로세서(200)는 설정된 타스크 예컨대 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 기능을 담당할 수 있다. 그러나, 사안이 다른 경우에 상기 프로세서들 간의 기능은 그와 반대로 될 수 있다.
상기 플래시 메모리(300)는, 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 플래시 메모리나 셀 어레이의 구성이 NAND 구조를 갖게 되는 NAND 플래시 메모리일 수 있다. NOR 플래시 메모리나 NAND 플래시 메모리 모두는 플로팅 게이트를 갖는 모오스 트랜지스터로 이루어진 메모리 셀을 어레이 형태로서 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 부트 코드 및 보존용 데이터의 저장을 위해 탑재된다.
또한, 멀티패쓰 억세스블 DRAM(400)은 프로세서들(100,200)의 데이터 처리를 위한 메인 메모리로서 기능한다. 도 1에서 보여지는 바와 같이, 하나의 멀티패쓰 억세스블 DRAM(400)이 서로 다른 2개의 패쓰를 통하여 제1,2 프로세서들(100,200)에 의해 각기 억세스 될 수 있도록 하기 위해, 멀티패쓰 억세스블 DRAM(400)의 내부에는 시스템 버스들(B1,B2)에 각기 대응적으로 연결되는 포트들이 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과는 상이함을 알 수 있다.
멀티패쓰 억세스블 DRAM(400)내에서 4개의 메모리 영역들(10,11,12,13)은 메모리 셀 어레이를 구성한다. 예를 들어, A 뱅크(10)는 제1 포트를 통하여 제1 프로세서(100)에 의해 전용으로 억세스 되고, C 뱅크 및 D 뱅크(12,13)는 제2 포트를 통하여 제2 프로세서(200)에 의해 전용으로 억세스 될 수 있다. B 뱅크(11)는 서로 다른 포트인 제1,2 포트를 통하여 상기 제1,2프로세서들(100,200) 모두에 의해 억세스 될 수 있다. 결국, 메모리 셀 어레이 내에서 B 뱅크(11)은 공유 메모리 영역으로서 할당되고, A,C, 및 D 뱅크들(10,12,13)은 각기 대응되는 프로세서에 의해서 만 억세스되는 전용 메모리 영역으로서 할당된다. 상기 4개의 메모리 영역들(10-13)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mb, 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다.
도 1의 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM 및 플래시 메모리가 각기 대응적으로 할당될 필요 없이 공유적으로 사용되므로, 시스템 사이즈의 복잡성이 제거되며 메모리들의 채용 개수가 줄어든다.
도 1 내에서 보여지는 상기 멀티패쓰 억세스블 DRAM(400)은 삼성전자에 의해 "원디램" 으로서 알려진 디램 타입 메모리의 기능과 실질적으로 유사하다. 그러한 원디램은 모바일 디바이스 내에서 통신 프로세서와 미디어 프로세서 간의 데이터 처리 속도를 현저히 증가시킬 수 있는 퓨전 메모리 칩이다. 일반적으로 두 프로세서들이 있는 경우에 두 개의 메모리 버퍼들이 통상적으로 요구된다. 그렇지만, 원디램 솔루션은, 프로세서들간의 데이터를 단일 칩을 통하여 루트할 수 있기 때문에, 두 개의 메모리 버퍼들에 대한 필요성을 제거할 수 있다. 듀얼 포트 어프로치를 취함에 의해, 원 디램은 프로세서들 간의 데이터 전송에 걸리는 시간을 매우 감소시킨다. 단일 원디램 모듈은 고성능 스마트 폰 및 다른 멀티미디어 리치 핸드 셋 내에서 적어도 2개의 모바일 메모리 칩들을 대치할 수 있다. 프로세서들 간의 데이터 처리 속도가 보다 빨라짐에 따라 원디램은 전력 소모를 약 30퍼센트 정도 감소시키며, 필요해지는 칩 수를 줄이고, 토탈 다이 에리어 커버리지를 약 50퍼센트 축소시킨다. 이 결과는 셀룰러 폰의 속도를 5배 증가시키고 배터리 수명을 길게 하고 핸드셋 디자인을 슬림하게 하는 결과를 낳는다.
원디램 등과 같은 멀티 패쓰 억세스블 디램과 하나의 플래시 메모리를 공유하는 도 1의 멀티 프로세서 시스템에서, 어느 한 프로세서에 의해 공유 메모리 영역이 억세스 되고 있는 중에 또 다른 프로세서가 상기 공유 메모리 영역의 억세스 권한을 이양 받아 리얼타임으로 억세스 하는 것은 억세스 프로토콜 상으로 상당히 곤란한 일이다.
즉, 도 1의 동작 단계 S4에서와 같이 상대 프로세서(200)의 억세스 중에 또 다른 프로세서(100)가 긴급히 공유 메모리 영역에 들어 있는 자신의 코드(Code)데이터를 억세스 해야할 필요가 있는 경우에, 상기 또 다른 프로세서(100)는 디램 내의 세마포어 레지스터를 읽어 점유권 여부를 먼저 확인한다. 상기 또 다른 프로세서가 점유권이 없는 경우에 상기 상대 프로세서에게 공유 메모리 영역에 대한 점유 요청을 행하는 요청 데이터를 디램 내의 메일 박스(Mailbox)에 쓴다(동작 단계 S1). 뿐만 아니라 동작 단계 S1에서 인터럽트(/INT)를 위해 비교적 장시간의 ISR(Interrupt Service Routine)동작이 수행되어야 하므로, 상기 또 다른 프로세서는 리얼 타임 억세스가 실질적으로 불가능하게 된다. 이후 상기 상대 프로세서(200)는 상기 메일 박스를 확인후 점유이양 여부를 결정하고 세마포어 레지스터를 통해 점유권을 넘기고 메일 박스를 통해 점유이양 을 알리는 데이터를 전달한다. 이에 따라, 상기 제1 프로세서(100)는 동작 단계 S1에서 상기 제2 프로세서(200)로부터 쓰여진 메일 박스를 확인 하고 상기 세마포어 레지스터를 통해 점유 이양을 확인하게 된다. 이 후, 상기 제1 프로세서(100)는 동작 단계 S3에서 공유 메모리 영역 즉 B 뱅크(11)를 억세스 하여 내부 저장영역에 저장된 자신의 부트 코 드나 필요한 정보를 리드한다. 상기한 바와 같이 억세스 권한 이양 시에는 상당한 절차를 거치게 되어 상기 프로세서(100)는 실시간으로 공유 메모리 영역을 억세스하는 것이 어렵게 되며, 심지어 상대 프로세서가 공유 메모리 영역에 대한 점유권을 이양하지 않는 경우도 발생될 수 있고, 권한 이양을 요청한 프로세서의 원활한 동작도 보장되기 어렵다.
또한, 억세스 권한이 긴급히 이양될 수 있는 경우라 하더라도 페이지 오픈 팔리시를 지원하는 프로세서들인 경우 현재 억세스 되고 있던 페이지에 대한 프리차아지가 행해지지 않는 문제점이 있다.
즉, 프로세서들은 DRAM에 데이터를 라이트하거나 DRAM으로부터 데이터를 리드하기 위해 페이지 오픈 팔리시를 지원할 수 있다. 상기 페이지 오픈 팔리시의 경우에 데이터 억세스 속도는 페이지 클로즈드 팔리시의 경우보다 훨씬 빠르게 된다. 예를 들어, 동일한 워드라인에 연결된 메모리 셀들로부터 데이터를 리드하는 경우, 페이지 오픈 팔리시의 경우에 워드라인은 한번만 활성화되고, 선택된 비트라인들이 하나씩 활성화된다. 한편, 페이지 클로즈드 팔리시의 경우에 비트라인들이 활성화되기 이전 마다 동일 워드라인이 반복적으로 활성화되어진다. 따라서, 활성화된 비트라인을 프리차아지 하는 시간과 동일 워드라인을 다시 활성화하는 시간이 페이지 클로즈드 팔리시의 경우에는 필요함을 알 수 있다. 최근의 프로세서들은 메모리에 대한 억세스 속도를 높이기 위해 상기 페이지 오픈 팔리시를 흔히 사용하고 있다.
상기한 페이지 오픈 팔리시에 따라 도 1의 멀티 프로세서 시스템에서는 프로세서들간의 억세스 권한 이양 시 프리차아지 스킵이 발생될 수 있다. 즉, 동일한 페이지에 대하여 페이지 오픈 팔리시가 수행되고 나서, 페이지가 바뀌는 경우 즉, 현재 선택된 워드라인과는 다른 워드라인이 선택되는 경우에 오픈 되어 있던 페이지에 대해서는 페이지 클로즈 동작이 행해져야 한다. 상기 페이지 클로즈 동작은 오픈된 페이지 즉 활성화 되어 있던 워드라인에 연결된 메모리 셀들의 비트라인을 프리차아지 레벨로 프리차아지 하는 동작을 포함한다.
도 1에서 보여지는 바와 같은 멀티패쓰 억세스블 DRAM(400)을 억세스하기 위한 데이터 억세스 권한이 어느 한 프로세서에서 다른 프로세서로 이양되어지는 경우에 페이지 오픈 팔리시에 기인하여 멀티패쓰 억세스블 DRAM내의 공유 메모리 영역의 비트라인들에 대한 프리차아지 동작이 스킵될 수 있다. 프리차아지 동작이 스킵된 상태에서 데이터 억세스 권한이 이양되면 이양된 후의 리드 또는 라이트 동작 시 데이터 에러가 발생된다. 통상의 DRAM의 경우에도 비트라인이 프리차아지가 되지 않거나 동시에 두 개의 워드라인이 활성화되어 있으면 리드 또는 라이트 동작에서 에러가 발생된다. 결국, 페이지 오픈된 상태에서 데이터 억세스 권한이 이양되는 경우에 오픈된 페이지를 클로즈 해야만 이양된 이후에 발생될 수 있는 동작 에러로부터 자유로워짐을 알 수 있다.
따라서, 공유 메모리 영역에 대한 억세스 권한 이양 시 리얼타임으로 수행되게 하는 것과, 오픈된 페이지에 대한 프리차아지 스킵을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치가 본 분야에서 절실히 요망된다.
본 발명의 목적은 페이지 오픈 팔리시를 지원하는 프로세서를 갖는 멀티 프로세서 시스템에서 데이터 억세스 권한 이양 시 리얼타임을 보장하고 오픈된 페이지에 대한 프리차아지 스킵 문제를 해결 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 공유 메모리 영역에 대한 억세스 권한 이양 시 오픈된 페이지에 대한 프리차아지 동작 페일을 방지하는 동작을 갖는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 멀티프로세서 시스템에서 있어서 공유 메모리 영역에 대한 데이터 억세스 권한 이양이 리얼타임으로 수행되도록 할 수 있고, 프리차아지 미싱 문제도 해결 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적도 상대 프로세서의 억세스 동작 중에 또 다른 프로세서가 리얼타임으로 공유 메모리 영역을 억세스하고자 하는 경우에, 상대 프로세서의 데이터 억세스 동작이 끝날 때까지 기다림이 없이 리얼 타임으로 억세스를 가능하도록 하는 반도체 메모리 장치를 제공함에 있다.
상기한 본 발명의 목적들을 달성하기 위한 본 발명의 일 양상에 따라, 상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과; 상기 공유 메모리 영역이 어느 한 프로세서에 의해 억세스 되고 있는 도중에 또 다른 프로세서가 상기 공유 메모리 영역을 억세스 하고자 하는 경우, 상기 또 다른 프로세서로부터 인가되는 프리차아지 코멘드에 응답하여 현재의 데이터 억세스 동작의 종료 후 곧 바로 프리차아지 동작이 즉각적으로 수행되도록 하기 위한 프리차아지 제어신호를 생성하고, 상기 억세스를 요청한 프로세서로 상기 공유 메모리 영역의 억세스 허용 상태를 가리키는 대기 디세이블 신호를 상기 프리차아지 동작의 수행 직후에 제공하는 신호 발생부를 구비한다.
본 발명의 실시예에서, 상기 신호 발생부는,
상기 프리차아지 동작의 수행완료 시 상기 또 다른 프로세서로 제공하기 위한 상기 대기 디세이블 신호를 생성하고, 상기 어느 한 프로세서로 제공하기 위하여 상기 대기 디세이블 신호의 논리 상태와는 반대상태를 갖는 대기 인에이블 신호를 생성하기 위한 대기신호 발생기와;
상기 또 다른 프로세서로부터 인가되는 오토 프리차아지 관련 신호를 타이밍 레지스터를 통해 수신하고 상기 대기 인에이블 신호와의 조합에 의해 상기 프리차아지 제어신호를 생성하는 오토 프리차아지 신호 발생기를 포함할 수 있다.
본 실시예에서, 상기 프로세서는 상기 대기 디세이블 신호의 수신 시 상기 공유 메모리 영역을 곧 바로 억세스할 수 있도록 하는 로직 회로를 구비할 수 있다.
본 실시예에서, 상기 멀티 프로세서 시스템은 디램 타입 반도체 메모리 장치와 부트코드 저장용 불휘발성 반도체 메모리 장치를 하나씩 구비하고 복수의 프로세서들이 상기 반도체 메모리 장치들을 공유적으로 사용하도록 구성될 수 있다.
본 실시예에서, 상기 대기 디세이블 신호와 상기 대기 인에이블 신호는 모두 상기 반도체 메모리 장치에서 자체적으로 생성되는 신호일 수 있다.
본 실시예에서, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비될 수 있으며, 상기 프로세서들은 페이지 오픈 팔리시를 지원하는 프로세서들이다.
상기한 본 발명의 구성에 따르면, 공유 메모리 영역의 억세스 권한 이양이 리얼타임으로 수행됨은 물론 권한 이양시의 프리차아지 동작 페일 문제가 해결되는 효과가 있다.
이하에서는 본 발명에 따라, 데이터 억세스 권한 이양 시 프리차아지 동작 에러없이 리얼타임 억세스를 제공하는 멀티패쓰 억세스블 반도체 메모리 장치에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 2는 본 발명의 실시예에 따라 리얼타임 억세스를 제공하는 반도체 메모리장치를 채용한 멀티 프로세서 시스템의 블록도이다.
본 발명의 실시예에 따라 리얼타임 억세스를 보장하는 멀티 프로세서 시스템의 블록을 도시한 도 2를 참조하면, 각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들(100,200)과; 상기 프로세서들 중 하나(200)에 연결되어 있으며 상기 프로세서들의 부트 코드를 불휘발적으로 저장하고 있는 불휘발성 반도체 메모리(300)와; 상기 프로세서들(100,200)간에서 데이터 인터페이싱을 수행하고, 상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역(11)을 가지며, 상기 공유 메모리 영역(11)이 어느 한 프로세서에 의해 억세스 되고 있는 도중에 또 다른 프로세서가 상기 공유 메모리 영역을 억세스 하고자 하는 경우, 상기 또 다른 프로세서로부터 인가되는 프리차아지 코멘드에 응답하여 현재의 데이터 억세스 동작의 종료 후 곧 바로 프리차아지 동작이 즉각적으로 수행되도록 하기 위한 프리차아지 제어신호를 생성하고, 상기 억세스를 요청한 프로세서로 상기 공유 메모리 영역의 억세스 허용 상태를 가리키는 대기 디세이블 신호를 상기 프리차아지 동작의 수행 직후에 제공하는 신호 발생부(402)를 구비하는 반도체 메모리 장치(400)가 상기 멀티 프로세서 시스템을 구성하는 것이 보여진다.
도 2에서는 도 1에서 보여지는 동작 단계들 S1,S2가 제거됨을 알 수 있다. 상기 제2 프로세서(200)에서 상기 제1 프로세서(100)로의 억세스 권한 이양 동작은 상기 신호 발생부(402)의 작용에 의해 실시간으로 보장되며, 억세스 권한 이양의 직전에 상기 제2 프로세서(200)에 의해 오픈되어 있던 페이지에 대한 프리차아지가 수행되어질 수 있다. 상기 디램(400)내에서 메모리 셀 어레이를 구성하는 4개의 메 모리 뱅크들(10,11,12,13)은 전술한 컨벤셔날 기술과 동일 또는 유사하게 구성될 수 있다.
도 3은 도 2중 신호 발생부의 일 실시예를 보여주는 회로도이다. 도 3을 참조하면, 타이밍 레지스터들(403,404), 오토 프리차아지 신호 발생기(405), 프리차아지 회로(406), 및 대기신호 발생기들(420,421)이 상기 신호 발생부를 구성하는 것이 보여진다.
상기 대기신호 발생기들(420,421)은 상기 프리차아지 동작의 수행완료 시 상기 또 다른 프로세서로 제공하기 위한 상기 대기 디세이블 신호(/WAIT1)를 생성하고, 상기 어느 한 프로세서로 제공하기 위하여 상기 대기 디세이블 신호의 논리 상태와는 반대상태를 갖는 대기 인에이블 신호(/WAIT2)를 생성한다. 원디램의 양쪽 포트의 각각에는 서로 반대 논리의 대기 신호들이 출력되는 데, 상기 대기 신호의 기능은 어느 한 프로세서가 한쪽 포트를 통해 공유 메모리 영역의 데이터를 읽거나 쓰는 동안 또 다른 프로세서의 억세스를 금지하기 위한 것이다. 이에 따라 또 다른 프로세서는 자신의 포트 쪽에 출력되는 대기 신호가 인에이블 상태에서 디세이블 상태로 천이될 경우에만 비로소 공유 메모리 영역을 억세스할 수 있게 된다.
상기 오토 프리차아지 신호 발생기(405)는 상기 또 다른 프로세서로부터 인가되는 오토 프리차아지 관련 신호(/CS,/RAS,/CAS,/WE)를 타이밍 레지스터들(403,404)을 통해 수신하고 상기 대기 인에이블 신호와의 조합에 의해 상기 프리차아지 제어신호를 생성한다.
억세스를 요청하는 제1 프로세서(100)가 대기 신호(/WAIT1)의 논리를 체크하 고나서 외부 프리차아지 코멘드(Precharge Command)를 인가한다. 이에 따라, 상기 오토 프리차아지 신호 발생기(405)에서 프리차아지 제어신호가 출력된다. 상기 프리차아지 제어신호는 프리차아지 회로(406)에 인가된다. 따라서, 공유 메모리 영역(11)에서는 제2 프로세서(200)에 의한 리드/라이트(Read/Write)동작이 끝나고 오픈된 페이지가 클로즈된다. 즉, 현재 리드/라이트되던 메모리 뱅크의 로우에 대한 프리차아지가 수행된다. 이 때, 대기 신호 발생기(420)는 대기 디세이블 신호를 출력하므로, 상기 제1 프로세서(100)는 대기 디세이블 신호를 수신하게 된다. 이에 따라, 동작 단계 S1에서 곧바로 상기 제1 프로세서(100)는 리얼타임으로 공유 메모리 영역에 대한 억세스를 행할 수 있게 된다.
본 실시예에서, 억세스 요청을 행하는 상기 프로세서들은 상기 대기 디세이블 신호의 수신 시 상기 공유 메모리 영역을 곧 바로 억세스할 수 있도록 하는 내부에 로직 회로를 구비할 수 있다. BB(Baseband)칩이 될 수 있는 상기 제1 프로세서(100)는 자신의 코드가 저장된 공유 메모리 영역을 언제든지 곧 바로 억세스 하는 것이 필요하기 때문에 리얼타임을 특히 요구하게 된다. 도 3과 같은 회로의 구현에 의해 공유 메모리 영역의 억세스 권한 이양이 리얼타임으로 보장되고 프리차아지 미싱의 문제도 해결된다.
도 4는 도 2중 멀티패쓰 억세스블 DRAM의 구체블록도이고, 도 5는 도 4중 공유 메모리 영역에 대한 멀티패쓰 억세싱 관련 회로 블록도이다.
도 4를 참조하면, 4개의 메모리 영역들(10,11,12,13)이 메모리 셀 어레이를 구성하며, 메모리 셀 어레이의 외부에는 내부 레지스터(50)가 배치된 것이 보여진 다. 또한, 제1,2 패쓰부들(20,21), 멀티플렉서들(40,41), 및 콘트롤 유닛(30)도 상기 메모리 셀 어레이의 외부에 배치된다. 한정되는 것은 아니지만, 도 4에서 보여지는 상기 DRAM(400)은 서로 독립적인 2개의 포트를 갖는다. 설명의 편의상 버스(B1)와 연결되는 포트를 제1 포트(60)라고 하면 버스(B2)와 연결되는 포트는 제2 포트(61)가 된다. 여기서, 상기 버스들(B1,B2)은 범용 입출력(GPIO)라인으로 구현 가능하다.
도 4에서, 전용 메모리 영역 A(10)은 제1 포트(60)를 통하여 도 2의 제1 프로세서(100)에 의해 억세스 되고, 전용 메모리 영역들 B(12,13)는 제2 포트(61)를 통하여 도 2의 제2 프로세서(200)에 의해 억세스 되며, 공유 메모리 영역(11)은 서로 다른 포트인 제1,2 포트(60,61)를 통하여 제1,2프로세서들(100,200) 모두에 의해 억세스 된다. 결국, 메모리 셀 어레이 내에서 B 뱅크(11)은 공유 메모리 영역으로서 할당되고, A,C, 및 D 뱅크들(10,12,13)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당된다.
상기 공유 메모리 영역(11)내에는 도 2에서 보여지는 플래시 메모리(300)의 어드레스 맵핑 데이터를 저장하기 위한 저장 테이블 영역(110)이 마련될 수 있다. 도 4에서, 프로세스들 간의 인터페이스를 제공하기 위해 인터페이스 부로서 기능하는 내부 레지스터(50)는 상기 제1 및 제2 프로세서(100,200) 모두에 의해 억세스 되며, 플립플롭, 데이터 래치, 또는 SRAM 셀로 구성된다. 상기 내부 레지스터(50)는 세맵퍼(semaphore)영역(51), 제1 메일 박스 영역(mail box A to B :52), 제2 메일 박스 영역(mail box B to A:53), 체크 비트 영역(54), 및 예비 영역(55)으로 구 별될 수 있다. 상기 영역들(51-55)은 상기 특정 로우 어드레스에 의해 공통적으로 인에이블 될 수 있으며, 인가되는 컬럼 어드레스에 따라 각기 개별적으로 억세스된다. 예를 들어, 상기 공유 메모리 영역(11)의 특정한 로우 영역(121)를 가리키는 로우 어드레스(0x7FFFFFFFh ~ 0x8FFFFFFFh)가 인가될 때, 공유 메모리 영역 내의 일부 영역(121)은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다.
프로세싱 시스템 개발자에게 익숙한 개념의 상기 세맵퍼 영역(51)에는 공유 메모리 영역(11)에 대한 제어 권한이 라이트되고, 상기 제1,2 메일박스 영역들(52,53)에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한 요청, 전송 데이터, 및 명령어 등)가 쓰여진다.
도 4에서 콘트롤 유닛(30)은, 상기 공유 메모리 영역(11)을 상기 제1 및 제2 프로세서(100,200) 중의 하나에 동작적으로 연결하는 패쓰를 제어한다. 상기 제1 포트(60)에서 콘트롤 유닛(30)으로 연결된 신호라인(R1)은 상기 제1 프로세서(100)에서 버스(B1)를 통해 인가되는 제1 외부신호를 전달하고, 상기 제2 포트(61)에서 콘트롤 유닛(30)으로 연결된 신호라인(R2)은 상기 제2 프로세서(200)에서 버스(B2)를 통해 인가되는 제2 외부신호를 전달한다. 여기서, 제1,2 외부신호들은 상기 제1,2 포트(60,61)를 통해 각기 인가되는 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다. 상기 콘트롤 유닛(30)에서 상기 멀티플렉서들(40,41)로 연결된 신호라인들(C1,C2)은 공유 메모리 영역(11)을 제1 포트 또는 제2 포트에 동작적으로 연결되도록 하기 위한 패쓰 결정신호(MA,MB)를 각기 전달한다.
도 5는 도 4중 공유 메모리 영역에 대한 멀티패쓰 억세싱 관련 회로 블록도이다. 도 5를 참조하면, 공유 메모리 영역(11)을 중심으로 제2 멀티플렉서(40)와 제2 멀티플렉서(41)가 서로 대칭적으로 배치되고, 입출력 센스앰프 및 드라이버(22)와 입출력 센스앰프 및 드라이버(23)가 서로 대칭적으로 배치된 것이 보여진다. 상기 공유 메모리 영역(11)내에서, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 구성된 디램 셀(4)은 단위 메모리 소자를 형성한다. 상기 디램 셀(4)은 복수의 워드라인과 복수의 비트라인의 교차점에 연결되어 매트릭스 형태의 뱅크 어레이가 형성되도록 한다. 도 10에서 보여지는 워드라인(WL)은 상기 디램 셀(4)의 억세스 트랜지스터(AT)의 게이트와 로우 디코더(75)간에 배치된다. 상기 로우 디코더(75)는 로우 어드레스 멀티 플렉서(71)의 선택 로우 어드레스(SADD)에 응답하여 로우 디코딩 신호를 상기 워드라인 및 상기 레지스터(50)로 인가한다. 비트라인 페어를 구성하는 비트라인(BLi)은 상기 억세스 트랜지스터(AT)의 드레인과 컬럼 선택 트랜지스터(T1)에 연결된다. 상보(컴플리멘터리)비트라인(BLBi)은 컬럼 선택 트랜지스터(T2)에 연결된다. 상기 비트라인 페어(BLi,BLBi)에 연결된 피형 모오스 트랜지스터들(P1,P2)과 엔형 모오스 트랜지스터들(N1,N2)은 비트라인 센스앰프를 구성한다. 센스앰프 구동용 트랜지스터들(PM1,NM1)은 구동 신호(LAPG,LANG)를 각기 수신하여 상기 비트라인 센스앰프를 구동한다. 상기 컬럼 선택 트랜지스터들(T1,T2)로 구성된 컬럼 선택 게이트(6)는 컬럼 디코더(74)의 컬럼 디코딩 신호를 전달하는 컬럼 선택 라인(CSL)에 연결된다. 상기 컬럼 디코더(74)는 컬럼 어드레스 멀티 플렉서(70)의 선택 컬럼 어드레스(SCADD)에 응답하여 컬럼 디코딩 신호를 상 기 컬럼 선택라인 및 상기 레지스터(50)로 인가한다.
도 5에서 로컬 입출력 라인 페어(LIO,LIOB)는 제1 멀티 플렉서(7)와 연결된다. 상기 제1 멀티플렉서(7:F-MUX))를 구성하는 트랜지스터들(T10,T11)이 로컬 입출력 라인 제어신호(LIOC)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIO,LIOB)는 글로벌 입출력 라인 페어(GIO,GIOB)와 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIO,LIOB)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 한편, 반대로 데이터의 라이트 동작 모드에서는 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 인가된 라이트 데이터가 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전달된다. 여기서, 상기 로컬 입출력 라인 제어신호(LIOC)는 상기 로우 디코더(75)에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다.
콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 상기 글로벌 입출력 라인 페어(GIO,GIOB)으로 전달된 리드 데이터는 상기 제2 멀티플렉서(40)를 통해 입출력 센스앰프 및 드라이버(22)로 전달된다. 입출력 센스앰프(22)는, 지금까지의 데이터 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭하는 역할을 담당한다. 상기 입출력 센스앰프(22)로부터 출력된 리드 데이터는 멀티플렉서 및 드라이버(26)를 통해 제1 포트(60)로 전달된다. 한편, 이 경우에 패쓰 결정신호(MB)는 비활성화 상태이므로 상기 제2 멀티플렉서(41)는 디세이블된다. 따라서, 상기 공유 메모리 영역(11)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 제2 프로세서(200)는 제2포트(61)를 통해 상기 공유 메모리 영역(11)이외의 전용 메모리 영역들(12,13)을 억세스 할 수 있다.
상기 콘트롤 유닛(30)으로부터 출력되는 패쓰 결정신호(MA)가 활성화 상태인 경우에, 제1 포트(60)를 통해 인가되는 라이트 데이터는 멀티플렉서 및 드라이버(26), 입출력 센스앰프 및 드라이버(22), 및 상기 제2 멀티플렉서(40)를 차례로 거쳐서 상기 글로벌 입출력 라인 페어(GIO,GIOB)로 전달된다. 상기 제1 멀티플렉서(7:F-MUX))가 활성화되면 상기 라이트 데이터는 로컬 입출력 라인 페어(LIO,LIOB)로 전달되어, 선택된 메모리 셀(4)에 저장된다.
도 5에서 보여지는 출력 버퍼 및 드라이버(60-1)와 입력 버퍼(60-2)는 도 4의 제1 포트(60)에 대응되거나 포함될 수 있다.
상기 공유 메모리 영역(11)에는 입출력 센스앰프 및 드라이버가 2개(22,23)로 배치되며, 상기 제2 멀티 플렉서(40,41)는, 2개의 프로세서가 동시에 공유 메모리 영역(11)의 데이터를 억세스하는 경우를 방지하기 위해, 서로 상보적 동작을 가짐을 알 수 있다.
제1,2 프로세서들(100,200)은, 억세스 동작시에 글로벌 입출력 라인 페어(GIO,GIOB)와 메모리 셀(4)간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 제2 멀티플렉서(40,41)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다.
보다 구체적으로, 상기 공유 메모리 영역(11)의 글로벌 입출력 라인 페어(GIO,GIOB)와, 상기 글로벌 입출력 라인 페어와 동작적으로 연결되는 로컬 입출 력 라인 페어(LIO,LIOB)와, 상기 로컬 입출력 라인 페어와는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 페어(BL,BLB)와, 상기 비트라인 페어(BL,BLB)에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프(5)와, 상기 비트라인(BL)에 억세스 트랜지스터(AT)가 연결된 메모리 셀(4)은, 상기 제1,2 포트(60,61)를 통하여, 각기 상기 제1,2 프로세서들(100,200)에 의해 공유됨을 주목하여야 한다.
상기한 바와 같이, 도 5에서 보여진 바와 같은 세부 구성을 갖는 도 2의 DRAM(400)에 의해, 프로세서들(100,200)간의 데이터 인터페이싱 기능이 달성된다. 인터페이스 부로서 기능하는 내부 레지스터(50)를 활용함에 의해 상기 프로세서들(100,200)은 공통으로 억세스 가능한 공유 메모리 영역(11)을 통해 데이터 통신을 수행하며, 상기 신호 발생부(402)를 구비함에 의해 억세스 권한 이양시 프리차아지 스킵 문제도 해결할 수 있게 되며, 억세스 권한 이양이 리얼타임으로 수행된다.
상기 신호 발생부(402)는 전술한 바와 같이 상기 공유 메모리 영역이 어느 한 프로세서에 의해 억세스 되고 있는 도중에 또 다른 프로세서가 상기 공유 메모리 영역을 억세스 하고자 하는 경우, 상기 또 다른 프로세서로부터 인가되는 프리차아지 코멘드에 응답하여 현재의 데이터 억세스 동작의 종료 후 곧 바로 프리차아지 동작이 즉각적으로 수행되도록 하기 위한 프리차아지 제어신호를 생성하고, 상기 억세스를 요청한 프로세서로 상기 공유 메모리 영역의 억세스 허용 상태를 가리키는 대기 디세이블 신호를 상기 프리차아지 동작의 수행 직후에 제공하는 역할을 한다.
본 발명이 적용되는 멀티 프로세서 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 멀티 프로세서 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 신호 발생부의 세부적 구성이나 메모리 뱅크 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 4개의 메모리 영역중 1개를 공유 메모리 영역으로 나머지 3개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
상술한 바와 같은 본 발명에 따르면, 공유 메모리 영역의 억세스 권한 이양이 리얼타임으로 수행됨은 물론 권한 이양시의 프리차아지 동작 페일 문제가 해결되는 효과가 있다. 또한, 프로세서들 간의 권한 이양 시에 복잡하던 권한 이양절차가 생략되므로 공유 메모리 영역에 대한 억세스 동작이 비교적 자유로우면서 고속화되는 장점이 있다.

Claims (7)

  1. 멀티 프로세서 시스템에 채용하기 적합한 반도체 메모리 장치에 있어서:
    상기 멀티 프로세서 시스템내의 프로세서들에 의해 각기 다른 포트를 통해 공유적으로 억세스 되며 메모리 셀 어레이의 일부에 할당된 공유 메모리 영역과;
    상기 공유 메모리 영역이 어느 한 프로세서에 의해 억세스 되고 있는 도중에 또 다른 프로세서가 상기 공유 메모리 영역을 억세스 하고자 하는 경우, 상기 또 다른 프로세서로부터 인가되는 프리차아지 코멘드에 응답하여 현재의 데이터 억세스 동작의 종료 후 곧 바로 프리차아지 동작이 즉각적으로 수행되도록 하기 위한 프리차아지 제어신호를 생성하고, 상기 억세스를 요청한 프로세서로 상기 공유 메모리 영역의 억세스 허용 상태를 가리키는 대기 디세이블 신호를 상기 프리차아지 동작의 수행 직후에 제공하는 신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 신호 발생부는,
    상기 프리차아지 동작의 수행완료 시 상기 또 다른 프로세서로 제공하기 위한 상기 대기 디세이블 신호를 생성하고, 상기 어느 한 프로세서로 제공하기 위하여 상기 대기 디세이블 신호의 논리 상태와는 반대상태를 갖는 대기 인에이블 신호를 생성하기 위한 대기신호 발생기와;
    상기 또 다른 프로세서로부터 인가되는 오토 프리차아지 관련 신호를 타이밍 레지스터를 통해 수신하고 상기 대기 인에이블 신호와의 조합에 의해 상기 프리차아지 제어신호를 생성하는 오토 프리차아지 신호 발생기를 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 프로세서는 상기 대기 디세이블 신호의 수신 시 상기 공유 메모리 영역을 곧 바로 억세스할 수 있도록 하는 로직 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 멀티 프로세서 시스템은 디램 타입 반도체 메모리 장치와 부트코드 저장용 불휘발성 반도체 메모리 장치를 하나씩 구비하고 복수의 프로세서들이 상기 반도체 메모리 장치들을 공유적으로 사용하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 대기 디세이블 신호와 상기 대기 인에이블 신호는 모두 상기 반도체 메모리 장치에서 자체적으로 생성되는 신호임을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 셀 어레이 내에는 상기 프로세서들 각각에 의해 전용으로 억세스 되는 전용 메모리 영역들이 더 구비됨을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 프로세서들은 페이지 오픈 팔리시를 지원하는 프로세서들임을 특징으로 하는 반도체 메모리 장치.
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