JP2009026439A - 半導体メモリ装置及びそれによる共有レジスタ運用方法 - Google Patents
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Abstract
【課題】多重経路を通じて共有メモリ領域にアクセス可能な半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。共有レジスタ50は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられる。スイッチング部430は、共有レジスタ50を選択した共有メモリ領域のディスエーブル領域とマッチングさせるために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを共有レジスタ50に連結する。このような装置によると、複数の共有メモリ領域に対応して一つの共有レジスタを共通に使用するので、チップサイズの増加を抑制し回路設計を単純化することができる。
【選択図】 図1
【解決手段】半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。共有レジスタ50は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられる。スイッチング部430は、共有レジスタ50を選択した共有メモリ領域のディスエーブル領域とマッチングさせるために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを共有レジスタ50に連結する。このような装置によると、複数の共有メモリ領域に対応して一つの共有レジスタを共通に使用するので、チップサイズの増加を抑制し回路設計を単純化することができる。
【選択図】 図1
Description
本発明は、半導体メモリ装置に係るもので、特に多重経路を通じて共有メモリ領域がアクセスされることができる半導体メモリ装置、それによる共有レジスタ運用方法、及びこれらが適用されるマルチプロセッサシステムに関する。
一般に、複数のアクセスポートを有する半導体メモリ素子は、マルチポートメモリといわれ、特に二つのアクセスポートを有するメモリ素子はデュアルポートメモリと称されている。典型的なデュアルポートメモリは本分野で広く公知されたもので、ランダムシーケンスでアクセス可能なRAMポートとシリアルシーケンスのみでアクセス可能なSAMポートを有するイメージプロセッシング用ビデオメモリである。
一方、後述の本発明の説明でより明確に区別されるはずだが、そのようなビデオメモリの構成とは異なり、SAMポートを持たずにDRAMセルから構成されたメモリセルアレイのうち共有メモリ領域を複数のアクセスポートを通じてそれぞれのプロセッサがアクセスできるようにするダイナミックランダムアクセスメモリを、前記マルチポートメモリと徹底に区別するために、本明細書ではマルチパスアクセス可能な半導体メモリ装置と称する。
今日の人間生活のユビキタス志向の趨勢に従い、人間が扱う電子システムもそれに応じて目覚しく発展されてきている。最近ではモバイル通信システム、例えば、携帯用マルチメディアプレーヤーおよびハンドヘルドフォーン、またはPDAなどの電子機器においては機能及び動作実行の高速化と円滑化を図るために一つのシステム内に複数のプロセッサを採用したマルチプロセッサシステムが実現されてきた。
マルチプロセッサシステムに適合したメモリを開示した先行技術は、Eugene P. Matterのほかに多数により発明され、2003年5月15日付で米国において特許公開された特許文献1に開示されている。前記先行技術は共有メモリ領域が複数のプロセッサによりアクセスされることができる技術であって、メモリアレイは第1,2,3部分からなり、前記メモリアレイの第1部分は第1プロセッサのみによりアクセスされ、前記第2部分は第2プロセッサのみによりアクセスされ、第3部分は共有メモリ領域として前記第1,2プロセッサの全部によりアクセスされる。
上述の先行技術とは対照的に、通常のマルチプロセッサシステムにおいてはプロセッサのブートコードが貯蔵された不揮発性メモリ、例えば、フラッシュメモリがプロセッサ当たり1個ずつ具備され、揮発性メモリとしてのDRAMもそれぞれ対応されるプロセッサごとに連結される。即ち、各プロセッサごとにDRAM及びフラッシュメモリがそれぞれ採用された構造なので、マルチプロセッサシステムの構成が複雑で、システム実現の際に値段が上昇する。
そこで、本分野における従来技術として、モバイル通信ディバイスに採用できるマルチプロセッサシステムが図5のように提案された。図5は従来技術に従いマルチパスアクセスブルDRAM(ワンDRAM)を有するマルチプロセッサシステムの概略的ブロック図である。
図5に示したように、二つ以上のプロセッサ100,200を有するマルチプロセッサシステムにおいて、一つのDRAM400と一つのフラッシュメモリ300が共有的に使用され、プロセッサ100,200間のデータインターフェースがマルチパスアクセスブルDRAM400を通じて実現される。図5においてフラッシュメモリ300と直接的に連結されていない第1プロセッサ100は前記マルチパスアクセスブルDRAM400を通じてフラッシュメモリ300を間接的にアクセスすることができる。
図5に示したように、二つ以上のプロセッサ100,200を有するマルチプロセッサシステムにおいて、一つのDRAM400と一つのフラッシュメモリ300が共有的に使用され、プロセッサ100,200間のデータインターフェースがマルチパスアクセスブルDRAM400を通じて実現される。図5においてフラッシュメモリ300と直接的に連結されていない第1プロセッサ100は前記マルチパスアクセスブルDRAM400を通じてフラッシュメモリ300を間接的にアクセスすることができる。
ここで、前記第1プロセッサ100は設定されたタスク、例えば、通信信号の変調及び復調を行うベースバンドプロセッサの機能を担当し、第2プロセッサ200は通信データの処理及びゲーム、娯楽などの使用者にとって便利な機能を行うためのアプリケーションプロセッサの機能を担当し得る。しかし、前述の想定とは異なった場合に前記プロセッサの機能は互いに反対となるか或いは追加されることができる。
フラッシュメモリ300は、セルアレイの構成がNOR構造を有するNORフラッシュメモリであるか、或いはセルアレイの構成がNAND構造を有するNANDフラッシュメモリであることができる。このようなNORフラッシュメモリ及びNANDフラッシュメモリはフローティングゲートを有するMOSトランジスタからなったメモリセルをアレイ形態として持つ不揮発性メモリであって、電源がオフされても失われてはいけないデータ、例えば、携帯用機器のブートコード及び保存用データの貯蔵のために搭載される。
また、ワンDRAM(oneDRAM)として名付けられたマルチパスアクセスブルDRAM400はプロセッサ100,200のデータ処理のためのメインメモリとして機能する。図5に示したように、一つのマルチパスアクセスブルDRAM400が互いに異なった二つのパスを通じて第1プロセッサ100,第2プロセッサ200によりそれぞれアクセスされるようにするため、マルチパスアクセスブルDRAM400の内部にはシステムバスB1,B2にそれぞれ対応的に連結される二つのポート60,61が図6に示したように具備される。しかし、複数のポート構成は単一ポートを有する通常のDRAMとは異なっていることがわかる。
図6は図5におけるワンDRAM400の動作的特徴を説明するために提示された回路の概略図である。
図6に示したように、マルチパスアクセスブルDRAM400内で4個のメモリ領域10,11,12,13がメモリセルアレイを構成する。例えば、Aバンク10は第1ポート60を通じて第1プロセッサ100により専用でアクセスされ、Cバンク12及びDバンク13は第2ポート61を通じて第2プロセッサ200により専用でアクセスされることができる。
図6に示したように、マルチパスアクセスブルDRAM400内で4個のメモリ領域10,11,12,13がメモリセルアレイを構成する。例えば、Aバンク10は第1ポート60を通じて第1プロセッサ100により専用でアクセスされ、Cバンク12及びDバンク13は第2ポート61を通じて第2プロセッサ200により専用でアクセスされることができる。
一方、Bバンク11は互いに違うポートの第1ポート60,第2ポート61を通じて第1プロセッサ100,第2プロセッサ200のすべてによりアクセスされることができる。つまり、メモリセルアレイ内でBバンク11は共有メモリ領域として割当てられ、Aバンク10,Cバンク12,Dバンク13はそれぞれ対応されるプロセッサのみによりアクセスされる専用メモリ領域として割当てられることがわかる。前記4個のメモリ領域10から13はそれぞれDRAMのバンク単位で構成され、一つのバンクは例えば64Mb、128Mb、256Mb、512Mb、または1024Mbのメモリストレージを有し得る。
図6においてプロセッサ間のインターフェースを提供するためのインターフェース部として機能する内部レジスタ50は第1プロセッサ100及び第2プロセッサ200のすべてによりアクセスされ、フリップフロップ、データラッチ、またはSRAMセルから構成される。内部レジスタ50はセマフォ領域51、第1メールボックス領域(mail box A to B)52、第2メールボックス領域(mail box B to A)53、チェックビット領域54、及び予備領域55に区別される。領域51から55は前記特定ローアドレスにより共通にイネーブルされ、印加されるコラムアドレスに従いそれぞれ個別にアクセスされる。例えば、共有メモリ領域11の特定したロー領域121をさすローアドレス(1FFF800h〜1FFFFFFh)が印加されるとき、共有メモリ領域内の一部領域121はディスエーブルされ、その代わりに内部レジスタ50がイネーブルされる。
プロセッシングシステム開発者に慣れた概念のセマフォ領域51には共有メモリ領域11に対する制御権限がライトされ、第1メールボックス領域52,第2メールボックス領域53には予め設定された伝送方向に従い相対プロセッサに与えるメッセージ(権限要請、フラッシュメモリの論理/物理アドレス及びデータサイズまたはデータが貯蔵される共有メモリのアドレスを示す伝送データ、またはプリチャージ命令などのような命令語)がライトされることができる。
コントロールユニット30は、共有メモリ領域11を第1プロセッサ100,第2プロセッサ200のうち一つに動作的に連結するパスを制御する。第1ポート60でコントロールユニット30に連結された信号ラインR1は第1プロセッサ100でバスB1を通じて印加される第1外部信号を伝達し、第2ポート61でコントロールユニット30に連結された信号ラインR2は第2プロセッサ200でバスB2を通じて印加される第2外部信号を伝達する。ここで、第1,2外部信号は第1ポート60,第2ポート61を通じてそれぞれ印加されるローアドレスストローブ信号RASBとライトイネーブル信号WEB及びバンク選択アドレスBAを含む。コントロールユニット30でマルチプレクサ40,41に連結された信号ラインC1,C2は共有メモリ領域11を第1ポート60または第2ポート61に動作的に連結されるようにするためのパス決定信号MA,MBをそれぞれ伝達するラインである。
図7は図6においてメモリバンクと内部レジスタ50をアクセスするためのアドレス割当を概念的に示す図である。各バンク10から13が16メガビットの容量であると仮定すると、共有メモリ領域のBバンク11内の2キロバイト(2KB)はディスエーブル領域として設定される。即ち、DRAM内の共有メモリ領域11の任意の1行をイネーブルさせる特定ローアドレス(1FFF800h〜1FFFFFFh、2KBサイズ=1ローサイズ)が前記インターフェース部としての内部レジスタ50に変更的に割当てられる。そこで、前記特定ローアドレス(1FFF800h〜1FFFFFFh)が印加されるとき、共有メモリ領域11の対応される特定ワードライン121はディスエーブルされ、その代わりに内部レジスタ50がイネーブルされる。
つまり、システム的にはダイレクトアドレスマッピング方法を用いてセマフォ領域51とメールボックス領域52,53がアクセスされるようにし、DRAM内部的にはディスエーブルされた該当アドレスに接近する命令語を解釈してDRAM内部のレジスタにマッピングさせるのである。従って、チップセットのメモリコントローラーはこの領域を他のメモリのセルと同一な方法によりコマンドを発生する。図7において、セマフォ領域51、第1メールボックス領域52、及び第2メールボックス領域53はそれぞれ16ビットに割当てられ、チェックビット領域54は4ビットに割当てられることができる。
図6及び図7を用いて説明したような共有メモリ領域を有するワンDRAM400を備えた図5のマルチプロセッサシステムにおいては、各プロセッサごとにDRAM及びフラッシュメモリがそれぞれ対応的に割当てられる必要なしに共有的に使用されるので、システムサイズの複雑性が除去され、メモリの採用個数が減少するようになる。
図5に示した前記マルチパスアクセスブルDRAM400はメモリ半導体メーカーとして世界的に有名な大韓民国の三星電子により登録製品名「ワンDRAM」に製造されるDRAMタイプメモリの機能と実質的に類似である。そのようなワンDRAMはモバイルデバイス内で通信プロセッサとメディアプロセッサ間のデータ処理速度を顕著に増加させ得るフュージョンメモリチップである。一般に、二つのプロセッサが存在する場合に二つのメモリバッファが通常求められる。
しかし、ワンDRAMソリューションはプロセッサ間のデータを単一チップを通じてルーティングするので、二つのメモリバッファに対する必要性を除去することができる。デュアルポートアプローチを取り入れることにより、ワンDRAMはプロセッサ間のデータ伝送にかかる時間を非常に短縮させる。単一ワンDRAMモジュールは高性能スマートフォン及び他のマルチメディアリッチハンドセット内で少なくとも二つのモバイルメモリチップを代替することができる。プロセッサ間のデータ処理速度がより速まるに従い、ワンDRAMは消費電力を約30%程度減少させ、必要となるチップの数を減らし、回路面積を約50%に縮小させることができる。その結果はセルラーフォンの速度を約5倍増加させ、バッテリの寿命を長くし、ハンドセットのデザインをスリムになるようにした。
ワンDRAMなどのようなマルチパスアクセスブルDRAM400と一つのフラッシュメモリ300を共有する図5のマルチプロセッサシステムにおいて、一つの共有メモリ領域に追加的にまた他の共有メモリ領域が図8に示したように採用される場合がある。
図8はマルチ共有メモリバンク構造において複数のレジスタが各バンクに対応配置されたものを示す従来のケースの図である。図8を参照すると、複数の共有メモリ領域10,11と、それに対応して複数のレジスタ50a,50bが対応配置されたものが図示される。
図8はマルチ共有メモリバンク構造において複数のレジスタが各バンクに対応配置されたものを示す従来のケースの図である。図8を参照すると、複数の共有メモリ領域10,11と、それに対応して複数のレジスタ50a,50bが対応配置されたものが図示される。
具体的に、Aバンク10内のディスエーブル領域121aをアクセスしょうとするローアドレスが印加される場合、ローデコーダーRD1はディスエーブル領域121aをディスエーブルされるようにし、その代わりに第1レジスタ50aがイネーブルされるようにする。第1レジスタ50aはセマフォ/メールボックスを含むデータラッチ素子である。一方、Bバンク11が選択され、Bバンク11内のディスエーブル領域121bをアクセスしようとするローアドレスが印加される場合、ローデコーダーRD2はディスエーブル領域121bをディスエーブルされるようにし、その代わりに第2レジスタ50bがイネーブルされるようにする。
つまり、図8においては、メモリ容量の拡張のために図6のように一つの共有メモリ領域11を有することとは異なり、二つ以上のバンクが共有メモリ領域として設計された場合である。そのようなマルチ共有メモリバンク構造において各共有メモリ領域ごとにセマフォ/メールボックス役割をするレジスタが対応的に配置されなければならないことがわかる。従って、レジスタの個数を共有メモリ領域のバンク数と同一に配置する場合にチップサイズの増加問題及び回路設計の複雑性の問題が生ずる。
米国特許出願公開第2003/0093628号明細書
上述のように、占有権限移譲及びプリチャージのために必要なレジスタを共有メモリ領域の数に対応して配置する従来技術の場合にはチップサイズが増加し、回路設計の複雑性が惹起される問題があった。
そこで、本発明の目的は、マルチ共有メモリ領域に対応して一つの共通レジスタを有する半導体メモリ装置を提供することにある。
そこで、本発明の目的は、マルチ共有メモリ領域に対応して一つの共通レジスタを有する半導体メモリ装置を提供することにある。
本発明の他の目的は、レジスタの個数を最小化または減少させ得るマルチプロセッサシステム用の半導体メモリ装置を提供することにある。
本発明のまた他の目的は、共有メモリ領域のバンク個数とは無関係に、一つの共有レジスタを共通的に使用してプロセッサ間のインターフェーシングが行われることができる半導体メモリ装置及びそれに従う共有レジスタ運用方法を提供することにある。
本発明のまた他の目的は、共有メモリ領域のバンク個数とは無関係に、一つの共有レジスタを共通的に使用してプロセッサ間のインターフェーシングが行われることができる半導体メモリ装置及びそれに従う共有レジスタ運用方法を提供することにある。
本発明のまた他の目的は、チップ内のレジスタ数を単一に配置することにより、チップサイズの増加を抑制し、回路設計の単純化を図り得るマルチパスアクセス可能な半導体メモリ装置及びそれに従う共有レジスタ運用方法を提供することにある。
このような目的を達成するために本発明の一態様による、マルチプロセッサシステムに採用するに適合した半導体メモリ装置は、前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備える。
前記制御信号はモードレジスタセット信号または拡張モードレジスタセット信号であることができる。
前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域とを含み得る。ここで、前記共有メモリ領域はDRAMセルからなり、前記共有レジスタはフリップフロップ回路からなることができる。
前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域とを含み得る。ここで、前記共有メモリ領域はDRAMセルからなり、前記共有レジスタはフリップフロップ回路からなることができる。
前記共有レジスタは前記共有メモリ領域の特定ローアドレスに対応して対置的にアクセスされ、前記メモリセルアレイ内には前記プロセッサのそれぞれにより専用でアクセスされる専用メモリ領域がさらに具備されることができる。また、前記設定されたメモリ容量単位はメモリバンク単位であることができる。
前記スイッチング部はマルチプレクサから構成され、前記拡張モードレジスタセット信号は印加されるアドレスのうちたいてい中央の2ビットにより設定される信号であることができる。
前記スイッチング部はマルチプレクサから構成され、前記拡張モードレジスタセット信号は印加されるアドレスのうちたいてい中央の2ビットにより設定される信号であることができる。
本発明の他の態様による、マルチプロセッサシステムに採用するに適合した半導体メモリ装置は、前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた第1,2,3,4共有メモリ領域と、前記第1から第4共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、前記共有レジスタを第1から第4共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される外部制御信号に応じて前記選択された共有メモリ領域のローデコーダーを前記共有レジスタに連結するマルチプレクサと、を備える。
本発明のまた他の態様によるマルチプロセッサシステムは、それぞれ設定されたタスクを行う少なくとも二つ以上のプロセッサと、前記プロセッサのうち一つに連結され、前記プロセッサのブートコードを不揮発的に貯蔵する不揮発性半導体メモリと、前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備える半導体メモリ装置を含む。
前記不揮発性半導体メモリ装置はNANDフラッシュメモリであり、前記システムは携帯用マルチメディアデバイスであることができる。
本発明のまた他の態様によると、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行うレジスタ運用方法は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する段階と、前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合に前記共有レジスタが対置的にイネーブルされるようにするため、外部制御信号を受信して前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする段階と、を具備する。
(発明の効果)
本発明のまた他の態様によると、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行うレジスタ運用方法は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する段階と、前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合に前記共有レジスタが対置的にイネーブルされるようにするため、外部制御信号を受信して前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする段階と、を具備する。
(発明の効果)
上述のような本発明による半導体メモリ装置及びそれによる共有レジスタの運用方法によると、複数の共有メモリ領域に対応して一つの共有レジスタを共通的に使用するので、チップサイズの増加が抑制され、回路設計の単純化が保障されるとの効果がある。
以下、本発明による半導体メモリ装置及びそれに従う共有レジスタ運用方法に関する実施例を図面に基づいて説明する。
以下において多くの特定された詳細な実施例が図面に基づき挙げられ説明されているが、これは本分野の通常の知識を有したものに本発明の徹底した理解を助けるための意図のほかに別の意図なしに説明されていることに注目されたい。しかし、本発明がこれらの特定された詳細な実施例がなくとも実施可能であることは本分野の熟練者ならば理解されるだろう。他の例、公知方法、過程、通常のDRAM及び回路は本発明を曖昧模糊としたものにならないようにするために以下では詳しく説明されない。
以下において多くの特定された詳細な実施例が図面に基づき挙げられ説明されているが、これは本分野の通常の知識を有したものに本発明の徹底した理解を助けるための意図のほかに別の意図なしに説明されていることに注目されたい。しかし、本発明がこれらの特定された詳細な実施例がなくとも実施可能であることは本分野の熟練者ならば理解されるだろう。他の例、公知方法、過程、通常のDRAM及び回路は本発明を曖昧模糊としたものにならないようにするために以下では詳しく説明されない。
本発明では、複数の共有メモリ領域を有するDRAMにおいて必ず必要なセマフォ/メールボックスレジスタがスイッチング動作を通じて共有的に使用される。従って、チップサイズの縮小及び設計の単純化が達成される。
図1は本発明の一実施例による半導体メモリ装置のマルチ共有メモリバンクにおいて共有レジスタを有する回路のブロック図である。
図1は本発明の一実施例による半導体メモリ装置のマルチ共有メモリバンクにおいて共有レジスタを有する回路のブロック図である。
図1を参照すると、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域が示される。即ち、6個のバンクのうち4個は共有メモリ領域10,11,12,13で、2個は専用メモリ領域14,15である。一つの専用メモリ領域14の容量は一つの共有メモリ領域10の2倍の容量に設定されることができる。
前記6個のバンク10から15にはローデコーダーがそれぞれ対応的に配置される。即ち、6個のローデコーダー75aから75fが前記6個のバンク10から15に一対一に対応設けられる。共有メモリ領域10,11,12,13の内部にはそれぞれディスエーブル領域またはデータトランスファー領域としていわれる領域121aから121dが存在する。
アドレスバッファ410にアドレスが入力されると、ローアドレスは前記ローデコーダー75aから75dに印加され、コラムアドレスはコラムデコーダー74に印加される。
非常に重要なことは、図1において、4個の共有メモリ領域のバンクが設けられた場合でも一つの共有レジスタ50が配置されていることである。共有レジスタ50はスイッチング部430を通じて4個のローデコーダー75aから75dに共通に連結される。ここで、共有レジスタ50は前記プロセッサ間のデータインターフェース機能を提供するために前記メモリセルアレイの外部に位置され、ラッチタイプのデータ貯蔵回路からなされることができる。
非常に重要なことは、図1において、4個の共有メモリ領域のバンクが設けられた場合でも一つの共有レジスタ50が配置されていることである。共有レジスタ50はスイッチング部430を通じて4個のローデコーダー75aから75dに共通に連結される。ここで、共有レジスタ50は前記プロセッサ間のデータインターフェース機能を提供するために前記メモリセルアレイの外部に位置され、ラッチタイプのデータ貯蔵回路からなされることができる。
そこで、Aバンク10が選択され、データトランスファー領域121aをアクセスするためのローアドレスが印加される場合、データトランスファー領域121aはディスエーブルされ、その代わりに共有レジスタ50がイネーブルされる。一方、Bバンク11が選択され、データトランスファー領域121bをアクセスするためのローアドレスが印加される場合、データトランスファー領域121bはディスエーブルされ、その代わりに共有レジスタ50がイネーブルされる。
バンクアドレスによりCバンク12が選択され、データトランスファー領域121cをアクセスするためのローアドレスが印加される場合、データトランスファー領域121cはディスエーブルされ、その代わりに共有レジスタ50がイネーブルされる。また、Dバンク13が選択され、データトランスファー領域121dをアクセスするためのローアドレスが印加される場合、データトランスファー121dはディスエーブルされ、その代わりに共有レジスタ50がイネーブルされる。
そこで、一つの共有レジスタ50が4個の共有メモリ領域10から13に対応して共通に使用される。従って、チップサイズの縮小及び設計の単純化が実現される。
スイッチング部430は拡張モードレジスタセット(EMRS)回路420の拡張モードレジスタセット(EMRS)信号に応じて共有レジスタ50を前記4個のローデコーダー75aから75dのうち選択されたローデコーダーに連結する。
スイッチング部430は拡張モードレジスタセット(EMRS)回路420の拡張モードレジスタセット(EMRS)信号に応じて共有レジスタ50を前記4個のローデコーダー75aから75dのうち選択されたローデコーダーに連結する。
図1はそれぞれのバンクが512メガビット(Mb)の貯蔵容量を有し、6個のバンクのうち4個のバンクを共有メモリバンクに設定し、残りは第2プロセッサ200の専用アクセス領域に設定した場合である。
そこで、共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタ50と、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号(EMRS)に応じて前記選択された共有メモリ領域のデコーダーを共有レジスタ50に連結するスイッチング部430を具備することにより、共有レジスタ50の設置個数が最小化または減少される。
そこで、共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタ50と、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号(EMRS)に応じて前記選択された共有メモリ領域のデコーダーを共有レジスタ50に連結するスイッチング部430を具備することにより、共有レジスタ50の設置個数が最小化または減少される。
図2は図1による拡張モードレジスタセットに印加されるアドレス信号を説明する図であって、2ビットのバンクアドレスと13ビットのローアドレスがフォーマットされて印加される場合を示す。ここで、予備(reserved)領域となった第8アドレスビットA7及び第9アドレスビットA8に前記EMRS信号をローディングすることにより、4個のバンクのうち一つのバンクが選択され、そのバンクに対応されるローデコーダーがスイッチングされる。図2において参照符号RAはレジスタ割当のイニシャルを意味する。一方、参照符号DS,TCSRは通常のEMRSで指定された公知の符号である。
図3は図2において拡張モードレジスタセット信号による共有レジスタのバンク連結を示すテーブル図である。参照符号7A,7Bは第9アドレスビットA8及び第8アドレスビットA7の論理状態をそれぞれ表し、7C,7Dはバンクと共有レジスタ間の連結状態及びディスエーブル領域のない未選択されたバンクをそれぞれ表す。
図3において、マルチプロセッサシステムにパワーアップ動作が行われ、第9アドレスビットA8及び第8アドレスビットA7が“00”として印加された場合、図1においてAバンク10の第1ローデコーダー75aがラインL10を通して共有レジスタ50と連結される。この場合にBバンク11,Cバンク12,Dバンク13のデータトランスファー領域121b、121c、121dはディスエーブルされずに正常的なメモリ領域として用いられる。
第9アドレスビットA8及び第8アドレスビットA7が“01”として印加された場合、図1においてBバンク11の第2ローデコーダー75bがラインL11を通して共有レジスタ50と連結される。この場合、Aバンク10,Cバンク12,Dバンク13のデータトランスファー領域121a,121c,121dはディスエーブルされずに正常的なメモリ領域として用いられる。
第9アドレスビットA8及び第8アドレスビットA7が“10”として印加された場合、図1においてCバンク12の第3ローデコーダー75cがラインL12を通して共有レジスタ50と連結される。この場合、Aバンク10,Bバンク11,Dバンク13のデータトランスファ領域121a,121b,121dはディスエーブルされずに正常的なメモリ領域として用いられる。
第9アドレスビットA8及び第8アドレスビットA7が“11”として印加された場合、図1においてDバンク13の第4ローデコーダー75dがラインL13を通して共有レジスタ50と連結される。この場合、Aバンク10,Bバンク11,Cバンク12のデータトランスファ領域121a,121b,121cはディスエーブルされずに正常的なメモリ領域として用いられる。
図4は本発明の一実施例による半導体メモリ装置の具体的な回路のブロック図であって、図示の便意上一つの共有メモリ領域10に対するマルチパスアクセシングを示す。
図4を参照すると、ローアドレスマルチプレクサ71はAポートのアドレスバッファから印加される出力アドレスA_ADDとBポートのアドレスバッファから印加される出力アドレスB_ADDのうち一つを選択して出力する。
図4を参照すると、ローアドレスマルチプレクサ71はAポートのアドレスバッファから印加される出力アドレスA_ADDとBポートのアドレスバッファから印加される出力アドレスB_ADDのうち一つを選択して出力する。
Aバンク10に対応連結された第1ローデコーダー75aはローアドレスマルチプレクサ71の出力ロードレスに応じてローデコーディングを行う。第2ローデコーダー75bは図1のBバンク11に対応連結され、ローアドレスマルチプレクサ71の出力ローアドレスに応じてBバンク11に対するローデコーディングを行う。第3ローデコーダー75cは図1のCバンク12に対応連結され、ローアドレスマルチプレクサ71の出力ローアドレスに応じてCバンク12に対するローデコーディングを行う。第4ローデコーダー75dは図1のDバンク13に対応連結され、ローアドレスマルチプレクサ71の出力ローアドレスに応じてDバンク13に対するローデコーディングを行う。
図4に基づいた説明は、一つの共有メモリ領域が二つのポートのうち選択された1ポートにどんな方法により連結されるかを具体的に表している。
図4においてメモリセルアレイの外部には図1の共有レジスタ50に相応されるレジスタ50が配置されたことを示す。限定されるのではないが、図4に示した半導体メモリ装置は互いに独立した2個のポートを有する。プロセッサ間のインターフェースを提供するためにインターフェース部として機能する内部レジスタ50は前記第1プロセッサ100及び第2プロセッサ200のすべてによりアクセスされ、フリップフロップ、データラッチ、またSRAMセルから構成される。内部レジスタ50は、図7に示したように、セマフォ領域51、第1メールボックス領域(mail box A to B)52、第2メールボックス領域(mail box B to A)53、チェックビット領域54、及び予備領域55に区別される。
図4においてメモリセルアレイの外部には図1の共有レジスタ50に相応されるレジスタ50が配置されたことを示す。限定されるのではないが、図4に示した半導体メモリ装置は互いに独立した2個のポートを有する。プロセッサ間のインターフェースを提供するためにインターフェース部として機能する内部レジスタ50は前記第1プロセッサ100及び第2プロセッサ200のすべてによりアクセスされ、フリップフロップ、データラッチ、またSRAMセルから構成される。内部レジスタ50は、図7に示したように、セマフォ領域51、第1メールボックス領域(mail box A to B)52、第2メールボックス領域(mail box B to A)53、チェックビット領域54、及び予備領域55に区別される。
共有メモリ領域10を中心にAポート用第2マルチプレクサ40とBポート用第2マルチプレクサ41が互いに対称的に配置され、入出力センスアンプ及びドライバ22と入出力センスアンプ及びドライバ23が互いに対称的に配置される。共有メモリ領域10内で一つのアクセストランジスタATとストレージキャパシタCからなるDRAMセル4は単位メモリ素子を形成する。DRAMセル4は複数のワードラインと複数のビットラインの交差点に連結されてマトリックス形態のバンクアレイをなす。
図4に示したワードラインWLはDRAMセル4のアクセストランジスタATのゲートと第1ローデコーダー75a間に配置される。第1ローデコーダー75aはローアドレスマルチプレクサ71の出力ローアドレスに応じてローデコーディング信号を生成し、これをワードラインWLまたはレジスタ50に印加する。ビットライン対を構成するビットラインBLiはアクセストランジスタATのドレインとコラム選択トランジスタT1に連結される。
相補ビットラインBLBiはコラム選択トランジスタT2に連結される。ビットライン対BLi,BLBiに連結されたP型MOSトランジスタP1,P2とN型MOSトランジスタN1,N2はビットラインセンスアンプを構成する。センスアンプ駆動用トランジスタPM1,NM1は駆動信号LAPG,LANGをそれぞれ受信してビットラインセンスアンプ5を駆動する。コラム選択トランジスタT1,T2からなるコラム選択ゲート6はコラムデコーダー74のコラムデコーディング信号を伝達するコラム選択ラインCSLに連結される。コラムデコーダー74はコラムアドレスマルチプレクサ70の選択コラムアドレスSCADDに応じてコラムデコーディング信号をコラム選択ライン及びレジスタ50に印加する。
図4においてローカル入出力ライン対LIO,LIOBは第1マルチプレクサ7と連結される。第1マルチプレクサ(F−MUX)7を構成するトランジスタT10,T11がローカル入出力ライン制御信号LIOCによりターンオンされるとき、ローカル入出力ライン対LIO,LIOBはグローバル入出力ライン対GIO,GIOBと連結される。そこで、データのリード動作モードではローカル入出力ライン対LIO,LIOBに現れるデータが前記グローバル入出力ライン対GIO,GIOBに伝達される。一方、反対にデータのライト動作モードでは前記グローバル入出力ライン対GIO,GIOBに印加されたライトデータが前記ローカル入出力ライン対LIO,LIOBに伝達される。ここで、ローカル入出力ライン制御信号LIOCはローデコーダー75aから出力されるデコーディング信号に応じて生成される信号であることができる。
コントロールユニット30から出力されるパス決定信号(MA)が活性化状態である場合、前記グローバル入出力ライン対GIO,GIOBに伝達されたリードデータは第2マルチプレクサ40を通して入出力センスアンプ及びドライバ22に伝達される。入出力センスアンプ22は今までのデータ経路を通じて伝達されるに従い、レベルの微弱になったデータを再度増幅する役割を担当する。入出力センスアンプ22から出力されたリードデータはマルチプレクサ及びドライバ26を通じて第1ポート60−1に伝達される。一方、この場合、パス決定信号MBは非活性化状態なので、第2マルチプレクサ41はディスエーブルされる。従って、共有メモリ領域10に対する第2プロセッサ200のアクセス動作は遮断される。しかし、この場合に第2プロセッサ200は第2ポート61−1を通じて共有メモリ領域11のほかの専用メモリ領域12,13をアクセスすることができる。
コントロールユニット30から出力されるパス決定信号MAが活性化状態である場合、第1ポート60−2を通じて印加されるライトデータはマルチプレクサ及びドライバ26、入出力センスアンプ及びドライバ22、そして第2マルチプレクサ40を順次経て前記グローバル入出力ライン対GIO,GIOBに伝達される。第1マルチプレクサ(F−MUX)7が活性化されると、前記ライトデータはローカル入出力ライン対LIO,LIOBに伝達されて、選択されたメモリセル4に貯蔵される。
図4に示した出力バッファ及びドライバ60−1と入力バッファ60−2は図6の第1ポート60に対応されるかまたは含まれる。また、入出力センスアンプ及びドライバが2個(22,23)だけ配置される。第2マルチプレクサ40,41は2個のプロセッサが同時に共有メモリ領域11のデータをアクセスする場合を防止するため、互いに相補的動作を有していることがわかる。
第1プロセッサ100,第2プロセッサ200はアクセス動作のときにグローバル入出力ライン対GIO,GIOBとメモリセル4間に存在する回路素子及びラインを共通に使用し、各ポートで第2マルチプレクサ40,41までの入出力関連回路素子及びラインを独立的に使用する。
詳しくは、共有メモリ領域11のグローバル入出力ライン対GIO,GIOBと、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対LIO,LIOBと、前記ローカル入出力ライン対とはコラム選択信号CSLにより動作的に連結されるビットライン対BL,BLBと、前記ビットライン対BL,BLBに設けられてビットラインのデータを感知増幅するビットラインセンスアンプ5と、ビットラインBLにアクセストランジスタATが連結されたメモリセル4とは、第1ポート60,第2ポート61を通じてそれぞれ第1プロセッサ100,第2プロセッサ200により共有されることに注目されたい。
詳しくは、共有メモリ領域11のグローバル入出力ライン対GIO,GIOBと、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対LIO,LIOBと、前記ローカル入出力ライン対とはコラム選択信号CSLにより動作的に連結されるビットライン対BL,BLBと、前記ビットライン対BL,BLBに設けられてビットラインのデータを感知増幅するビットラインセンスアンプ5と、ビットラインBLにアクセストランジスタATが連結されたメモリセル4とは、第1ポート60,第2ポート61を通じてそれぞれ第1プロセッサ100,第2プロセッサ200により共有されることに注目されたい。
上述したように、図4に示したような細部の構成を有する本発明の半導体メモリ装置によりプロセッサ100,200間のデータインターフェーシング機能が達成される。インターフェース部として機能する内部レジスタ50を活用することにより、プロセッサ100,200は共通にアクセス可能な共有メモリ領域を通じてデータ通信を行い、アクセス権限の移譲の際にプリチャージスキップ問題も解決することができる。
重要なことは、本発明の目的を達成するために、単一の共有レジスタ50を配置し、スイッチング部として機能するマルチプレクサ430のマルチプレクシング動作により共有レジスタ50は4個のローデコーダー75aから75dのうち選択された一つのローデコーダーに連結される。そして、マルチプレクサ430の制御は拡張モードレジスタセット回路420の出力信号S0,S1により行われる。出力信号S0,S1は拡張モードレジスタ回路420が印加されるアドレスのうちたいてい中央の2ビットA8,A7を受けて生成した信号である。図面においてマルチプレクサ430は4入力マルチプレクサであるが、思案に従い増減可能なのは勿論のことである。
マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行うレジスタ運用方法は以下のようである。
まず、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する。その後、前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合、前記共有レジスタが対置的にイネーブルされるようにするためにモードレジスタセットまたは拡張モードレジスタセットなどのような外部制御信号を受信して、前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする。従って、マルチ共有メモリバンク構造においても一つの共有レジスタだけを備えてワンDRAMの動作を実現することができる。
本発明が適用されるマルチプロセッサシステムにおいてプロセッサの個数は3個以上に拡張されることができる。前記マルチプロセッサシステムのプロセッサはマイクロプロセッサ、CPU、デジタル信号プロセッサ、マイクロコントローラー、縮小命令セットコンピューター、複合命令セットコンピューター、またはそれらと類似なものであることができる。しかし、システム内のプロセッサの個数により本発明の範囲が制限されるのではない。付加すれば、本発明の範囲はプロセッサが同一または違った場合にプロセッサのある特別な組み合わせに限定されない。
上述の説明では本発明の実施例を主にして図面に基づき例を挙げて説明したが。本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明が属する分野の当業者には明らかなことである。例えば、思案の異なった場合に本発明の技術的思想を外れない限り、スイッチング部の細部的変更及び共有メモリバンクの構成、または回路構成及びアクセス方法を多様に変形または変更できるのは勿論のことである。
例えば、6個のメモリ領域のうち2個を共有メモリ領域に、残りの4個を専用メモリ領域に指定するか、或いは3個のメモリ領域を共有メモリ領域に設定することができる。また、2個のプロセッサを使用するシステムの場合を主にして例を挙げたが、3個以上のプロセッサがシステムに採用される場合に一つのDRAMに3個以上のポートを設け、特定なタイムに3個中の一つのプロセッサが設定された共有メモリをアクセスするようにすることができる。そして、DRAMの場合が挙げられたがここに限定されず、SRAM及び不揮発性メモリなどでも本発明の技術的思想を拡張することができる。
10:共有メモリ領域(Aバンク)、11:共有メモリ領域(Bバンク)、12:共有メモリ領域(Cバンク)、13:共有メモリ領域(Dバンク)、50:共有レジスタ、430:スイッチング部
Claims (23)
- マルチプロセッサシステムへの採用に適合した半導体メモリ装置において、
前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、
前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、
前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備えることを特徴とする半導体メモリ装置。 - 前記制御信号はモードレジスタセット信号であることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記制御信号は拡張モードレジスタセット信号であることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域を含むことを特徴とする請求項1に記載の半導体メモリ装置。
- 前記共有メモリ領域はDRAMセルからなり、前記共有レジスタはフリップフロップ回路からなることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記共有レジスタは前記共有メモリ領域の特定ローアドレスに対応して対置的にアクセスされることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記メモリセルアレイ内には前記プロセッサのそれぞれにより専用でアクセスされる専用メモリ領域がさらに具備されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記設定されたメモリ容量単位はメモリバンク単位であることを特徴とする請求項1に記載に半導体メモリ装置。
- 前記スイッチング部はマルチプレクサから構成されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記拡張モードレジスタセット信号は印加されるアドレスのうちたいてい中央の2ビットにより設定される信号であることを特徴とする請求項3に記載の半導体メモリ装置。
- マルチプロセッサシステムへの採用に適合した半導体メモリ装置において、
前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた第1,2,3,4共有メモリ領域と、
前記第1から第4共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、
前記共有レジスタを第1から第4共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される外部制御信号に応じて前記選択された共有メモリ領域のローデコーダーを前記共有レジスタに連結するマルチプレクサと、を具備することを特徴とする半導体メモリ装置。 - 前記制御信号はモードレジスタセット信号であることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記制御信号は拡張モードレジスタセット信号であることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域を含むことを特徴とする請求項11に記載の半導体メモリ装置。
- 前記共有メモリ領域はDRAMセルからなり、前記共有レジスタはラッチタイプのデータ貯蔵回路からなることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記共有レジスタは前記共有メモリ領域の特定ローアドレスに対応して対置的にアクセスされることを特徴とする請求項15に記載の半導体メモリ装置。
- 前記メモリセルアレイ内には前記プロセッサのそれぞれにより専用でアクセスされる専用メモリ領域がさらに具備されることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記設定されたメモリ容量単位はメモリバンク単位であることを特徴とする請求項11に記載の半導体メモリ装置。
- マルチプロセッサシステムにおいて、
それぞれ設定されたタスクを行う少なくとも二つ以上のプロセッサと、
前記プロセッサのうち一つに連結され、前記プロセッサのブートコードを不揮発的に貯蔵する不揮発性半導体メモリと、
前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、
前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、
前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備える半導体メモリ装置を含むことを特徴とするマルチプロセッサシステム。 - 前記不揮発性半導体メモリ装置はNANDフラッシュメモリであることを特徴とする請求項19に記載のマルチプロセッサシステム。
- 前記システムは携帯用マルチメディアデバイスであることを特徴とする請求項20に記載のマルチプロセッサシステム。
- マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行う共有レジスタ運用方法は、
前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する段階と、
前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合に前記共有レジスタが対置的にイネーブルされるようにするため、外部制御信号を受信して前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする段階と、を含むことを特徴とする半導体メモリ装置による共有レジスタ運用方法。 - 前記外部制御信号はモードレジスタセット信号または拡張モードレジスタセット信号であることを特徴とする請求項22に記載の半導体メモリ装置による共有レジスタ運用方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070071513A KR20090008519A (ko) | 2007-07-18 | 2007-07-18 | 공유 레지스터를 갖는 멀티패쓰 억세스블 반도체 메모리장치 및 그에 따른 공유 레지스터 운영방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009026439A true JP2009026439A (ja) | 2009-02-05 |
Family
ID=40265789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008168104A Pending JP2009026439A (ja) | 2007-07-18 | 2008-06-27 | 半導体メモリ装置及びそれによる共有レジスタ運用方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20090024803A1 (ja) |
JP (1) | JP2009026439A (ja) |
KR (1) | KR20090008519A (ja) |
CN (1) | CN101350003A (ja) |
TW (1) | TW200912952A (ja) |
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-
2008
- 2008-06-27 JP JP2008168104A patent/JP2009026439A/ja active Pending
- 2008-07-01 US US12/216,188 patent/US20090024803A1/en not_active Abandoned
- 2008-07-08 TW TW097125773A patent/TW200912952A/zh unknown
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CN101350003A (zh) | 2009-01-21 |
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TW200912952A (en) | 2009-03-16 |
KR20090008519A (ko) | 2009-01-22 |
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