KR20080067799A - 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리장치 및 그에 따른 메일박스 액세스 제어방법 - Google Patents

메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리장치 및 그에 따른 메일박스 액세스 제어방법 Download PDF

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Abstract

본 발명은 메일박스 영역을 가지는 멀티패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법에 관한 것으로, 본 발명에 일예에 따른 반도체 메모리 장치는, 독립적으로 설치된 복수의 포트들과 동작적으로 연결되며, 상기 포트들 중 권한이 부여된 하나의 포트와의 사이에 형성된 데이터 액세스 패스를 통하여 선택적으로 액세스되며, 메모리 셀 어레이 내에 적어도 하나 이상 할당된 공유메모리 영역과; 상기 포트들간의 메시지 통신을 위해 각 포트별로 독립적으로 구비되며, 상기 데이터 액세스 패스를 형성하는 데이터 입출력 라인을 공유하여 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되는 메일박스 영역들을 구비한다. 본 발명에 따르면, 메일박스의 효율적인 배치 및 효율적인 메시지 액세스 패스 구현이 가능해진다.
Figure P1020070005158
포트, 메일박스, one dram, 액세스 패스, 공유메모리 영역

Description

메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법{Multi-path accessible semiconductor memory device having mail box regions and method for mail box access control therefore}
도 1은 휴대용 통신 디바이스에 채용된 통상적인 멀티 프로세서 시스템의 블록도이고,
도 2는 본 발명에 적용되는 메모리를 채용한 멀티 프로세서 시스템의 블록도이고,
도 3은 종래기술에 따른 멀티 프로세서 시스템의 메모리 어레이 포션을 보여주는 블록도이고,
도 4는 본 발명의 일 실시예에 따른 멀티패스 억세스블 DRAM을 갖는 멀티 프로세서 시스템의 블록도이고,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 영역들과 메일 박스 영역의 배치관계를 나타낸 도면이고,
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 메모리 영역들과 메일 박스 영역의 배치관계를 나타낸 도면이고,
도 7은 도 6의 공유메모리 영역에 대한 포트별 데이터 액세스 패스를 나타낸 도면이고,
도 8은 도 6에서 메시지 액세스 패스를 데이터 액세스 패스와 공유하는 경우의 메일 박스 구성을 나타낸 것이고,
도 9 내지 도 12는 도 8의 동작예를 설명하기 위한 설명하기 위한 도면들이고,
도 13은 도 6의 메일 박스의 액세스를 위한 메시지 액세스 패스를 상기 데이터 액세스 패스와는 다른 별도의 메시지 입출력 라인들을 이용하여 구성하는 경우의 메일 박스 구성을 나타낸 것이고.
도 14 및 도 15는 포트별로 하나씩의 메시지 입출력 라인을 이용하여 구성되는 메일박스 구성을 나타낸 것이다.
*도면의 주요 부분에 대한 부호의 설명*
112 : 공유메모리 영역 120 : 제1포트
130 : 제2포트 RIOA,RIOB : 메시지 입출력 라인
DIO : 데이터 입출력 라인 260,270 : 메일박스 영역
150 : 메일박스 패스 제어부 350 : 메일박스 서브디코더
390 : 메일박스 메인 디코더
본 발명은 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법에 관한 것으로, 더욱 구체적으로는 메일박스 액세스 패스를 구현 및 제어하기 위한 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법에 관한 것이다.
일반적으로, 복수의 액세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불리어지고 특히 2개의 액세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 액세스 가능한 RAM포트와 시리얼 시퀀스만으로 액세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 액세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 액세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 발명에서 멀티 패스 액세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 휴대용 전자 시스템 예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이 커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
도 1을 참조하면, 제1 프로세서(10)와 제2 프로세서(12)는 접속라인(L10)을 통해 서로 연결되어 있고, NOR 메모리(14)와 DRAM(16)은 설정된 버스들(B1-B3)을 통해 상기 제1 프로세서(10)에 버싱되고, DRAM(18)과 NAND 메모리(20)는 설정된 버스들(B4-B6)을 통해 상기 제2 프로세서(12)에 버싱되어 있다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 오락 등의 수행을 위한 어플리케이션 기능을 가질 수 있다. 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 메모리(14)와 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 메모리(20) 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되어도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위해 탑재되며, DRAM들(16,18)은 프로세서의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 DRAM 메모리의 채용 개수를 줄이기 위한 스킴이 도 2에 도시되어 있다.
도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(17)이 제1 및 제2 프로세서(12)에 버스들(B1,B2)을 통해 연결되어있는 것이 특이하게 보여진다. 도 2의 멀티 프로세서 시스템의 구조와 같이 2개의 패스를 통하여 하나의 DRAM(17)을 각각의 프로세서가 액세스 하는 것이 가능하게 되려면, 2개의 포트가 상기 버스들(B1,B2)에 대응적으로 연결될 것이 요구된다. 그렇지만, 통상의 DRAM 은 잘 알려진 바와 같이 단일 포트(port)를 갖는 메모리이다.
따라서, 도 2와 같은 멀티 프로세서 시스템에는 메모리 뱅크의 구조나 포트의 구조에 기인하여 통상의 DRAM에는 적용이 어렵게 된다.
도 2와 같은 멀티 프로세서 시스템에 적합한 메모리를 기본적으로 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 액세스될 수 있는 도 3의 구성을 갖는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
도 3을 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 액세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 액세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 액세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스 크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)을 메모리 어레이(35)내에 구현하기 위해서는 몇 가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 메모리 어레이(35)내의 메모리 영역들 및 입출력 센스앰프의 배치와 각 포트에 대한 적절한 리드/라이트 패스의 제어 테크닉은 매우 중요한 과제이다.
또한, 종래의 프로세서들 예를 들어 모뎀과 애플리케이션 프로세서(혹은 멀티미디어 코프로세서)간의 통신을 위해서는 UART,SPI,혹은 SRAM 인터페이스가 사용되어 왔는데, 그러한 인터페이스는 속도의 제한, 핀 개수의 증가 등의 문제점이 수반된다. 특히, 3차원 게임이나 화상통신, HDPDA, 와이브로(wibro)등의 원활한 구현을 제공하기 위해서는 모뎀과 프로세서 간의 데이터 트래픽이 크게 늘어나야 하기 때문에, 프로세서들 간의 고속의 인터페이스의 필요성이 증가되는 실정이다.
따라서, 따라서 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유하면서, 메모리 외부의 저속 인터페이싱에 따른 문제까지도 제거할 수 있는 보다 적절한 해결책이 요망된다. 이는 도 4에서 설명한다.
도 4는 종래의 멀티패스 액세스블 반도체 메모리 장치(DRAM)를 갖는 멀티 프로세서 시스템의 블록도이다. 도면을 참조하면, 휴대용 통신 시스템은, 제1 프로세서(10)와, 제2 프로세서(12)와, 상기 제1,2 프로세서들(10,20)에 의해 액세스되는 메모리 영역들을 메모리 셀 어레이 내에 가지는 DRAM(17)을 구비한다. 또한, 상 기 휴대용 통신 시스템은 각각의 버스를 통해 제1,2 프로세서(10,12)와 연결되는 플래시 메모리들(101,102)을 포함한다.
한정되는 것은 아니지만, 도 4에 도시된 상기 DRAM(17)은 서로 독립적인 2개의 포트를 갖는다. 편의상 신호(INTa)가 출력되는 포트(A)를 제1 포트라고 하면 이는 범용입출력(GIPO)라인을 통하여 상기 제1 프로세서(10)와 연결된다. 신호(INTb)가 출력되는 포트(B)를 제2 포트라고 하면 이는 범용입출력(GIPO)라인을 통하여 상기 제2 프로세서(12)와 연결된다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능이나 베이스 밴드 처리 기능 등을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 동영상, 오락 등의 수행을 위한 애플리케이션 기능을 가질 수 있다. 필요한 경우에 상기 제2 프로세서(12)는 멀티미디어 코프로세서 일 수 있다.
또한, 상기 플래시 메모리들(101,102)은 메모리 셀 어레이의 셀 연결구성이 NOR 구조 또는 NAND 구조로 되어 있고 메모리 셀이 플로팅 게이트를 갖는 모오스 트랜지스터로 되어 있는 불휘발성 메모리이다. 상기 플래시 메모리들(101,102)은 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위한 메모리로서 탑재된다.
도 4에 도시된 바와 같이, 듀얼 포트를 갖는 상기 DRAM(17)은, 프로세서들(10,12)에 실행되어질 수 있는 명령들과 데이터를 저장하기 위해 사용될 수 있다. 또한, 상기 DRAM(17)은 상기 제1,2 프로세서들(10,12)간의 인터페이싱 기능을 담당한다. 상기 제1,2프로세서들(10,12) 간의 통신 시 외부 인터페이스 대신에 디 램 인터페이스가 사용된다. 즉 프로세스들 간의 인터페이스를 DRAM을 통해 제공하기 위해, DRAM 내부에는 레지스터나 버퍼 등과 같은 인터페이스 부가 마련된다. 상기 인터페이스 부는 프로세싱 시스템 개발자에게 익숙한 개념의 세맵퍼(semaphore) 영역과 메일박스(mail box)영역들을 갖는다. 여기서, DRAM 내의 공유 메모리 영역의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(예를 들면, 1FFF800h ~ 1FFFFFFh, 2KB 사이즈 = 1 로우 사이즈)가 상기 인터페이스 부로서의 내부 레지스터에 변경적으로 할당된다. 이에 따라, 상기 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh)가 인가될 때, 공유 메모리 영역의 대응되는 특정워드라인은 디세이블되며, 대신에 상기 인터페이스 부가 인에이블된다.
결국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 상기 인터페이스 부의 세맵퍼 영역과 메일박스 영역들이 액세스되도록 하는 것이고, 디램 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령어를 해석하여 디램 내부의 레지스터로 매핑을 시키는 것이다. 따라서, 칩셋의 메모리 컨트롤러는 이 영역을 다른 메모리의 셀과 동일한 방법으로 커맨드를 발생시키게 된다.
상기 메일박스 영역들은 각 포트별(프로세서별)로 별도로 구비되며, 듀얼포트의 경우에, 두 종류로 구비된다. 상기 메일박스 영역들 중 mail box A to B 영역은 제1프로세서(10)에서에서는 라이트가 가능하지만 제2프로세서(12)에서는 리드만 가능하고 라이트 동작은 금지되어 있으며, mail box B to A 영역은 이와 반대로 제2프로세서(12)에서는 라이트가 가능하지만 제1프로세서(10)에서는 리드만 가능하고 라이트 동작은 금지된다.
이하에서는 설명의 편의를 위해 상기 mail box A to B 를 제1메일박스로 칭하고, 상기 mail box B to A를 제2메일박스로 칭하기로 한다. 상기 제1메일박스는 상기 제1포트를 통하여 또는 상기 제1프로세서(10)에서 상기 제2프로세서(12)또는 제2포트로 메시지를 전송하기 위한 것이고, 상기 제2메일박스는 상기 제2포트를 통하여 또는 상기 제2프로세서(12)에서 상기 제1프로세서(10)또는 제1포트로 메시지를 전송하기 위한 것일 수 있다.
상기 레지스터에 할당된 세맵퍼(semaphore) 영역에는 공유 메모리 영역에 대한 제어 권한이 표시되고, 상기 메일박스 영역에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한요청, 데이터 전달, 명령어 전송 등)가 쓰여진다. 특히, 메일 박스 영역을 통해 상대 프로세서에게 메시지를 전달하고자 할 경우에는 메일박스 라이트 명령어가 사용된다. 상기 라이트 명령어가 발생되면 미리 정해진 방향으로 해당 프로세서의 인터럽트 처리 서비스를 실행하도록 디램은 출력신호인 인터럽트 신호들(INTa,INTb)을 생성하고, 이 출력신호는 하드웨어적으로 해당 프로세서의 GPIO, 혹은 UART 등으로 연결된다. 즉 상기 인터럽트 신호들(INTa,INTb)은 상기 메일박스 영역에 메시지가 라이트 되었음을 상대 프로세서에게 알리는 신호로써 기능한다.
상술한 바와 같은 메시지(액세스 권한요청, 데이터 전달, 명령어 전송 등) 통신을 위한 메일박스 영역을 가지는 반도체 메모리 장치(DRAM)에 대한 필요성이 증대됨에 따라, 칩사이즈의 증가가 최소화되도록 효율적으로 상기 메일박스들을 배치할 필요성이 제기되고 있으며, 상기 메일박스에의 액세스를 위한 메시지 액세스 패스의 효율적인 구성 필요성이 제기되고 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법을 제공하는 데 있다.
본 발명의 다른 목적은 데이터 입출력 패스를 공유하여 메시지 전송을 수행하는 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 별도의 공통 메시지 입출력 패스를 통하여 메시지 전송이 수행되는 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 칩사이즈의 증가를 최소화하여 상기 메일박스 영역의 구현이 가능한 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 메일박스와의 메시지 입출력을 위한 메시지 입출력 라인을 최소화할 수 있는 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리 장치 및 그에 따른 메일박스 액세스 제어방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 독립적으로 설치된 복수의 포트들과 동작적으 로 연결되며, 상기 포트들 중 권한이 부여된 하나의 포트와의 사이에 형성된 데이터 액세스 패스를 통하여 선택적으로 액세스되며, 메모리 셀 어레이 내에 적어도 하나 이상 할당된 공유메모리 영역과; 상기 포트들간의 메시지 통신을 위해 각 포트별로 독립적으로 구비되며, 상기 데이터 액세스 패스를 형성하는 데이터 입출력 라인을 공유하여 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되는 메일박스 영역들을 구비한다.
상기 반도체 메모리 장치는 제1포트 및 제2포트를 가지는 듀얼포트 메모리 장치이며, 상기 메일박스 영역들은 상기 제1포트에서 라이트가 가능하고 상기 제2포트에서는 리드만 가능한 적어도 하나 이상의 제1메일박스와, 상기 제2포트에서 라이트가 가능하고 상기 제1포트에서는 리드만 가능한 적어도 하나 이상의 제2메일박스를 구비할 수 있다.
상기 반도체 메모리 장치는, 상기 제1포트 및 상기 제2포트를 통한 상기 메일박스 영역에의 메시지의 액세스 패스를 제어하기 위한 메일박스 패스 제어부를 구비할 수 있으며, 상기 메일박스 영역들은 상기 공유메모리 영역의 양측면에 배치되고, 상기 데이터 입출력 라인들은 상기 공유메모리 영역 상부에 평행하게 배치되어, 상기 데이터 액세스 패스 또는 상기 메시지 액세스 패스인 공유 패스를 형성함할 수 있다.
상기 반도체 메모리 장치는 하나의 비트에 대응되는 상기 제1메일박스 및 상기 제2메일 박스를 각각 적어도 두개이상 구비하며, 상기 하나의 비트에 대응되는 상기 제1메일 박스는 상기 제1포트에서 상기 공유패스를 경유하여 액세스 가능한 제1로컬 메일박스와 상기 제1포트에서 상기 공유패스를 경유함이 없이도 액세스 가능한 제1메인 메일박스를 포함하며, 상기 하나의 비트에 대응되는 상기 제2메일 박스는 상기 제2포트에서 상기 공유패스를 경유하여 액세스 가능한 제2로컬 메일박스와 상기 제2포트에서 상기 공유패스를 경유함이 없이도 액세스 가능한 제2메인 메일박스를 포함할 수 있다.
상기 제1포트가 상기 공유메모리 영역에 대한 액세스 권한을 가지는 경우에, 상기 메일박스 영역에의 메시지 라이트는, 상기 제1포트를 통해서는 상기 제1메인 메일박스 및 상기 제1로컬 메일박스 모두에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제2메인 메일박스만 가능하고, 상기 메일박스 영역의 메시지 리드는, 상기 제1포트를 통해서는 상기 제2메인 메일박스에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제1로컬 메일박스만 가능할 수 있다. 그리고, 상기 제2포트가 상기 공유메모리 영역에 대한 액세스 권한을 가지는 경우에, 상기 메일박스 영역에의 메시지 라이트는, 상기 제1포트를 통해서는 상기 제1메인 메일박스에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제2메인 메일박스 및 상기 제2로컬 메일박스 모두에 대해서 가능하며, 상기 메일박스 영역의 메시지 리드는, 상기 제1포트를 통해서는 상기 제2로컬 메일박스에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제1메인 메일박스 만 가능할 수 있다. 그리고, 상기 제1포트를 통한 상기 제2메인 메일박스의 리드시에, 상기 제2로컬 메일박스 영역의 메시지를 상기 제2메인 메일박스의 메시지와 일치시키기 위한 업데이트 동작이 수행되며, 상기 제2포트를 통한 상기 제1메인 메일박스의 리드시에, 상기 제1로컬 메일박스의 메시지를 상기 제1메 인 메일박스의 메시지와 일치시키기 위한 업데이트 동작이 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는 독립적으로 설치된 복수의 포트들과 동작적으로 연결되며, 상기 포트들 중 권한이 부여된 하나의 포트와의 사이에 형성된 데이터 액세스 패스를 통하여 선택적으로 액세스되며, 메모리 셀 어레이 내에 적어도 하나 이상 할당된 공유메모리 영역과; 상기 포트들간의 메시지 통신을 위해 각 포트별로 독립적으로 구비되며, 상기 데이터 액세스 패스를 형성하는 데이터 입출력 라인들과는 평행하게 배치되는 별도의 메시지 입출력 라인을 메시지 액세스 패스로 이용하여, 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되는 메일박스 영역들을 구비한다.
상기 메시지 액세스 패스를 형성하기 위한 적어도 하나 이상의 메시지 입출력 라인은, 상기 공유메모리 영역의 상부에 별도로 배치될 수 있으며, 상기 반도체 메모리 장치는 제1포트 및 제2포트를 가지는 듀얼포트 메모리 장치일 수 있다.
상기 메일박스 영역들에는 상기 제1포트에서 라이트가 가능하고 상기 제2포트에서는 리드만 가능한 적어도 하나 이상의 제1메일박스와, 상기 제2포트에서 라이트가 가능하고 상기 제1포트에서는 리드만 가능한 적어도 하나 이상의 제2메일박스를 구비할 수 있다. 상기 반도체 메모리 장치는 복수개의 상기 제1메일 박스들 및 복수개의 상기 제2메일박스들을 구비하며, 상기 제1메일박스들은 하나의 제1공통 메시지 입출력 라인을 통하여 액세스되고, 상기 제2메일박스들은 하나의 제2공통 메시지 입출력라인을 통하여 액세스될 수 있다.
상기 제1메일 박스들은, 상기 제1포트에서 상기 제1공통 메시지 입출력 라인을 경유하여 액세스 가능한 제1로컬 메일박스들을 구비하는 제1로컬 메일박스 블록과, 상기 제1포트에서 상기 제1공통 메시지 입출력 라인을 경유함이 없이도 액세스 가능한 제1메인 메일박스들을 구비하는 제1메인 메일 박스 블록으로 구분되며, 상기 제2메일박스들은 상기 제2포트에서 상기 제2공통 메시지 입출력라인을 경유하여 액세스 가능한 제2로컬 메일박스들을 구비하는 제2로컬 메일박스 블록과, 상기 제2포트에서 상기 제2공통 메시지 입출력라인을 경유함이 없이도 액세스 가능한 제2메인 메일박스들을 구비하는 제2메인 메일 박스 블록으로 구분될 수 있다.
그리고, 상기 반도체 메모리 장치는, 상기 제1로컬메일박스블록 내의 어느 하나의 제1로컬 메일 박스와 상기 제1메인 메일 박스블록 내의 어느 하나의 제1메인 메일박스를 상기 제1공통메시지 입출력라인과 선택적으로 연결하거나, 상기 제2로컬메일박스블록 내의 어느 하나의 제2로컬 메일 박스와 상기 제2메인 메일 박스블록 내의 어느 하나의 제2메인 메일박스를 상기 제2공통메시지 입출력라인과 선택적으로 연결하기 위한 메일박스 서브 디코더를 구비할 수 있으며, 상기 제1메인 메일박스들 및 상기 제2로컬 메일박스들은 상기 제1포트와 각각 별도의 라인들을 통하여 연결되며, 상기 제1로컬 메일박스들 및 상기 제2메인 메일박스들은 상기 제2포트와 각각 별도의 라인들을 통하여 연결될 수 있다.
상기 제1포트를 통하여 상기 제1메인 메일박스들에 라이트된 메시지들은 상기 제1공통메시지 입출력라인을 통하여 시리얼로 전송되어 상기 제1로컬 메일박스들에 라이트되고, 상기 제2포트를 통하여 상기 제2메인 메일박스들에 라이트된 메 시지들은 상기 제2공통메시지 입출력라인을 통하여 시리얼로 전송되어 상기 제2로컬 메일박스들에 라이트될 수 있다. 또한, 상기 제2포트를 통한 상기 제1메일박스의 메시지 리드는 상기 제1로컬 메일박스의 액세스를 통하여 수행되며, 상기 제1포트를 통한 상기 제2메일박스의 메시지 리드는 상기 제2로컬 메일박스의 액세스를 통하여 수행될 수 있다.
상기 반도체 메모리 장치는 상기 제1로컬 메일 박스블록, 상기 제1메인 메일 박스 블록, 상기 제2로컬 메일 박스 블록, 및 상기 제2메인 메일 박스블록을 각각 복수개로 구비할 수 있으며, 메일박스 영역에의 액세스를 위해 상기 제1메일박스 블록들 중 어느 하나의 제1메일박스 블록, 및 상기 제2메일박스 블록들 중 어느 하나의 제2메일박스 블록을 선택하기 위한 메일박스 메인 디코더를 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 적어도 두개 이상의 포트들을 통하여 액세스되는 공유메모리 영역과, 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되며 상기 포트들간의 메시지 통신을 위해 구비되는 메일박스 영역을 가지는 반도체 메모리 장치에서의 상기 메일박스 액세스 제어방법은, 상기 포트들 중 어느 하나의 포트에 대응되는 메일박스들을, 상기 공유메모리 영역에 대한 데이터 액세스 패스를 공유 패스로 하여 액세스 가능한 로컬 메일박스와 상기 공유패스를 경유함이 없이도 액세스 가능한 메인 메일박스로써 각각 구비하는 단계와; 상기 포트가 공유메모리 영역에 대한 액세스 권한을 가지는 경우에는, 상기 포트에 대응되는 메인 메일박스 및 로컬 메일박스 모두에 대한 메시지의 라이트 동작 및 상대포트의 메인 메일박스에 대한 메시지의 리드동작이 수행되고, 상기 액세스 권한을 가지지 않는 경우에는 상기 포트에 대응되는 상기 메인 메일박스에 대한 라이트 동작 및 상대포트의 로컬 메일박스에 대한 리드동작이 수행되도록 제어하는 단계를 구비한다.
상기 포트를 통한 상기 상대포트의 메인 메일박스의 리드시에, 상기 상대포트의 로컬 메일박스 영역의 메시지를 상기 상대포트의 메인 메일박스의 메시지와 일치시키기 위한 업데이트 동작이 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 적어도 두 개 이상의 포트들을 통하여 액세스되는 공유메모리 영역과, 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되며 상기 포트들간의 메시지 통신을 위해 구비되는 메일박스 영역을 가지는 반도체 메모리 장치에서의 상기 메일박스 액세스 제어방법은, 상기 포트들 중 어느 하나의 포트에 대응되는 메일박스들을, 상기 공유메모리 영역에 대한 데이터 액세스를 위한 데이터 입출력 라인들과는 별도의 공통 메시지 입출력 라인을 통하여 액세스 가능한 로컬 메일박스와 상기 포트에서 상기 공통 메시지 입출력 라인을 경유함이 없이도 액세스 가능한 메인 메일박스로써 구비하는 단계와; 상기 포트를 통한 메시지 라이트 동작은 상기 메인 메일박스에 대해서만 수행되고, 상기 메인 메일박스에 라이트된 메시지들은 상기 공통메시지 입출력라인을 통하여 시리얼로 전송되어 상기 로컬 메일박스에 라이트되도록 제어되며, 상기 포트를 통한 메시지 리드동작은 상대포트 로컬 메일박스의 액세스를 통하여 수행되도록 제어하는 단계를 구비한다.
상기한 구성에 따르면, 메일박스의 효율적인 배치 및 효율적인 메시지 액세 스 패스 구현이 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. 다만, 본 발명이 이들 특정한 실시예들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 영역들과 메일 박스 영역의 배치관계를 나타낸 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 멀티포트 액세스블 반도체 메모리 장치 중 제1포트 및 제2포트를 가지는 듀얼포트 메모리 장치를 예로 든 것이다.
도 5에 도시된 바와 같이, 4개의 메모리 영역들(110,112,114,116)이 메모리 셀 어레이 내에 배치되고, 제1메모리 영역(110)은 제1포트(120)를 통하여 액세스되는 전용메모리 영역이고, 제2 메모리 영역(112)은 제1,2 포트(120,130)를 통하여 액세스되는 공유메모리 영역이고, 제3,4메모리 영역(114,116)은 상기 제2포트(130)를 통하여 액세스 되는 전용메모리 영역이다.
상기 제1포트(120)가 제1프로세서와 연결되고, 상기 제2포트(130)가 제2프로 세서와 연결된 구조를 가지는 시스템에서는 상기 제1메모리 영역(110)은 제1프로세서에 의해서만 액세스되는 전용 메모리 영역이고, 상기 제2메모리 영역(112)은 상기 제1프로세서 및 제2프로세서에 의해서 각각 액세스 되는 공유메모리 영역이며, 상기 제3,4메모리 영역(114,116)은 상기 제2프로세서에 의해서만 액세스 되는 전용메모리 영역이다.
4개의 메모리 영역들(110,112,114,116)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mbit, 128Mbit, 256Mbit, 512Mbit, 또는 1024Mbit 의 스토리지 용량을 가질 수 있다.
상기 제1프로세서 및 상기 제2프로세서 간의 메시지 통신을 위한 상기 메일박스 영역(160,170)은 상기 반도체 메모리 장치의 페리(peripheral)영역에 배치될 수 있다. 도 5에 도시된 바와 같이, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려져 있는 회로인 데이터 멀티플렉서(150,152)에 인접하여 배치될 수 있다. 상기 데이터 멀티플렉서(150,152)는 데이터 입출력 센스앰프들(141,142,143,144)과 동작적으로 연결될 수 있다. 상기 메일박스 영역들(160,170)은 별도로 구비되는 메시지 입출력 버스(라인)들을 통한 액세스 패스를 통하여 메시지 전송이 수행된다. 상기 메일박스 영역들(160,170)이 각각 32개의 메일박스 즉 32비트의 레지스터들 가지는 경우에 상기 메시지 입출력 라인들은 각각 32개씩 배치될 수 있다.
도 5와 같은 메일박스 배치구조는 별도의 메시지입출력 라인들을 배치하여야 하므로 페리영역에 별도의 전용영역이 필요하게 되고, 상기 메일 박스 용량이 커지 는 경우에는 많은 메시지 입출력 라인들이 필요하게 되어 칩사이즈 증가를 초래할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 메모리 영역들과 메일 박스 영역의 배치관계를 나타낸 것이다.
도 6은 도 5에서와 달리 상기 메일박스 영역들(260,270)이 상기 공유메모리 영역인 상기 제2메모리 영역(112)의 양 측면에 배치되는 구성을 가진다. 예를 들어, 상기 메일 박스 영역들(260,270)이 상기 제2메모리 영역(112)의 양 측면에 배치되어 있는 입출력 센스앰프들(142,144)과 상기 제2메모리 영역(112)의 사이에 배치될 수 있다. 이 경우 상기 메일 박스 영역들의 메시지 전송은 상기 제2메모리 영역(112)의 데이터 입출력을 위한 데이터 입출력 라인들을 공유하거나, 별도로 구비되는 입출력라인을 통하여 수행될 수 있다. 별도로 구비되는 경우 이를 메시지 입출력 라인(RIOA,RIOB)으로 칭하기로 한다. 이때 상기 메시지 입출력 라인(RIOA,RIOB)은 상기 제2메모리 영역(112)의 상부의 배선층에 배치되도록 할 수 있다. 또한 상기 메시지 입출력 라인(RIOA,RIOB)은 상기 데이터 입출력 라인들과 인접하여 평행하게 배치될 수 있다.
이하에서는 도 6에서와 같은 메일 박스 배치 구조를 가지는 반도체 메모리 장치에서의 다양한 메시지 액세스 패스의 설정 예를 설명한다.
우선 도 7을 통하여 상기 공유메모리 영역(112)에 대한 제1,2포트(120,130)의 데이터 액세스 동작을 설명한다.
도 7에 도시된 바와 같이, 상기 공유메모리 영역(112)에 대한 액세스 권 한(Grant)을 제1포트(120)에서 가지고 있는 경우(Grant_A)에는, 제1포트 액세스 권한 제어부(122)는 온 되고, 제2포트 액세스 권한 제어부(132)는 오프된다. 따라서, 상기 제1포트(120)를 통한 상기 공유메모리 영역(112)의 데이터 액세스 패스(DPA1)가 형성되게 된다. 상기 데이터 액세스 패스(DPA1)는 복수개(예를 들면 32, 또는 64라인)의 데이터 입출력 라인들(DIO)을 통하여 형성될 수 있다. 이에 따라 상기 공유 메모리 영역(112)에 대한 데이터 리드 또는 라이트 동작이 상기 제1포트(120)를 통하여 수행된다. 상기 제1포트 액세스 권한 제어부(122) 및 상기 제2포트 액세스 권한 제어부(132)는 액세스 권한 신호(Grant A,Grant_B)에 응답하여 온/오프되는 드라이버들(B1,B2,B3,B4)을 구비할 수 있다.
다음으로 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant)을 제2포트(130)에서 가지고 있는 경우(Grant_B)에는, 제1포트 액세스 권한 제어부(122)는 오프 되고, 제2포트 액세스 권한 제어부(132)는 온 된다. 따라서, 상기 제2포트(130)를 통한 상기 공유메모리 영역(112)의 데이터 액세스 패스(DPA2)가 형성되게 된다. 이에 따라 상기 공유 메모리 영역(112)에 대한 데이터 리드 또는 라이트 동작이 상기 제2포트(130)를 통하여 수행된다. 상기 데이터 액세스 패스(DPA)는 일반적으로 데이터 입출력 라인을 통하여 형성되게 된다.
도 8은 도 6의 메일 박스의 액세스를 위한 메시지 액세스 패스를 상기 데이터 액세스 패스를 이용하는 경우, 즉 데이터 액세스 패스를 공유하는 경우의 메일 박스 구성을 나타낸 것이고, 도 9 내지 도 12는 그 동작을 설명하기 위한 도면들이다. 도 8 내지 도 12에서는 상기 데이터 액세스 패스가 공유메모리 영역의 데이터 액세스 및 메일박스의 메시지 액세스를 위한 공유패스로 이용되므로 공유패스(SAP)로 칭하기로 한다.
도 8에 도시된 바와 같이, 제1메일 박스들(260a, 270b), 제2메일 박스들(270a,260b), 데이터 입출력 라인들(DIO), 공유메모리 영역(112), 및 메일박스 패스 제어부(150)를 구비한다.
상기 제1메일 박스들(260a,270b)은, 상기 제1포트(120)에서 라이트가 가능하고 상기 제2포트(130)에서는 리드만 가능한 레지스터들을 구비하고, 상기 제2메일 박스들(270a,260b)은 상기 제2포트(130)에서 라이트가 가능하고 상기 제1포트(120)에서는 리드만 가능한 레지스터들 구비할 수 있다. 여기서 상기 제1메일박스들(260a,270b)은 상기 제1포트(120)에서 리드가 가능할 수도 있으며, 상기 제2메일 박스들(270a,260b)은 상기 제2포트(130)에서 리드가 가능할 수 있다.
도 8에서는 종래와 달리 상기 데이터 액세스 패스를 공유하기 위하여 하나의 비트당 2개의 메일박스를 각 포트별로 구비할 수 있다.
예를 들어, 하나의 비트에 대응되는 상기 제1메일 박스(260a,270b)는 상기 제1포트(120)에서 상기 공유패스(SAP)를 경유하여 액세스 가능한 제1로컬 메일박스(270b)와 상기 제1포트(120)에서 상기 공유패스(SAP)를 경유함이 없이도 액세스 가능한 제1메인 메일박스(260a)를 포함한다. 또한, 하나의 비트에 대응되는 상기 제2메일 박스(270a,260b)는 상기 제2포트(130)에서 상기 공유패스(SAP)를 경유하여 액세스 가능한 제2로컬 메일박스(260b)와 상기 제2포트(130)에서 상기 공유패스(SAP)를 경유함이 없이도 액세스 가능한 제2메인 메일박스(270a)를 포함할 수 있 다.
상기 제1메인 메일박스(260a)는 상기 제1포트(120) 및 상기 공유패스(SAP)와 스위치들(SW1,SW2)을 통하여 서로 연결될 수 있으며, 제2로컬 메일박스(260b)는 상기 제1포트(120) 및 상기 공유패스(SAP)와 스위치들(SW3,SW4)을 통하여 서로 연결될 수 있다. 또한 상기 제2메인 메일박스(270a)는 상기 제2포트(120) 및 상기 공유패스(DIO)와 스위치들(SW5,SW6)을 통하여 서로 연결될 수 있으며, 제1로컬 메일박스(270b)는 상기 제2포트(120) 및 상기 공유패스(SAP)와 스위치들(SW7,SW8)을 통하여 서로 연결될 수 있다.
이 경우 도 6의 메일 박스 영역(260)에는 상기 제1메인 메일 박스(260a) 및 상기 제2로컬 메일 박스가 배치되며, 도 6의 메일 박스 영역(270)에는 상기 제1로컬 메일 박스(270b) 및 상기 제2메인 메일 박스(270a)가 배치될 수 있다.
상기 데이터 입출력 라인들(DIO)은 복수로 구비되며, 반도체 메모리 장치의 종류에 따라 다르나 32라인 또는 64라인 등으로 구비될 수 있다. 상기 데이터 입출력 라인들(DIO)은 상기 공유패스(SAP)를 형성한다.
상기 공유메모리 영역(112)은 상기 제1포트(120) 및 상기 제2포트(130)에서 데이터의 액세스 가능한 메모리 영역이며, 액세스 권한(Grant)에 의해 액세스가 수행된다.
상기 메일 박스 패스 제어부(150)는 상기 제1,2포트(120,130)를 통한 상기 메일박스 영역에의 메시지의 액세스 패스를 제어하기 위한 것이다. 예를 들어, 상기 스위치들(SW1~SW8)의 스위칭을 통하여 상기 메시지의 액세스 패스를 제어한다.
도면상에서 드라이버들(B1,B2,B3,B4)은 도 7에서 설명한 바 있는 상기 공유메모리 영역(112)에 대한 액세스 권한 제어부(122,132)를 구성한다.
도 9 및 도 10은 상기 제1포트(120)가 상기 공유메모리 영역(112)에 대한 액세스 권한을 가지는 경우의 메시지 액세스 동작예이다. 도 9는 라이트 동작예를 나타낸 것이고 도 10은 리드 동작예를 나타낸 것이다.
도 9에 도시된 바와 같이, 상기 제1포트(120)가 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant_A)을 가지는 경우에는, 상기 공유패스(SAP) 또한 상기 제1포트(120)를 통해 제어될 수 있다.
이 경우에 상기 제1포트(120)를 통한 메시지 라이트는, 상기 제1메인 메일박스(260a) 및 상기 제1로컬 메일박스(270b) 모두에 대해서 가능하도록 액세스 패스(P1)가 형성된다. 이는 상기 제1포트(120)가 상기 공유패스(SAP)의 이용권한을 가지기 때문에 가능하다. 그리고, 상기 제2포트(130)를 통해서는 상기 제2메인 메일박스(270a)에 대해서만 메시지 라이트 동작이 가능하도록 액세스 패스(P2)가 형성된다. 상기 제2포트(130)가 상기 공유패스(SAP)의 이용권한을 가지지 않기 때문에 상기 제2로컬 메일 박스(260b)에 대한 라이트 동작은 불가능하다. 상기 메일박스들(260a,260b,270a,270b)라이트 동작의 액세스 패스 제어는 상기 메일 박스 패스 제어부(150)를 통해 수행될 수 있다.
도 10에 도시된 바와 같이, 상기 제1포트(120)가 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant_A)을 가지는 경우에는, 상기 공유패스(SAP) 또한 상기 제1포트(120)를 통해 제어될 수 있다.
리드 동작의 경우에 상기 제1포트(120)를 통해서는 우선적으로 상기 제2메인 메일박스(270a)에 대한 메시지 리드 동작이 수행될 수 있다. 이는 상기 제2메인 메일 박스(270a)에 저장되어 있는 메시지가 가장 최근의 것으로 판단되기 때문이다. 상기 제2메인 메일 박스(270a)에 저장되어 있는 메시지가 가장최근의 메시지가 아닐 경우에는 가장 최근의 메시지가 저장된 메일박스를 우선적으로 액세스하도록 구성할 수 있다. 상기 제2메인 메일 박스(270a)는 상기 제2포트(130)에서의 상기 공유메모리 영역(112)에 대한 액세스 권한이 없는 경우에도 메시지의 라이트가 가능하기 때문에, 상기 제2로컬 메일 박스(260b)에 저장된 메시지보다는 최근의 메시지일 것으로 생각할 수 있기 때문이다.
여기서, 상기 제2메인 메일박스(270a)에 대한 메시지 리드 동작이 수행되는 경우에 상기 제2로컬 메일박스(260b)의 메시지를 상기 제2메인 메일박스(270a)의 메시지와 일치시키기 위한 업데이트 동작이 수행될 수 있다. 따라서 상기 제1포트(120)를 통한 액세스 패스(P3)는 상기 제2메인 메일 박스(270a)에서 상기 공유패스(SAP)를 통하여 상기 제2로컬 메일박스(260b)로 이어지도록 제어될 수 있다.
다음으로, 상기 제2포트(130)를 통해서는 상기 제1로컬 메일박스(270b)에 대한 리드동작만이 가능하도록 액세스 패스(P4)가 제어된다. 상기 제2포트(130)가 상기 공유패스(DIO)의 이용권한을 가지지 않기 때문에 상기 제1메인 메일 박스(260a)에 대한 메시지 리드 동작은 불가능하다. 리드동작의 패스 제어는 상기 메일 박스 패스 제어부(150)를 통해 수행될 수 있다.
도 11 및 도 12는 상기 제2포트(130)가 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant_B)을 가지는 경우의 메시지 액세스 동작예이다. 도 11은 라이트 동작예를 나타낸 것이고 도 12는 리드 동작예를 나타낸 것이다.
도 11에 도시된 바와 같이, 상기 제2포트(130)가 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant_B)을 가지는 경우에는, 상기 공유패스(DIO) 또한 상기 제2포트(130)를 통해 제어될 수 있다.
이 경우에 상기 제2포트(130)를 통한 메시지 라이트는, 상기 제2메인 메일박스(270a) 및 상기 제2로컬 메일박스(260b) 모두에 대해서 가능하도록 액세스 패스(P5)가 제어된다. 이는 상기 제2포트(130)가 상기 공유패스(DIO)의 이용권한을 가지기 때문에 가능하다. 그리고, 상기 제1포트(120)를 통해서는 상기 제1메인 메일박스(260a)에 대해서만 메시지 라이트 동작이 가능하도록 액세스 패스(P6)가 제어된다. 상기 제1포트(120)가 상기 공유패스(DIO)의 이용권한을 가지지 않기 때문에 상기 제1로컬 메일 박스(270b)에 대한 라이트 동작은 불가능하다. 상기 라이트 동작의 액세스 패스 제어는 상기 메일 박스 패스 제어부(150)를 통해 수행될 수 있다.
도 12에 도시된 바와 같이, 상기 제2포트(130)가 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant_B)을 가지는 경우에는, 상기 공유패스(DIO) 또한 상기 제2포트(130)를 통해 제어될 수 있다.
리드 동작의 경우에 상기 제2포트(130)를 통해서는 우선적으로 상기 제1메인 메일박스(260a)에 대한 메시지 리드 동작이 수행될 수 있다. 이는 상기 제1메인 메일 박스(260a)에 저장되어 있는 메시지가 가장 최근의 것으로 판단되기 때문이다. 상기 제1메인 메일 박스(260a)는 상기 제1포트(120)에서의 상기 공유메모리 영역(112)에 대한 액세스 권한이 없는 경우에도 메시지의 라이트가 가능하기 때문에, 상기 제1로컬 메일 박스(270b)에 저장된 메시지보다는 최근의 메시지일 것으로 생각할 수 있기 때문이다.
여기서, 상기 제1메인 메일박스(260a)에 대한 메시지 리드 동작이 수행되는 경우에 상기 제1로컬 메일박스(270b)의 메시지를 상기 제1메인 메일박스(260a)의 메시지와 일치시키기 위한 업데이트 동작이 수행될 수 있다. 따라서 상기 제2포트(130)를 통한 액세스 패스(P7)는 상기 제1메인 메일 박스(260a)에서 상기 공유패스(SAP)를 통하여 상기 제1로컬 메일박스(270b)로 이어지도록 제어될 수 있다.
다음으로, 상기 제1포트(120)를 통해서는 상기 제2로컬 메일박스(260b)에 대한 리드동작만이 가능하도록 액세스 패스(P8)가 제어된다. 상기 제1포트(120)가 상기 공유패스(DIO)의 이용권한을 가지지 않기 때문에 상기 제2메인 메일 박스(270a)에 대한 메시지 리드 동작은 불가능하다. 리드동작의 패스 제어는 상기 메일 박스 패스 제어부(150)를 통해 수행될 수 있다.
도 13은 도 6의 메일 박스의 액세스를 위한 메시지 액세스 패스를 상기 데이터 액세스 패스와는 별도의 메시지 입출력 라인(RIOA,RIOB)을 이용하여 구성하는 경우의 메일 박스 구성을 나타낸 것이다.
도 13에 도시된 바와 같이, 상기 제1메일 박스들(260)은, 상기 제1포트(120)에서 라이트가 가능하고 상기 제2포트(130)에서는 리드만 가능한 레지스터들의 영역이다. 따라서, 상기 제1포트(120)에서 상기 제2포트(130) 방향으로의 액세스 패 스(RIOB)가 형성될 수 있다. 상기 제2메일 박스들(270)은 상기 제2포트(130)에서 라이트가 가능하고 상기 제1포트(120)에서는 리드만 가능한 레지스터들의 영역이다. 따라서, 상기 제2포트(130)에서 상기 제1포트(120) 방향으로의 메시지 액세스 패스(RIOA)가 형성될 수 있다.
여기서 상기 제1메일박스들(260)은 상기 제1포트(120)에서 리드가 가능할 수도 있으며, 상기 제2메일 박스들(270)은 상기 제2포트(130)에서 리드가 가능할 수 있다.
상기 메시지 입출력 라인(RIOA,RIOB)은 상기 메일박스들의 수만큼 별도로 구비될 수 있다. 예를 들어 상기 제1메일박스들(260) 및 상기 제2메일박스들(270) 각각이 32개(32비트)씩 구비되는 경우에, 각 32 메시지 입출력 라인씩 64 메시지 입출력 라인들이 구비된다. 또한, 상기 데이터 입출력 라인들(DIO)은 복수로 구비되며, 반도체 메모리 장치의 종류에 따라 다르나 32라인 또는 64라인 등으로 구비될 수 있다.
상기 공유메모리 영역(112)은 상기 제1포트(120) 및 상기 제2포트(130)에서 데이터의 액세스 가능한 메모리 영역이며, 액세스 권한(Grant)에 의해 액세스가 수행된다.
도면상에서 드라이버들(B1,B2,B3,B4)은 도 7에서 설명한 바 있는 상기 공유메모리 영역(112)에 대한 액세스 권한 제어부(122,132)를 구성하며, 나머지 드라이버들(135,136,137,138)은 메시지 액세스 패스의 방향을 제어하기 위한 것이다.
도 13의 경우에 상기 메일 박스 영역의 용량이 커져서 메일 박스들이 더 많 이 구비되는 경우에 더 많은 메시지 입출력 라인들이 필요하게 되는 문제점이 발생될 수 있다. 이에 대한 해결책으로 도 14 및 도 15가 제시된다.
도 14 및 도 15는 대용량의 메일박스 영역을 구비하는 경우의 도 6의 메일 박스 구성 예를 나타낸 것으로, 제1포트를 위한 메시지 액세스 패스와 제2포트를 위한 메시지 액세스 패스를 데이터 입출력 라인과는 별도로 구비되는 하나의 메시지 입출력 라인(RIOA,RIOB)을 각각 이용하여 구성한 것이다.
도 14에 도시된 바와 같이, 하나의 제1공통 메시지 입출력 라인(RIOA)을 사이에 두고 두 개의 제1메일박스 블록들(360a,370a)이 서로 연결되는 구조를 가지고, 하나의 제2공통 메시지 입출력 라인(RIOB)을 사이에 두고 두 개의 제2메일 박스 블록들(360b,370b)이 서로 연결되는 구조를 가진다.
여기서 상기 제1메일박스 블록들(360a,370a)은 상기 제1포트(120)에서 상기 제1공통 메시지 입출력 라인(RIOA)을 경유하여 액세스 가능한 제1로컬 메일박스들을 복수로 구비하는 제1로컬 메일박스 블록(370a)과, 상기 제1포트(120)에서 상기 제1공통 메시지 입출력 라인(RIOA)을 경유함이 없이도 액세스 가능한 제1메인 메일박스들을 복수로 구비하는 제1메인 메일박스 블록(360a)으로 구분될 수 있다. 또한, 제2메일 박스 블록들(360b,370b)은 상기 제2포트(130)에서 상기 제2공통 메시지 입출력라인(RIOB)을 경유하여 액세스 가능한 제2로컬 메일박스들을 구비하는 제2로컬 메일박스 블록(360b)과, 상기 제2포트(130)에서 상기 제2공통 메시지 입출력라인(RIOB)을 경유함이 없이도 액세스 가능한 제2메인 메일박스들을 구비하는 제2메인 메일박스 블록(370b)으로 구분될 수 있다.
상기 제1메인 메일 박스 블록(360a) 내의 상기 제1메인 메일박스들, 및 상기 제2로컬 메일박스 블록(360b) 내의 상기 제2로컬 메일 박스들은 상기 제1포트(120)와는 각각 상기 제1메인메일박스들 및 상기 제2로컬 메일박스들의 개수만큼의 별도의 라인들을 통하여 연결된다. 그리고, 상기 제1로컬 메일 박스 블록(370a) 내의 상기 제1로컬 메일박스들, 및 상기 제2메인 메일박스 블록(370b) 내의 상기 제2메인 메일 박스들은 상기 제2포트(130)와는 각각 상기 제1메인메일박스들 및 상기 제2로컬 메일박스들의 개수만큼의 별도의 라인들을 통하여 연결된다. 예를 들어 상기 제1메인 메일박스들이 32개 또는 64개로 구비되는 경우, 별도의 32라인 또는 64라인들을 통하여 연결될 수 있다.
그리고, 상기 제1로컬메일박스블록(370a) 내의 어느 하나의 제1로컬 메일 박스와 상기 제1메인 메일 박스블록(360a) 내의 어느 하나의 제1메인 메일박스를 상기 제1공통메시지 입출력라인(RIOA)과 선택적으로 연결하거나, 상기 제2로컬메일박스블록(360b) 내의 어느 하나의 제2로컬 메일 박스와 상기 제2메인 메일 박스블록(370b) 내의 어느 하나의 제2메인 메일박스를 상기 제2공통메시지 입출력라인(RIOB)과 선택적으로 연결하기 위한 메일박스 서브 디코더(350)가 구비된다.
도 6에 적용할 경우에 메일박스영역(260)에는 상기 제1메인 메일 박스 블록(360a) 및 상기 제2로컬 메일박스 블록(360b)이 배치될 수 있으며, 메일 박스 영역(270)에는 상기 제1로컬 메일 박스 블록(370a) 및 상기 제2메인 메일박스 블록(370b)이 배치될 수 있다.
상기 공유메모리 영역(112)은 상기 제1포트(120) 및 상기 제2포트(130)에서 데이터의 액세스 가능한 메모리 영역이며, 액세스 권한(Grant)에 의해 액세스가 수행된다.
도면상에서 드라이버들(B1,B2,B3,B4)은 도 7에서 설명한 바 있는 상기 공유메모리 영역(112)에 대한 액세스 권한 제어부(122,132)를 구성하며, 나머지 드라이버들(313,314,315,316)은 메시지 액세스 패스의 방향을 제어하기 위한 것이다. 상기 메시지 액세스 패스를 제어하기 위한 드라이버들(313,314,315,316)은 상기 메일박스들의 개수만큼 구비될 수도 있고, 메일박스 블록단위로 구비될 수도 있다.
상기 제1포트(120)를 통한 메시지의 라이트 동작 및 리드동작은 다음과 같이 수행된다. 상기 메시지의 라이트 및 리드동작은 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant) 여부에 관계없이 수행된다.
우선 상기 제1포트(120)를 통하여 상기 제1메인메일박스 블록(360a) 내의 제1메인 메일박스들에 상기 제2포트(130)에 전하고자 하는 메시지를 라이트 한다. 상기 제1메인메일박스 블록(360a) 내의 제1메인 메일박스들과 상기 제1포트가 별도의 라인들을 통하여 독립적으로 연결되어 있기 때문에 하나의 클럭신호에 의하여 동시에 라이팅이 가능할 수 있다.
이후 상기 메일 박스 서브디코더(350)가 동작되어 상기 제1메인 메일 박스들 및 상기 제1로컬 메일 박스들을 상기 제1공통 메시지 입출력 라인(RIOA)과 선택적 또는 순차적으로 연결시킨다. 이에 따라, 상기 제1포트(120)를 통하여 상기 제1메인 메일박스들에 라이트된 메시지들은 상기 제1공통메시지 입출력라인(RIOA)을 통하여 시리얼로 전송되어 상기 제1로컬 메일박스 블록(370a)내의 상기 제1로컬 메 일박스들에 각각 라이트되게 된다. 이에 따라, 상기 제1메인메일박스 블록(360a)에 저장된 메시지들과 상기 제1로컬 메일 박스 블록(370a)에 저장된 메시지들은 동일하게 유지된다.
상기 제1포트(120)를 통하여 상기 제1메인 메일박스들에 라이트 동작 후에 상기 반도체 메모리 장치 내부에서는 상기 제1메일박스들에 메시지가 저장되었음을 상기 제2포트(130)에 알리기 위하여 도 4에서 설명한 바 있는 인터럽트 신호를 발생시키게 된다. 상기 인터럽트 신호 발생시간과 상기 인터럽트 신호가 상기 제2포트(130)를 통하여 제2프로세서로 전송될 때까지의 시간 안에 상기 제1로컬 메일 박스 블록(370a)에의 메시지 라이트 동작은 충분히 수행가능 할 것이다.
상기 제1포트(120)를 통한 메시지 리드는 상기 제1공통 메시지 입출력라인(RIOA)을 경유함이 없이 상기 제2로컬 메일박스 블록(360b)에 저장된 메시지를 리드함으로써 수행되게 된다.
다음으로 상기 제2포트(130)를 통한 메시지의 라이트 동작 및 리드동작은 다음과 같이 수행된다. 상기 메시지의 라이트 및 리드동작은 상기 공유메모리 영역(112)에 대한 액세스 권한(Grant) 여부에 관계없이 수행된다.
우선 상기 제2포트(130)를 통하여 상기 제2메인메일박스 블록(370b) 내의 제2메인 메일박스들에 상기 제1포트(120)에 전하고자 하는 메시지를 라이트 한다. 상기 제2메인메일박스 블록(370b) 내의 제2메인 메일박스들과 상기 제2포트(130)가 별도의 라인들을 통하여 독립적으로 연결되어 있기 때문에 하나의 클럭신호에 의하여 동시에 라이팅이 가능할 수 있다.
이후 상기 메일 박스 서브디코더(350)가 동작되어 상기 제2메인 메일 박스들 및 상기 제2로컬 메일 박스들을 상기 제2공통 메시지 입출력 라인(RIOB)과 선택적 또는 순차적으로 연결시킨다. 이에 따라, 상기 제2포트(130)를 통하여 상기 제2메인 메일박스들에 라이트된 메시지들은 상기 제2공통메시지 입출력라인(RIOB)을 통하여 시리얼로 전송되어 상기 제2로컬 메일박스들에 라이트되게 된다. 이에 따라, 상기 제2메인메일박스 블록(370b)에 저장된 메시지들과 상기 제2로컬 메일 박스 블록(360b)에 저장된 메시지들은 동일하게 유지된다.
상기 제2포트(130)를 통한 상기 제2메인 메일박스들에의 라이트 동작 후에 상기 반도체 메모리 장치 내부에서는 상기 제2메일박스들에 메시지가 저장되었음을 상기 제1포트(120)에 알리기 위하여 도 4에서 설명한 바 있는 인터럽트 신호를 발생시키게 된다. 상기 인터럽트 신호 발생시간 동안, 그리고 상기 인터럽트 신호가 상기 제1포트(120)를 통하여 제1프로세서로 전송될 때까지의 시간 안에 상기 제2로컬 메일 박스 블록(360b)에의 메시지 라이트 동작은 충분히 수행가능 할 것이다.
상기 제2포트(130)를 통한 메시지 리드는 상기 제2공통 메시지 입출력라인(RIOB)을 경유함이 없이 상기 제1로컬 메일박스 블록(370a)에 저장된 메시지를 리드함으로써 수행되게 된다.
도 15에 도시된 바와 같이, 복수개의 제1로컬 메일박스블록들(370a1~370an), 복수개의 제1메인 메일박스 블록들(360a1~360an), 복수개의 제2로컬 메일박스 블록들(360b1~360bn), 및 복수개의 제2메인 메일박스블록들(370b1~370bn)이 복수개로 구비된다. 도 15는 도 14에서 설명한 바와 같은 메일박스 블 록(360a,360b,370a,370b)이 각각 복수개로 구비되는 경우의 동작 예를 나타낸 것이다.
상기 제1메인 메일 박스 블록들(360a1~360an)이 하나의 제1공통 메시지 입출력 라인(RIOA)을 통하여 상기 제1로컬 메일 박스블록들(370a1~370an)과 연결되는 구조를 가지며, 상기 제2메인 메일 박스블록들(370b1~370bn)이 하나의 제2공통 메시지 입출력 라인(RIOB)을 사이에 두고 상기 제2로컬 메일 박스 블록들(360b1~360bn)과 연결되는 구조를 가진다.
이에 따라 상기 제1메인 메일 박스 블록들(360a1~360an)중 어느 하나의 메인 메일박스 블록을 선택하고, 상기 제1로컬 메일 박스블록들(370a1~370an)중 어느 하나의 로컬 메일박스 블록을 선택하기 위한 메일박스 메인 디코더(390)가 추가로 구비될 수 있다.
상기 메일 박스 메인 디코더(390)는 또한 상기 제2메인 메일박스블록들(370b1~370bn)중 어느 하나의 메인 메일박스 블록을 선택하고, 제2로컬 메일 박스 블록들(360b1~360bn) 중 어느 하나의 로컬 메일박스 블록을 선택하기 위한 선택 동작을 수행한다.
도 6에 적용할 경우에 메일박스영역(260)에는 상기 제1메인 메일박스 블록들(360a1~360an) 및 상기 제2로컬 메일박스 블록들(360b1~360bn)이 배치될 수 있으며, 메일박스 영역(270)에는 상기 제1로컬 메일박스블록들(370a1~370an) 및 상기 제2메인 메일박스블록들(370b1~370bn)이 배치될 수 있다.
상기 공유메모리 영역(112)은 상기 제1포트(120) 및 상기 제2포트(130)에서 데이터의 액세스 가능한 메모리 영역이며, 액세스 권한(Grant)에 의해 액세스가 수행된다.
도면상에서 드라이버들(B1,B2,B3,B4)은 도 7에서 설명한 바 있는 상기 공유메모리 영역(112)에 대한 액세스 권한 제어부(122,132)를 구성하며, 나머지 드라이버들(313,314,315,316)은 메시지 액세스 패스를 제어하기 위한 것들이다.
상기 제1포트(120)를 통한 라이트 동작의 경우에, 우선 상기 메일박스 메인디코더(390)를 통하여 상기 제1메인 메일 박스 블록들(360a1~360an) 및 상기 제1로컬 메일 박스블록들(370a1~370an) 중에서 하나의 제1메인 메일 박스 블록 및 하나의 제1로컬 메일 박스블록을 선택한다. 이후의 라이트 동작은 도 14에서 설명한 바와 같이 동작한다. 상기 제1메인 메일 박스 블록들(360a1~360an) 및 상기 제1로컬 메일 박스블록들(370a1~370an)에서의 메일박스블록의 선택 동작은 동시에 수행될 수도 있고, 시간차를 두고 수행될 수도 있다. 예를 들어 상기 제1메인 메일 박스 블록들(360a1~360an)에서 어느 하나의 제1메인메일박스블록의 선택동작과, 상기 제1로컬 메일 박스블록들(370a1~370an)중에서 어느 하나의 제1로컬메일박스 블록의 선택동작은 동시에 수행될 수도 있고, 상기 제1메인메일박스블록의 선택 후 일정시간 지난 후에 상기 제1로컬메일박스 블록의 선택동작이 수행될 수도 있다. 즉 상기 제1메인메일박스블록에 대한 라이트 동작이 완료된 이후에 상기 제1로컬메일박스 블록이 선택될 수도 있다.
상기 메일박스 메인디코더(390)를 통하여 상기 제1메인 메일박스 블록들(360a1~360an)중에 어느 하나의 제1메인메일박스블록이 선택되고, 이에 대한 메 시지 라이팅 동작이 완료되면, 다른 제1메인메일박스블록을 계속적으로 선택하는 방법으로 상기 제1메인 메일박스 블록들(360a1~360an)에 대한 라이트 동작이 수행된다. 또한, 어느 하나의 제1메인메일박스블록에 대한 라이팅 동작이 수행되는 경우에 이미 라이팅 동작이 완료된 제1메인메일박스 블록의 메시지를 제1로컬 메일박스블록에 라이트 하는 동작이 동시에 수행될 수도 있다.
그리고, 상기 제2포트(130)를 통한 라이트 동작의 경우에 상기 제2메인 메일 박스블록들(370b1~370bn) 및 상기 제2로컬 메일 박스 블록들(360b1~360bn) 중에서 하나의 제2메인 메일박스 블록 및 하나의 제2 로컬 메일박스블록을 상기 메일박스 메인디코더(390)를 통하여 선택한다. 이후의 동작은 도 14에서와 동일하다.
예를 들어 상기 제2메인 메일 박스 블록들(370b1~370bn)에서 어느 하나의 제2메인메일박스블록의 선택동작과, 상기 제1로컬 메일 박스블록들(360b1~360bn)중에서 어느 하나의 제2로컬메일박스 블록의 선택 동작은 동시에 수행될 수도 있고, 상기 제2메인메일박스블록의 선택 후 일정시간 지난 후에 상기 제2로컬메일박스 블록의 선택 동작이 수행될 수도 있다. 즉 상기 제2메인메일박스블록에 대한 라이트 동작이 완료된 이후에 상기 제2로컬메일박스 블록이 선택될 수도 있다.
상기 메일박스 메인디코더(390)를 통하여 상기 제2메인 메일박스 블록들(370b1~370bn)중에 어느 하나의 제2메인메일박스블록이 선택되고, 이에 대한 메시지 라이팅 동작이 완료되면, 다른 제2메인메일박스블록을 계속적으로 선택하는 방법으로 상기 제2메인 메일박스 블록들(370b1~370bn)에 대한 라이트 동작이 수행된다. 또한, 어느 하나의 제2메인메일박스블록에 대한 라이팅 동작이 수행되는 경 우에 이미 라이팅 동작이 완료된 제2메인메일박스 블록의 메시지를 제2로컬 메일박스블록에 라이트 하는 동작이 동시에 수행될 수도 있다.
상술한 바와 같이, 도 15는 상기 메일박스 메인디코더(390)를 통하여 복수의 메일박스 블록들 중 하나의 메일박스 블록을 선택하고, 상기 메일박스 서브 디코더(350)를 통하여 선택된 메일박스 블록 내의 복수의 메일박스들을 하나의 공통 메시지입출력 라인(RIOA 또는 RIOB)과 연결하는 구성을 가지게 되는 것이다.
이에 따라 대용량의 메일박스 영역이 필요한 경우에도, 추가적인 라인들을 구비함이 없이 액세스 동작이 가능한 장점이 있다.
여기서 다른 예로 상기 제1메인 메일 박스 블록들(360a1~360an)이 복수의 메시지 입출력 라인들(RIOA)을 통하여 상기 제1로컬 메일 박스블록들(370a1~370an)과 연결되는 구성을 가질 수 있다. 예를 들어 상기 제1메인메일박스블록들(360a1~360an) 중 어느 하나의 제1메인메일박스 블록내의 제1메인메일박스들의 개수만큼의 제1메시지 입출력 라인들(RIOA)(예를 들면, 32 또는 62 라인들)을 구비하여, 상기 제1로컬 메일 박스블록들(370a1~370an)중 어느 하나의 제1로컬 메일박스 블록 내의 제1로컬 메일박스들과 연결되는 구성을 가질 수 있다. 이와 동일하게 상기 제2메인 메일박스블록들(370b1~370bn) 및 제2로컬 메일 박스 블록들(360b1~360bn)의 경우에도 복수의 제2메시지 입출력 라인들(RIOB)과 연결되는 구성을 가질 수 있다. 이 경우에 도 14에서 설명된 메일박스 서브 디코더(350)는 필요없게 되며, 상기 메일 박스 메인 디코더(390)의 하나의 메일 박스 블록의선택만으로 메시지 액세스 패스가 형성되게 된다. 그리고, 메일박스들에의 라이트 동작은 도 14와 같은 시리얼(serial) 전송이 아닌 각각의 메시지 입출력 라인별로 전송되는 페러렐(parallel)전송이 수행되게 될 것이다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 레지스터 구성이나 또는 회로 구성 및 액세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 4개의 메모리 영역 중 1개를 공유 메모리 영역으로 나머지 3개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 2개의 프로세서를 사용하는 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 액세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태택 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 데이터 입출력 패스를 공유하거나 , 별도의 메시지 입출력 라인을 통한 메시지 전송의 수행이 가능하다. 또한, 메시 지 입출력 라인의 증가를 최소화할 수 있어 칩사이즈의 증가의 최소화를 이룰 수 있다. 그리고 대용량의 메일박스 영역을 가지는 메모리 장치에 적합하게 구현 가능한 효과가 있다.

Claims (29)

  1. 반도체 메모리 장치에 있어서:
    독립적으로 설치된 복수의 포트들과 동작적으로 연결되며, 상기 포트들 중 권한이 부여된 하나의 포트와의 사이에 형성된 데이터 액세스 패스를 통하여 선택적으로 액세스되며, 메모리 셀 어레이 내에 적어도 하나 이상 할당된 공유메모리 영역과;
    상기 포트들간의 메시지 통신을 위해 각 포트별로 독립적으로 구비되며, 상기 데이터 액세스 패스를 형성하는 데이터 입출력 라인을 공유하여 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되는 메일박스 영역들을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는 제1포트 및 제2포트를 가지는 듀얼포트 메모리 장치임을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 메일박스 영역들은 상기 제1포트에서 라이트가 가능하고 상기 제2포트 에서는 리드만 가능한 적어도 하나 이상의 제1메일박스와, 상기 제2포트에서 라이트가 가능하고 상기 제1포트에서는 리드만 가능한 적어도 하나 이상의 제2메일박스를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 반도체 메모리 장치는, 상기 제1포트 및 상기 제2포트를 통한 상기 메일박스 영역에의 메시지의 액세스 패스를 제어하기 위한 메일박스 패스 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 메일박스 영역들은 상기 공유메모리 영역의 양측면에 배치되고, 상기 데이터 입출력 라인들은 상기 공유메모리 영역 상부에 평행하게 배치되어, 상기 데이터 액세스 패스 또는 상기 메시지 액세스 패스인 공유 패스를 형성함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 반도체 메모리 장치는 하나의 비트에 대응되는 상기 제1메일박스 및 상 기 제2메일 박스를 각각 적어도 두개이상 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 하나의 비트에 대응되는 상기 제1메일 박스는 상기 제1포트에서 상기 공유패스를 경유하여 액세스 가능한 제1로컬 메일박스와 상기 제1포트에서 상기 공유패스를 경유함이 없이도 액세스 가능한 제1메인 메일박스를 포함하며,
    상기 하나의 비트에 대응되는 상기 제2메일 박스는 상기 제2포트에서 상기 공유패스를 경유하여 액세스 가능한 제2로컬 메일박스와 상기 제2포트에서 상기 공유패스를 경유함이 없이도 액세스 가능한 제2메인 메일박스를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1포트가 상기 공유메모리 영역에 대한 액세스 권한을 가지는 경우에, 상기 메일박스 영역에의 메시지 라이트는, 상기 제1포트를 통해서는 상기 제1메인 메일박스 및 상기 제1로컬 메일박스 모두에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제2메인 메일박스만 가능하며,
    상기 메일박스 영역의 메시지 리드는, 상기 제1포트를 통해서는 상기 제2메 인 메일박스에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제1로컬 메일박스만 가능함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제2포트가 상기 공유메모리 영역에 대한 액세스 권한을 가지는 경우에, 상기 메일박스 영역에의 메시지 라이트는, 상기 제1포트를 통해서는 상기 제1메인 메일박스에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제2메인 메일박스 및 상기 제2로컬 메일박스 모두에 대해서 가능하며,
    상기 메일박스 영역의 메시지 리드는, 상기 제1포트를 통해서는 상기 제2로컬 메일박스에 대해서 가능하고, 상기 제2포트를 통해서는 상기 제1메인 메일박스 만 가능함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1포트를 통한 상기 제2메인 메일박스의 리드시에, 상기 제2로컬 메일박스 영역의 메시지를 상기 제2메인 메일박스의 메시지와 일치시키기 위한 업데이트 동작이 수행되며, 상기 제2포트를 통한 상기 제1메인 메일박스의 리드시에, 상기 제1로컬 메일박스의 메시지를 상기 제1메인 메일박스의 메시지와 일치시키기 위한 업데이트 동작이 수행됨을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 메모리 장치에 있어서:
    독립적으로 설치된 복수의 포트들과 동작적으로 연결되며, 상기 포트들 중 권한이 부여된 하나의 포트와의 사이에 형성된 데이터 액세스 패스를 통하여 선택적으로 액세스되며, 메모리 셀 어레이 내에 적어도 하나 이상 할당된 공유메모리 영역과;
    상기 포트들간의 메시지 통신을 위해 각 포트별로 독립적으로 구비되며, 상기 데이터 액세스 패스를 형성하는 데이터 입출력 라인들과는 평행하게 배치되는 별도의 메시지 입출력 라인을 메시지 액세스 패스로 이용하여, 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되는 메일박스 영역들을 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 메시지 액세스 패스를 형성하기 위한 적어도 하나 이상의 메시지 입출력 라인은, 상기 공유메모리 영역의 상부에 별도로 배치됨을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 반도체 메모리 장치는 제1포트 및 제2포트를 가지는 듀얼포트 메모리 장치임을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 메일박스 영역들에는 상기 제1포트에서 라이트가 가능하고 상기 제2포트에서는 리드만 가능한 적어도 하나 이상의 제1메일박스와, 상기 제2포트에서 라이트가 가능하고 상기 제1포트에서는 리드만 가능한 적어도 하나 이상의 제2메일박스를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 메시지 입출력 라인은 상기 메일박스들의 수만큼 별도로 구비됨을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 반도체 메모리 장치는 복수개의 상기 제1메일 박스들 및 복수개의 상기 제2메일박스들을 구비하며, 상기 제1메일박스들은 하나의 제1공통 메시지 입출력 라인을 통하여 액세스되고, 상기 제2메일박스들은 하나의 제2공통 메시지 입출력라 인을 통하여 액세스됨을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1메일 박스들은, 상기 제1포트에서 상기 제1공통 메시지 입출력 라인을 경유하여 액세스 가능한 제1로컬 메일박스들을 구비하는 제1로컬 메일박스 블록과, 상기 제1포트에서 상기 제1공통 메시지 입출력 라인을 경유함이 없이도 액세스 가능한 제1메인 메일박스들을 구비하는 제1메인 메일 박스 블록으로 구분되며,
    상기 제2메일박스들은 상기 제2포트에서 상기 제2공통 메시지 입출력라인을 경유하여 액세스 가능한 제2로컬 메일박스들을 구비하는 제2로컬 메일박스 블록과, 상기 제2포트에서 상기 제2공통 메시지 입출력라인을 경유함이 없이도 액세스 가능한 제2메인 메일박스들을 구비하는 제2메인 메일 박스 블록으로 구분됨을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 반도체 메모리 장치는, 상기 제1로컬메일박스블록 내의 어느 하나의 제1로컬 메일 박스와 상기 제1메인 메일 박스블록 내의 어느 하나의 제1메인 메일박스를 상기 제1공통메시지 입출력라인과 선택적으로 연결하거나, 상기 제2로컬메일박스블록 내의 어느 하나의 제2로컬 메일 박스와 상기 제2메인 메일 박스블록 내의 어느 하나의 제2메인 메일박스를 상기 제2공통메시지 입출력라인과 선택적으로 연결하기 위한 메일박스 서브 디코더를 구비함을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 제1메인 메일박스들 및 상기 제2로컬 메일박스들은 상기 제1포트와 각각 별도의 라인들을 통하여 연결되며, 상기 제1로컬 메일박스들 및 상기 제2메인 메일박스들은 상기 제2포트와 각각 별도의 라인들을 통하여 연결됨을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 제1포트를 통하여 상기 제1메인 메일박스들에 라이트된 메시지들은 상기 제1공통메시지 입출력라인을 통하여 시리얼로 전송되어 상기 제1로컬 메일박스들에 라이트되고, 상기 제2포트를 통하여 상기 제2메인 메일박스들에 라이트된 메시지들은 상기 제2공통메시지 입출력라인을 통하여 시리얼로 전송되어 상기 제2로컬 메일박스들에 라이트됨을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 제2포트를 통한 상기 제1메일박스의 메시지 리드는 상기 제1로컬 메일박스의 액세스를 통하여 수행되며, 상기 제1포트를 통한 상기 제2메일박스의 메시지 리드는 상기 제2로컬 메일박스의 액세스를 통하여 수행됨을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 반도체 메모리 장치는 상기 제1로컬 메일 박스블록, 상기 제1메인 메일 박스 블록, 상기 제2로컬 메일 박스 블록, 및 상기 제2메인 메일 박스블록을 각각 복수개로 구비함을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 반도체 메모리 장치는 메일박스 영역에의 액세스를 위해 상기 제1메일박스 블록들 중 어느 하나의 제1메일박스 블록, 및 상기 제2메일박스 블록들 중 어느 하나의 제2메일박스 블록을 선택하기 위한 메일박스 메인 디코더를 구비함을 특징으로 하는 반도체 메모리 장치.
  24. 제14항에 있어서,
    상기 반도체 메모리 장치는 복수개의 제1메일 박스들을 각각 구비하는 복수의 제1메일박스 블록들 및 복수개의 상기 제2메일박스들을 각각 구비하는 복수의 제2메일박스 블록들을 구비함을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 제1메일 박스블록들은, 상기 제1포트에서 복수의 메시지 입출력 라인들을 경유하여 액세스 가능한 제1로컬 메일박스들을 구비하는 제1로컬 메일박스 블록과, 상기 제1포트에서 상기 메시지 입출력 라인들을 경유함이 없이도 액세스 가능한 제1메인 메일박스들을 구비하는 제1메인 메일 박스 블록으로 구분되며,
    상기 제2메일박스 블록들은 상기 제2포트에서 복수의 제2메시지 입출력라인들을 경유하여 액세스 가능한 제2로컬 메일박스들을 구비하는 제2로컬 메일박스 블록과, 상기 제2포트에서 상기 제2메시지 입출력라인들을 경유함이 없이도 액세스 가능한 제2메인 메일박스들을 구비하는 제2메인 메일 박스 블록으로 구분됨을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 반도체 메모리 장치는 메일박스 영역에의 액세스를 위해 상기 제1메일 박스 블록들 중 어느 하나의 제1메일박스 블록, 및 상기 제2메일박스 블록들 중 어느 하나의 제2메일박스 블록을 선택하여 상기 제1메시지 입출력라인들 또는 상기 제2메시지 입출력라인들과 연결하기 위한 메일박스 메인 디코더를 구비함을 특징으로 하는 반도체 메모리 장치.
  27. 적어도 두개 이상의 포트들을 통하여 액세스되는 공유메모리 영역과, 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되며 상기 포트들간의 메시지 통신을 위해 구비되는 메일박스 영역을 가지는 반도체 메모리 장치에서의 상기 메일박스 액세스 제어방법에 있어서:
    상기 포트들 중 어느 하나의 포트에 대응되는 메일박스들을, 상기 공유메모리 영역에 대한 데이터 액세스 패스를 공유 패스로 하여 액세스 가능한 로컬 메일박스와 상기 공유패스를 경유함이 없이도 액세스 가능한 메인 메일박스로써 각각 구비하는 단계와;
    상기 포트가 공유메모리 영역에 대한 액세스 권한을 가지는 경우에는, 상기 포트에 대응되는 메인 메일박스 및 로컬 메일박스 모두에 대한 메시지의 라이트 동작 및 상대포트의 메인 메일박스에 대한 메시지의 리드동작이 수행되고, 상기 액세스 권한을 가지지 않는 경우에는 상기 포트에 대응되는 상기 메인 메일박스에 대한 라이트 동작 및 상대포트의 로컬 메일박스에 대한 리드동작이 수행되도록 제어하는 단계를 구비함을 특징으로 하는 메일박스 액세스 제어방법.
  28. 제27항에 있어서,
    상기 포트를 통한 상기 상대포트의 메인 메일박스의 리드시에, 상기 상대포트의 로컬 메일박스 영역의 메시지를 상기 상대포트의 메인 메일박스의 메시지와 일치시키기 위한 업데이트 동작이 수행됨을 특징으로 하는 메일박스 액세스 제어방법.
  29. 적어도 두 개 이상의 포트들을 통하여 액세스되는 공유메모리 영역과, 상기 공유메모리 영역의 특정 어드레스에 대응하여 액세스되며 상기 포트들간의 메시지 통신을 위해 구비되는 메일박스 영역을 가지는 반도체 메모리 장치에서의 상기 메일박스 액세스 제어방법에 있어서:
    상기 포트들 중 어느 하나의 포트에 대응되는 메일박스들을, 상기 공유메모리 영역에 대한 데이터 액세스를 위한 데이터 입출력 라인들과는 별도의 공통 메시지 입출력 라인을 통하여 액세스 가능한 로컬 메일박스와 상기 포트에서 상기 공통 메시지 입출력 라인을 경유함이 없이도 액세스 가능한 메인 메일박스로써 구비하는 단계와;
    상기 포트를 통한 메시지 라이트 동작은 상기 메인 메일박스에 대해서만 수행되고, 상기 메인 메일박스에 라이트된 메시지들은 상기 공통메시지 입출력라인을 통하여 시리얼로 전송되어 상기 로컬 메일박스에 라이트되도록 제어되며, 상기 포트를 통한 메시지 리드동작은 상대포트 로컬 메일박스의 액세스를 통하여 수행되도록 제어하는 단계를 구비함을 특징으로 하는 메일박스 액세스 제어방법.
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