JPH0944395A

JPH0944395A - 非同期アクセス調停方式

Info

Publication number: JPH0944395A
Application number: JP7197748A
Authority: JP
Inventors: Futoshi Izumi; 太泉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-08-02
Filing date: 1995-08-02
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】本発明は非同期アクセス調停方式に関し、デ
ュアルポートＲＡＭの効率良いアクセスを可能とする非
同期アクセス調停方式の提供を目的とする。【解決手段】複数の装置が相互に非同期でデュアルポ
ートＲＡＭのアクセスを行うシステムの非同期アクセス
調停方式において、一方のポートに接続し、デュアルポ
ートＲＡＭを周期的にアクセスする第１の装置と、他方
のポートに接続し、デュアルポートＲＡＭを非周期的に
アクセスする第２の装置とを備え、第１の装置はデュア
ルポートＲＡＭのアクセス後、所定時間幅のアクセス可
信号を出力し、かつ第２の装置は該アクセス可信号の期
間に同期してデュアルポートＲＡＭのアクセスを行う。
好ましくは、アクセス可信号の信号幅を調整可能に構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非同期アクセス調停
方式に関し、更に詳しくは複数の装置が相互に非同期で
デュアルポートＲＡＭのアクセスを行うシステムの非同
期アクセス調停方式に関する。デュアルポートＲＡＭ
（以下、ＤＰＲＡＭと言う）は２つのアクセスポートを
備えており、両ポートから同時にアクセス可能である。
しかし、両アドレスが一致すると、同一メモリへのアク
セスが競合することとなり、何らかの調停が必要とな
る。

【０００２】

【従来の技術】従来は、非優先側のアクセスを強制的に
停止させ、再アクセスさせるものが知られている（特開
平１−３０３６９４）。図８，図９は従来技術を説明す
る図（１），（２）である。図８（Ａ）は従来の非同期
アクセス調停方式の構成を示しており、図において１０
０は非優先側の左装置、２００は優先側の右装置、３０
０はＤＰＲＡＭ、４００は調停部、ＦＦはＲ−Ｓタイプ
のフリップフロップ、ＡはＡＮＤゲート回路、ＯはＯＲ
ゲート回路である。

【０００３】両アクセスアドレスＡＤＬ，ＡＤＲが一致
すると、ビジー信号ＢＳＬ，ＢＳＲがＬＯＷレベルにな
る。これによりＦＦが強制セットされ、ビジー信号ＢＳ
／＝０により左装置１００のアクセスは強制終了され
る。その後、左装置１００はリセット信号ＲＳＴにより
ＦＦをリセットし、再アクセスを行う。

【０００４】

【発明が解決しようとする課題】しかし、図８（Ｂ）に
示す如く、一般にビジー信号ＢＳＬ／（ＢＳＲ／も同
様）は、比較一致の検出に時間Ｔ１を要し、その後の比
較不一致の検出に時間Ｔ２を要する。このため、左装置
１００による再アクセスの開始は少なくとも時間Ｔ２だ
け遅れる。

【０００５】また、図８（Ｃ）に示す如く、ビジー信号
ＢＳＬ／の最小信号幅Ｔ０はＴ２である。これよりも、
アドレス信号ＡＤＬが矢印Ａ側に僅かに移動すると、ビ
ジー信号ＢＳＬ／はヒゲパルスの状態となり、ＦＦの強
制セットを保証できない。この場合に、アドレスＡＤＬ
に対するアクセスが正しく行われれば良いが、その保証
は得られない。

【０００６】上記再アクセス処理の僅かな遅れは、一般
的な使用ではさほど問題はないが、例えば非優先側装置
１００が複数データをブロックアクセスするような場合
には以下のような問題を生じる。図９は非優先側装置１
００が４つデータを１ブロックとしてブロックアクセス
する場合を示している。ブロックアクセスでは４つデー
タを連続したアドレスにアクセスするが、何れか１のデ
ータのアクセスが不調に終わると、１ブロック分の再ア
クセスとなる。

【０００７】図９（Ａ）では最初のアクセスでＡＤＲ＝
ＡＤＬ＝ａにより該アクセスは不調である。図９（Ｂ）
では最後のアクセスでＡＤＲ＝ＡＤＬ＝ｄにより該アク
セスは不調である。図９（Ｃ）では中間のアクセスでＡ
ＤＲ＝ＡＤＬ＝ｂにより該アクセスは不調である。

【０００８】以上は優先側装置２００がブロックアクセ
スの場合でも同様である。このように、ブロックアクセ
スでは非優先側装置１００のアクセスが不調に終わる確
率が高く、ＤＰＲＡＭ３００の使用効率が著しく低下す
る。一方、図９（Ｄ）では非優先側装置１００のブロッ
クアクセスがたまたま好適なタイミングで発生してお
り、これにより該ブロックアクセスは成功に終わってい
る。しかし、このようなケースは極めて稀である。

【０００９】本発明の目的は、デュアルポートＲＡＭの
効率良いアクセスを可能とする非同期アクセス調停方式
を提供することにある。

【００１０】

【課題を解決するための手段】上記の課題は図１（Ａ）
の構成により解決される。即ち、本発明（１）の非同期
アクセス調停方式は、複数の装置が相互に非同期でデュ
アルポートＲＡＭのアクセスを行うシステムの非同期ア
クセス調停方式において、一方のポートに接続し、デュ
アルポートＲＡＭを周期的にアクセスする第１の装置
と、他方のポートに接続し、デュアルポートＲＡＭを非
周期的にアクセスする第２の装置とを備え、第１の装置
はデュアルポートＲＡＭのアクセス後、所定時間幅のア
クセス可信号を出力し、かつ第２の装置は該アクセス可
信号の期間に同期してデュアルポートＲＡＭのアクセス
を行うものである。

【００１１】

【作用】図１（Ｂ）に従って一例の作用を説明する。第
１の装置は所定周期Ｔ_A，Ｔ_Bでデータのリード／ライ
トアクセスＲ／Ｗを行っている。この意味で、第１の装
置は優先側装置と考えても良い。各周期Ｔ_A，Ｔ_Bは好
ましくは図示の如く同一であるが、Ｔ_A≠Ｔ_Bでも良
い。要するに周期的なら良い。

【００１２】一方、第２の装置は第１の装置の非アクセ
ス時間を利用して最大限のアクセス（この例では２デー
タ分のブロックアクセス）を行いたい。この意味で、第
２の装置は非優先側装置と考えても良い。そこで、第１
の装置はデュアルポートＲＡＭのアクセス後、所定時間
幅Ｔ_Cのアクセス可信号ＡＣＥを出力し、かつ第２の装
置は該アクセス可信号ＡＣＥの期間に同期してデュアル
ポートＲＡＭのアクセスを行う。

【００１３】本発明（１）によれば、第１の装置はデュ
アルポートＲＡＭのアクセス直後にアクセス可信号ＡＣ
Ｅを出力できる。従って、第２の装置は待ち時間無しで
アクセス（例えば図１のリードアクセスＲ１，Ｒ２）を
開始でき、デュアルポートＲＡＭの使用効率が向上す
る。また、第１の装置は所定時間幅Ｔ_Cのアクセス可信
号ＡＣＥを出力する。この場合に、好ましくは、該所定
時間幅Ｔ_Cは第２の装置によるブロックアクセス（例え
ば図１のライトアクセスＷ１，Ｗ２）が成功に終わるこ
とを保証できる最大の時間幅に選ばれる。従って、所定
時間幅Ｔ_Cの期間に同期して行われた第２の装置の全ア
クセスは成功に終わることとなり、デュアルポートＲＡ
Ｍの使用効率が向上する。

【００１４】好ましくは、本発明（２）においては、ア
クセス可信号ＡＣＥの信号幅Ｔ_Cを調整可能に構成す
る。こうすれば、システムの様々なアクセスの態様に対
して柔軟に対処できる。また好ましくは、本発明（３）
においては、例えば図３に示す如く、第２の装置５から
のアクセス要求信号ＲＥＱに対してアクセス許可信号Ａ
ＣＫを返送する調停部４を備え、該アクセス許可信号Ａ
ＣＫは第１の装置１からのアクセス可信号ＡＣＥを第２
の装置５からのアクセス要求信号ＲＥＱのサンプリング
エッジによりサンプリングして生成される。

【００１５】こうすれば、アクセス可信号ＡＣＥ＝０に
なる時点と、アクセス要求信号ＲＥＱ＝１になる時点と
がほぼ重なった場合でも、アクセス許可信号ＡＣＫ＝１
が確実に得られ、従ってアクセス可信号ＡＣＥ＝１の期
間Ｔ_C（特に後端部）を最大限に利用できる。また好ま
しくは、本発明（４）においては、例えば図７に示す如
く、アクセス許可信号ＡＣＫはその発生後、所定時間を
経過した時にリセットされる。こうすれば調停を受ける
装置（第１又は第２の装置）の制御が簡単になる。

【００１６】ところで、上記本発明（３）の場合は、も
しアクセス可信号ＡＣＥ＝１となる前にアクセス要求信
号ＲＥＱ＝１になると、アクセス許可信号ＡＣＫ＝１が
得られない。そこで、本発明（５）においては、例えば
図３に示す如く、第２の装置５からのアクセス要求信号
ＲＥＱに対してアクセス許可信号ＡＣＫを返送する調停
部４を備え、該アクセス許可信号ＡＣＫは第１の装置１
からのアクセス可信号ＡＣＥと第２の装置からのアクセ
ス要求信号ＲＥＱとの論理積に基づき生成される。

【００１７】こうすれば、アクセス可信号ＡＣＥ＝１と
なる前にアクセス要求信号ＲＥＱ＝１になっても、その
後アクセス可信号ＡＣＥ＝１となった時点でアクセス許
可信号ＡＣＫ＝１が得られる。従って、アクセス可信号
ＡＣＥ＝１の期間Ｔ_C（特に先端部）を最大限に利用で
きる。なお、本発明（３）と（５）が併用されて良いこ
とは明らかである。

【００１８】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を説明する。なお、全図を通して同
一符号は同一又は相当部分を示すものとする。図２，図
３は一実施の形態による非同期アクセス調停方式の構成
を示す図（１），（２）である。

【００１９】図２は網同期側装置の構成を示しており、
１は同期網に接続するデータ通信部、１１はその受信
部、１２はシリアルパラレル変換部（Ｓ／Ｐ）、１３は
書込側のアドレスカウンタ（ＷＡＣ）、１４はビットカ
ウンタ（ＷＢＣ）、１５はタイミング発生部（ＷＴ
Ｇ）、１６はレジスタ（ＲＥＧ）、１８は送信部、１９
はパラレルシリアル変換部（Ｐ／Ｓ）、２０は読出側の
アドレスカウンタ（ＲＡＣ）、２１はビットカウンタ
（ＲＢＣ）、２２はタイミング発生部（ＲＴＧ）、２４
〜２８は出力３ステートタイプのバッファ回路（Ｂ
Ｆ）、２９はインバータ回路（Ｉ）、３２はデータバス
（ＤＢ）、３３はアドレスバス（ＡＢ）、３４はコント
ロールバス（ＣＢ）、３はＤＰＲＡＭである。

【００２０】一方、図３は網非同期側装置の構成を示し
ており、４は非同期アクセスの調停部、４１はＤタイプ
のフリップフロップ（ＦＦ）、４２はＡＮＤゲート回路
（Ａ）、５は非同期側装置のアクセスインタフェース部
（ＡＩＦ）、６はその読書制御部（ＲＷＣ）、６１はデ
ータセレクタ（ＳＥＬ）、６２はアドレスカウンタ（Ａ
ＤＣ）、６３はリード／ライトコマンドのデコーダ（Ｄ
ＥＣ）、６４はタイミング発生部（ＴＧ）、７はシリア
ルインタフェース部（ＳＩＦ）、７１〜７６はデータを
パラレルロード可能なシフトレジスタ（ＳＲ）、７７は
シリアルインタフェースの制御部（ＳＩＣ）、７８はデ
ータバス（ＤＢ）、そして、９は非同期側装置である。

【００２１】このシステムでは、データ通信部１は網に
同期したクロック信号ＣＫにより動作し、アクセスイン
タフェース部５は網に非同期のクロック信号ＳＣＫによ
り動作する。この場合に、該クロック信号ＳＣＫは非同
期側装置９から提供されても良い。非同期側装置９から
ＤＰＲＡＭ３への書込データはデータ通信部１により読
み出され、下り伝送路に送信される。また受信部１１か
らＤＰＲＡＭ３への書込データはアクセスインタフェー
ス部５により読み出され、非同期側装置９に転送され
る。

【００２２】図４，図５は一実施の形態によるＤＰＲＡ
Ｍ非同期調停方式のタイミングチャート（１），（２）
であり、該図４，図５は夫々図２，図３の動作に対応す
る。以下の説明では必要に応じて図４，図５を参照され
たい。図２において、受信部１１は網に同期した上り回
線の伝送信号を受信してフレーム同期パルス信号ＦＰ、
データ信号ＤＴ及びクロック信号ＣＫを生成する。Ｓ／
Ｐ１２はデータ信号ＤＴをクロック信号ＣＫでサンプリ
ングし、パラレルデータに変換する。

【００２３】ＷＡＣ１３，ＷＢＣ１４は受信生成したフ
レーム同期パルス信号ＦＰによりリセットされる。ＷＢ
Ｃ１４はその後の受信データビットを８ビット分づつ計
数し、またＷＴＧ１５はそのビットカウント値ＢＣに基
づきＤＰＲＡＭ３の書込タイミング信号等を生成する。
具体的に言うと、図４の上り側において、ＢＣ＝７では
不図示のロード信号ＬＤを生成し、Ｓ／Ｐ１２の受信デ
ータ（８ビット）をＲＥＧ１６に転送する。その後、書
込イネーブル信号ＷＥ及びチップセレクト信号ＣＳを生
成し、ＤＰＲＡＭ３へのデータ書込を行う。データ書込
を終了すると、引き続き非同期側に対するアクセス可信
号ＡＣＥを生成し、その立ち上がりエッジでＷＡＣ１３
をカウントアップする。その後、例えばＢＣ＝３のタイ
ミングにクリア信号ＣＬＲを出力する。以下、同様であ
る。

【００２４】図２に戻り、ＲＡＣ２０，ＲＢＣ２１は送
信タイミングのフレーム同期パルス信号ＦＰによりリセ
ットされる。ＲＢＣ２１はその後の送信クロックＣＫを
８個づつ計数し、ＲＴＧ２２はそのカウント値ＢＣに基
づきＤＰＲＡＭ３の読出タイミング信号等を生成する。
これを具体的に言うと、図４の下り側において、ＢＣ＝
７になると読出イネーブル信号ＯＥ及びチップセレクト
信号ＣＳを生成し、ＤＰＲＡＭ３からの読出データＲＤ
をＰ／Ｓ１９にロードする。データ読出を終了すると、
アクセス可信号ＡＣＥを生成し、その立ち上がりエッジ
でＲＡＣ２０をカウントアップする。その後、例えばＢ
Ｃ＝３のタイミングにクリア信号ＣＬＲを出力する。以
下、同様である。

【００２５】なお、この例の上記受信処理と送信処理の
各動作は位相が１８０°ずれており、これに応じてバス
選択信号ＢＳＣが反転する。一方、図３において、非同
期側装置９は所定のデータ書込コマンドをビットシリア
ルモードでラインＳＤＩに出力する。図５の書込側にお
いて、データ書込コマンドの一例のフォーマットは［Ｆ
ＴＯＰ］［Ｗ］［ＷＡ］［ＷＤ１］［ＷＤ２］［ＷＤ
３］［ＷＤ４］から成る。但し、図５は実際の書込アド
レスとしての［ＷＡ４］、実際の書込データとしての
［ＷＤ４］〜［ＷＤ７］を示している。

【００２６】ここで、先頭の［ＦＴＯＰ］は２ビット
（例えばビット［１，０］）からなり、フレーム先頭の
同期用パターンを表す。［Ｗ］は２ビット（例えばビッ
ト［０，１］）からなり、データ書込コマンドであるこ
とを表す。［ＷＡ］は先頭データの書込アドレスであ
る。これに４バイト分の書込データ［ＷＤ１］〜［ＷＤ
４］が続いている。

【００２７】図３に戻り、ＳＩＣ７７はラインＳＤＩの
信号をモニタしており、［ＦＴＯＰ］を検出すると、ビ
ジー信号ＢＵＳＹ＝１とし、一連のシフトクロック信号
ＳＦＫを発生する。これにより、続くコマンド［Ｗ］〜
データ［ＷＤ４］までがＳＲ７６〜ＳＲ７１にシリアル
にシフトインする。ＳＩＣ７７はシフトインを終了する
と、ＴＧ６４を付勢する。

【００２８】ＴＧ６４はＳＲ７６のコマンド［Ｗ］に従
って以下のデータ書込制御を行う。即ち、まずＡＤＣ６
２にＳＲ７５の書込先頭アドレスＷＡをロードし、併せ
て調停部４に対するアクセス要求信号ＲＥＱ＝１にす
る。調停部４において、ＡＣＥ＝１の期間にＲＥＱ＝１
が発生すると、その立ち上がりエッジでＡＣＫ＝１とな
る。また、それ以前のＡＣＥ＝０の期間にＲＥＱ＝１が
発生した場合は、その後のＡＣＥ＝１となった時点でＡ
ＮＤゲート回路４２を満足し、ＦＦ４１の強制セットに
よりＡＣＫ＝１となる。従って、非同期側のアクセスは
必ずＡＣＥ＝１の期間に同期して開始されることとな
り、その後の一連のデータ書込動作が同期側のアクセス
空き時間内に確実に行われることを保証している。

【００２９】ＡＣＫ＝１になると、ＴＧ６４はＤＰＲＡ
Ｍ３のアドレスＷＡにＳＲ７４のデータＷＤ１を書き込
む。この場合に、ＤＥＣ６３はその入力＝「Ｗ」によ
り、タイミングパルスＴＰの区間に書込イネーブル信号
ＷＥＲ＝１を出力する。また、図示しないが、好ましく
はこの区間にチップセレクト信号ＣＳ＝１を出力する。
書込終了すると、カウントパルス信号ＣＰを出力し、Ａ
ＤＣ６２の書込アドレスＷＡをインクリメントする。以
下、同様にしてＳＲ７３〜ＳＲ７１の各データ［ＷＤ
２］〜［ＷＤ４］を順に書き込む。そして、１ブロック
データの書込を終了すると、ＲＥＱ＝０とし、その旨を
ＳＩＣ７７に知らせる。そして、ＳＩＣ７７はＢＵＳＹ
＝０にする。

【００３０】なお、ＴＧ６４は、ＲＥＱ＝１にした後、
所定時間を経過してもＡＣＫ＝１にならない場合は、Ｒ
ＥＱ＝０にすると共にアラーム信号ＡＬＭを生成し、非
同期側装置９に通知する。また、ＲＥＱ＝１の状態でＡ
ＣＫが１から０になった場合は、ブロックアクセスが許
容時間内に終わらなかったことを意味する。この場合も
ＲＥＱ＝０にすると共にアラーム信号ＡＬＭを生成し、
非同期側装置９に通知する。

【００３１】非同期側装置９は所定のデータ読出コマン
ドをビットシリアルモードでラインＳＤＩに出力する。
データ読出コマンドの一例のフォーマットは［ＦＴＯ
Ｐ］［Ｒ］［ＲＡ］［ＲＤ１］［ＲＤ２］［ＲＤ３］
［ＲＤ４］である。ここで、［ＦＴＯＰ］は上記と同様
である。［Ｒ］は２ビット（例えばビット［０，０］）
からなり、データ読出コマンドであることを表す。［Ｒ
Ａ］は先頭データの読出アドレスである。これに４バイ
ト分の読出データ格納領域［ＲＤ１］〜［ＲＤ４］が続
く。なお、［ＲＤ１］〜［ＲＤ４］には予めデータ
「０」，「Null」又は「＊」等が格納されている。

【００３２】上記同様にして、ＳＩＣ７７は［ＦＴＯ
Ｐ］を検出すると、ビジー信号ＢＵＳＹ＝１とすると共
に、ＳＲ７６〜ＳＲ７１にコマンドをシフトインし、Ｔ
Ｇ６４を付勢する。ＴＧ６４はＳＲ７６のコマンド
［Ｒ］に従って以下のデータ読出制御を行う。即ち、ま
ずＡＤＣ６２にＳＲ７５の読出先頭アドレスＲＡをロー
ドし、併せて調停部４に対するアクセス要求信号ＲＥＱ
＝１にする。

【００３３】ＡＣＫ＝１になると、ＴＧ６４はまず先頭
アドレスＲＡのデータ読出を行い、その読出データＤＴ
ＲをＳＲ７４（即ち、［ＲＤ１］）にロードする。この
場合に、ＤＥＣ６３はその入力＝「Ｒ」により、タイミ
ングパルスＴＰの区間に読出イネーブル信号ＯＥＲ＝１
を出力する。好ましくは、この区間にチップセレクト信
号ＣＳ＝１を出力する。読出終了すると、カウントパル
ス信号ＣＰを出力し、ＡＤＣ６２の読出アドレスＲＡを
インクリメントする。以下、同様にしてデータ［ＲＤ
２］〜［ＲＤ４］を読み出し、ＳＲ７３〜ＳＲ７１に順
にロードする。そして、１ブロック分のデータの読出を
終了すると、ＲＥＱ＝０にすると共に、その旨をＳＩＣ
７７に知らせる。

【００３４】ＳＩＣ７７は、ＳＲ７６〜ＳＲ７１の各内
容の先頭に「ＦＴＯＰ」を挿入し、これらをラインＳＤ
Ｏに出力する。その後、ＢＵＳＹ＝０にする。かくし
て、本実施の形態による非同期アクセス調停方式によれ
ば、同期側アクセスの合間をぬって非同期側のアクセス
が効率良く、かつ確実に行われる。図６，図７は他の実
施例の調停部を説明する図（１），（２）である。

【００３５】図６はアクセス可信号ＡＣＥの信号幅を可
変設定する場合を示しており、図６（Ａ）はそのブロッ
ク図を示している。図において、４３はシングルショッ
ト回路（ＳＳ）であり、外付けの抵抗、コンデンサの値
によりパルス幅を可変設定可能である。ところで、入力
のアクセス可信号ＡＣＥの信号幅は、これが短いと非同
期側でＡＣＫ＝１を得る機会が減少する。また長いと、
非同期側のアクセス開始が遅れる場合があり、該ブロッ
クアクセスの後端が次の同期側のアクセスと重なってし
まう。従って、アクセス可信号ＡＣＥの信号幅は上記を
考慮した最適のものであることが好ましい。

【００３６】しかし、入力のアクセス可信号ＡＣＥの信
号幅は同期側装置のクロック周期により決まるので、一
般に最適であるとは限らない。そこで、ＳＳ４３により
信号幅を最適に設定する。図６（Ｂ）は入力のＡＣＥの
信号幅Ｔａが短い場合を示しており、ＳＳ４３により該
信号幅Ｔａを最適な信号幅Ｔｂに引き延ばしている。

【００３７】図６（Ｃ）は入力のＡＣＥの信号幅Ｔａが
長い場合を示しており、ＳＳ４３により該信号幅Ｔａを
最適な信号幅Ｔｂに短縮している。図７はデータ通信部
１からのクリア信号ＣＬＲを省略する場合を示してお
り、図７（Ａ）はそのブロック図を示している。図にお
いて、４４，４５はシングルショット回路（ＳＳ）であ
る。

【００３８】データ通信部１からのクリア信号ＣＬＲを
省略した場合は、信号ＡＣＫからクリア信号ＣＬＲを生
成できる。図７（Ｂ）に一例のタイミングチャートを示
す。ＡＣＫ＝１になると、この例ではその後の時間Ｔｃ
の間に４バイト分のデータのリード／ライトを終了でき
ることが分かっている。そこで、ＳＳ４４のパルス幅Ｔ
ｄを時間Ｔｃよりも幾分長めに選び、その立ち下がりエ
ッジでＳＳ４５をたたき、クリア信号ＣＬＲを生成す
る。従って、この場合のデータ通信部１の制御は簡単に
なる。

【００３９】なお、上記実施の形態では非同期側装置９
は一度に４バイトデータのブロックアクセスを確実に行
えたが、１〜３バイトデータのブロックアクセスを確実
に行えることは言うまでも無い。また、４バイト以上の
任意のｎバイトデータについて本発明を適用できる。ま
た、上記本発明に好適なる実施の形態を述べたが、本発
明思想を逸脱しない範囲内で、構成及び制御の様々な変
更が行えることは言うまでも無い。

【００４０】

【発明の効果】以上述べた如く本発明によれば、デュア
ルポートＲＡＭの効率良い非同期アクセスが可能とな
る。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】図２は一実施の形態による非同期アクセス調停
方式の構成を示す図（１）である。

【図３】図３は一実施の形態による非同期アクセス調停
方式の構成を示す図（２）である。

【図４】図４は一実施の形態によるＤＰＲＡＭ非同期調
停方式のタイミングチャート（１）である。

【図５】図５は一実施の形態によるＤＰＲＡＭ非同期調
停方式のタイミングチャート（２）である。

【図６】図６は他の実施例の調停部を説明する図（１）
である。

【図７】図７は他の実施例の調停部を説明する図（２）
である。

【図８】図８は従来技術を説明する図（１）である。

【図９】図９は従来技術を説明する図（２）である。

【符号の説明】

１データ通信装置３ＤＰＲＡＭ４調停部５アクセスインタフェース部９非同期側装置

Claims

【特許請求の範囲】

【請求項１】複数の装置が相互に非同期でデュアルポ
ートＲＡＭのアクセスを行うシステムの非同期アクセス
調停方式において、一方のポートに接続し、デュアルポートＲＡＭを周期的
にアクセスする第１の装置と、他方のポートに接続し、デュアルポートＲＡＭを非周期
的にアクセスする第２の装置とを備え、第１の装置はデュアルポートＲＡＭのアクセス後、所定
時間幅のアクセス可信号を出力し、かつ第２の装置は該
アクセス可信号の期間に同期してデュアルポートＲＡＭ
のアクセスを行うことを特徴とする非同期アクセス調停
方式。
【請求項２】アクセス可信号の信号幅を調整可能に構
成したことを特徴とする請求項１の非同期アクセス調停
方式。
【請求項３】第２の装置からのアクセス要求信号に対
してアクセス許可信号を返送する調停部を備え、該アク
セス許可信号は第１の装置からのアクセス可信号を第２
の装置からのアクセス要求信号のサンプリングエッジに
よりサンプリングして生成されることを特徴とする請求
項１の非同期アクセス調停方式。
【請求項４】アクセス許可信号はその発生後、所定時
間を経過した時にリセットされることを特徴とする請求
項３の非同期アクセス調停方式。
【請求項５】第２の装置からのアクセス要求信号に対
してアクセス許可信号を返送する調停部を備え、該アク
セス許可信号は第１の装置からのアクセス可信号と第２
の装置からのアクセス要求信号との論理積に基づき生成
されることを特徴とする請求項１の非同期アクセス調停
方式。