JPH0944395A - 非同期アクセス調停方式 - Google Patents

非同期アクセス調停方式

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JPH0944395A
JPH0944395A JP7197748A JP19774895A JPH0944395A JP H0944395 A JPH0944395 A JP H0944395A JP 7197748 A JP7197748 A JP 7197748A JP 19774895 A JP19774895 A JP 19774895A JP H0944395 A JPH0944395 A JP H0944395A
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access
signal
asynchronous
dual port
port ram
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JP7197748A
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Futoshi Izumi
太 泉
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Abstract

(57)【要約】 【課題】 本発明は非同期アクセス調停方式に関し、デ
ュアルポートRAMの効率良いアクセスを可能とする非
同期アクセス調停方式の提供を目的とする。 【解決手段】 複数の装置が相互に非同期でデュアルポ
ートRAMのアクセスを行うシステムの非同期アクセス
調停方式において、一方のポートに接続し、デュアルポ
ートRAMを周期的にアクセスする第1の装置と、他方
のポートに接続し、デュアルポートRAMを非周期的に
アクセスする第2の装置とを備え、第1の装置はデュア
ルポートRAMのアクセス後、所定時間幅のアクセス可
信号を出力し、かつ第2の装置は該アクセス可信号の期
間に同期してデュアルポートRAMのアクセスを行う。
好ましくは、アクセス可信号の信号幅を調整可能に構成
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は非同期アクセス調停
方式に関し、更に詳しくは複数の装置が相互に非同期で
デュアルポートRAMのアクセスを行うシステムの非同
期アクセス調停方式に関する。デュアルポートRAM
(以下、DPRAMと言う)は2つのアクセスポートを
備えており、両ポートから同時にアクセス可能である。
しかし、両アドレスが一致すると、同一メモリへのアク
セスが競合することとなり、何らかの調停が必要とな
る。
【0002】
【従来の技術】従来は、非優先側のアクセスを強制的に
停止させ、再アクセスさせるものが知られている(特開
平1−303694)。図8,図9は従来技術を説明す
る図(1),(2)である。図8(A)は従来の非同期
アクセス調停方式の構成を示しており、図において10
0は非優先側の左装置、200は優先側の右装置、30
0はDPRAM、400は調停部、FFはR−Sタイプ
のフリップフロップ、AはANDゲート回路、OはOR
ゲート回路である。
【0003】両アクセスアドレスADL,ADRが一致
すると、ビジー信号BSL,BSRがLOWレベルにな
る。これによりFFが強制セットされ、ビジー信号BS
/=0により左装置100のアクセスは強制終了され
る。その後、左装置100はリセット信号RSTにより
FFをリセットし、再アクセスを行う。
【0004】
【発明が解決しようとする課題】しかし、図8(B)に
示す如く、一般にビジー信号BSL/(BSR/も同
様)は、比較一致の検出に時間T1を要し、その後の比
較不一致の検出に時間T2を要する。このため、左装置
100による再アクセスの開始は少なくとも時間T2だ
け遅れる。
【0005】また、図8(C)に示す如く、ビジー信号
BSL/の最小信号幅T0はT2である。これよりも、
アドレス信号ADLが矢印A側に僅かに移動すると、ビ
ジー信号BSL/はヒゲパルスの状態となり、FFの強
制セットを保証できない。この場合に、アドレスADL
に対するアクセスが正しく行われれば良いが、その保証
は得られない。
【0006】上記再アクセス処理の僅かな遅れは、一般
的な使用ではさほど問題はないが、例えば非優先側装置
100が複数データをブロックアクセスするような場合
には以下のような問題を生じる。図9は非優先側装置1
00が4つデータを1ブロックとしてブロックアクセス
する場合を示している。ブロックアクセスでは4つデー
タを連続したアドレスにアクセスするが、何れか1のデ
ータのアクセスが不調に終わると、1ブロック分の再ア
クセスとなる。
【0007】図9(A)では最初のアクセスでADR=
ADL=aにより該アクセスは不調である。図9(B)
では最後のアクセスでADR=ADL=dにより該アク
セスは不調である。図9(C)では中間のアクセスでA
DR=ADL=bにより該アクセスは不調である。
【0008】以上は優先側装置200がブロックアクセ
スの場合でも同様である。このように、ブロックアクセ
スでは非優先側装置100のアクセスが不調に終わる確
率が高く、DPRAM300の使用効率が著しく低下す
る。一方、図9(D)では非優先側装置100のブロッ
クアクセスがたまたま好適なタイミングで発生してお
り、これにより該ブロックアクセスは成功に終わってい
る。しかし、このようなケースは極めて稀である。
【0009】本発明の目的は、デュアルポートRAMの
効率良いアクセスを可能とする非同期アクセス調停方式
を提供することにある。
【0010】
【課題を解決するための手段】上記の課題は図1(A)
の構成により解決される。即ち、本発明(1)の非同期
アクセス調停方式は、複数の装置が相互に非同期でデュ
アルポートRAMのアクセスを行うシステムの非同期ア
クセス調停方式において、一方のポートに接続し、デュ
アルポートRAMを周期的にアクセスする第1の装置
と、他方のポートに接続し、デュアルポートRAMを非
周期的にアクセスする第2の装置とを備え、第1の装置
はデュアルポートRAMのアクセス後、所定時間幅のア
クセス可信号を出力し、かつ第2の装置は該アクセス可
信号の期間に同期してデュアルポートRAMのアクセス
を行うものである。
【0011】
【作用】図1(B)に従って一例の作用を説明する。第
1の装置は所定周期TA ,TB でデータのリード/ライ
トアクセスR/Wを行っている。この意味で、第1の装
置は優先側装置と考えても良い。各周期TA,TB は好
ましくは図示の如く同一であるが、TA ≠TB でも良
い。要するに周期的なら良い。
【0012】一方、第2の装置は第1の装置の非アクセ
ス時間を利用して最大限のアクセス(この例では2デー
タ分のブロックアクセス)を行いたい。この意味で、第
2の装置は非優先側装置と考えても良い。そこで、第1
の装置はデュアルポートRAMのアクセス後、所定時間
幅TC のアクセス可信号ACEを出力し、かつ第2の装
置は該アクセス可信号ACEの期間に同期してデュアル
ポートRAMのアクセスを行う。
【0013】本発明(1)によれば、第1の装置はデュ
アルポートRAMのアクセス直後にアクセス可信号AC
Eを出力できる。従って、第2の装置は待ち時間無しで
アクセス(例えば図1のリードアクセスR1,R2)を
開始でき、デュアルポートRAMの使用効率が向上す
る。また、第1の装置は所定時間幅TC のアクセス可信
号ACEを出力する。この場合に、好ましくは、該所定
時間幅TC は第2の装置によるブロックアクセス(例え
ば図1のライトアクセスW1,W2)が成功に終わるこ
とを保証できる最大の時間幅に選ばれる。従って、所定
時間幅TC の期間に同期して行われた第2の装置の全ア
クセスは成功に終わることとなり、デュアルポートRA
Mの使用効率が向上する。
【0014】好ましくは、本発明(2)においては、ア
クセス可信号ACEの信号幅TC を調整可能に構成す
る。こうすれば、システムの様々なアクセスの態様に対
して柔軟に対処できる。また好ましくは、本発明(3)
においては、例えば図3に示す如く、第2の装置5から
のアクセス要求信号REQに対してアクセス許可信号A
CKを返送する調停部4を備え、該アクセス許可信号A
CKは第1の装置1からのアクセス可信号ACEを第2
の装置5からのアクセス要求信号REQのサンプリング
エッジによりサンプリングして生成される。
【0015】こうすれば、アクセス可信号ACE=0に
なる時点と、アクセス要求信号REQ=1になる時点と
がほぼ重なった場合でも、アクセス許可信号ACK=1
が確実に得られ、従ってアクセス可信号ACE=1の期
間TC (特に後端部)を最大限に利用できる。また好ま
しくは、本発明(4)においては、例えば図7に示す如
く、アクセス許可信号ACKはその発生後、所定時間を
経過した時にリセットされる。こうすれば調停を受ける
装置(第1又は第2の装置)の制御が簡単になる。
【0016】ところで、上記本発明(3)の場合は、も
しアクセス可信号ACE=1となる前にアクセス要求信
号REQ=1になると、アクセス許可信号ACK=1が
得られない。そこで、本発明(5)においては、例えば
図3に示す如く、第2の装置5からのアクセス要求信号
REQに対してアクセス許可信号ACKを返送する調停
部4を備え、該アクセス許可信号ACKは第1の装置1
からのアクセス可信号ACEと第2の装置からのアクセ
ス要求信号REQとの論理積に基づき生成される。
【0017】こうすれば、アクセス可信号ACE=1と
なる前にアクセス要求信号REQ=1になっても、その
後アクセス可信号ACE=1となった時点でアクセス許
可信号ACK=1が得られる。従って、アクセス可信号
ACE=1の期間TC (特に先端部)を最大限に利用で
きる。なお、本発明(3)と(5)が併用されて良いこ
とは明らかである。
【0018】
【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を説明する。なお、全図を通して同
一符号は同一又は相当部分を示すものとする。図2,図
3は一実施の形態による非同期アクセス調停方式の構成
を示す図(1),(2)である。
【0019】図2は網同期側装置の構成を示しており、
1は同期網に接続するデータ通信部、11はその受信
部、12はシリアルパラレル変換部(S/P)、13は
書込側のアドレスカウンタ(WAC)、14はビットカ
ウンタ(WBC)、15はタイミング発生部(WT
G)、16はレジスタ(REG)、18は送信部、19
はパラレルシリアル変換部(P/S)、20は読出側の
アドレスカウンタ(RAC)、21はビットカウンタ
(RBC)、22はタイミング発生部(RTG)、24
〜28は出力3ステートタイプのバッファ回路(B
F)、29はインバータ回路(I)、32はデータバス
(DB)、33はアドレスバス(AB)、34はコント
ロールバス(CB)、3はDPRAMである。
【0020】一方、図3は網非同期側装置の構成を示し
ており、4は非同期アクセスの調停部、41はDタイプ
のフリップフロップ(FF)、42はANDゲート回路
(A)、5は非同期側装置のアクセスインタフェース部
(AIF)、6はその読書制御部(RWC)、61はデ
ータセレクタ(SEL)、62はアドレスカウンタ(A
DC)、63はリード/ライトコマンドのデコーダ(D
EC)、64はタイミング発生部(TG)、7はシリア
ルインタフェース部(SIF)、71〜76はデータを
パラレルロード可能なシフトレジスタ(SR)、77は
シリアルインタフェースの制御部(SIC)、78はデ
ータバス(DB)、そして、9は非同期側装置である。
【0021】このシステムでは、データ通信部1は網に
同期したクロック信号CKにより動作し、アクセスイン
タフェース部5は網に非同期のクロック信号SCKによ
り動作する。この場合に、該クロック信号SCKは非同
期側装置9から提供されても良い。非同期側装置9から
DPRAM3への書込データはデータ通信部1により読
み出され、下り伝送路に送信される。また受信部11か
らDPRAM3への書込データはアクセスインタフェー
ス部5により読み出され、非同期側装置9に転送され
る。
【0022】図4,図5は一実施の形態によるDPRA
M非同期調停方式のタイミングチャート(1),(2)
であり、該図4,図5は夫々図2,図3の動作に対応す
る。以下の説明では必要に応じて図4,図5を参照され
たい。図2において、受信部11は網に同期した上り回
線の伝送信号を受信してフレーム同期パルス信号FP、
データ信号DT及びクロック信号CKを生成する。S/
P12はデータ信号DTをクロック信号CKでサンプリ
ングし、パラレルデータに変換する。
【0023】WAC13,WBC14は受信生成したフ
レーム同期パルス信号FPによりリセットされる。WB
C14はその後の受信データビットを8ビット分づつ計
数し、またWTG15はそのビットカウント値BCに基
づきDPRAM3の書込タイミング信号等を生成する。
具体的に言うと、図4の上り側において、BC=7では
不図示のロード信号LDを生成し、S/P12の受信デ
ータ(8ビット)をREG16に転送する。その後、書
込イネーブル信号WE及びチップセレクト信号CSを生
成し、DPRAM3へのデータ書込を行う。データ書込
を終了すると、引き続き非同期側に対するアクセス可信
号ACEを生成し、その立ち上がりエッジでWAC13
をカウントアップする。その後、例えばBC=3のタイ
ミングにクリア信号CLRを出力する。以下、同様であ
る。
【0024】図2に戻り、RAC20,RBC21は送
信タイミングのフレーム同期パルス信号FPによりリセ
ットされる。RBC21はその後の送信クロックCKを
8個づつ計数し、RTG22はそのカウント値BCに基
づきDPRAM3の読出タイミング信号等を生成する。
これを具体的に言うと、図4の下り側において、BC=
7になると読出イネーブル信号OE及びチップセレクト
信号CSを生成し、DPRAM3からの読出データRD
をP/S19にロードする。データ読出を終了すると、
アクセス可信号ACEを生成し、その立ち上がりエッジ
でRAC20をカウントアップする。その後、例えばB
C=3のタイミングにクリア信号CLRを出力する。以
下、同様である。
【0025】なお、この例の上記受信処理と送信処理の
各動作は位相が180°ずれており、これに応じてバス
選択信号BSCが反転する。一方、図3において、非同
期側装置9は所定のデータ書込コマンドをビットシリア
ルモードでラインSDIに出力する。図5の書込側にお
いて、データ書込コマンドの一例のフォーマットは[F
TOP][W][WA][WD1][WD2][WD
3][WD4]から成る。但し、図5は実際の書込アド
レスとしての[WA4]、実際の書込データとしての
[WD4]〜[WD7]を示している。
【0026】ここで、先頭の[FTOP]は2ビット
(例えばビット[1,0])からなり、フレーム先頭の
同期用パターンを表す。[W]は2ビット(例えばビッ
ト[0,1])からなり、データ書込コマンドであるこ
とを表す。[WA]は先頭データの書込アドレスであ
る。これに4バイト分の書込データ[WD1]〜[WD
4]が続いている。
【0027】図3に戻り、SIC77はラインSDIの
信号をモニタしており、[FTOP]を検出すると、ビ
ジー信号BUSY=1とし、一連のシフトクロック信号
SFKを発生する。これにより、続くコマンド[W]〜
データ[WD4]までがSR76〜SR71にシリアル
にシフトインする。SIC77はシフトインを終了する
と、TG64を付勢する。
【0028】TG64はSR76のコマンド[W]に従
って以下のデータ書込制御を行う。即ち、まずADC6
2にSR75の書込先頭アドレスWAをロードし、併せ
て調停部4に対するアクセス要求信号REQ=1にす
る。調停部4において、ACE=1の期間にREQ=1
が発生すると、その立ち上がりエッジでACK=1とな
る。また、それ以前のACE=0の期間にREQ=1が
発生した場合は、その後のACE=1となった時点でA
NDゲート回路42を満足し、FF41の強制セットに
よりACK=1となる。従って、非同期側のアクセスは
必ずACE=1の期間に同期して開始されることとな
り、その後の一連のデータ書込動作が同期側のアクセス
空き時間内に確実に行われることを保証している。
【0029】ACK=1になると、TG64はDPRA
M3のアドレスWAにSR74のデータWD1を書き込
む。この場合に、DEC63はその入力=「W」によ
り、タイミングパルスTPの区間に書込イネーブル信号
WER=1を出力する。また、図示しないが、好ましく
はこの区間にチップセレクト信号CS=1を出力する。
書込終了すると、カウントパルス信号CPを出力し、A
DC62の書込アドレスWAをインクリメントする。以
下、同様にしてSR73〜SR71の各データ[WD
2]〜[WD4]を順に書き込む。そして、1ブロック
データの書込を終了すると、REQ=0とし、その旨を
SIC77に知らせる。そして、SIC77はBUSY
=0にする。
【0030】なお、TG64は、REQ=1にした後、
所定時間を経過してもACK=1にならない場合は、R
EQ=0にすると共にアラーム信号ALMを生成し、非
同期側装置9に通知する。また、REQ=1の状態でA
CKが1から0になった場合は、ブロックアクセスが許
容時間内に終わらなかったことを意味する。この場合も
REQ=0にすると共にアラーム信号ALMを生成し、
非同期側装置9に通知する。
【0031】非同期側装置9は所定のデータ読出コマン
ドをビットシリアルモードでラインSDIに出力する。
データ読出コマンドの一例のフォーマットは[FTO
P][R][RA][RD1][RD2][RD3]
[RD4]である。ここで、[FTOP]は上記と同様
である。[R]は2ビット(例えばビット[0,0])
からなり、データ読出コマンドであることを表す。[R
A]は先頭データの読出アドレスである。これに4バイ
ト分の読出データ格納領域[RD1]〜[RD4]が続
く。なお、[RD1]〜[RD4]には予めデータ
「0」,「Null」又は「*」等が格納されている。
【0032】上記同様にして、SIC77は[FTO
P]を検出すると、ビジー信号BUSY=1とすると共
に、SR76〜SR71にコマンドをシフトインし、T
G64を付勢する。TG64はSR76のコマンド
[R]に従って以下のデータ読出制御を行う。即ち、ま
ずADC62にSR75の読出先頭アドレスRAをロー
ドし、併せて調停部4に対するアクセス要求信号REQ
=1にする。
【0033】ACK=1になると、TG64はまず先頭
アドレスRAのデータ読出を行い、その読出データDT
RをSR74(即ち、[RD1])にロードする。この
場合に、DEC63はその入力=「R」により、タイミ
ングパルスTPの区間に読出イネーブル信号OER=1
を出力する。好ましくは、この区間にチップセレクト信
号CS=1を出力する。読出終了すると、カウントパル
ス信号CPを出力し、ADC62の読出アドレスRAを
インクリメントする。以下、同様にしてデータ[RD
2]〜[RD4]を読み出し、SR73〜SR71に順
にロードする。そして、1ブロック分のデータの読出を
終了すると、REQ=0にすると共に、その旨をSIC
77に知らせる。
【0034】SIC77は、SR76〜SR71の各内
容の先頭に「FTOP」を挿入し、これらをラインSD
Oに出力する。その後、BUSY=0にする。かくし
て、本実施の形態による非同期アクセス調停方式によれ
ば、同期側アクセスの合間をぬって非同期側のアクセス
が効率良く、かつ確実に行われる。図6,図7は他の実
施例の調停部を説明する図(1),(2)である。
【0035】図6はアクセス可信号ACEの信号幅を可
変設定する場合を示しており、図6(A)はそのブロッ
ク図を示している。図において、43はシングルショッ
ト回路(SS)であり、外付けの抵抗、コンデンサの値
によりパルス幅を可変設定可能である。ところで、入力
のアクセス可信号ACEの信号幅は、これが短いと非同
期側でACK=1を得る機会が減少する。また長いと、
非同期側のアクセス開始が遅れる場合があり、該ブロッ
クアクセスの後端が次の同期側のアクセスと重なってし
まう。従って、アクセス可信号ACEの信号幅は上記を
考慮した最適のものであることが好ましい。
【0036】しかし、入力のアクセス可信号ACEの信
号幅は同期側装置のクロック周期により決まるので、一
般に最適であるとは限らない。そこで、SS43により
信号幅を最適に設定する。図6(B)は入力のACEの
信号幅Taが短い場合を示しており、SS43により該
信号幅Taを最適な信号幅Tbに引き延ばしている。
【0037】図6(C)は入力のACEの信号幅Taが
長い場合を示しており、SS43により該信号幅Taを
最適な信号幅Tbに短縮している。図7はデータ通信部
1からのクリア信号CLRを省略する場合を示してお
り、図7(A)はそのブロック図を示している。図にお
いて、44,45はシングルショット回路(SS)であ
る。
【0038】データ通信部1からのクリア信号CLRを
省略した場合は、信号ACKからクリア信号CLRを生
成できる。図7(B)に一例のタイミングチャートを示
す。ACK=1になると、この例ではその後の時間Tc
の間に4バイト分のデータのリード/ライトを終了でき
ることが分かっている。そこで、SS44のパルス幅T
dを時間Tcよりも幾分長めに選び、その立ち下がりエ
ッジでSS45をたたき、クリア信号CLRを生成す
る。従って、この場合のデータ通信部1の制御は簡単に
なる。
【0039】なお、上記実施の形態では非同期側装置9
は一度に4バイトデータのブロックアクセスを確実に行
えたが、1〜3バイトデータのブロックアクセスを確実
に行えることは言うまでも無い。また、4バイト以上の
任意のnバイトデータについて本発明を適用できる。ま
た、上記本発明に好適なる実施の形態を述べたが、本発
明思想を逸脱しない範囲内で、構成及び制御の様々な変
更が行えることは言うまでも無い。
【0040】
【発明の効果】以上述べた如く本発明によれば、デュア
ルポートRAMの効率良い非同期アクセスが可能とな
る。
【図面の簡単な説明】
【図1】本発明の原理を説明する図である。
【図2】図2は一実施の形態による非同期アクセス調停
方式の構成を示す図(1)である。
【図3】図3は一実施の形態による非同期アクセス調停
方式の構成を示す図(2)である。
【図4】図4は一実施の形態によるDPRAM非同期調
停方式のタイミングチャート(1)である。
【図5】図5は一実施の形態によるDPRAM非同期調
停方式のタイミングチャート(2)である。
【図6】図6は他の実施例の調停部を説明する図(1)
である。
【図7】図7は他の実施例の調停部を説明する図(2)
である。
【図8】図8は従来技術を説明する図(1)である。
【図9】図9は従来技術を説明する図(2)である。
【符号の説明】
1 データ通信装置 3 DPRAM 4 調停部 5 アクセスインタフェース部 9 非同期側装置

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 複数の装置が相互に非同期でデュアルポ
    ートRAMのアクセスを行うシステムの非同期アクセス
    調停方式において、 一方のポートに接続し、デュアルポートRAMを周期的
    にアクセスする第1の装置と、 他方のポートに接続し、デュアルポートRAMを非周期
    的にアクセスする第2の装置とを備え、 第1の装置はデュアルポートRAMのアクセス後、所定
    時間幅のアクセス可信号を出力し、かつ第2の装置は該
    アクセス可信号の期間に同期してデュアルポートRAM
    のアクセスを行うことを特徴とする非同期アクセス調停
    方式。
  2. 【請求項2】 アクセス可信号の信号幅を調整可能に構
    成したことを特徴とする請求項1の非同期アクセス調停
    方式。
  3. 【請求項3】 第2の装置からのアクセス要求信号に対
    してアクセス許可信号を返送する調停部を備え、該アク
    セス許可信号は第1の装置からのアクセス可信号を第2
    の装置からのアクセス要求信号のサンプリングエッジに
    よりサンプリングして生成されることを特徴とする請求
    項1の非同期アクセス調停方式。
  4. 【請求項4】 アクセス許可信号はその発生後、所定時
    間を経過した時にリセットされることを特徴とする請求
    項3の非同期アクセス調停方式。
  5. 【請求項5】 第2の装置からのアクセス要求信号に対
    してアクセス許可信号を返送する調停部を備え、該アク
    セス許可信号は第1の装置からのアクセス可信号と第2
    の装置からのアクセス要求信号との論理積に基づき生成
    されることを特徴とする請求項1の非同期アクセス調停
    方式。
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Cited By (4)

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KR100298522B1 (ko) * 1997-10-28 2001-09-06 포만 제프리 엘 다중포트메모리셀을구현하는데이타처리시스템및그방법
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