JPH02193391A - Ｄｒａｍのアクセス制御回路 - Google Patents
Ｄｒａｍのアクセス制御回路Info
- Publication number
- JPH02193391A JPH02193391A JP1011170A JP1117089A JPH02193391A JP H02193391 A JPH02193391 A JP H02193391A JP 1011170 A JP1011170 A JP 1011170A JP 1117089 A JP1117089 A JP 1117089A JP H02193391 A JPH02193391 A JP H02193391A
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- JP
- Japan
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- control signal
- signal
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、例えば、１６ヒツトマイクロプロセツサの８
０８６系（８０８６，８０８８等）のものを用いて、Ｄ
ＲＡ）Ｉ （ダイナミックラム）をアクセス制御する場
合に好適なりＲＡ）ｌのアクセス制御回路に関するもの
である。
０８６系（８０８６，８０８８等）のものを用いて、Ｄ
ＲＡ）Ｉ （ダイナミックラム）をアクセス制御する場
合に好適なりＲＡ）ｌのアクセス制御回路に関するもの
である。
（従来の技術）
従来、アドレスデータの入力制御信号（ＲＡＳ。
ＣＡＳ ）が与えられることにより、アクセスされるＤ
ＲＡ）１２００をアクセス制御するアクセス制御回路は
第３図のように構成されていた。なお、プロセッサ（８
０８６系）はミニマムモードとマキシマムモードとがあ
るが、ここでは小さなシングルプロセッサシステム向き
のミニマムモードで使用されることを前提とする。プロ
セッサ（８０８Ｂ ）から出力されるリード信号ＲＤ、
ライト信号ＷＲをオアゲート１０１、アンドゲート１０
２から成る論理回路１０３へ導ひき、同じくプロセッサ
から出力されるデータ転送（出力）制御信号ＩＯ／Ｈが
アドレスデコーダ１０４へ与えられることにより、アド
レスデコーダ１０４から出力されるデコード信号をアン
ドゲート１０２へ与えて入力制御信号ＲＡＳを作り、Ｄ
ＲＡ１４２００のスペック及び入力制御信号ＣＡＳが、
ライト信号ＷＲより遅くなるように適宜設定された遅延
時間を有する遅延素子１０５ 、１０６へ与えて入力制
御信号石迅、アドレスセレクタ１０７への制御信号を作
る。セレクタ１０８は上記のようにして作られた制御信
号群ａと、ＤＲＡ）１２００のリフレッシュ時に用いら
れる制御信号群すとのうちいずれか一方を、調停回路１
０９からＳ端子へ与えられる制御信号に基づきＤＲＡＭ
２００とアドレスセレクタ１０７とに与える。
ＲＡ）１２００をアクセス制御するアクセス制御回路は
第３図のように構成されていた。なお、プロセッサ（８
０８６系）はミニマムモードとマキシマムモードとがあ
るが、ここでは小さなシングルプロセッサシステム向き
のミニマムモードで使用されることを前提とする。プロ
セッサ（８０８Ｂ ）から出力されるリード信号ＲＤ、
ライト信号ＷＲをオアゲート１０１、アンドゲート１０
２から成る論理回路１０３へ導ひき、同じくプロセッサ
から出力されるデータ転送（出力）制御信号ＩＯ／Ｈが
アドレスデコーダ１０４へ与えられることにより、アド
レスデコーダ１０４から出力されるデコード信号をアン
ドゲート１０２へ与えて入力制御信号ＲＡＳを作り、Ｄ
ＲＡ１４２００のスペック及び入力制御信号ＣＡＳが、
ライト信号ＷＲより遅くなるように適宜設定された遅延
時間を有する遅延素子１０５ 、１０６へ与えて入力制
御信号石迅、アドレスセレクタ１０７への制御信号を作
る。セレクタ１０８は上記のようにして作られた制御信
号群ａと、ＤＲＡ）１２００のリフレッシュ時に用いら
れる制御信号群すとのうちいずれか一方を、調停回路１
０９からＳ端子へ与えられる制御信号に基づきＤＲＡＭ
２００とアドレスセレクタ１０７とに与える。
調停回路１０９は、プロセッサよりデータ転送（出力）
制御信号ＩＯ／）ｌが出力され、アドレスデコーダ１０
４よりメモリチップセレクト信号Ｃ８が出力された場合
でリフレッシュ回路１１０よりＤＲＡＭ２００のリフレ
ッシュを行うべくリフレッシュ信号ＲＦが出力された場
合には、プロセッサ側を優先させるようにセレクタ１０
ＢのＳ端子及び論理回路１０３へ制御信号を与え、リフ
レッシュ回路１１０からのみリフレッシュ信号ＲＦが出
力された場合には、入力制御信号ＣＡＳを出力して遅延
素子１１１へ与えて入力制御信号ＲＡＳを作り出すとと
もに、ライト信号ＷＲをＨレベルに、アドレスセレクタ
１０３への制御信号をＬレベルに保った制御信号群すを
、セレクタ１０８を介してＤＲＡ）１２００及びアドレ
スセレクタ１０７へ与えるようにセレクタ１０８のＳ端
子へ与える制御信号の制御を行う。また、調停回路１０
９はデータ転送（出力）制御信号ＩＯ／Ｍを受付は得る
状態を示すべく、プロセッサへレディ信号ＲＥＡＤＹを
送出してあく。プロセッサはアドレスバスを介してアド
レスラッチ１１２ヘアドレスデータを与え、このアドレ
スデータの出力に関連して送出する制御信号であるアド
レスラッチイネーブル信号ＡＬＥを出力してアドレスラ
ッチ１１２ヘアドレスデータをラッチさせる。
制御信号ＩＯ／）ｌが出力され、アドレスデコーダ１０
４よりメモリチップセレクト信号Ｃ８が出力された場合
でリフレッシュ回路１１０よりＤＲＡＭ２００のリフレ
ッシュを行うべくリフレッシュ信号ＲＦが出力された場
合には、プロセッサ側を優先させるようにセレクタ１０
ＢのＳ端子及び論理回路１０３へ制御信号を与え、リフ
レッシュ回路１１０からのみリフレッシュ信号ＲＦが出
力された場合には、入力制御信号ＣＡＳを出力して遅延
素子１１１へ与えて入力制御信号ＲＡＳを作り出すとと
もに、ライト信号ＷＲをＨレベルに、アドレスセレクタ
１０３への制御信号をＬレベルに保った制御信号群すを
、セレクタ１０８を介してＤＲＡ）１２００及びアドレ
スセレクタ１０７へ与えるようにセレクタ１０８のＳ端
子へ与える制御信号の制御を行う。また、調停回路１０
９はデータ転送（出力）制御信号ＩＯ／Ｍを受付は得る
状態を示すべく、プロセッサへレディ信号ＲＥＡＤＹを
送出してあく。プロセッサはアドレスバスを介してアド
レスラッチ１１２ヘアドレスデータを与え、このアドレ
スデータの出力に関連して送出する制御信号であるアド
レスラッチイネーブル信号ＡＬＥを出力してアドレスラ
ッチ１１２ヘアドレスデータをラッチさせる。
このようなアクセス制御回路では、アドレスデータの入
力制御信号ＲＡＳ 、 ＣＡＳはプロセッサから与えら
れるリード信号ＲＤとライト信号ＷＲとデータ転送（出
力）制御信号ＩＯ／Ｍとに基づき第４図の如くに作成さ
れるので、入力制御信号ＣＡＳがＬレベルへ遷移する迄
かなりの時間を要する上に、遷移してから時間ｔを経て
からでなければデータのアクセスを行い得ず（Ｆの期間
はアクセス不可である）、結局、アドレスデータがアド
レスラッチ１１２ヘラツチされるサイクルＴ１から２〜
３サイクル後（サイクルＴ３）にならなければアクセス
がなされない。このため、例えば、８ＭＨ２゜１０ＭＨ
７でＤＲＡ）１２００を高速アクセスしようとすると待
時間が生じ、高速化ができないという問題点があった。
力制御信号ＲＡＳ 、 ＣＡＳはプロセッサから与えら
れるリード信号ＲＤとライト信号ＷＲとデータ転送（出
力）制御信号ＩＯ／Ｍとに基づき第４図の如くに作成さ
れるので、入力制御信号ＣＡＳがＬレベルへ遷移する迄
かなりの時間を要する上に、遷移してから時間ｔを経て
からでなければデータのアクセスを行い得ず（Ｆの期間
はアクセス不可である）、結局、アドレスデータがアド
レスラッチ１１２ヘラツチされるサイクルＴ１から２〜
３サイクル後（サイクルＴ３）にならなければアクセス
がなされない。このため、例えば、８ＭＨ２゜１０ＭＨ
７でＤＲＡ）１２００を高速アクセスしようとすると待
時間が生じ、高速化ができないという問題点があった。
（発明が解決しようとする課題）
上記のように従来のＤＲＡＭのアクセス制御回路では、
プロセッサから出力されるリード信号とライト信号とか
らアドレスデータの入力制御信号を作り出していたので
、アドレスデータの出力からデータ書込み、または、デ
ータ読出しが可能となるまで２〜３サイクルの待時間を
要し、メモリアクセスを高速で行い得ないという問題点
が発生していた。
プロセッサから出力されるリード信号とライト信号とか
らアドレスデータの入力制御信号を作り出していたので
、アドレスデータの出力からデータ書込み、または、デ
ータ読出しが可能となるまで２〜３サイクルの待時間を
要し、メモリアクセスを高速で行い得ないという問題点
が発生していた。
本発明はこのような従来のＤＲＡＭのアクセス制御回路
の問題点を解決゛せんとしてなされたもので、その目的
は、高速アクセスを可能とするＤＲＡ）ｉのアクセス制
御回路を提供することである。
の問題点を解決゛せんとしてなされたもので、その目的
は、高速アクセスを可能とするＤＲＡ）ｉのアクセス制
御回路を提供することである。
［発明の構成］
（課題を解決するための手段）
本発明のＤＲＡＭのアクセス制御回路は、アドレスデー
タの入力制御信号が与えちれることによりアクセスされ
るＤＲＡ）ｉを、プロセッサから出力される制御信号に
よりアクセス制御するＤＲＡｌｌのアクセス制御回路で
あって、 前記プロセッサよりアドレスデータの出力に関連して送
出される制御信号に基づき、書き込み又は読出し指示信
号に先立ち前記ＤＲＡＭのアドレスデータの入力制御信
号を作成するアドレスデータ入力制御信号作成手段を備
えたことを特徴とする。
タの入力制御信号が与えちれることによりアクセスされ
るＤＲＡ）ｉを、プロセッサから出力される制御信号に
よりアクセス制御するＤＲＡｌｌのアクセス制御回路で
あって、 前記プロセッサよりアドレスデータの出力に関連して送
出される制御信号に基づき、書き込み又は読出し指示信
号に先立ち前記ＤＲＡＭのアドレスデータの入力制御信
号を作成するアドレスデータ入力制御信号作成手段を備
えたことを特徴とする。
（作用）
上記構成によると、アドレスデータの入力制御信号がア
ドレスデータの出力に関連して送出される制御信号に基
づいて作成されることから、最も早い場合でアドレスデ
ータの出力とほぼ同時にＤＲＡＭのアドレスデータの入
力制御信号が確定し、データ書込み、または、データ読
出しが可能となることが判る。
ドレスデータの出力に関連して送出される制御信号に基
づいて作成されることから、最も早い場合でアドレスデ
ータの出力とほぼ同時にＤＲＡＭのアドレスデータの入
力制御信号が確定し、データ書込み、または、データ読
出しが可能となることが判る。
（実施例）
以下、添付図面を参照して本発明の一実施例を説明する
。第１図は本発明の一実施例のブロック図である。同図
において、第３図と同一の構成要素には同一の符号を付
し、その説明を省略する。
。第１図は本発明の一実施例のブロック図である。同図
において、第３図と同一の構成要素には同一の符号を付
し、その説明を省略する。
本実施例では、入力制御信号ＲＡＳを作成する論理回路
３００を、オアゲート１０１、アンドゲート３０１゜イ
ンバータ３０２、フリップフロップ３０３、アンドゲー
ト３０４で構成する。オアゲート１０１にリード信号Ｒ
Ｄとライト信号ＷＲとを与えて得た出力をフリップフロ
ップ３０３のクロック端子ＣＫへ与える。アドレスラッ
チイネーブル信号ＡＬＥをインバータ３０２で反転して
アンドゲート３０１へ与え、データ転送（出力）制御信
号ＩＯ／Ｈを、アンドゲート３０１へ与えてその出力で
フリップフロップ３０３をプリセットする。フリップフ
ロップのデータ端子には１」レベルの信号が与えられ、
リセット端子へはプロセッサからリセット信号ＲＥＳＥ
Ｔが与えられる。アンドゲート３０４の４入力端子には
、調停回路１０９より出力される制御信号、アドレスデ
コーダ１０４のデコード信号、フリップフロップ３０３
の出力端子Ｑよりの出力、アドレスラッチイネーブル信
号ＡＬＥが与えられる。なおりＲＡＭ２００のチップ数
に応じてアドレスデコーダ１０４の出力及び調停回路１
０９の出力が増加され、これに対応して論理回路３００
、セレクタ１０８、アドレスセレクタ１０７が増設さ
れる。
３００を、オアゲート１０１、アンドゲート３０１゜イ
ンバータ３０２、フリップフロップ３０３、アンドゲー
ト３０４で構成する。オアゲート１０１にリード信号Ｒ
Ｄとライト信号ＷＲとを与えて得た出力をフリップフロ
ップ３０３のクロック端子ＣＫへ与える。アドレスラッ
チイネーブル信号ＡＬＥをインバータ３０２で反転して
アンドゲート３０１へ与え、データ転送（出力）制御信
号ＩＯ／Ｈを、アンドゲート３０１へ与えてその出力で
フリップフロップ３０３をプリセットする。フリップフ
ロップのデータ端子には１」レベルの信号が与えられ、
リセット端子へはプロセッサからリセット信号ＲＥＳＥ
Ｔが与えられる。アンドゲート３０４の４入力端子には
、調停回路１０９より出力される制御信号、アドレスデ
コーダ１０４のデコード信号、フリップフロップ３０３
の出力端子Ｑよりの出力、アドレスラッチイネーブル信
号ＡＬＥが与えられる。なおりＲＡＭ２００のチップ数
に応じてアドレスデコーダ１０４の出力及び調停回路１
０９の出力が増加され、これに対応して論理回路３００
、セレクタ１０８、アドレスセレクタ１０７が増設さ
れる。
このようなアクセス制御回路により、プロセッサがＤＲ
ＡＭ２００をアクセスする場合には、第２図に示される
ように、アドレスラッチイネーブル信号ＡＬＥがＨレベ
ルで出力されるからインバータ３０２を介してアンドゲ
ート３０１の一方の入力端子へＬレベルの信号が与えら
れる。また、これよりやや早くデータ転送（出力）制御
信号ＩＯ／）ｌが出力される（Ｌレベル）からアンドゲ
ート３０１の他方の入力端子へもＬレベルが与えられる
ことになり、フリップフロップ３０３がプリセットされ
てその出力端子ＱからはＬレベルの信号が出力されるよ
うになる。一方、Ｌレベルのデータ転送（出力）制御信
号ＩＯ／）ｌを受けたアドレスデコーダ１０４はデコー
ド信号をＬレベルとしてアンドゲート３０４へ与えると
ともにメモリチップセレクト信号Ｏ８を調停回路１０９
へ与える。これによって、調停回路１０９は制御信号を
Ｌレベルとしてアンドゲート３０４とセレクタ１０８の
Ｓ端子とへ与える。この結果、セレクタ１０８によって
制御信号群ａが選択されるようになる。このとき、アド
レスラッチイネーブル信号ＡＬＥが未だＨレベルである
から入力制御信号ＲＡＳはＨレベルとなっている（いわ
ゆる“ひげ′。
ＡＭ２００をアクセスする場合には、第２図に示される
ように、アドレスラッチイネーブル信号ＡＬＥがＨレベ
ルで出力されるからインバータ３０２を介してアンドゲ
ート３０１の一方の入力端子へＬレベルの信号が与えら
れる。また、これよりやや早くデータ転送（出力）制御
信号ＩＯ／）ｌが出力される（Ｌレベル）からアンドゲ
ート３０１の他方の入力端子へもＬレベルが与えられる
ことになり、フリップフロップ３０３がプリセットされ
てその出力端子ＱからはＬレベルの信号が出力されるよ
うになる。一方、Ｌレベルのデータ転送（出力）制御信
号ＩＯ／）ｌを受けたアドレスデコーダ１０４はデコー
ド信号をＬレベルとしてアンドゲート３０４へ与えると
ともにメモリチップセレクト信号Ｏ８を調停回路１０９
へ与える。これによって、調停回路１０９は制御信号を
Ｌレベルとしてアンドゲート３０４とセレクタ１０８の
Ｓ端子とへ与える。この結果、セレクタ１０８によって
制御信号群ａが選択されるようになる。このとき、アド
レスラッチイネーブル信号ＡＬＥが未だＨレベルである
から入力制御信号ＲＡＳはＨレベルとなっている（いわ
ゆる“ひげ′。
発生防止のため）が、その後、プロセッサによりアドレ
スラッチイネーブル信号ＡＬＥがＬレベルとされるのを
受けて入力制御信号四がＬレベルに遷移しく第２図参照
）、その後入力制御信号ＣＡＳが遅延素子１０５ 、１
０６で遅延させられた時間だけ遅れてＬレベルとされ、
アドレスデータの確定までの待時間τが開始されサイク
ル下３内においてＤＲＡＭ２００へのアクセスが可能と
なる。つまり、従来回路による入力制御信号ＲＡＳ 、
ＣＡＳが第２図の一点鎖線で示される如くのタイミン
グでＬレベルへ遷移するのに比して、時間ｔだけ早く本
実施例の入力制御信号ＲＡＳ 、 ＣＡＳ ＳＬレベル
へ遷移し、これだけ早いアクセスが確保される。そして
、メモリサイクルの最後で、リード信号ＲＤ、ライト信
号ＷＲがＬレベルからＨレベルへ遷移することにより、
フリップフロップ３０３はセット状態とされ出力端子Ｑ
からＨレベルが出力され次のメモリアクセスに備えられ
る。
スラッチイネーブル信号ＡＬＥがＬレベルとされるのを
受けて入力制御信号四がＬレベルに遷移しく第２図参照
）、その後入力制御信号ＣＡＳが遅延素子１０５ 、１
０６で遅延させられた時間だけ遅れてＬレベルとされ、
アドレスデータの確定までの待時間τが開始されサイク
ル下３内においてＤＲＡＭ２００へのアクセスが可能と
なる。つまり、従来回路による入力制御信号ＲＡＳ 、
ＣＡＳが第２図の一点鎖線で示される如くのタイミン
グでＬレベルへ遷移するのに比して、時間ｔだけ早く本
実施例の入力制御信号ＲＡＳ 、 ＣＡＳ ＳＬレベル
へ遷移し、これだけ早いアクセスが確保される。そして
、メモリサイクルの最後で、リード信号ＲＤ、ライト信
号ＷＲがＬレベルからＨレベルへ遷移することにより、
フリップフロップ３０３はセット状態とされ出力端子Ｑ
からＨレベルが出力され次のメモリアクセスに備えられ
る。
［発明の効果］
以上説明したように本発明によれば、アドレスデータの
入力制御信号がアドレスデータの出力に関連して送出さ
れる制御信号に基づいて作成されることから、最も早い
場合でアドレスデータの出力とほぼ同時に入力制御信号
を確定させ得るので、プロセッサのリード信号ライト信
号を使用する場合に比べ高速なメモリアクセスが可能と
なる効果がある。
入力制御信号がアドレスデータの出力に関連して送出さ
れる制御信号に基づいて作成されることから、最も早い
場合でアドレスデータの出力とほぼ同時に入力制御信号
を確定させ得るので、プロセッサのリード信号ライト信
号を使用する場合に比べ高速なメモリアクセスが可能と
なる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した本発明の一実施例の動作を説明するため
のタイムチャート、第３図は本発明の従来例の［）ＲＡ
Ｍのアクセス制御回路を示すブロツク図、第４図は第３
図の従来例の動作を説明するためのタイムチャートであ
る。 １０４・・・アドレスデコーダ １０５ 、１０６ 、１１１・・・遅延素子１０７・・
・アドレスセレクタ １０８・・・セレクタ １０９・・・調停回路 １１０・・・リフレッシュ回路 １１２・・・アドレスラッチ ２００・・・ＤＲＡＭ ３００・・・論理回路 ３０３・・・フリップフロップ 代理人 弁理士 本 １） 崇
第１図に示した本発明の一実施例の動作を説明するため
のタイムチャート、第３図は本発明の従来例の［）ＲＡ
Ｍのアクセス制御回路を示すブロツク図、第４図は第３
図の従来例の動作を説明するためのタイムチャートであ
る。 １０４・・・アドレスデコーダ １０５ 、１０６ 、１１１・・・遅延素子１０７・・
・アドレスセレクタ １０８・・・セレクタ １０９・・・調停回路 １１０・・・リフレッシュ回路 １１２・・・アドレスラッチ ２００・・・ＤＲＡＭ ３００・・・論理回路 ３０３・・・フリップフロップ 代理人 弁理士 本 １） 崇
Claims (1)
- 【特許請求の範囲】 アドレスデータの入力制御信号が与えられることにより
アクセスされるＤＲＡＭを、プロセッサから出力される
制御信号により、アクセス制御するＤＲＡＭのアクセス
制御回路であつて、 前記プロセッサよりアドレスデータの出力に関連して送
出される制御信号に基づき、書き込み又は読出し指示信
号に先立ち前記ＤＲＡＭのアドレスデータの入力制御信
号を作成するアドレスデータ入力制御信号作成手段を備
えたことを特徴とするＤＲＡＭのアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011170A JPH02193391A (ja) | 1989-01-20 | 1989-01-20 | Ｄｒａｍのアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011170A JPH02193391A (ja) | 1989-01-20 | 1989-01-20 | Ｄｒａｍのアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02193391A true JPH02193391A (ja) | 1990-07-31 |
Family
ID=11770577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011170A Pending JPH02193391A (ja) | 1989-01-20 | 1989-01-20 | Ｄｒａｍのアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02193391A (ja) |
-
1989
- 1989-01-20 JP JP1011170A patent/JPH02193391A/ja active Pending
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