KR19980702993A - 프로그램 가능한 레이턴시 주기를 갖는 동기 메모리 장치용의최적 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명은 동기 DRAM에 대하여 현존의 레이턴시 주기에 의존하여 동기하는 메모리 억세스 동작의 속도 경로를 최적화하기 위한 방법 및 장치에 관한 것이다. 개선된 메모리 장치는 tRCD가 중요한 변수가 되면 컬럼 어드레스 래칭용으로서 이용가능한 시간으로부터 유효 데이터 출력까지의 시간(tAA)까지의 tRCD를 보상하도록 컬럼 어드레스의 출현을 지연함으로써, 로우 어드레스 래칭과 컬럼 어드레스 래칭 사이의 시간(tRCD)을 보상한다. 최적 회로는 tAA용으로 이용가능한 시간의 양을 줄이고, 이것을 더 중요한 변수 tRCD에 시프트하여, tAA 용의 여분의 이용가능한 시간을 갖는 tRCD를 보상함으로써 tRCD에 할당된 시간의 감소 또는 최적화를 가능하게 한다. 따라서, 메모리 억세스 최적 회로는 tAA의 이용가능한 여분의 시간을 갖는 최적화된 tRCD보상함으로써 전체 메모리 억세스 시간을 감소 또는 최적화를 가능하게 한다.

Description

프로그램 가능한 레이턴시 주기를 갖는 동기 메모리 장치용의 최적 회로 및 그 제어 방법
통상적인 다이나믹 랜덤 억세스 메모리(DRAM)는 일반적으로 비동기 장치이며, 이 장치의 동작은 대부분 로우 억세스 신호(RAS)와 컬럼 어드레스 신호(CAS)에 의해 제어된다.
동기 다이나믹 랜덤 억세스 메모리(SDRAM)는 동기 메모리 시스템에 의해 동작하도록 설계된다. 즉, 셀프 리프레시 모드 및 전력이 차단된 상태 동안에서의 클록 인에이블을 제외한 상기 장치의 입력 및 출력 신호는 시스템 클록의 에지(edge)에 동기된다. 동기 DRAM은 다이나믹 메모리 동작 성능에 탁월한 잇점을 제공한다. 동기 DRAM의 발전은 고속의 데이터 전송률로서 데이터를 동기적으로 버스트하는데에 달려있다. 게다가, 동기 DRAM은 프로그램 가능한 READ 레이턴시 주기와 같은 프로그램 가능한 특징을 갖고 있다.
프로그램 가능한 READ 레이턴시는 1개, 2개 또는 3개 클록의 구성을 갖는 것이 일반적이다. READ 레이턴시는, READ 명령이 초기화된 후에, 클록 전송룔(tCLK)에 무관하게, 어떤 사이클 주기가 이용가능한지를 결정한다. 주파수에 의존하는 데이터는 READ 레이턴시 보다 한 클록 사이클 적은 포인트 상태의 출력단에서 이용가능하게 된다. 예를들어, READ 명령(tAA)으로 부터의 최소 억세스 시간 보다 큰 사이클 주기를 갖는 2개 클록 사이클의 프로그램 가능한 READ 레이턴시는 첫번째 클록 사이클이 경과한 후에 즉시 데이터를 제공할 것이다. 그러나, 그 데이터는 2개 클록 사이클의 프로그램된 READ 레이턴시 때문에, 두번째 클록 사이클 후 까지 유효한 상태로 남게된다. 프로그램 가능한 READ 레이턴시는 개별의 시스템 클록 주파수를 갖는 다른 메모리 시스템에서도 효과적으로 동기 DRAM이 이용될 수 있게 한다. 예를들어, 동기 DRAM이 37ns 정도의 최소한의 억세스 시간(tAA)과 15ns의 시스템 클록 사이클(tCK)을 갖을 경우, 3개 클록 사이클의 READ 레이턴시는 READ 명령어로 부터 2개 클록 사이클(30ns)과 3개 클록 사이클(45ns) 사이에서 첫번째 유효 데이터 출력을 제공할 것이다. 이 데이터는 세번째 클록 사이클(READ 레이턴시 주기) 후 까지 유효한 상태로 남아있게 된다.
하지만, 만일 메모리 시스템용 tCK가 25ns(40MHz)라면, 동기 DRAM 의 프로그래머는 2개 클록으로의 READ 레이턴시의 세팅으로 인해 발생되는 시간적 잇점을 쉽게 알수 있을 것이다. READ 레이턴시가 2개 클록으로 세팅된 경우, 첫번째 유효 데이터 출력은 READ 명령어로 부터 1개 클록 사이클(25ns)과 2개 클록 사이클(50ns) 사이에서 발생할 것이다. 이 데이터는 두번째 클록 사이클(READ 레이턴시 주기) 후 까지 유효한 상태로 남게 된다. 하지만, READ 레이턴시가 3개 클록으로 프로그램된 경우, 유효 데이터 출력은 비효과적인 시간의 이용이 될 수 있는 세번째 클록 사이클(75ns) 후 까지 남게 된다.
표준 동기 DRAM은 로우 어드레스 스트로우브가 액티브 명령이 경과한 후 소멸되면, 로우 어드레스를 디코딩 및 래치한다. 이 후, 컬럼 어드레스 스트로우브가 READ/WRITE 명령이 경과한 후 소멸하면, 컬럼 어드레스를 디코딩 및 래치한다. 두과정의 주요 변수는 tRCD(액티브 명령 - READ/WRITE 명령)과 tAA(READ/WRITE 명령 - 데이터 출력)이다.
파이프 라인 구성을 이용하는 동기 DRAM 은 유사한 성능의 tAA와 tRCD를 이용하였다. 시스템 클록 주파수에 의존하는 전형적인 동기 DRAM은 3개의 클록 사이클을 각각 tRCD와 tAA용으로 할당한다. 낮은 시스템 클록 주파수에서 tRCD와 tAA는 2개의 시스템 클록 각각에 고정될 수 있다. 이러한 경우, 전체 메모리 억세스 시간은 각각 6개 클록 사이클과 4개 클록 사이클이 된다. 메모리 억세스에 필요한 시간을 최소화할 필요가 있다. 따라서, tRCD와 tAA 둘 중의 하나가 시스템 동작에 영향을 받지 않게 줄일 수 있다면, 시스템의 메모리 억세스 시간을 줄일 수 있다.
결국, 메모리 억세스에 필요한 시간을 줄일 수 있는 프로그램 가능한 READ 레이턴시를 갖는 DRAM에 대해 속도 경로를 최적화하기 위한 장치가 요구된다.
본 발명은 DRAM과 같은 일반적인 메모리 장치에 관한 것으로, 특히 본 발명은 프로그램 가능한 레이턴시 주기를 갖는 동기 메모리 장치용의 최적 회로 및 그 제어 방법에 관한 것이다.
도 1은 본 발명의 원리가 적용되는 반도체 칩 회로의 실시예를 설명하기 위한 투시도이다.
도 2는 본 발명의 원리에 따라 최적 회로를 구현하는 프로그램 가능한 READ 레이턴시 주기를 갖는 동기 DRAM의 이용과 전형적인 배열을 나타내는 블록도이다.
도 3a는 본 발명의 원리에 따라 구현된 도 2의 SDRAM 중 최적 회로의 일부를 나타내는 블럭도이다.
도 3b는 본 발명의 원리에 따라 도 3에 도시한 최적 회로 중 레이턴시 지연 회로의 특정 실시예를 설명하기 위한 상세도이다.
본 발명은 프로그램 가능한 레이턴시 주기를 갖는 동기 메모리에서 메모리 억세스 동작의 속도 경로를 최적화하는 방법을 포함한다. 이 최적 시스템은 컬럼 어드레스 디코딩 동작에 대해 이용가능한 시간을 조정하여, 최적화의 일부로서 적은 클록 사이클로 할당된 예컨대, 로우 어드레스 래칭 또는 디코딩 동작에 필요한 시간과 같은 개별 시간 성분에 대하여 추가의 시간을 제공하므로서, 본 발명의 목적을 달성할 수 있다.
따라서, 메모리 억세스에 필요한 클록 사이클은 시간 변수에 대해 할당된 클록 사이클을 줄이거나, 개별 시간 변수에 대해 할당된 억스세 시간을 갖는 시간 변수를 보상함으로써 최적화할 수 있다.
컬럼 어드레스 래치 동작은 시스템 특성에 따라 고정된다. 하지만, 클록 레이턴시는 1개, 2개 또는 3개의 클록 사이클 사이에서 가변한다. 이러한 경우, 컬럼 어드레스 래치 동작의 시간은 변하지 않지만, 컬럼 어드레스 디코딩 동작이 인에이블될때의 시간은 전체 메모리 시간을 최적화하는 본 발명의 최적 회로에 의해 변화하게 된다. 예를들어, 로우 어드레스 래칭 동작과 컬럼 어드레스 래칭 동작(tRCD) 사이의 시간에 대해 할당된 복수개의 클록 사이클이 줄거나 최적화될 경우, tRCD는 중요한 시간 성분 또는 변수가 된다. 이러한 감소를 달성하기 위해, 최적 회로는 중요한 시간 변수 tRCD에 대해 추가의 시간을 제공하는 컬럼 디코더로의 컬럼 어드레스의 제공을 지연시킴으로서, 컬럼 어드레스의 디코딩 동작을 지연시킨다. 최적 회로는 tAA(READ/WRITE 명령 - 데이터 출력)에 대한 이용가능한 시간의 양을 중요 성분 tRCD로 효과적으로 시프트 하며, tRCD에 할당된 클록 사이클의 감소와 최적화를 가능하게 한다. 이와 같이, 본 발명은 tAA에 대해 이용가능한 여분의 시간을 갖도록 최적화된 수의 클록 사이클로 할당된 tRCD를 내부적으로 제공함으로써, 전체의 메모리 억세스 시간의 감소와 최적화를 가능하게 한다. 게다가, 본 발명의 시간 시프트(shift)는 이후의 향상된 장치 뿐만 아니라 시스템의 주파수 및 레이턴시, 처리 동작에 부합되도록 조정될 수 있다.
본 발명의 바람직한 실시예에 따르면, tRCD 에 대해 이용가능한 시간이 2개의 시스템 클록 사이클로 감소된다면, 2개 및 3개 클록 사이클(2개 클록 사이클 + tKQ) 사이의 tAA가 존재하며, 동기 DRAM의 READ 레이턴시는 tAA를 수용하기 위해 적어도 3개 시스템 클록이 있어야 한다. 이러한 경우, 만일 READ 레이턴시가 3개 클록 사이클로 고정될 경우, tAA는 여분의 이용가능한 시간을 가지며, 2개 시스템 클록 사이클에 최적화된 tRCD는 일드(yield) 제한 변수가 된다. READ/WRITE 명령에 의해 컬럼 어드레스가 래치되는 동작으로 부터 컬럼 어드레스의 디코딩 동작을 지연함으로써, 최적 회로는 tAA에 대한 여분의 이용가능한 시간을 더 중요한 성분 tRCD로 시프트한다. 결국, 외부의 동기 클록 에지로 부터 내부 컬럼 어드레스 버퍼링에 대한 위상 시프트 는 시프트될 수 없지만, 속도 일드를 최대화시킬 수 있다. 결국, 이러한 경우에, 본 발명은 tRCD로 하여금 2개 시스템 클록 사이클로 할당되게 하는데, 이는 tRCD가 3개 시스템 클록 사이클 이전에 tAA에 대해 이용가능한 여분의 시간에 의해 보상되기 때문이다. 따라서, 메모리 억세스에 대한 이용가능한 전체 시간을 최적화한다. 또 본 발명은 6개 클록 사이클 보다는 5개 시스템 클록 사이클에서 READ 동작이 수행되게 하는 동기 DRAM을 가능하게 한다.
본 발명의 다른 사상과 잇점들은 도면을 참조한 이하의 설명으로 부터 명백해진다.
본 발명은 다양하게 변경될 수 있으며, 다른 형태로 변형될 수 있다. 이하에서는 도면을 참조하여 이들에 관하여 상세히 설명한다. 하지만, 본 발명은 이하에 설명된 특정된 실시예에 반드시 한정되는 것이 아님에 유의하여야 한다. 본 발명은 첨부된 청구범위에 의해 정의된 것 처럼 본 발명의 기술적 사상내에서의 변형, 변경, 동등한 모든 것을 포함한다.
본 발명은 컬럼 어드레스 래칭 동작과 컬럼 어드레스 디코딩의 인에이블 동작 사이의 시간을 조정하여, 최적 회로로서 적은 클록 사이클로 할당되는, 예컨대 로우 어드레스 래칭 동작과 디코딩 동작에 필요한 시간과 같은 메모리 억세스의 개별 시간 변수에 대해 추가의 시간을 제공하는 최적 회로의 이용으로 구현되며, 이러한 본 발명의 형태 및 원리에 따른 동기 DRAM의 최적 회로의 실시예를 이하에서 설명한다. 본 명세서에서는 본 발명의 실제 실시예에 대한 특징 및 잇점들이 모두 기재되어 있지 않다. 물론, 본 발명의 어떤 실제 실시예의 개발(어떤 개발 목적에 따라)에서, 수개의 특정 실시예의 결정으로 개발자의 특정한 목적 및 부수 목적을 달성할 수 있다는 것으로 판단되어야 한다. 예를들어, 시스템 및 비지니스 관련 업종에 따라 다양한 실시예가 적용될 수 있다. 더우기, 이러한 개발자의 노력은 다소 복잡해지거나 시간이 소요될 수 있지만, 이 명세서에 기재된 본 발명의 잇점은 당업자가 용이하게 취할 수 있는 평범하지 않은 것으로 판단되어야 한다.
본 발명은 도 1의 참조부호(10)로 나타낸 바와 같이, 종래의 Small Outlying J-lead(SOJ)로 배열될 수 있으며, 프로그램 가능한 READ/WRITE 레이턴시 주기를 갖는 동기 DRAM과 관련된 명세서이다.
도 2는 본 발명의 바람직한 실시예에 따른 프로그램 가능 READ 레이턴시 사이클을 갖는 동기 DRAM(12)의 전형적인 이용 및 배열에 관한 블럭도를 설명한다. 동기 DRAM은 적어도 2개와 3개 시스템 클록 사이클로 READ 레이턴시 주기를 프로그램할 수 있다.
동기 DRAM(12)은 2M×8 메모리 어레이(16)를 억세스하기 위한 제어 로직 및 동기 인터페이스를 제공하는 제어 레지스터(14)를 포함한다. 제어 레지스터의 입력들은 클록(CLK)(18), 클록 인에이블(CE)(20), 칩선택 신호(CS)(22), 로우 어드레스 스트로우브(RAS)(24), 컬럼 어드레스 스트로우브(CAS)(26) 및 라이트 인에이블 신호(WE)(28)를 포함한다. CLK(18)은 시스템 클록에 의해 취해지며, 바람직한 실시예에서, 동기 DRAM의 입력들은 CLK(18)의 포지티브 에지상에서 샘플된다.
잔존하는 입력 및 회로의 중요성은 공지되어 있는데, 이는 보이스, 아이다호, 마이크론 세미콘덕터 사에 의해 발표된 MT48LC2M851에 대한 출원서에 기재되어 있다. 본 발명의 목적을 위해, WE(28)과 함께 RAS(24)(로우)는 액티브 명령을 제공한다. 어드레스 입력(30)(A0-A11)은 액티브 명령어 의해 라인(33)상의 로우 래칭 신호로서 로우 어드레스 래치(32)에서 래치된다. 로우 어드레스는 로우 어드레스 버퍼(34)로 전송되고, 로우 디코더(36)에 의해 메모리 어레이(16)에 로우 라인을 억세스하는 데 적합하게 디코딩된다. CAS(26)(로우)와 함께 RAS(24)(로우) 및 WE(28)는 READ 또는 WRITE 명령 중 하나를 제공한다. 라인(38)상의 신호로서 READ/WRITE 명령은 어드레스 입력(30)(A0-A8)으로 부터 제공된 컬럼 어드레스를 컬럼 어드레스 래치(40)에서 래치한다. 컬럼 어드레스는 컬럼 어드레스 버퍼 래치(44)로 전송되고, 라인(39)상의 컬럼 어드레스 래칭 신호는 언제 컬럼 어드레스 버퍼 래치(44)가 컬럼 어드레스 디코더(46)에 컬럼 어드레스를 제공하는 시점을 결정한다. 레이턴시 지연 회로(62)는 라인(64)상의 신호를 조정하여, 컬럼 어드레스 디코딩용 컬럼 어드레스를 발생하는 컬럼 어드레스 버퍼 래치(44)를 지연시켜, 라인(39)상에 조정된 컬럼 어드레스 래칭 신호를 제공한다. 컬럼 어드레스는 메모리 어레이(16)의 컬럼 라인을 억세스하는데 적합하게 컬럼 디코더(46)에 의해 디코딩된다. 센스 증폭기 및 I/O 게이팅(48)은 메모리 어레이(16)의 메모리에 대해 적합한 바이트의 억세스를 가능하게 한다. 이 기술분야의 통상의 지식을 가진자에게 공지된 바와 같이, READ 또는 WRITE 명령 둘중의 하나의 발생에 따라, 8 비트 예컨대, 1 바이트가 데이터 출력 버퍼(50)에 이용가능하며, 라인(52)상의 타이밍 신호에 의해 미리설정된 상태로 클록처리 되거나, 8 비트는 라인(56)과 래치(58)상의 타이밍 신호에 의해 미리 설정된 것 처럼 데이타 입력 버퍼(54)에 저장된 후에 적합한 바이트로서 메모리 어레이에 기입된다.
본 발명의 실시예에 의하면, 변수 tRCD는 액티브 명령으로 부터 READ/WRITE 명령을 통해 측정되며, 변수 tAA는 READ/WRITE 명령으로 부터 유효 데이터 출력을 통해 측정된다. 본 발명의 목적을 달성하기 위해, 시스템 클록의 상승 에지에 액티브 명령과 READ/WRITE 명령이 측정될때, 외부 tRCD는 시스템 클록의 상승 에지로 부터 측정되고, 외부 tAA는 READ/WRITE 명령으로 부터 유효 데이터 출력 동작때 까지 측정된다.
동기 DRAM은 전형적으로 파이프 라인 구성을 이용한다. 이 파이프 라인 구성에 있어서의 tAA와 tRCD는 유사한 성능을 가져야 한다. 이러한 경우에, 75MHz 시스템 클록(tCLK=13.3ns)을 가지고 동작하는 전형적인 동기 DRAM은 tRCD와 tAA에 대한 3개의 시스템 클록 사이클로 할당한다. 그러므로, READ 동작을 행하기 위해, 6개 시스템 클록 사이클을 필요로 한다. 이러한 경우에, tRCD는 불필요하게 길어지며, 만일 tRCD가 2개 시스템 클록 사이클로 줄어들면, 동기 DRAM의 READ 동작은 1개 시스템 클록 사이클로 감소될 수 있다. 예를들어, 75MHz 시스템은 tRCD에 대해 26.6ns(2개 시스템 클록 사이클)을 할당하고, tAA에 대해 35.6ns(1개 간격 억세스 tKQ를 2tCK에 합함)를 할당한다. 이와 같은 예에 있어서, tAA는 3개 시스템 클록 사이클 보다 작다. 그 이유는 메모리 어레이로 부터의 데이터는 데이터 출력 버퍼(50)를 통해 tCK 및 tKQ 후에 출력 단자(59)상에서 이용가능하기 때문이다. tAA 및 3개 시스템 클록 사이클 사이에서의 이용가능한 시간은 tRCD의 감소를 행하는 데 용이하게 이용된다. 그 이유는 tRCD는 tAA에 의해 보상될 수 있기 때문이다. 만일, tRCD가 오직 2개 시스템 클록 사이클로 할당되고, tAA가 3개 시스템 클록 사이클로 할당될 경우에, tRCD는 일드 제한 변수가 된다. 결국, 최적 회로는 tAA에 이용가능한 여분의 시간을 tRCD로 시프트시켜, 6개서 부터 5개 클록 사이클의 메모리 억세스에 대한 총 시간을 전체적으로 감소시키게 하여, SDRAM 용 READ 레이턴시는 3개 시스템 클록 사이클로 고정된다.
도 2의 동기 DRAM은 다양한 주파수로 동작될 수 있다. 2개 시스템 동기 클록 사이클을 갖는 동기 DRAM을 프로그램하는 데에는 낮은 주파수가 바람직하다. 도 2를 참조하면, 동기 DRAM(12)은 레이턴시 시간을 고정하도록 프로그램하는 모드 레지스터(61)를 포함할 수 있다. 전술한 바와 같이, READ 레이턴시 시간이 3개 클록 사이클로 고정되고, 메모리 억세스 시간이 3개 클록 사이클 보다 작게 고정될 경우, 여분의 시간은 2개 클록 사이클로 tRCD의 감소 또는 최적화를 가능하게 한다. 이 이유는 최적 회로의 레이턴시 지연 회로(62)는 일드 제한 변수 tRCD를 보상하기 때문이다.
본 발명의 원리에 따른 최적의 회로는 도 3a에 도시된다. 최적의 회로는 마스터 컬럼 어드레스 래치(40)를 갖는 마스터-슬레이브 배열로 이루어진 컬럼 어드레스 버퍼 래치(44)를 제어하는 레이턴시 지연 회로(62)를 포함한다. 레이턴시 지연 회로(62)는 컬럼 어드레스 래치(40)로 부터 컬럼 어드레스가 컬럼 어드레스 디코더(46)(도 2)로 제공되는 것을 지연시켜, 컬럼 어드레스의 디코딩 동작을 지연한다. 지연 회로(62)는 컬럼 어드레스 디코딩 동작에 이용가능한 여분의 시간으로 부터 감소된 tRCD에 추가의 시간을 효과적으로 제공하거나 보상할 수 있다. 이것은 tAA에 대해 할당된 동작 시간의 양을 줄일 수 있으며, 이 시간을 더 중요한 변수 tRCD로 시프트 시킬 수 있다.
특히 본 발명의 실시예에서, 컬럼 어드레스 래치(40)는 라인(38)상의 신호에 따라 새로운 컬럼 어드레스를 래치한다. 일단 래치하면, 컬럼 어드레스 래치(40)에서의 컬럼 어드레스는 유효하게 되며, 컬럼 어드레스 버퍼 래치(44)는 라인(39)의 하강 에지상에서 래치가 차단될 수 있다. 이와 같이 비래치되면, 컬럼 어드레스 버퍼 래치(44)는 컬럼 어드레스 래치(40)로 부터 컬럼 디코더(46)(도 2)에 이용가능한 컬럼 어드레스를 생성한다. 라인(39)상의 신호의 상승 에지에 동기하여, 컬럼 어드레스가 컬럼 어드레스 버퍼 래치(44)에 래치되고, 컬럼 어드레스 래치(40)는 새로운 컬럼 어드레스를 수신할 준비를 한다. 레이턴시 지연 회로(62)는 라인(64)상의 신호를 지연하는데 이용되어, 라인(39)상에 신호를 발생시켜, 컬럼 어드레스 래치(40)상의 컬럼 어드레스가 컬럼 디코더(46)(도 2)에 제공되는 시점의 시간을 지연한다. 전술한 바와 같이, 지연 간격은 컬럼 어드레스 디코딩 동작에 대한 이용가능한 시간으로 부터 최적의 시간 성분에 대한 여분의 시간을 제공한다. 레이턴시 지연 회로(62)는 도 3b에 도시한 지연 회로(62)를 이용하여 구현될 수 있다. 지연 회로(62)는 본 실시예에서 3개 시스템 클록 사이클의 레이턴시 주기를 나타내는 레이턴시 신호에 응답한다. 미리 설정된 레이턴시 신호는 전체 메모리 억세스 시간이 최적화된 레이턴시 주기를 나타낸다. 메모리 억세스 시간은 첫번째 시간 성분에 할당된 클록 사이클의 수가 감소함에 의해 최적화되고, 여분의 이용 가능한 시간을 갖는 두번째 시간의 성분에 대해 이용 가능 시간을 갖는 첫번째 시간 성분을 보상하여 최적화할 수 있다. 레이턴시 신호를 수신함으로써, 지연 회로(62)는 라인(64)상의 반전된 컬럼 래칭 신호를 지연하여, 라인(39)에 지연된 컬럼 래칭 신호를 발생한다. 라인(39)의 지연 신호는 컬럼 어드레스 버퍼 래치(44)로 하여금 컬럼 어드레스 래치(40)으로 부터의 컬럼 어드레스를 컬럼 어드레스 디코더(46)(도 2)에 제공하게 한다. 결국, 컬럼 어드레스 디코딩 동작이 지연되며, 이 지연 동작은 컬럼 어드레스 디코딩 동작에 대한 이용가능한 여분의 시간으로 부터 추가의 시간을 tRCD에 효과적으로 제공하게 한다.
전술한 실시예에서, 컬럼 어드레스 디코딩 동작을 위한 4.4ns 지연된 컬럼 어드레스의 제공은 내부 tRCD를 26.6ns에서 31ns로 변화시키고, 내부 tAA를 35.6ns에서 31ns로 줄일 수 있게 한다. 그러므로, 라인(64)상의 반전된 컬럼 래칭 신호에서의 지연을 도입함으로써, 외부 클록 동기의 클록 에지(시프트될 수 없다)로 부터 내부 컬럼 어드레스 버퍼링으로의 위상 시프트는 한 클록 사이클에 의해 tRCD에 필요한 시간이 감소되기 때문에, 속도 일드를 최대화할 수 있게 한다. 게다가, 시간 지연은 미래의 향상된 장치 뿐만 아니라 시스템의 주파수 및 레이턴시, 처리 동작에 부합하도록 조정될 수 있다.
지연 회로(62)는 모드 레지스터(61)(도 2)로 부터 라인(70)상의 레이턴시 신호와 라인(64)상의 반전된 컬럼 어드레스 래칭 신호를 수신한다. 라인(64)상의 반전된 컬럼 래칭 신호는 NAND 게이트(76)과 인버팅 지연 소자(82) 모두에 입력된다. 특히, 컬럼 어드레스 버퍼 래치(44)는 라인(39)상의 컬럼 래칭 신호의 하강 에지에 의해 래치동작이 차단된다. 이 경우, 컬럼 어드레스 래치(40)에서 래치된 컬럼 어드레스는 컬럼 어드레스 버퍼 래치(44)를 통해 컬럼 디코더(46)(도 2)에 이용가능하게 된다. 이러한 특정 실시예에 있어서, 레이턴시 신호가 라인(70)상에서 로우(레이턴시는 레이턴시 주기를 최적화하도록 고정되지 않는다) 상태일 경우, 라인(74)상의 NAND 게이트(72)의 출력은 하이 상태가 되며, 라인(39)에서의 NAND 게이트(76)의 출력은 지연 없이(NAND 게이트(76)에서의 자체 지연은 없다고 가정함) 라인(64)상의 반전 컬럼 래칭 신호가 반전하게 된다. 예를들어, 라인(64)상의 반전 컬럼 래칭 신호가 하이 상태일 경우, 라인(39)상의 컬럼 래칭 신호는 로우 상태가 되며, 컬럼 어드레스 버퍼 래치(44)는 컬럼 어드레스 래치(40)상에 래치된 컬럼 어드레스를 컬럼 디코더(46)에 제공한다. 도면에 도시한 바와 같이, 비지연 동작(NAND 게이트(76)의 지연을 무시함)은 라인(70)상의 레이턴시 신호가 로우 상태일때 라인(64)의 반전된 컬럼 래칭 신호가 되게 한다.
만일, 레이턴시 신호가 하이 상태(레이턴시가 본 발명의 실시예에 대한 3 클록 사이클의 레이턴시 주기로 최적화되게 고정됨)일 경우, 레이턴시 지연 회로(62)는 액티브된다. 이러한 경우, 레이턴시 지연 회로(62)는 라인(64)상의 반전된 컬럼 래칭 신호의 로우 상태로 부터 하이 상태로의 레벨 천이를 지연하여, 라인(39)에서 하이에서 로우 상태로의 천이를 하는 컬럼 어드레스 버퍼 래치(44)의 래칭 동작을 차단하게 한다. 이러한 방법에 의해, 컬럼 어드레스 디코딩 동작은 지연되어, 전체 메모리 억세스 시간의 다른 시간 성분을 최적화시킨다. 지연 회로(62)는 라인(39)에서 하이 또는 로우 상태로의 컬럼 래칭 신호로 부터 라인(64)의 신호 천이를 지연함으로써, 라인(39)상에 지연된 컬럼 래칭 신호를 제공하여, 래칭 동작을 하지 않는 컬럼 어드레스 버퍼 래치(44)를 지연시키게 한다.
지연 회로(62)의 특정 회로에 따르면, 라인(39)상의 NAND 게이트(76)의 출력은 라인(74)상의 신호가 하이 상태가 된 후에 로우 상태로 된다. 라인(74)상의 신호는 라인(64)상의 하이 상태의 반전 컬럼 래칭 신호가 인버팅 지연 소자(82)를 통과한 후에만 로우 상태가 된다. 현재 로우 상태인 인버팅 지연 소자(82)의 출력은 NAND 게이트(72)로 공급된다. 라인(70)상의 레이턴시 신호는 항상 하이 상태를 유지하기 때문에, NAND 게이트(72)의 출력은 라인(74)상에서 하이 상태가 된다. 이러한 경우, 인버팅 지연 소자(82)와 NAND 게이트(72)에 의한 지연 동작에 기인하여, 라인(39)상의 컬럼 래칭 신호가 하이에서 로우 상태로의 천이는 라인(64)상의 반전 컬럼 래칭 신호의 로우에서 하이로의 천이 시간으로 지연하게 한다. 결국, 라인(39)상의 지연된 컬럼 래칭 신호는 컬럼 어드레스 디코딩을 지연시켜, 전체 메모리 억세스 시간의 시간-제한 성분을 보상하게 한다.
전술한 실시예를 이용하면, NAND 게이트(76)의 출력의 하강 에지는 라인(64)상의 반전 컬럼 래칭 신호의 상승 에지로 부터 4.4ns 까지 지연된다. NAND 게이트(76)의 출력이 떨어질 경우, 컬럼 어드레스 버퍼 래치(44)는 컬럼 어드레스 디코딩동작에 이용가능한 컬럼 어드레스를 제공한다.
이러한 특정 실시예에 따른 지연 회로(62)는 컬럼 어드레스 디코딩 동작에 이용되는 컬럼 어드레스의 출현을 지연시키지만, 지연 회로(62)는 컬럼 어드레스 버퍼 래치(44)에서의 컬럼 어드레스가 래칭하는 동작을 지연하지 않는다. 예를들어, 지연 회로(62)가 액티브되고, 라인(64)상의 반전 컬럼 래칭 신호가 로우에서 하이 상태로 천이하게 되면, NAND 게이트(76)의 출력 또한 라인(39)상에서 로우에서 하이 상태로 천이하게 되지만, 이때의 지연은 본 발명의 실시예에 대해 이롭지 못하기 때문에, 지연(NAND 게이트(76)에 대한 지연이 없다고 가정함)없이 천이 하게 된다. 전술한 바와 같이, 컬럼 어드레스 버퍼 래치(44)가 컬럼 어드레스를 래치하면, 컬럼 어드레스 래치(40)는 새로운 컬럼 어드레스를 수신한다.
그러므로, 본 발명은 고정된 레이턴시 지연 회로를 갖도록 특정화하였지만, 본 발명은 폭넓은 적용성을 제공하는 레이턴시 지연 회로로서, 프로그램 가능한 지연 회로를 포함할 수 있다. 한편, 도시하지 않았지만, 다른 지연 회로의 구성도 메모리 사이클의 시간-제한성 변수에 대한 추가의 시간을 제공하도록, 컬럼 어드레스 디코딩 동작을 지연하는데 이용될 수 있다. 예를들어, 다른 로직 회로들이 다른 특성과 기능을 갖는 성분과 함께 이용될 수 있다. 본 발명의 최적 회로와 제어 시스템은 메모리 억세스 뿐만 아니라 다른 레이턴시에 대한 개별 시간 성분을 조작하는데 이용될 수 있다.
전술한 실시예와 설명을 통해 나타난 본 발명의 원리는 다양한 회로 형태와 배열을 이용하여 구현할 수 있다. 예를들어, 최적 회로와 스위치는 다양한 로직 성분을 이용하여 구현할 수 있으며, 지연 또는 스위치 회로는 동기 메모리 장치에서 여분의 이용 가능한 시간을 갖는 개별 시간 성분과 함께 최적화된 시간 제한된 성분을 보상함에 의해 메모리의 억세스 동작의 최적화를 구현할 수 있게 한다. 게다가, 본 발명은 다양한 메모리 억세스 동작을 위해 다른 신호 및 다른 레이턴시로도 이용될 수 있다. 물론, 동작을 가능 또는 불가능하게 하는데 이용되는 다양한 신호들은 신호 경로들에 따른 개별 포인트에 접속될 수 있다. 이 기술분야에서 통상의 지식을 가진자는 이하의 청구항에 기재된 본 발명의 범위와 기술적 사상으로 부터 벗어나지 않는 범위내에서, 이 명세서에 기재된 실시예에 국한하지 않고서도 본 발명의 다양한 변형 및 변화가 가능하다는 것을 인식하고 있을 것이다.

Claims (8)

  1. 로우 및 컬럼 방향의 메모리 셀 어레이를 가지며, 시스템 클록에 동기하여 동작하는 메모리 장치에 있어서,
    어드레스 터미널에 접속되며, 컬럼 어드레스를 래칭하는 컬럼 어드레스 래치와,
    레이턴시 신호와 컬럼 래칭 신호를 수신하여, 조정된 컬럼 래칭 신호를 발생하도록 상기 컬럼 래칭 신호를 조정하는 레이턴시 지연 회로와,
    상기 컬럼 어드레스 래치에 접속되고, 상기 조정된 컬럼 래칭 신호에 응답하여, 컬럼 어드레스 디코딩 동작용의 상기 컬럼 어드레스를 발생하는 컬럼 어드레스 버퍼 래치를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 레이턴시 지연 회로는 미리 설정된 양 만큼 상기 컬럼 래칭 신호를 지연시켜 상기 컬럼 래칭 신호와 상기 조정된 컬럼 래칭 사이의 위상차를 내부적으로 조정하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 로우 어드레스 및 컬럼 어드레스에 의해 지정된 상기 메모리 어레이의 일부를 억세스하기 위해, 상기 메모리 어레이에 결합된 메모리 억세스 회로를 추가로 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 장치는 동기 다이나믹 억세스 메모리임을 특징으로 하는 메모리 장치.
  5. 로우 및 컬럼 방향의 메모리 셀 어레이를 가지며, 시스템 클록에 동기하여 동작하는 메모리 장치에 있어서,
    어드레스 터미널에 접속되며, 로우 래칭 신호를 수신하여 로우 어드레스를 래칭하는 로우 어드레스 래치와,
    상기 어드레스 터미널에 접속되며, 컬럼 어드레스를 래칭하는 컬럼 어드레스 래치와,
    레이턴시 신호와 컬럼 래칭 신호를 수신하여, 조정된 컬럼 래칭 신호를 발생하도록 상기 컬럼 래칭 신호를 조정하는 레이턴시 지연 회로와,
    상기 컬럼 어드레스 래치에 접속되고, 상기 조정된 컬럼 래칭 신호에 응답하여, 컬럼 어드레스 디코딩 동작용의 상기 컬럼 어드레스를 발생하는 컬럼 어드레스 버퍼 래치와,
    상기 로우 어드레스 및 상기 컬럼 어드레스에 의해 지정된 상기 메모리 어레이의 일부를 억세스하기 위해, 상기 메모리 어레이에 접속된 메모리 억세스 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 최적 회로는 미리 설정된 양 만큼 상기 컬럼 래칭 신호를 지연시켜 상기 컬럼 래칭 신호와 상기 조정된 컬럼 래칭 사이의 위상차를 내부적으로 조정하는 것을 특징으로 하는 메모리 장치.
  7. 로우 및 컬럼 방향의 메모리 셀 어레이를 가지며, 시스템 클록에 동기하여 동작하는 메모리 장치에서의 메모리 억세스 시간을 최적화하기 위한 방법에 있어서,
    상기 메모리 장치에 레이턴시 주기를 제공하는 단계와,
    컬럼 어드레스를 래칭하는 단계와,
    컬럼 래칭 신호를 제공하는 단계와,
    레이턴시 신호가 미리 설정된 레이턴시 주기를 갖을 경우에 상기 컬럼 래칭 신호를 조정하는 단계와,
    상기 조정된 컬럼 래칭 신호에 응답하여 컬럼 어드레스 디코딩 동작용의 상기 컬럼 어드레스를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 조정하는 단계는 상기 컬럼 래칭 신호를 미리 설정된 양 만큼 지연하는 단계를 포함하는 것을 특징으로 하는 방법.
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