KR20010042316A - 반도체 메모리 비동기식 파이프라인 - Google Patents

Abstract

비동기 파이프라인 SDRAM은 비동기 신호에 의해 제어되는 분할된 파이프라인 단계를 갖는다. 각 단계에서 데이타를 동기시키기 위해 클록 신호를 사용하는 대신, 데이타를 모든 단계에서 래치시키기 이해 비동기 신호를 사용하게 된다. 상기 비동기 제어신호는 칩 내부에서 발생되며 서로 다른 회전지연 단계에 최적화된다. 회전지연 단계가 길수록 더 큰 지연 엘리먼트를 필요로 하는 반면, 회전지연 상태가 짧을수록 더 짧은 지연 엘리먼트를 필요로 한다. 상기 데이타는 칩으로부터 읽혀지기 전에 읽기 데이타 경로의 단부에 구비된 클록에 동기된다. 상기 데이타는 각 파이프라인 단계에서 래치되었기 때문에, 종래의 웨이브 파이프라인 구조에서 볼 수 있었던 것보다 휨으로 인한 곤란이 적다. 또한, 상기 단계가 시스템 클록과 무관하기 때문에, 읽기 데이타 경로는 재동기 출력이 이를 지원하는 한 임의의 CAS 회전지연에서도 작용할 수 있다.

Description

반도체 메모리 비동기식 파이프라인{SEMICONDUCTOR MEMORY ASYNCHRONOUS PIPELINE}

종래의 비파이프라인(non-pipelined) 동적램(DRAMs)에서, 메모리에 대한 데이타 전송은 순차적으로 실시된다. 즉, 읽기 또는 쓰기 명령이 수신되고 어드레스가 이용가능한 경우, 읽기 또는 쓰기 명령중 하나에 따른 데이타 전송은 메모리에 의해 다른 명링이 받아들여지기 전에 완전히 실시된다. 따라서, 차후의 명령은 현재의 데이타 전송이 완료되는데 걸리는 시간만큼 지연된다.

역사적으로, DRAM은 프로세서에 의해 비동기식으로 제어되었다. 이는 프로세서가 DRAM에 어드레스를 부여하고, 로우 어드레스 선택신호(row address select signal)(RAS) 및 컬럼 어드레스 선택신호(column address select signal)(CAS) 핀을 이용하여 이들을 입력 및 스트로브(strobe)한다는 것을 의미한다. 상기 어드레스는 필요한 최소 시간동안 유효하다. 이 시간동안, 상기 DRAM은 메모리의 어드레스 위치에 접근하여, 최대로 지연된(접근 시간)후, 프로세서로부터 나온 신규한 데이타를 그 메모리에 쓰거나 또는 메모리로부터 나온 데이타를 프로세서가 읽을 수 있도록 그 출력에 제공한다.

이 시간동안, 상기 프로세서는 DRAM이 선 프레차징(precharging of the lines), 어드레스 디코딩(decoding) 및 그와 동등한 기능 등과 같은 다양한 내부기능을 실시하길 기다려야만 한다. 이는 고속 프로세서가 DRAM이 응답하길 기다리는 "대기 상태"를 만들게 됨으로써 전체 시스템의 속도를 저하시킨다.

이러한 문제점에 대한 하나의 해결책은 메모리 회로를 동기식으로 만드는 것이다. 즉, 데이타를 유지할 수 있는 DRAM상에 입력 및 출력 래치(latches)를 부가하는 것이다. 입력 래치는, 프로세서가 다른 작업을 하도록 하면서, 어드레스, 데이타 및 제어신호를 DRAM의 입력에 저장할 수 있다. 소정 시간 후, 상기 데이타는 읽기작업용 동기식 제어에 의해 DRAM의 출력 래치에서 이용가능하게 되거나, 쓰기 작업용 메모리에 쓰여질 수 있다.

동기식 제어는 시스템 클록(clock)의 제어하에 프로세서와 DRAM 래치 사이에서 전송되는 DRAM 래치 정보를 의미한다. 따라서, 동기식 DRAM의 장점은 시스템 클록이 메모리에 제공되어야만 하는 유일한 타이밍 엣지(timing edge)라는 점이다. 이는 인쇄회로기판 주변에서 전파하는 다중 타이밍 스트로브를 저감 또는 제거한다.

선택적으로, DRAM은 비동기식으로 제조될 수 있다. 예를 들어, 로우 어드레싱에서 데이타 접근까지 60ns 지연되는 DRAM이 10ns 클록이 구비된 시스템에 사용된다고 가정하면, 프로세서는 로우 어드레스를 부여하고 이를 활성상태로 유지함과 아울러 이를 (RAS)핀으로 스트로빙하여야만 한다. 30ns 후, (CAS)핀으로 스트로브되고 유효하게 유지되어야만 하는 컬럼 어드레스가 계속된다. 이 때, 상기 프로세서는 데이타가 30ns 후 출력에 나타나서, 안정화되고, 읽혀지길 기다려야만 한다.

반면에, 동기식 인터페이스에 있어서, 상기 프로세서는 입력 래치에 상기 로우 및 컬럼 어드레스(그리고, 제어 신호)를 잠그고 다른 작업을 할 수 있음과 아울러, DRAM이 시스템 클록의 제어하에 읽기 작업을 실시하길 기다린다. DRAM의 출력이 6 싸이클(60ns)후로 시간이 설정된 경우, 원하는 데이타는 출력 래치내에 존재한다.

또한, 동기식 DRAM 구조는 어드레스를 파이프라이닝(pipelining)하여 DRAM의 평균 접근시간을 가속화할 수 있도록 한다. 이 경우, DRAM이 이전 어드레스에 작용할 때, 프로세서에 차기 어드레스를 저장하기 위한 입력 래치의 사용이 가능하다. 일반적으로, 프로세서는 접근할 어드레스를 수회 싸이클 미리 알게 된다. 따라서, 제 1 어드레스가 DRAM에서의 차기 프로세싱 단계로 이동하자마자, 프로세서는 이용가능해지는 DRAM의 입력 어드레스 래치에 제 2 어드레스를 전송할 수 있다. 이로써 프로세서는 DRAM에 대한 차기 접근을 시작하기 전에 접근 싸이클이 완료되는 것을 기다릴 필요가 없게 된다.

3단계 컬럼 어드레스 파이프라인의 예가 도 1a에 개략적으로 도시되어 있다. 출력부까지의 컬럼 어드레스는 3단계 파이프라인이다. 어드레스 버퍼(buffer)는 제 1 래치이다. 컬럼 스위치는 제 2 래치이고, 출력 버퍼는 제 3 래치이다. 따라서, 컬럼 접근 시간 고유의 회전지연은 이들 3단계사이에서 나누어진다.

파이프라인 읽기 작업은 다음과 같다: 컬럼 어드레스(1)는 1차 클록 싸이클에서 어드레스 버퍼에 클록되어 디코드된다. 2차 클록 싸이클에서, 컬럼 스위치는 감지증폭기에서 나온 해당 데이타(D1)를 읽기 버스(bus)로 전송하고, 컬럼 어드레스(A2)는 어드레스 버퍼에 클록된다. 3차 클록 싸이클에서, 상기 데이타(D1)는 출력 버퍼에 클록되며, D2는 읽기 버스로 전송되고 A3는 컬럼 어드레스 버퍼에 클록된다. D1이 출력에 나타났을 때, D2와 D3는 그 뒤의 파이프라인에 존재한다. 본 기술에 관한 상세한 내용은 베티 프린스의 "고성능 메모리"를 참조하라.

데이타 버스의 가용성과 SDRAM에서의 래칭 CAS간의 클록 싸이클 횟수 지연은 SDRAM의 "CAS 회전지연"이다. 컬럼 어드레스의 도달에 뒤이은 클록의 제 2 전연(leading edge)이 상기 출력 데이타를 이용할 수 있다면, 상기 장치는 2개의 CAS 회전지연을 가진 것으로 설명할 수 있다. 이와 유사하게, 제 1 읽기 명령의 도달에 뒤이은 클록의 제 3 전연에서 상기 데이타가 이용가능하다면, 상기 장치는 3개의 "CAS 회전지연"을 가진 것이라 할 수 있다.

동기식 DRAM(SDRAM)은 프로그램이 가능한 CAS 래치에 부속되어 있다. 전술한 바와 같이, 상기 CAS 회전지연은, 클록 속도(CLK)와 관계없이, 읽기 명령이 개시된 후 어디에서 클록 엣지 싸이클 데이타가 이용가능하게 될지를 결정한다. 상기 프로그램이 가능한 CAS 회전지연은 서로 다른 시스템 클록 주파수를 가진 상이한 메모리 시스템에서 SDRAM이 CAS 회전지연에 영향을 주지않고 효과적으로 사용될 수 있도록 한다.

SDRAM 데이타 경로를 회전지연 단계들로 분할하는 다른 방법이 있다. 웨이브(wave) 파이프라인이 도 1b에 개략적으로 도시되어 있다. 정칙(regular) 클록 파이프라인은 읽기 회전지연이 파이프라인 단계의 수만큼 다중화된 최저속 파이프라인 단계의 지연(즉, 최장 지연)과 동일해진다는 단점이 있다. 보정 클록이 구비된 클록 파이프라인은 각각의 파이프라인 단계에 맞게 조절된 클록 신호를 이용함으로써, 더 긴 파이프라인 단계는 상기 읽기 회전지연에 영향을 주지않고 조절될 수 있다. 더 긴 파이프라인 단계는 당해 파이프라인 시점의 클록보다 더 지연된 클록이 종점에 구비된다. 더 짧은 파이프라인 단계는 당해 파이프라인 종점의 클록보다 더 지연된 클록이 시점에 구비된다. 이러한 구조의 단점은 칩이 지원하는 각각의 CAS 회전지연에 맞춰 클록을 각각 조절하여야 한다는 것이다. 또한, 구조 변화가 회전지연 단계의 파괴(breakdown)에 큰 영향이 끼칠 수 있으며, 설계자는 회전지연 단계의 새로운 분할에 맞춰 모든 클록을 재조절하여야만 한다.

또한, 별도의 회전지연 또는 칩 면적을 추가하지 않고 회전지연 단계가 삽입될 수 있는 공간의 수가 한정된다. 다중 회전지연 단계는 모든 회전지연 단계가 신호가 상기 단계를 전파하는데 필요한 시간과 동일한 것은 아니라는 단점이 있다. 또다른 문제는 칩이 프로그램된 CAS 회전지연에 따라 회전지연 단계를 작동하도록 하거나 작동하지 못하도록 할 필요가 있다는 점이다.

도 1b의 웨이브 파이프라인에서, 데이타의 펄스는 전체 읽기 데이타 경로를 통과한다. 웨이브 파이프라인은 이상적인 데이타 경로 길이에 의존하는 것으로, 이는 모든 데이타 경로가 동일한 것으로 가정하는 것이다. 그러나, 메모리 어레이내의 소정 메모리 셀로부터 구한 데이타는 다른 메모리 셀로부터 구한 데이타보다 빠를 것이다. 이는 판독입력 및 판독출력 데이타 경로에 대한 메모리 셀의 물리적 위치 때문이다. 따라서, 데이타는 칩으로부터 출력되기전에 재동기되어야만 한다. 이러한 데이타 경로의 휨(skew)은 웨이브 파이프라인이 작동할 때 구해진 데이타를 안전하게 재동기화하는 것을 곤란하게 한다.

어드레스 신호가 메모리 접근 시간을 초과하는 싸이클 시간에 데이타 경로에 제공된다면, 메모리로부터 읽혀지는 상기 데이타는 메모리 코어의 고유 지연 기간중 출력되지 않는다. 즉, 웨이브 파이프라인 기술에서, 어드레스 입력 신호는 주기적으로 제공되어지되, 이는 메모리 코어부의 임계경로보다 작다.

또한, 도 2a 및 도 2b에 도시된 바와 같이, 저속 클록은 데이타가 필요할 때까지 웨이브 파이프라인의 출력데이타를 저장하여야 한다.

본 발명은 반도체 메모리에 관한 것으로, 특히 동적램(dynamic random access memory)에서의 파이프라인 데이타 접근에 관한 것이다.

도 1a는 종래의 클록 파이프라인 메모리 회로의 개략도이고,

도 1b는 종래의 웨이브 파이프라인 메모리 회로의 개략도이며,

도 2a 및 도 2b는 고속 및 저속 클록 조건하에서 작동하는 3개의 CAS 회전지연을 가진 SDRAM의 타이밍 파형이고,

도 3은 본 발명의 일반 실시예를 도시한 개략도이며,

도 4는 도 3의 일반 실시예를 더 세부적으로 도시한 개략도이고,

도 5는 본 발명의 제 1 실시예에 따른 타이밍 파형도이며,

도 6a 내지 도 6c는 본 발명의 실시예에 따른 파이프 제어회로의 상세 회로도이고,

도 7a 내지 도 7c는 본 발명의 실시예에 따른 파이프 래치 및 데이타 출력 래치의 상세 회로도이며,

도 8은 본 발명의 실시예에 따른 데이타 출력 제어회로의 개략도이다.

본 발명은 종래 기술과 관련하여 설명한 여러 문제점중 적어도 일부를 완화하기 위한 것이다.

본 발명에 따르면,

(a) 메모리 코어;

(b) 어드레스 입력포트와 I/O 데이타 출력포트 사이에 형성된 읽기 경로;

(c) 상기 읽기 경로내에 위치되어, 각각 복수의 비동기식 제어신호중 해당 신호에 의해 제어되는 복수의 파이프라인 단계;

(d) 상기 비동기식 제어신호를 발생시키는 시간 지연 엘리먼트; 및

(e) 상기 비동기식 제어신호에 응답하여 각각의 단계에 데이타를 래치시키며, 상기 복수의 파이프라인 단계와 연관된 래치;를 포함하고,

상기 데이타는 시스템 클록에 관계없이 전체 파이프라인 단계에서 래치되는 파이프라인 SDRAM이 제공된다.

본 발명의 다른 특징에 따라, 상기 비동기식 제어신호는 칩내부에서 발생되며 서로 다른 회전지연 단계에 최적화된다.

본 발명의 또 다른 특징으로, 상기 단계는 시스템 클록과 무관함에 따라 적당한 재동기 출력에 의해 지원될 수 있는 임의의 CAS 회전지연에서 읽기 데이타 경로가 작동되어질 수 있도록 한다.

본 발명의 또 다른 특징으로, 상기 출력 데이타를 시스템 클록에 동기시키기 위해 상기 읽기 데이타 경로의 단부에 접속된 동기회로가 제공된다.

하기된 도면과 함께 상세한 설명을 참조하면, 본 발명을 더 잘 이해할 수 있을 것이다.

하기의 설명에서, 동일한 부번은 도면에서의 동일 구성요소를 나타내며, 신호는 x 또는 해당 신호 이름 위에 선을 그어 교차 표시하였다. 도 3을 참조하면, 본 발명의 일반 실시예에 따른 파이프라인 반도체 메모리의 개략도가 20으로 표시되어 있다. 상기 메모리는 어드레스 입력포트(25)와 데이타 출력(32) 사이에 형성된 읽기 경로(24)를 가진 코어 메모리 어레이(22)를 포함한다. 상기 읽기 경로(24)는 각각 개별 비동기식 제어신호(28)에 의해 래치되는 회전지연 단계(27)로 분쇄된다. 읽기 경로의 출력(32)에서 시스템 클록(CLK)에 데이타를 재동기시키기 위해, 동기 회로(30)가 읽기 경로의 마지막 회전지연 단계에 접속된다. 상기 데이타는 어드레스 입력(25)에 어드레스 신호(A)가 제공된 후 소정의 클록 싸이클, 즉 시스템의 CAS 회전지연에 따라 시스템 클록(CLK)에 동기된다. 각각 개별 제어신호(28)에 의해 제어되는 3개의 메인 회전지연 단계로 읽기 경로(23)가 분할되는 것은, 일반적으로, 종래의 웨이브 파이프라인보다 적은 휨을 보이지만, 클록 파이프라인을 실시하는데 요구되었던 각 단계에서의 개별 클록 조절없이도 임의의 CAS 회전지연으로 작동할 수 있도록 하는 본 발명에 따른 비동기식 파이프라인 실시를 가능하게 하는 클록 파이프라인 기술과 웨이브 파이프라인 기술의 결합을 나타낸다. 도 3에 대한 설명은 하기된 상세 회로의 개요를 제공한다.

따라서, 도 4를 참조하면, 도 3의 일반 실시예의 세부 개략도가 40으로 표시되어 있다. 도 3에서 회전지연 단계(26)는 어드레스 신호(A_i)를 어드레스 입력포트(25)에서 수신하기 위한 어드레스 입력 래치(42)를 포함하고, 그 출력은 어드레스 프레-디코더(pre-decoder) 래치(44)에 접속되고, 이는 다시 컬럼 어드레스 디코더 래치(46)에 접속된다. 상기 컬럼 어드레스 디코더 래치(46)는 어드레스 신호를 디코딩하고, 메모리 셀 어레이(22)의 선택 메모리 셀(48)에 연결된다. 컬럼 어드레스 디코더(46)는 선택된 메모리 셀(48)로부터 읽혀진 데이타를 감지하는 관련 감지증폭기(미도시)를 활성화시킨다. 상기 감지증폭기의 출력은 지역 데이타버스(DB)를 통해 읽기 메인 증폭기 블록(50)에 접속되며, 본 실시예에서 32비트이다. 상기 읽기 메인 증폭기(50)의 출력은 광역 대이터버스(GDB)에 접속된다. 증폭기(52)는 GDB를 I/O 데이타버스(IODB)에 멀티플렉스시키고, 이는 다시 읽기 데이타버스 증폭기(RDBAMP) 래치 블록(54)에 접속된다.

도 3의 동기 회로(30)는 파이프 래치(56), 출력 버퍼(58) 및 블록(61)으로 표시된 제어회로를 포함한다. 특히, RDBAMP로부터 나온 출력은 하기된 바와 같이 3개의 파이프 래치, 즉 파이프 래치 0, 파이프 래치 1 및 파이프 래치 2의 출력에 선택적으로 접속된다. 상기 파이프 래치로부터 나온 출력은 출력 버퍼(58)의 입력에 함께 접속연결된다.

또한, 상기 메모리는 RAS, CAS, CS와 같은 명령 신호를 수신하는 명령 입력 단자와 시스템 클록(CLK)에 접속된 클록 입력 단자를 가진 명령 래치 회로(62)를 포함한다. 상기 명령 래치(62)는 제 1 제어 신호(64)를 제공하고, 이는 일련의 제어논리 및 지연 엘리먼트(T1 내지 T4)를 통과한다. 각각의 지연 엘리먼트(T1 내지 T4)는 프레-디코더 래치(44), Y 디코더(46), RMA(50) 및 RDBAMP 래치(54)의 입력 래치 단자로 각각 급송되는 개별 지연 제어신호를 생성한다. 이들 신호는 이들 회로에 대한 개별 비동기식 제어신호 역할을 한다. 반면에, 상기 어드레스 래치 클록 입력은 시스템 클록 신호(CLK)로부터 직접 얻어진다.

파이프 래치, 즉 파이프 래치 0, 파이프 래치 1 및 파이프 래치 2의 제어는 파이프 래치 제어회로(61)에 의해 이루어진다. 각각의 파이프 래치는 래치 입력 가능단자에 접속된 개별 파이프 래치 가능신호(enable signal), 즉 래치enx(0), 래치enx(1), 래치enx(2)에 의해 작동된다. 상기 파이프 래치 가능신호는 3개의 카운트 신호(COUNT)를 발생시키는 파이프 카운터(64)로부터 구해진다. 상기 파이프 카운터는 카운트를 전체 파이프 래치의 수에 기초하여 재설정하는 공주(free running) 카운터이다. 소정 클록 후, 카운트는 파이프 카운터 클록 입력단자에 접속된 시스템 클록 신호에 의해 설정된다. 상기 파이프 카운터로부터 나온 출력 COUNT 신호는 카운트 지연 엘리먼트(66)를 통해 카운트 동기 래치(68)에 접속된다. 상기 3개의 래치(68)로부터 나온 출력은 적절한 파이프 래치(56)를 클록킹하는 파이프 래치 가능신호를 제공한다. 상기 래치(68)의 클록 입력 가능단자는, 파이프 래치가 적절한 시간에 래치되도록, 읽기 경로에서 회전지연 단계의 비동기식 제어신호, 이 경우에서는 RDBAMP(54)의 신호(IODB READX)에 접속된다.

선택적으로, 래치(68)에서 CNT DEL과 데이타 IODB READX 신호의 더 정확한 동기가 다음과 같이 이루어질 수 있다: 즉,

카운트 지연회로(66)는 YSG 또는 Y EXTRD와 같이 제어논리 가능신호를 각각 수신하는 다중 지연 단계로 분할될 수 있다. 따라서, 어드레스 전파 및 데이타 검색과 클록 카운트 지연간의 타이밍 관계가 매우 일치하게 된다.

또한, 파이프 카운터(64)의 출력 COUNT는 파이프 래치(56)의 개별 출력 가능단자에 연결된 파이프 래치 출력 가능신호 QEN RISEX를 발생시키는 파이프 지연 엘리먼트(70)에 접속된다. DLL이며 시스템 클록 CLK을 약간 앞서는 CLK IO 신호는 출력 버퍼(58)와 파이프 지연의 출력 가능단자에 접속된다. 상기 DLL(지연 잠금 루프(delay locked loop))은 CLK IO가 출력 버퍼가 데이타를 시스템 클록 엣지와 적절히 동조시킬 수 있도록 하는 것을 보장한다.

상기 회로의 작용을 도 5에 도시된 타이밍 그래프를 참조하여 설명하면 다음과 같다. 시스템 클록의 시간(t₀)에서, 어드레스 래치(42)는 외부 어드레스 신호(A_i)를 래치시키고, 이는 지연 엘리먼트(T1)가 설정한 지연(T1) 이후에 상기 어드레스를 래치시키는 프레-디코더 래치(44)로 자유롭게 전파하게 된다. 상기 어드레스 신호는 Y 디코더(46)에 디코드되고, T1 및 T2 만큼 CLK로부터 지연된 신호 YSG에 의해 래치된다. 이때, 적당한 컬럼이 활성화되고, 데이타는 메모리 셀로부터 컬럼 감지증폭기로 읽혀진 다음 T1+T2+T3 만큼 CLK로부터 지연된 IOREAD 신호에 의해 RMA(50)에 래치된다. 그 직후, 상기 데이타는 광역 데이타버스(GDB)에서 이용가능하다. 상기 RDBAMP(54)는 T4 만큼 IOREAD로부터 지연된 신호 IODB READ에 의해 시간(t1)에서 래치되어 DOUTE 신호를 제공할 수 있다.

전술한 바와 같이, 일반적으로, 이러한 비동기식 제어신호는 파이프라인 단계를 제어하기 위해 사용된다. 이들 신호는 데이타가 래치(보통, 래치 증폭기)로 읽혀지는 시점을 제어한다. 일단 래치로 읽혀지면, 데이타는 다음 단계로 자유롭게 전파하게 된다. 각각의 제어신호는 선행 회전지연 단계로부터 나온 제어신호를 지연시킴으로써 발생된다. 제 1 단계는 외부 클록 CLK로 시작된다. 다음 단계는 외부 클록으로부터 지연된 제어신호에 선행 단계로부터 나온 데이타를 래치하게 된다. 이러한 지연중 일부는 읽힘이 발생할지 여부를 제어하는데 사용되는 회로에서 본질적인 것임인 반면, 일부 지연은 타이밍 지연 엘리먼트를 사용하여 일부러 부가된 것임을 알 수 있다. 일반적으로, 이는 저속으로 작동하도록 된 크기의 버퍼로 구성되며, 추가적인 저항성 및 용량성 엘리먼트를 포함할 수 있다.

따라서, 지연(T1 내지 T4)은 외부 클록 타이밍과 무관한 특수 메모리에 맞도록 최적화될 수 있다. 각각의 래치에 대한 지연은 블록간의 전파 지연을 조절하도록 선택된다. 따라서, 읽기 메인 증폭기 래치에 제공된 클록 신호는 컬럼 디코더 래치에 제공된 클록 신호로부터 동기 및 지연됨으로써, 메모리 영역(22)중 서로 다른 영역으로부터 읽기 메인 증폭기(50)에 데이타를 복원시키는데 있어서 지연을 조절하게 된다.

시간(t₁)에 RDBAMP(54)에 일단 래치된 데이타는 종래의 웨이브 파이프라인과 같이 메모리 출력(32)의 시스템 클록 CLK에 재동기되어야만 한다. 이는 다음과 같이 이루어진다. 상기 파이프 래치(56)는 데이타가 고속 데이타 또는 저속 클록일 경우 저장될 수 있도록 한다. 일반적으로, 필요한 래치의 수는 지원되는 회전지연 단계의 수와 동일하다. 매시간 읽기가 실시되고, 그중 하나가 도 5에 도시된 COUNT 신호는 카운트 지연 엘리먼트(66)에 의해 비동기식으로 지연되고 마지막 단계용 제어신호, 본 실시예의 경우, IODB READ에 의해 클록 동기 래치(68)에 클록된다. 이러한 시간 지연 COUNT 신호는 RDBAMP(54)로부터 나온 데이타가 어떠한 래치(56)에 저장되어야 하는지를 결정하는 LATCH EN을 발생시킨다. 또한, 칩이 프로그램되는 현재의 CAS 회전지연에 의해 결정되는 바와 같이, 상기 COUNT 신호도 적당한 수의 클록 싸이클 만큼 지연된다. 도 5에서 QEN RISE로 표시된 클록 지연 COUNT 신호는 어떠한 래치(56)가 데이타를 출력 버퍼(58)에 출력할 수 있는 출력을 가질 것인가를 제어한다. 일단 COUNT가 설정되면, 카운트 지연 회로(66)를 통해 지연된 후, LATCH ENX 신호를 발생시키기 위해 IODB READX 신호와 클록 동기 래치(68)에서 결합된 CNT DEL 신호가 발생된다. 파이프 지연 회로에서의 소정의 클록 지연 후, 출력이 적당한 클록 싸이클에 대한 데이타를 가진 래치를 형성할 수 있도록 QEN RISEX가 단정된다. 상기 래치(56)는 래치 세트로부터 출력되는 제 1 데이타인 FIFO 레지스터와 같이 작용하되, 제 1 데이타는 래치(56) 세트중 하나에 입력된다.

따라서, 읽기 경로의 래치는 상기 경로를 비동기식 파이프라인의 회전지연 단계로 분할함을 전술한 설명으로부터 알 수 있을 것이다. 칩 구조와 최대 작동주파수는 이들 단계의 수와 위치를 결정한다. 일반적으로, 작동주파수가 높으면 더 많은 수의 짧은 파이프라인 단계가 필요하게 된다. 소정 단계에서 데이타 경로의 수를 배가하고 데이타 경로사이에서 교체하는 다른 기술들이 사용될 수 있다. 예를 들어, 감지증폭기로부터 출력된 읽기는 2개의 데이타버스 사이에서 교체된다. 이는 모사이드 특허 제 5,416,743호에 개시되어 있다. 단계의 배치는 일반적으로 증폭기 또는 버퍼의 위치에 의해 지정되며, 이는 넓은 면적손실을 초래하지 않고 래치로 전환될 수 있다. 상세하게 설명하면, 전술한 설명과 하기된 설명에서, 회전지연 단계는 신호 또는 데이타 경로에 지연을 유도할 수 있는 임의의 회로 엘리먼트를 의미한다.

도 6 내지 도 8을 참조하면, 도 4의 일반 실시예의 상세도가 도시되어 있다. 따라서, 도 6a를 참조하면, 파이프 제어 회로(61)는, 클록 입력 단자 CLK의 입력 시스템 클록 주파수에 의해 결정되는 2진 카운트(COUNT 0 및 COUNT 1)를 발생시키는 것으로 도 6b에 상세하게 도시되어 있는 파이프 카운터(90)를 포함한다. 각각의 카운트 라인, 즉 COUNT 1 및 COUNT 0은 개별 카운트 지연 엘리먼트(92)(94)에 접속된다. 지연된 카운트 신호는 입력 2진 카운트를 디코딩하여 3개의 카운트 지연 라인(98), 즉 CNT0 DEL, CNT1 DEL, CNT2 DEL중 하나를 활성화시키는 카운트 디코더(96)에 접속된다. 이들 지연된 카운트 라인(98)상의 신호는 도 5에 도시된 COUNT 신호에 해당한다. 도 5에서, 모든 엘리먼트는 단순하게 나타내기 위해 3개의 파이프 래치를 제외하고 3개의 소자중 단지 하나와 함께 표시되었다. 상기 지연된 COUNT 신호(98)는 개별 클록 래치(100)의 입력에 접속되며, 그 출력은 버퍼되어 도 5에서 LATCH ENX(0), LATCH ENX(1), LATCH ENX(2)에 해당하는 개별 래치 가능신호를 제공한다. 이들 래치(100)의 클록 입력 단자는 인버터를 통해 마지막 회전지연 단계로부터 나온 IODB READ 비동기식 제어신호에 접속된다.

또한, 파이프 카운터(90)도 출력이 제 2 디코더(102)에 접속되어 있으며, 이 또한 개별 파이프 지연 엘리먼트(104)(106)(108)에 연결된 개별 카운트 신호 CNT 0, CNT 1 및 CNT 2를 제공한다. 파이프 지연 회로의 상세한 회로도가 도 6c에 도시되어 있다. 파이프 지연의 출력은 CLK IO 신호에 의해 제어되고, 도 5를 참조하면, 파이프 래치(56)의 출력 래치 가능에 연결된 QEN RISE 신호를 발생시킨다. 해당 QEN FALL 신호는 시스템 클록의 하강 엣지를 위해 발생되는 반면, QEN RISE는 시스템 클록의 상승 엣지에 해당한다.

도 7a 및 도 7b를 참조하면, 파이프 래치(56)와 출력 버퍼 회로가 상세하게 도시되어 있다. 도 7a에 도시된 바와 같이, IODB 데이타버스로부터 나온 데이타 비트는 RDB 증폭기(110)의 입력에 수신된다. 데이타가 시스템 클록의 상승 및 하강 에지에서 클록되는 이중 데이타 속도(DDR) 때문에, 본 실시예에는 2개의 RDBAMPS가 도시되어 있다. RDBAMPS로부터 나온 출력은 일련의 6개의 파이프 래치(112 내지 122)에 접속된다. 상기 DDR 때문에, 3개 대신 6개의 래치가 요구된다. 파이프 래치(112 내지 122)의 가능 입력은 도 6a의 회로로부터 구한 개별 래치 가능신호에 접속된다. 상단의 3개의 파이프 래치(112 내지 116)는 그 출력이 3 OR 2 NAND 게이트(124)의 입력에 접속된다. 이와 유사하게, 하단의 3개의 래치(118 내지 122)는 그 출력이 3 OR 2 NAND 게이트(126)에 접속된다. QEN RISE 신호는 3 OR 2 NAND 게이트(124)의 입력에 접속되며, 그 출력은 도 7b에 도시된 출력 버퍼의 DOUT RISE, DOUT RISEX 입력에 데이타를 가능할 때 접속시킨다. 도 7a에 도시된 바와 같이, DDR 때문에, 데이타가 상단의 3개 또는 하단의 3개 래치로 향하도록 하기 위한 시스템 클록 제어신호 EDGE가 제공된다. 또한, 데이타 경로의 속도에 비해 고속인 시스템 클록으로 인하여, 상기 3 OR 2 NAND 게이트(124 또는 126)는 미리 작동함으로써, 데이타가 파이프 래치로부터 출력 버퍼까지 통과할 수 있도록 한다. 선택적으로, 저속 클록인 경우, 시스템은 데이타를 수신하고 클록을 기다림으로써, 3 OR 2 NAND 게이트(124 또는 126)를 이용한다. 다시 도 7b를 참조하면, 도 4에 도시된 바와 같은 데이타 출력 버퍼(58)는 데이타 출력 래치(130 내지 136)을 포함한다. 상기 데이타 출력 래치(130 내지 136)의 입력 가능 단자는 정확한 시스템 클록 엣지에 대한 동기를 위해 CLK IO 신호에 접속된다. 상기 파이프 래치(112 내지 122)의 상세한 회로 작용이 도 7c에 도시되어 있다.

따라서, 본 발명은 고속 및 저속 시스템 클록 모두를 용이하게 조절할 수 있으며, 파이프라인 반도체 메모리를 제조하기 위한 유연한 방법을 제공함을 알 수 있다. 또한, 유연한 구조로 인하여 내부 신호를 더 정확하게 일치시키는 읽기 경로의 분할이 가능하다. 또한, 데이타 출력을 클록하기 전에 소정의 클록 싸이클 수를 기다리도록 단순히 파이프 지연 엘리먼트(70)로부터 나온 출력을 지연시킴으로써, 다양한 CAS 래치를 조절할 수 있다.

본 발명은 특정 실시예를 참조하여 설명되였으나, 첨부된 청구범위에 나타난 본 발명의 사상과 범주를 벗어나지 않는 다양한 변경이 이루어질 수 있음을 당업자는 알 수 있을 것이다.

Claims (6)

1. (a) 주소가능 메모리 엘리먼트를 갖고, 각각 해당 비동기식 제어신호에 의해 제어되는 하나 또는 그 이상의 파이프라인 단계를 가진 메모리 코어;

   (b) 어드레스 입력포트와 I/O 데이타 포트 사이에 형성되며, 상기 메모리 코어를 포함하는 읽기 경로;

   (c) 상기 비동기식 제어신호를 발생시키는 지연 엘리먼트; 및

   (d) 상기 비동기식 제어신호중 적어도 하나에 응답하여 각각의 단계에 데이타를 래치시키며, 상기 각각의 파이프라인 단계와 연관된 래치;를 포함하고,

   상기 데이타는 시스템 클록에 관계없이 전체 파이프라인 단계에서 래치되는 것을 특징으로 하는 파이프라인 동기식 동적램.
2. 제 1 항에 있어서, 상기 출력 데이타를 시스템 클록에 동기시키기 위해 상기 I/O 포트에 접속된 동기회로를 포함하는 것을 특징으로 하는 파이프라인 동기식 동적램.
3. 제 2 항에 있어서, 상기 동기회로는 병렬로 연결된 복수의 파이프 래치를 포함하고, 각각의 파이프 래치는 데이타를 연속 래치에 순차적으로 입력하기 위해 개별 파이프 제어신호에 응답하는 것을 특징으로 하는 파이프라인 동기식 동적램.
4. 제 3 항에 있어서, 상기 파이프 제어신호는 파이프 카운터에 의해 발생되며, 상기 카운터는 그 출력에 접속된 파이프 지연 엘리먼트를 포함하는 것을 특징으로 하는 파이프라인 동기식 동적램.
5. 제 4 항에 있어서, 상기 지연을 발생시키는 파이프 지연 엘리먼트는 상기 회전지연 단계 지연의 합과 일치하는 것을 특징으로 하는 파이프라인 동기식 동적램.
6. (a) 주소가능 메모리 엘리먼트를 가진 메모리 코어의 I/O 데이타 포트와 어드레스 입력 포트 사이에, 하나 또는 그 이상의 파이프라인 엣지를 포함한 읽기 경로를 형성시키는 단계;

   (b) 시스템 클록에 응하여 상기 I/O 포트로부터 데이타를 래칭하는 단계;

   (c) 마스터 제어신호로부터 비동기식 제어신호를 발생시키는 단계; 및

   (d) 상기 비동기식 제어신로로 파이프라인 단계를 제어하는 단계를 포함하고,

   상기 각각의 파이프라인 단계에서 래치된 데이타는 시스템 클록과 무관하게 타이밍되는 것을 특징으로 하는 동기식 동적램 파이프라이닝 방법.