KR102101390B1 - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

Info

Publication number
KR102101390B1
KR102101390B1 KR1020130119845A KR20130119845A KR102101390B1 KR 102101390 B1 KR102101390 B1 KR 102101390B1 KR 1020130119845 A KR1020130119845 A KR 1020130119845A KR 20130119845 A KR20130119845 A KR 20130119845A KR 102101390 B1 KR102101390 B1 KR 102101390B1
Authority
KR
South Korea
Prior art keywords
pipe
control signal
signal
response
output control
Prior art date
Application number
KR1020130119845A
Other languages
English (en)
Other versions
KR20150041389A (ko
Inventor
구기봉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130119845A priority Critical patent/KR102101390B1/ko
Priority to US14/106,821 priority patent/US9287855B2/en
Priority to CN201410160479.5A priority patent/CN104517626B/zh
Publication of KR20150041389A publication Critical patent/KR20150041389A/ko
Priority to US15/018,017 priority patent/US9489992B2/en
Application granted granted Critical
Publication of KR102101390B1 publication Critical patent/KR102101390B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Dram (AREA)
  • Advance Control (AREA)

Abstract

본 기술은 데이터 트레이닝(Data training)시 발생할 수 있는 비정상적인 파이프 입출력제어신호를 리셋하는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공하는 것으로서, 특히 라이트 동작 구간을 제외한 구간에서 파이프 입출력제어신호의 리셋 동작이 실행된다. 파이프 입력제어신호에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호에 응답하여 순차적으로 데이터를 출력하는 파이프래치, 커맨드 신호와 레이턴시 정보에 응답하여 파이프 입력제어신호와 파이프 출력제어신호를 생성하고 이를 이용하여 파이프래치의 입출력 동작을 제어하는 파이프래치 제어부, 파이프 입력제어신호와 파이프 출력제어신호를 입력받아 레이턴시 오류를 검출하고 이에 응답하여 파이프 래치 제어부의 파이프 입력제어신호와 파이프 출력제어신호를 리셋하는 오류검출부를 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM INCLUDING THEREOF}
반도체 설계기술에 관한 것으로, 더욱 상세하게는 파이프 래치를 구비하는 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
반도체 메모리 장치는 입력 데이터를 래칭하기 위한 다수의 파이프 래치를 구비하고 스트로브 신호(DQS)에 따라 제공된 데이터를 정렬 및 기록하는 라이트 동작을 수행한다. 또한, 메모리 장치에 라이트 동작을 수행하는 동안, 클럭 신호와 데이터 스트로브 신호가 적절한 타이밍 내에 각 메모리 장치에 도달하는 것을 보장하기 위해 라이트 레벨링 동작을 통한 트레이닝을 수행하여 안정적인 동작을 수행하도록 한다.
도 1은 종래의 반도체 장치의 데이터 트레이닝시 문제점을 보여주는 타이밍도이다.
도 1을 참조하면, 파이프 입출력제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)가 잘못된 데이터 트레이닝 이후 'FAIL' 되는것을 보여주고 있다.
우선, 데이터 트레이닝이 시작되면 라이트 커맨드(10)가 인가되고 카스 라이트 레이턴시(CWL:Cas Write Latency:라이트 커맨드의 인가로부터 외부로부터 라이트 데이터가 입력되기 까지의 레이턴시) 이후 데이터 스트로브 신호(DQS)와 클럭 신호(CLK)의 위상을 비교하게 된다. 이때 데이터 스트로브 신호(DQS)와 클럭신호(CLK)의 엣지는 얼라인(Align) 되더라도 데이터 스트로브 신호(DQS)가 카스 라이트 레이턴시(CWL)에 맞게 입력되지 않는 경우 파이프 래치에 오동작이 발생한다.
도 1은 카스 라이트 레이턴시 (CWL)보다 한 클럭 빠른(CWL-1) 시점에 데이터 스트로브 신호(DQS)가 입력되는 경우를 보여주고 있다. 이때, 파이프 래치에서 사용되는 파이프 입력제어신호(WPIPE_IN<0>)는 'Fail' 이 발생한다. 이어서, 이후 입력되는 라이트 커맨드(20)에 대응하는 데이터 스트로브 신호(DQS)가 카스 라이트 레이턴시(CWL)에 맞게 입력되더라도 파이프 입출력제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)는 'Fail' 이 발생한다.
참고로, 파이프 입출력 제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)는 데이터 트레이닝 동작시 순차적으로 활성화되는 신호이다. 즉, 파이프 입력제어신호(WPIPE_IN<0:1>)가 순차적으로 활성화 되고, 파이프 출력 제어신호( WPIPE_OUT<0:1>)가 순차적으로 활성화된다.
기술된 실시예의 발명들이 해결하고자 하는 과제는 데이터 트레이닝(Data training)시 발생할 수 있는 비정상적인 파이프 입출력제어신호를 제어할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 장치는 파이프 입력제어신호에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호에 응답하여 순차적으로 데이터를 출력하는 파이프래치; 커맨드 신호와 레이턴시 정보에 응답하여 상기 파이프 입출력제어신호를 생성하고 이를 이용하여 상기 파이프래치의 입출력 동작을 제어하는 파이프래치 제어부; 및 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 입력받아 레이턴시 오류를 검출하고 리셋 신호를 생성하는 오류검출부를 구비하되, 상기 파이프 래치는 상기 리셋신호에 응답하여 상기 파이프 입력 제어신호와 상기 파이프 출력 제어신호를 리셋할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 파이프 입력제어신호에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호에 응답하여 순차적으로 데이터를 출력하는 파이프래치; 및 라이트 커맨드 신호와 레이턴시 정보에 응답하여 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 생성하고 이를 이용하여 상기 파이프래치의 입출력 동작을 제어하는 파이프래치 제어부를 구비하되, 라이트 커맨드와 레이턴시 정보 및 버스트랭스에 따라 결정되는 라이트 구간 이외에 구간에서 활성화되는 파이프 리셋 신호를 생성하는 활성화 제어부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치는 컨트롤러로부터 출력되는 커맨드 신호에 응답하고, 데이터 및 데이터 스트로브 신호를 이용하여 데이터를 래치하고 상기 컨트롤러로 출력하는 메모리 장치; 및 리셋신호에 응답하여 상기 데이터를 재송신하는 컨트롤러를 구비하되, 상기 메모리 장치는, 파이프 입력제어신호에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호에 응답하여 순차적으로 데이터를 출력하는 파이프래치; 상기 커맨드 신호와 레이턴시 정보에 응답하여 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 생성하고 이를 이용하여 상기 파이프래치의 입출력 동작을 제어하는 파이프래치 제어부; 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 입력받아 레이턴시 오류를 검출하고 상기 리셋 신호를 생성하는 오류검출부를 구비하되, 상기 파이프 래치는 상기 리셋신호에 응답하여 상기 파이프 입력 제어신호와 상기 파이프 출력 제어신호를 리셋할 수 있다.
실시예의 반도체 장치는 안정적인 파이프 래치 동작을 확보함으로써 데이터 트레이닝(Data training) 동작의 신뢰성을 높여 줄 수 있는 효과를 얻을 수 있다.
도 1은 종래의 반도체 장치의 데이터 트레이닝시 문제점을 보여주는 타이밍도이다.
도 2는 제 1 실시예에 따른 반도체 장치에 따른 블럭 구성도이다.
도 3은 본 발명의 제 1 실시예의 파이프래치의 회로도이다.
도 4는 본발명의 제 2 실시예에 따른 반도체 장치에 따른 블럭 구성도이다.
도 5는 도 4의 파이프래치 제어부의 회로도이다.
도 6은 도 4의 활성화 제어부의 동작을 설명한다.
도 7은 도 4 및 도 5의 트레이닝 동작을 설명하기 위한 타이밍도 이다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 시스템의 블럭 구성도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치에 따른 블럭 구성도이다.
도 2를 참조하면, 반도체 장치는 파이프 래치 제어부(20), 오류 검출부(21), 파이프 래치(23)를 포함할 수 있다.
파이프 래치 제어부(20)는 라이트 커맨드(WT)와 카스 라이트 레이턴시(CWL) 그리고 데이터 스트로브 신호(DQS)를 입력받고 오류검출부(21)로부터 제공받은 파이프 리셋신호(WPIPE_RESETB)에 응답하여 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)의 리셋 동작을 실행할 수 있다.
오류검출부(21)는 파이프 래치 제어부(20)로부터 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 입력받아 레이턴시 오류를 검출하고 이에 응답하여 파이프 리셋신호(WPIPE_RESETB)를 생성한다.
여기서, 레이턴시 오류란 카스 라이트 레이턴시(CWL)에 맞게 데이터 스트로브 신호(DQS)가 입력되지 않는 상황을 의미하며, 도 1에서 볼 수 있듯이, 레이턴시 오류 상황에서는 파이프 입출력제어신호(WPIPE_IN, WPIPE_OUT)가 순차적으로 활성화되지 않는다.
파이프래치(23)는 파이프 입력제어신호(WPIPE_IN)에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호(WPIPE_OUT)에 응답하여 순차적으로 데이터를 출력할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)가 순차적으로 활성화되지 않는 상태를 검출하고 이에 따라 파이프 입력 제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 리셋하는 것이 가능하다.
도 3은 도 2의 파이프래치(23)의 회로도이다.
도 3을 참조하면, 파이프래치(23)는 파이프 입력제어신호(WPIPE_IN<0:1>)를 입력받는 입력 래치부(23a)와 파이프 출력제어신호(WPIPE_OUT<0:1>)을 입력받는 출력 래치부(23b)로 구성될 수 있다. 도 3에는 입력 래치부(23a)와 출력 래치부(23b)는 두개의 파이프 입출력신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)에 대응하는 래치회로를 도시하였으나, 파이프 입력제어신호와 파이프 출력제어신호와 래치회로의 개수는 설계에 따라 달라질 수 있다.
입력 래치부(23a)는 파이프 입력제어신호(WPIPE_IN<0:1>)를 입력받아 데이터(DATA_IN)를 래치하고, 출력 래치부(23b)는 파이프 출력신호(WPIPE_OUT<0:1>)를 입력받아 입력 래치부(23a)가 래치한 데이터를 출력할 수 있다.
도 2 및 도 3을 참조하여 간단한 회로 동작을 설명하기로 한다.
우선 라이트 커맨드(WT)에 따라 데이터 스트로브 신호(DQS)가 입력되면
파이프 래치 제어부(20)는 파이프 입출력제어신호(WPIPE_IN, WPIPE_OUT)을 생성한다. 이때, 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)가 순차적으로 활성화되지 않는 경우 오류검출부(21)는 파이프 리셋신호(WPIPE_RESETB)를 파이프 래치 제어부(20)에 출력하고, 파이프 래치 제어부(20)는 파이프 리셋신호(WPIPE_RESETB)에 응답하여 리셋된 파이프 입력제어신호(WPIPE_IN)와 리셋된 파이프 출력제어신호(WPIPE_OUT)를 파이프 래치(23)에 출력할 수 있다. 파이프래치(23)는 리셋된 파이프 입출력제어신호(WPIPE_IN, WPIPE_OUT)에 의하여 잘못된 데이터가 래치 및 출력되는 것을 방지할 수 있다.
도 4는 본발명의 제 2 실시예에 따른 반도체 장치에 따른 블럭 구성도이다.
도 4를 참조하면, 반도체 장치는 커맨드 디코더(31), 활성화 제어부(32), 파이프 래치 제어부(33), 파이프래치(35)를 포함할 수 있다.
커맨드 디코더(31)는 외부 커맨드를 디코딩하여 내부 커맨드로서 출력한다. 이때, 외부 커맨드는 칩 선택 신호(CS, Chip Selection), 컬럼 어드레스 스트로브 신호(CAS, Column Address Strobe), 로우 어드레스 스트로브 신호(RAS, Row Address Strobe), 라이트 인에이블 신호(WE, Write Enable)등을 포함할 수 있다.
활성화 제어부(32)는 특정 구간에 있어서 파이프 리셋신호(WPIPE_RESETB)를 생성할 수 있다. 실시예에서의 특정구간은 라이트 동작 이외의 구간이 될 수 있다. 활성화 제어부(32)는 커맨드 디코더(31)에서 제공되는 라이트 커맨드(WT)와 카스 라이트 레이턴시(CWL)와 버스트랭스(BL)의 정보를 이용하여 파이프 래치 제어부(33)를 리셋하는 파이프 리셋신호(WPIPE_RESETB)를 생성할 수 있다.
여기서, 카스 라이트 레이턴시(CWL)는 라이트 커맨드(WT)의 인가로부터 외부로부터 라이트 데이터가 입력되기까지의 레이턴시이며 버스트랭스(BL)는 메모리 장치의 프리페치(prefetch)기능에 따라 한번에 입출력되는 비트의 수를 의미할 수 있다. 다시말하면, 카스 라이트 레이턴시(CWL)와 버스트랭스(BL)을 가지고 라이트 동작 구간을 정의하는 것이 가능하다.
추가적으로, 활성화 제어부(32)는 카스 라이트 레이턴시(CWL)를 기준으로 파이프 리셋신호(WPIPE_RESETB)의 활성화 구간 또는 비활성화 구간을 설정할 수 있다. 특히, 신호를 활성화하는 방법으로는 예들 들어 쉬프터(Shifter)등을 이용하여 라이트 커맨드(WT)를 카스 라이트 레이턴시(CWL)만큼 이동하여 설정할 수 있다.
파이프 래치 제어부(33)는 파이프래치(35)의 입출력 동작을 제어하며 활성화 제어부(32)로부터 제공받은 파이프 리셋신호(WPIPE_RESETB)에 응답하여 파이프 입력제어신호(PIPE_IN)와 파이프 출력제어신호(PIPE_OUT)를 리셋한다.
파이프래치(35)는 파이프 입력제어신호(WPIPE_IN)에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호(WPIPE_OUT)에 응답하여 순차적으로 데이터를 출력할 수 있다.
도 5는 도 4의 파이프래치 제어부(33)의 회로도이다.
설명의 편의를 위해 두개의 파이프 출력제어신호(WPIPE_OUT<0:1>)를 대표로 설명하고 있으나 복수의 파이프 입력제어신호(WPIPE_IN<0:1>)에 대응하는 복수의 회로가 더 구비될 것이다. 또한 파이프 래치 제어부(33)가 입력받는 출력신호(LOAD_DQS)는 데이터스트로브신호(DQS)에서 파생된 신호일 수 있다. 예컨대, 출력신호(LOAD_DQS) 신호는 라이트 동작시 카스라스 레이턴시 + 버스트랭스/2 (CWL+BL/2) 이후 발생되며, 데이터스트로브신호 도메인(DQS Domain)으로써 파이프 입력제어신호(WPIPE_IN)의 기준신호이다.
도 5를 참조하면, 파이프 래치 제어부(33)는 쉬프팅부(33a)와, 리셋부(33b)와, 파이프 출력제어신호 생성부(33c)를 포함할 수 있다.
쉬프팅부(33a) 출력신호(LOAD_DQS)를 입력받고 쉬프팅 동작을 통하여 제 1 노드 신호(QF<0>)와 제 2 노드 신호(QF<1>)를 생성할 수 있다.
리셋부(33b)는 파이프 리셋신호(WPIPE_RESETB)의 "L" 레벨에 응답하여 접지전압(VSS) 레벨을 쉬프팅부(33a)에 인가할 수 있다
파이프 출력제어신호 생성부(33c)는 출력신호(LOAD_DQS)와 제 1 노드 신호(QF<0>)와 제 2 노드 신호(QF<1>)에 응답하여 제 1 및 제 2 파이프 출력제어신호(WPIPE_OUT<0:1>)을 생성할 수 있다.
또한, 도 5는 파이프 출력제어신호(WPIPE_OUT)의 생성회로를 기준으로 설명하였으나 출력신호(LOAD_DQS)를 입력신호(LOAD_CLK)로 대체하여 파이프 입력제어신호(WPIPE_IN)를 생성하는 회로 역시 동일하게 구성하여 파이프 입력제어신호(PIPE_IN)를 리셋할 수 있다.
또한, 상기 쉬프팅부(33a)와 파이프 출력제어신호 생성부(33c)를 출력신호(LOAD_DQS)를 이용하여 파이프 입출력제어신호(WPIPE_IN, WPIPE_OUT)를 생성하는 생성부라 칭할 수 있다.
본 발명의 실시예는 파이프 리셋신호(WPIPE_RESETB)에 응답하여 쉬프팅부(33a)의 리셋 동작을 제어하는것이 가능하다.
이하, 도 4 및 도5 을 참조하여 동작을 설명하기로 한다.
커맨드 디코더(31)는 외부 커맨드(CMD_EXT)를 입력받아 라이트 커맨드(WT)를 생성하여 활성화 제어부(32)에 입력한다.
활성화 제어부(32)는 라이트 커맨드(WT)에 응답하고 카스 라이트 레이턴시(CWL) 와 버스트 랭스(BL)를 이용하여 라이트 구간 이외의 구간에서 파이프 리셋신호(WPIPE_RESETB)를 생성한다.
파이프 래치 제어부(33)는 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)을 생성하고 파이프 리셋신호(WPIPE_RESETB)에 응답하여 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)의 리셋동작을 제어한다. 자세히는, 리셋부(33b)는 파이프 리셋신호(WPIPE_RESETB)의 "L" 레벨에 응답하여 접지전압(VSS) 레벨을 쉬프팅부(33a)에 인가하게 된다. 이때 제 1 노드 신호(QF<0>)와 제 2 노드 신호(QF<1>)의 값은 '0' 이 된다. 이때, 파이프 출력제어신호 생성부(33c)는 제 1 노드 신호(QF<0>)와 제 2 노드 신호(QF<1>)의 값을 이용하여 제 1 및 제 2 파이프 출력제어신호(WPIPE_OUT<0:1>)의 값을 '0' 으로 리셋할 수 있다.
도 6은 도 4의 활성화 제어부(32)의 동작을 설명한다.
도 6을 참조하면, 라이트 커맨드(WT) 인가 후 데이터(DQ) 와 데이터 스트로브 신호(DQS)가 입력되는 라이트 구간과 이 구간에서 파이프 리셋신호(WPIPE_RESETB)를 비활성화 하는 타이밍도가 도시되어 있다. 이하, 리셋 디스에이블 신호(WPIPE_RST_DIS)와 리셋 인에이블 신호(WPIPE_RST_EN)는 라이트 커맨드(WT)를 제공받아 쉬프트시켜 생성되는 신호로써 파이프 리셋신호(WPIPE_RESETB)의 활성화 또는 비활성화 구간을 설정하는데 사용될 수 있다.
여기서 라이트 구간은 라이트 커맨드(WT)인가 후 카스 라이트 레이턴시(CWL) 부터 카스 라이트 레이턴시(CWL) + 버스트랭스/2(BL/2) + N 으로 정의할 수 있다. 라이트 커맨드 인가 후 라이트 구간보다 M 클록 빠른 시점에서 리셋 디스에이블 신호(WPIPE_RST_DIS)가 생성할 수 있다. 리셋 디스에이블 신호(WPIPE_RST_DIS)가 활성화되면 파이프 리셋 신호(WPIPE_RESETB)가 "H" 레벨로 비활성화된다. 이후 라이트 동작 구간이 끝난 후 N 클럭 늦게 리셋 인에이블 신호(WPIPE_RST_EN)가 활성화된다. 라이트 동작 구간이 이후에 파이프 입력신호(WPIPE_IN<0>)와 파이프 출력신호 (WPIPE_OUT<0>)가 생성된다. 여기서 M, N 은 설계에 따라 조절 가능한 요소이다.
리셋 디스에이블 신호(WPIPE_RST_DIS)가 생성된 후부터 리셋 인에이블 신호(WPIPE_RST_EN)가 활성화되는 시점 까지가 제 1 구간이라고 한다면 제 1 구간은 파이프 동작 구간을 포함하게 된다. 제 1 구간에서는 파이프 리셋 신호(WPIPE_RESETB)가 "H" 레벨로 비활성화 된다. 제 1 구간을 제외한 모든 구간을 제 2 구간이라고 한다면 제 2 구간에서는 파이프 리셋신호(WPIPE_RESETB) 가 항상 "L" 레벨로 활성화되어 있으며 이때 파이프 입력제어신호(WPIPE_IN<0>) 와 파이프 출력제어신호(WPIPE_OUT<0>)의 값은 '0' 이 된다. 즉, 연속되는 라이트 커맨드 입력시 라이트 구간을 포함한 최소 임계 구간 이외의 구간에서는 파이프 입력제어신호(WPIPE_IN<0>) 와 파이프 출력제어신호(WPIPE_OUT<0>) 를 항상 리셋할 수 있다.
한편, 파이프 리셋신호(WPIPE_RESETB)는 다른 신호가 대체가능하다. 즉, 라이트 구간 이외에 활성화되는 모든 신호를 파이프 리셋신호(WPIPE_RESETB)로 대체 가능하다. 예컨대, 전원이 초기화되었음을 나타내는 파워업 신호(PWRUP)를 이용할 수 있다.
도 7은 도 4 및 도5의 트레이닝 동작을 설명하기 위한 타이밍도 이다.
도 7을 참조하면, 데이터 트레이닝시 라이트 커맨드(60)를 입력하여 데이터 스트로브 신호(DQS)와 클럭 신호(CLK)의 위상을 비교하여 비정상적인 시점(예컨대, CWL-1)에 데이터 스트로브 신호(DQS)가 입력되면 파이프 입력신호(WPIPE_IN<0>)는 'Fail' 이 발생 된다. 또한, 잘못된 데이터 트레이닝 이후에 정상적인 시점에 라이트 커맨드를 인가하여도 파이프 입출력제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)의 'Fail'이 발생하였다.
하지만, 본발명의 실시예에서는 연속되는 라이트 커맨드(70)이전에 파이프 리셋신호(WPIPE_RESETB)를 활성화하여 파이프 입출력제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)의 값을 리셋함으로써 입출력제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)의 'Fail'을 방지할 수 있다.
따라서, 연속되는 라이트 커맨드(70)인가 후에 파이프 입출력제어신호(WPIPE_IN<0:1>, WPIPE_OUT<0:1>)의 값이 순차적으로 생성될 수 있다.
도 8은 본발명의 제 3 실시예에 따른 반도체 시스템의 블럭 구성도이다.
도 8을 참조하면, 반도체 시스템은 컨트롤러(1000)와 메모리(50)를 포함할 수 있다.
메모리장치(50)는 컨트롤러(1000)로 부터 커맨드(CMD)와, 데이터 스트로브 신호(DQS), 데이터(DQ)를 제공받을 수 있다. 메모리장치(50)는 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 이용하여 데이터를 래치하고 상기 컨트롤러(1000)로 출력할 수 있다.
또한, 메모리 장치(50)는 파이프 래치 제어부(51)와, 오류 검출부(52)와, 파이프 래치(53)를 포함할 수 있다.
파이프 래치(51)는 파이프 입력제어신호(WPIPE_IN)에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호(WPIPE_OUT)에 응답하여 순차적으로 데이터를 출력할 수 있다. 또한, 파이프 래치(51)는 파이프 리셋신호(WPIPE_RST)에 응답하여 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 리셋할 수 있다.
파이프 래치 제어부(52)는 라이트 커맨드(WT)와 레이턴시 정보(CWL)에 응답하여 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 생성하고 이를 이용하여 파이프래치(51)의 입출력 동작을 제어할 수 있다.
오류 검출부(53)는 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 입력받아 레이턴시 오류를 검출하고 파이프 리셋신호(WPIPE_RST)를 생성하여 파이프 래치 제어부(52)와 컨트롤러(1000)에 출력할 수 있다.
컨트롤러(1000)는 리셋신호(WPIPE_RST)에 응답하여 데이터를 메모리(50)에 재전송 할 수 있다.
이하, 도 8을 참조하여 본 발명에 따른 제 3 실시예의 동작을 설명한다.
우선, 오류검출부(53) 파이프 래치 제어부(52)로부터 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 입력받아 레이턴시 오류를 검출할 수 있다. 이어서, 파이프 래치 제어부(52)는 오류검출부(53)로 부터 출력된 파이프 리셋신호(WPIPE_RST)에 응답하여 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)의 값을 리셋하여 파이프 래치(51)에 출력할 수 있다. 파이프 래치(51)는 파이프 래치 제어부(52)에서 출력된 파이프 입력제어신호 (WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)에 응답하 데이터를 출력할 수 있다.
한편, 컨트롤러(1000)는 오류검출부(53)에서 출력된 파이프 리셋신호(WPIPE_RST)에 응답하여 오류가 발생한 파이프 입력제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)에 대응하는 데이터를 재송신할 수 있다. 예컨대, 파이프 입출력제어신호(WPIPE_IN, WPIPE_OUT)이 순차적으로 생성되지 못하여 데이터가 파이프 래치(51)에 정상적으로 래치 되지 못할 수 있다. 따라서, 메모리 장치(50)는 파이프 입출력제어신호(WPIPE_IN, WPIPE_OUT)의 레이턴시 오류를 검출하여 리셋시켜주고, 이에 따라 래치되지 못한 데이터를 컨트롤러(1000)로 부터 재전송 받을 수 있다.
이와 같은 본 발명의 실시예들에 따르면, 라이트 구간 이후에 파이프입력 제어신호(WPIPE_IN)와 파이프 출력제어신호(WPIPE_OUT)를 리셋하여 잘못된 파이프 래치 동작을 방지할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20, 33 : 파이프 래치 제어부
32 : 활성화 제어부
21 : 오류검출부
23, 35 : 파이프래치
31 : 커맨드디코더

Claims (12)

  1. 파이프 입력제어신호에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호에 응답하여 순차적으로 데이터를 출력하는 파이프래치;
    커맨드 신호와 레이턴시 정보에 응답하여 상기 파이프 입력제어신호 및 상기 파이프 출력제어신호를 생성하고, 파이프 리셋 신호에 따라 상기 파이프 입력제어신호 및 상기 파이프 출력제어신호를 리셋하는 파이프래치 제어부; 및
    상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 입력받아 레이턴시 오류를 검출하고 상기 파이프 리셋 신호를 생성하는 오류검출부를 구비하는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 파이프래치 제어부는
    입출력신호를 입력받고 쉬프팅 동작을 통하여 제 1 노드신호와 제 2 노드신호를 생성하는 쉬프팅부;
    상기 파이프 리셋 신호에 응답하여 접지전압레벨을 상기 쉬프팅부에 인가하는 리셋부; 및
    상기 입출력신호와 상기 제 1 및 제 2 노드신호에 응답하여 상기 파이프 입력제어신호 및 상기 파이프 출력제어신호를 생성하는 파이프 입출력제어신호 생성부를 포함하는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 리셋부는 상기 파이프 리셋 신호에 응답하여 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 리셋하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 오류검출부는
    상기 파이프 입력제어신호 및 상기 파이프 출력제어신호가 비순차적 또는 일부만 활성화되는것을 검출하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 레이턴시 오류는 레이턴시 정보를 기준으로 데이터 스트로브 신호의 입력시점에 의하여 정의되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 레이턴시 정보는 카스 라이트 레이턴시(CWL)인 반도체 장치.
  7. 파이프 입력제어신호에 응답하여 순차적으로 데이터를 래치하고 파이프 출력제어신호에 응답하여 순차적으로 데이터를 출력하는 파이프래치;
    라이트 커맨드 신호와 레이턴시 정보에 응답하여 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 생성하고, 파이프 리셋 신호에 따라 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 리셋하는 파이프래치 제어부; 및
    상기 라이트 커맨드 신호, 상기 레이턴시 정보 및 버스트랭스에 따라 결정되는 라이트 구간 이외에 구간에서 활성화되는 상기 파이프 리셋 신호를 생성하는 활성화 제어부를 포함하며,
    상기 활성화 제어부는 상기 레이턴시 정보를 토대로 상기 파이프 리셋 신호의 활성화 구간과 비활성화 구간을 설정하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 활성화 제어부는 상기 라이트 커맨드 신호를 상기 레이턴시 정보만큼 쉬프팅하여 상기 파이프 리셋 신호를 비활성화하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 파이프래치 제어부는
    데이터 스트로브 신호를 입력받아 상기 파이프 입력제어신호 및 상기 파이프 출력제어신호를 생성하는 생성부; 및
    상기 파이프 리셋 신호에 응답하여 상기 생성부를 리셋하는 리셋부를 포함하는 반도체 장치.
  10. 컨트롤러로부터 출력되는 데이터 스트로브 신호를 이용하여 데이터를 래치하고 상기 컨트롤러로 출력하는 메모리 장치; 및
    상기 메모리 장치에서 생성되는 리셋 신호에 응답하여 상기 데이터를 재송신하는 상기 컨트롤러를 구비하되,
    상기 메모리 장치는,
    파이프 입력제어신호 및 파이프 출력제어신호에 응답하여 순차적으로 데이터를 래치하는 파이프 래치;
    커맨드 신호와 레이턴시 정보에 응답하여 상기 파이프 입력제어신호 및 상기 파이프 출력제어신호를 생성하고 이를 이용하여 상기 파이프래치의 입출력 동작을 제어하는 파이프래치 제어부;
    상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 입력받아 레이턴시 오류를 검출하고 상기 리셋 신호를 생성하는 오류검출부를 구비하되,
    상기 파이프래치 제어부는 상기 리셋 신호에 응답하여 상기 파이프 입력제어신호와 상기 파이프 출력제어신호를 리셋하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 파이프래치 제어부는
    상기 데이터 스트로브 신호를 입력받아 상기 파이프 입력제어신호 및 상기 파이프 출력제어신호를 생성하는 생성부; 및
    상기 리셋 신호에 응답하여 상기 생성부를 리셋하는 리셋부를 포함하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 오류검출부는
    상기 파이프 입력제어신호 및 상기 파이프 출력제어신호가 비순차적 또는 일부만 활성화되는 것을 검출하는 반도체 시스템.
KR1020130119845A 2013-10-08 2013-10-08 반도체 장치 및 이를 포함하는 반도체 시스템 KR102101390B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130119845A KR102101390B1 (ko) 2013-10-08 2013-10-08 반도체 장치 및 이를 포함하는 반도체 시스템
US14/106,821 US9287855B2 (en) 2013-10-08 2013-12-15 Semiconductor device and semiconductor system including the same
CN201410160479.5A CN104517626B (zh) 2013-10-08 2014-04-21 半导体器件和包括半导体器件的半导体系统
US15/018,017 US9489992B2 (en) 2013-10-08 2016-02-08 Semiconductor device and semiconductor system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130119845A KR102101390B1 (ko) 2013-10-08 2013-10-08 반도체 장치 및 이를 포함하는 반도체 시스템

Publications (2)

Publication Number Publication Date
KR20150041389A KR20150041389A (ko) 2015-04-16
KR102101390B1 true KR102101390B1 (ko) 2020-04-17

Family

ID=52776831

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130119845A KR102101390B1 (ko) 2013-10-08 2013-10-08 반도체 장치 및 이를 포함하는 반도체 시스템

Country Status (3)

Country Link
US (2) US9287855B2 (ko)
KR (1) KR102101390B1 (ko)
CN (1) CN104517626B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102101390B1 (ko) * 2013-10-08 2020-04-17 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR102237747B1 (ko) * 2014-12-05 2021-04-08 에스케이하이닉스 주식회사 반도체 장치
KR20170079544A (ko) * 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
KR20180050816A (ko) 2016-11-07 2018-05-16 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템
KR102683734B1 (ko) * 2016-12-13 2024-07-12 에스케이하이닉스 주식회사 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치
KR20210076661A (ko) * 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 데이터출력방법 및 이를 이용한 반도체장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69130519T2 (de) * 1990-06-29 1999-06-10 Digital Equipment Corp., Maynard, Mass. Hochleistungsfähiger Multiprozessor mit Gleitkommaeinheit und Verfahren zu seinem Betrieb
CA2805213A1 (en) * 1998-04-01 1999-10-01 Mosaid Technologies Incorporated Semiconductor memory asynchronous pipeline
JP2002510118A (ja) * 1998-04-01 2002-04-02 モサイド・テクノロジーズ・インコーポレーテッド 半導体メモリ非同期式パイプライン
CN100541657C (zh) * 1999-12-03 2009-09-16 恩益禧电子股份有限公司 存储装置及等待控制电路
KR100618702B1 (ko) * 2004-11-15 2006-09-07 주식회사 하이닉스반도체 고속 메모리 장치용 데이타 출력 제어 장치 및 그 제어 방법
KR100670698B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자 내 파이프 래치장치
KR100670731B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자
KR20090126774A (ko) * 2008-06-05 2009-12-09 주식회사 하이닉스반도체 반도체 메모리 소자
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
KR101047000B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치
US9081501B2 (en) * 2010-01-08 2015-07-14 International Business Machines Corporation Multi-petascale highly efficient parallel supercomputer
KR101075493B1 (ko) 2010-02-26 2011-10-21 주식회사 하이닉스반도체 파이프 래치 회로와 그의 동작 방법
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR101178562B1 (ko) * 2010-11-02 2012-09-03 에스케이하이닉스 주식회사 커맨드 제어회로 및 이를 포함하는 반도체 메모리 장치 및 커맨드 제어방법
KR20120109204A (ko) 2011-03-28 2012-10-08 에스케이하이닉스 주식회사 반도체 장치의 데이터 라이트 제어 회로
KR102101390B1 (ko) * 2013-10-08 2020-04-17 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템

Also Published As

Publication number Publication date
CN104517626B (zh) 2018-09-18
US9287855B2 (en) 2016-03-15
US20160155483A1 (en) 2016-06-02
CN104517626A (zh) 2015-04-15
US20150098283A1 (en) 2015-04-09
KR20150041389A (ko) 2015-04-16
US9489992B2 (en) 2016-11-08

Similar Documents

Publication Publication Date Title
KR102101390B1 (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
US9077350B2 (en) Delay-locked loop circuit and method of controlling the same
KR102016573B1 (ko) 집적회로 및 메모리 장치
JP2010092542A (ja) 半導体装置
KR20180072316A (ko) 반도체장치
US9922690B2 (en) Semiconductor devices having initialization circuits and semiconductor systems including the same
JP2013073653A (ja) 半導体装置
WO2014185441A1 (ja) 半導体装置
JP2007134034A (ja) 半導体メモリのコラム選択信号制御装置及び方法
US8823433B2 (en) Data output circuit
TWI749849B (zh) 延遲鎖定迴路、記憶體元件以及該延遲迴路的操作方法
JP2015219927A (ja) 半導体装置
KR102083374B1 (ko) 반도체 장치 및 그의 제어 방법
US9373385B2 (en) Semiconductor memory and method for operating the same
KR100968418B1 (ko) 반도체 메모리 소자와 그의 구동 방법
KR102163983B1 (ko) 반도체 메모리 장치
KR102106064B1 (ko) 반도체 장치 및 이의 제어 방법
JP2015207333A (ja) 半導体装置及びこれを備える情報処理システム
US10020071B2 (en) Test mode setting circuit and semiconductor device including the same
JP2014229335A (ja) 半導体装置及びそのテスト装置
KR102160607B1 (ko) 반도체 메모리 및 그의 구동 방법
KR101782921B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법
JP2015204120A (ja) 半導体装置及び情報処理システム
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right