CN100541657C - 存储装置及等待控制电路 - Google Patents

Abstract

本发明提供一种存储装置，其具有：存储单元；更新控制电路，对是否进行所述存储单元的更新进行控制；更新电源电路，提供所述存储单元的所述更新所必需的电压，与所述更新控制电路的电源不同；以及动作控制电路，接收从外部提供到所述存储装置中的模式信息，确定所述存储装置的内部模式，在第一模式下使所述更新控制电路和所述更新电源电路均为激活状态，在第二模式下使所述更新控制电路为非激活状态同时使所述更新电源电路为激活状态，在第三模式下使所述更新控制电路和所述更新电源电路均为非激活状态。

Description

存储装置及等待控制电路

本专利申请是申请日为2000年12月1日、发明名称为“半导体存储装置及其测试方法”、申请号为00816447.9(国际申请号为PCT/JP00/08513)的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体存储装置，其存储单元阵列由与DRAM(动态随机存取存储器)相同的存储单元构成，而且当从半导体存储装置的外部看时，该半导体存储装置以与SRAM(静态RAM)相同的格式动作。特别是本发明涉及这样一种半导体存储装置，该半导体存储装置与SRAM具有互换性，上述SRAM能够对于写入地址非同步地提供用于确定对存储单元的写入时刻的写入使能信号。

背景技术

作为可以随机存取的半导体存储装置，最有代表性的是SRAM以及DRAM。与DRAM相比，SRAM一般速度快，而且只要供电并输入地址，就可以捕捉该地址的变化，使内部的顺序电路动作，进行读出·写入操作。这样，与DRAM相比SRAM只要提供简单的输入信号波形就可以动作，所以也可以简化生成该输入信号波形的电路结构。

此外，SRAM不需要象DRAM那样，为持续保持在存储单元内所存储的数据而进行更新。这样的动作简单，而且由于不需要更新，所以具有在处于等待状态时的数据保持电流小的优点。因此，SRAM被广泛地用于各种用途。但是，由于SRAM一般每个存储单元需要6个晶体管，所以与DRAM相比，具有芯片尺寸大、价格高等缺点。

另一方面，DRAM将地址的行地址和列地址分两次分配，而且需要RAS(行地址选通)信号和CAS(列地址选通)信号，来作为确定上述地址的取出时刻的信号，而且需要用于定期更新存储单元的控制电路，所以与SRAM相比，其定时控制变得复杂。

此外，即使没有从外部的存取时，DRAM也需要存储单元的更新，所以存在消耗电流大的问题。即，DRAM的存储单元可以由一个电容器和一个晶体管构成，所以可以比较容易地以小芯片尺寸实现大容量化。因此，当构成相同存储容量的半导体存储装置时，DRAM比SRAM价格便宜。

但是，作为以移动电话为代表的移动设备采用的半导体存储装置，至今为止还是以SRAM为主。这是因为，至今为止的移动电话只具有简单的功能，不需要大容量的半导体存储装置，而且与DRAM相比，SRAM在定时控制等方面容易处理，而且SRAM的等待电流小，消耗功率低，适于希望尽量延长连续通话时间、连续待机时间的移动电话等。

但是现在具有非常丰富功能的移动电话已经出现，实现了电子邮件的收发功能，以及访问各种站点、获得附近的饭店等城市中信息的功能。不仅如此，最近的移动电话还具有访问互联网上的Web服务器，简要地显示主页的内容的功能，将来还设想与现在的桌上型个人计算机相同，可以自由访问互联网上的主页等。

为了实现上述功能，如现有的移动电话那样仅进行简单的文本显示是不行的，用于向使用者提供各种多媒体信息的图形显示是必不可少的。由此，有必要将从公众网等接收的大量数据临时存储在移动电话内的半导体存储装置内。即，作为设置在将来的移动设备内的半导体存储装置，其必要条件是具有如DRAM一样的大容量。但是，由于移动设备其绝对条件是必须小型且重量轻，所以半导体存储装置大容量化的同时，必须避免设备本身的大型化和重量化。

如上所述，如果考虑操作的简便性和消耗功率，则优选SRAM作为设置在移动设备内的半导体存储装置，但是如果从大容量化的观点考虑，则优选DRAM。即，在将来的移动设备中，分别取SRAM和DRAM的优点的半导体存储装置是最适合的。作为这种半导体存储装置，可以考虑一种被称为准SRAM的半导体存储装置，其使用与DRAM中采用的存储单元相同的存储单元，而且从外部看具有与SRAM几乎相同的格式。

准SRAM同DRAM一样，不必将地址分为行地址和列地址而分别分配，而且因此不需要RAS、CAS等定时信号。准SRAM可以与普通SRAM一样，一次分配地址，然后触发相当于时钟同步型半导体存储装置的时钟的芯片使能信号，将地址放入其内部，然后进行读出/写入操作。

准SRAM不限于具有与普通SRAM的完全互换性，很多准SRAM具有用于从外部控制存储单元的更新的更新控制端口，必须在准SRAM的外部控制更新。因此，与SRAM相比，很多准SRAM存在以下缺点，即不容易操作，而且需要用于更新控制的多余电路。由此，如下所述，可以考虑这样一种准SRAM，该准SRAM不在外部控制更新就可以使其以与普通SRAM完全相同的格式动作。但这种准SRAM也存在以下所述的种种缺点。

首先，作为第一背景技术，列举特开昭61-5495号公报和特开昭62-188096号公报所公开的半导体存储装置。前者的半导体存储装置在内部具有用于对更新间隔计时的更新定时器，在经过了相当于更新间隔的时间的时刻，发出更新开始请求，当读出操作的位线对的放大动作结束后，激活与更新地址相对应的字线，进行自更新。这样，不需要从半导体存储装置的外部控制，就可以实现存储单元的更新。

此外，后者的半导体存储装置对于用于实现前者的半导体存储装置的动作定时控制电路，具体地公开了其详细构成，基本上与前者的半导体存储装置相同。

接下来，作为第二背景技术，列举特开平6-36557号公报所公开的半导体存储装置。该半导体存储装置在其内部也具有更新用的定时器，在经过了规定的更新时间的时刻，发出更新开始请求，当读出结束后，进行自更新。

但是，在第一背景技术和第二背景技术中，完全没有考虑在什么时刻发出确定写入时刻的写入使能信号，从而具有发生以下问题的可能性。即，在使准SRAM以与普通SRAM相同的格式动作的情况下，对于地址的变化，非同步地提供写入使能信号。此外，对于地址的变化，根据更新开始请求的自更新也是非同步发生的。因此，当写入使能信号比更新开始请求迟一些被输入，例如在存储循环的后半部分被激活时，如果自更新已经开始，则该自更新不结束就无法进行写入操作。

但是如果这样，在自更新之后进行的写入操作就会大大延迟。为了避免这样的情况，必须使写入操作优先于自更新。但是如果这样，在发出更新开设请求后紧接着进行写入操作的情况下，则没有机会进行自更新，存在事实上无法进行自更新的可能性。

此外，在第一背景技术和第二背景技术中，当地址中含有时滞时，会发生访问延迟的问题。即，在地址中存在时滞的情况下，必须使字线的选择动作延迟该时滞量。这是因为，由于采用准SRAM的DRAM的存储单元一般进行破坏读出，当激活某字线，通过读出放大器进行读出操作时，就必须将原来存储在与该字线连接的所有存储单元中的数据从该读出放大器写回这些存储单元。

因此，一旦开始读出，到与其对应的再写入操作结束的中间，不能转换字线。但是，在地址中含有时滞的情况下，由于与地址值变化是等价的，所以结果使被激活的字线进行转换。因此，当多条字线同时被激活时，与这些字线连接的存储单元的数据在同一位线上被读出，结果存储单元的数据被破坏。

为了防止这样的情况，必须使字线的激活延迟包含在上述地址中的时滞量。因此，当在读出后进行更新时，特别是在时滞量较大的情况下，除了使更新的开始也延迟由于时滞而造成使字线选择动作延迟的延迟量之外，更新之后的读出操作等也必须延迟。

接下来，作为第三背景技术，列举特开平4-243087号公报所公开的半导体存储装置。在该背景技术中，准SRAM本身没有更新定时器，而是在准SRAM的外部设置定时器。这样，在经过更新时间后有最初的访问请求的时刻，在准SRAM的外部产生OE(输出使能)信号，根据该OE信号进行更新，然后进行与该访问请求相应的读出或者写入操作。

但是，如该第三背景技术一样的构成存在这样的问题，即消耗功率过大，不适于以通过电池驱动而长时间使用为前提的移动电话等低电力消耗产品。这是因为，在第三背景技术中，在芯片使能(CE)信号有效的时刻，准SRAM将从外部输入的地址闩锁而动作。即，在第三背景技术中，每次访问SRAM都必须使芯片使能信号变化，由于在安装基板上布线的芯片使能信号的总线的充放电电流而使消耗功率增大。

此外，作为第四背景技术，列举特许第2529680号公报(特开昭63-206994好公报)中公开的半导体存储装置。在该背景技术中，除了公开了与从外部控制更新的现有准SRAM相同的构成之外，还公开了以该准SRAM的构成为基础而进行改进之后的构成。

在前者的构成中，当输出使能信号有效之后，生成地址变化检测信号，根据在准SRAM内部生成的更新地址，进行自更新，在输出使能信号无效时刻，再次生成地址变化检测信号，对从准SRAM外部所提供的外部地址也进行更新。但是，如果输出使能信号在每个更新间隔内都定时产生，则不必进行以外部地址为对象的后者的更新，正是对外部地址进行更新浪费了电力。

另一方面，在后者的构成中，捕捉外部地址的变化，而生成地址变化检测信号，根据该地址变化检测信号，对在准SRAM内部生成的更新地址进行更新，在经过一定时间之后，再次生成地址变化检测信号，以外部地址为对象进行通常的读出、写入操作。但是，在上述构成中，当外部地址中含有时滞时，仍然存在上述问题。

即，在外部地址中含有时滞的情况下，由于地址的各位以彼此不同的定时变化，所以对各个定时检测地址变化，会生成多个地址变化检测信号。因此，虽然以最初的地址变化检测信号来启动更新就可以了，但又以第二个之后的地址变化检测信号，启动本来应该在更新结束后进行的对外部地址通常的访问。即在这种情况下，不只在更新构成中对外部地址进行访问请求。因此，与在第一背景技术和第二背景技术的说明中指出的一样，由于同时激活了多条字线，与这些字线连接的存储单元的数据在同一位线上被读出，所以破坏了存储单元的数据。

除了上述说明的，现有的准SRAM和存在以下问题。即，在普通SRAM等中，多数情况设有等待模式，当停止对内部的电路供电时，消耗功率变得极小。但是，由于准SRAM其存储单元本身与DRAM相同，为了保持存储在存储单元内的数据，需要经常进行更新。因此，虽说与SRAM同样地动作，但在现有的准SRAM中没有设置普通SRAM采用的等待模式。

但是，在使准SRAM以与普通SRAM相同的格式动作的基础上，单从使用的角度考虑，也希望具有与普通SRAM的等待模式同等的低电力消耗模块。此外，为了显著增强移动电话的功能，今后准SRAM应适用于各种用途。

因此，当然可以认为象普通SRAM那样只能单纯地设定为等待状态的控制是不够的。因此，必须预先提供现有的普通SRAM等没有的、准SRAM独有的等待模式。其中，如果能根据使用者的需要和应用程序，对等待状态的耗电进行精细而阶段性的控制，则是十分有用的。

此外，由于是以在普通DRAM中必须进行更新为前提，所以不存在等待这个概念本身，但在普通DRAM中当然也有低消耗功率的要求。因此，在普通DRAM中引入等待模式的概念具有这样的优点，即如果根据使用者的需要和应用程序，通过精细地控制等待状态的消耗功率，可实现低功耗，因而可以拓宽普通DRAM的新的应用领域。

发明内容

本发明就是鉴于上述问题而提出的，其目的是提供这样一种半导体存储装置，该半导体存储装置不会发生由于更新而影响通常的访问，或者由于连续写入而使更新无法进行的问题，此外即使在地址中含有时滞的情况下也不会引起访问延迟，或者破坏存储单元的错误，而且该半导体存储装置以普通SRAM技术条件动作、容量大，但芯片尺寸小、消耗功率低而且价格便宜。此外，本发明的另一个目的是提供一种半导体存储装置，该半导体存储装置与普通SRAM所采用的等待模式相同，并且具有在现有的半导体存储装置中不具有的独特的低消耗功率模式。此外，上述以外的本发明的目的可以从后述的实施方式的说明中看出来。

本发明的半导体存储装置依次进行响应输入地址信号，生成地址变化检测信号，响应上述地址变化检测信号，对与上述更新地址信号对应的存储单元进行更新，然后访问与上述输入地址信号对应的存储单元。

这样，由于在更新之后进行访问，所以即使连续进行写入时，也可以在一个存储周期内进行更新。此外，当对例如存储单元进行写入时，即使写入使能信号延迟输入，更新也不会与写入冲突，所以可以简单地实现时序设计，不增大电路规模。

此外，即使输入地址信号中含有时滞，也不必担心会由于时滞而使输入地址信号的各比特以不同的时序变化，而生成多个地址变化检测信号，破坏存储单元的数据。此外，不需要为了防止上述存储单元破坏的问题而采取延迟对存储单元的访问开始的对策，所以在半导体存储装置内部不发生延迟，从而可以实现高速化。

本发明的半导体存储装置包括使用由输入地址信号生成的行地址和列地址而对该输入地址信号指示的存储单元进行访问的半导体存储装置。因此，无需象普通DRAM那样根据RAS/CAS的时序信号，分两次取出地址，只要一次就可以提供输入地址信号，所以可以使生成应输入半导体存储装置的信号波形的电路构成变得简单。

此外，由于伴随着从半导体存储装置外部提供输入地址信号，在一个存储周期内进行更新，所以只要提供为更新全部存储单元所需的输入地址信号，而无需从半导体存储装置外部进行更新控制，就可以持续保持存储单元的数据，从而与SRAM一样容易操作。

此外，如果同DRAM一样使用一个晶体管和一个电容器来构成存储单元，则与普通SRAM每个存储单元要用六个晶体管相比，可以大幅减小存储单元面积，从而可以实现大容量化，同时减小芯片尺寸，降低成本。

此外，在本发明中，将输入地址信号的变化作为触发，然后取出该输入地址信号，对存储单元进行访问。因此，无需象现有的准SRAM那样，在每次取出地址时都使具有地址锁存时序控制功能的芯片使能信号等信号变化，因此可以降低那部分消耗功率。

在本发明中，可以将输入地址信号的高位规定位用于地址变化检测，同时对于输入地址信号的高位规定位相同的多个存储单元，使由上述输入地址信号中除上述高位规定位以外的字节构成的页面地址变化，然后对上述多个存储单元连续地进行访问。由此，可以实现与普通DRAM等所采用的页面模式相同的功能。

此外，在本发明中，可以在访问半导体存储装置时，响应有效的激活信号，生成地址变化检测信号。作为激活信号，可以使用具有芯片的激活功能但不具有地址锁存时序控制功能的信号。由此，可以利用这样的使用方法，即预先设定输入地址信号，通过将激活信号从无效状态转换为有效状态，从而使半导体存储装置内的动作开始。

此外，在本发明中，优选生成这样的单触发脉冲作为地址变化检测信号，该单触发脉冲具有与从输入地址信号开始变化到该输入地址信号确定为止的待机时间相当的脉宽。此外，在本发明的半导体存储装置中，优选在生成单触发脉冲期间进行更新。由此，可以有效地利用普通SRAM的待机时间。此外，在一个更新周期的更新结束之后到下一个更新周期之前没有进行更新时，单触发脉冲的时间与普通SRAM的待机时间相同，所以无论是否进行更新，都可以使从存储单元的读出所需的时间一定。

此外，在本发明中，当在进行更新期间输入写入使能信号时，可以将输入的写入数据取出到总线，更新结束之后再将写入数据从总线写入存储单元。此外，在本发明的半导体存储装置中，当在进行自更新期间生成地址变化检测信号时，可以在进行自更新之后对输入地址信号进行访问。这样，即使在自更新期间被提供了输入地址信号，该输入地址信号也不会影响自更新，总是在进行自更新之后才进行访问，所以可以使时序控制所需的逻辑设计工作变得简单。

此外，在本发明中，可以在规定时间内没有生成地址变化检测信号时，启动自更新，以一定的时间间隔进行更新。虽然以通常或某一频度伴随着提供输入地址信号对存储单元进行更新，但如上所述，即使长时间没有被提供输入地址信号，也可以持续地保持存储在存储单元中的数据。

此外，在本发明中，在与单触发脉冲上升沿或下降沿相当的两种变化点中，优选将与成为启动更新的触发的变化点不同的其他变化点作为触发，对更新地址进行更新。由此，当新的输入地址信号变化之后，开始下一次存储周期时，即使输入地址信号中包含时滞，由于在此前的存储周期中已经设定更新地址，所以作为更新对象的存储单元(字线)的选择动作不会由于时滞的影响而延迟，在更新中不会发生延迟。

此外，在本发明中，通过输入测试模式信号，同时以所希望的时序输入输入更新请求，从而可以从外部自由地控制半导体存储装置内的更新操作。因此，可以检测是否存在错误，上述错误是由于例如输入地址信号等的变化而生成的单触发脉冲的影响，在控制更新的行使能信号中增加噪声，或者从激活字线开始到读出放大器的读出操作开始为止期间在位线对中增加噪声而产生的。除此之外，设定从外部提供更新请求的测试模式信号，而且如果没有从外部输入更新请求，则在半导体存储装置内在一段时间内不进行更新，因此容易实现为了保持试验而禁止更新的状态。

此外，在本发明中，优选通过在更新期间没有使用的管脚提供输入更新请求。由此，可以将用于提供输入更新请求的管脚与用于输入输出使能信号的管脚等共用。因此，无需仅为提供输入更新请求而分配新的管脚。

此外，在本发明中，除了可以在更新之后进行读出或写入之外，也可以在输入写入请求时进行更新，然后对存储单元进行写入，当输入读出请求时进行读出，然后进行更新。通过后者，可以实现高速读出，缩短访问时间。因此，优选从输入地址信号变化开始到经过规定时间时判断是读出操作还是写入操作。

此外，本发明的控制电路从形成存储单元的存储芯片的外部供给控制信号和地址信号，并且与该存储芯片一起构成上述半导体存储装置。

与实施方式1相同，选择更新控制信号，以其作为更新控制信号REFB′输出。

本发明的半导体存储装置的测试方法中，向存储单元阵列写入规定的测试模型，禁止由在半导体存储装置内部生成的更新请求所引起的所有更新，将输入地址信号的变化时刻和输入更新请求的供给时刻设定为某一时间关系，然后使输入地址信号变化，同时提供输入更新请求，进行存储单元阵列的更新，然后通过比较预先写入的测试模型与存储单元阵列的数据，来判断半导体存储装置是否良好。由此，可以检测出由于输入地址信号的变化而生成的地址变化检测信号(单触发脉冲)的影响，而使控制更新的行使能信号中增加噪声，或者在从激活字线开始到读出放大器开始读出操作为止之间使位线对中增加噪声而引起的错误。

此外，在本发明的测试方法中，可以使输入地址信号的变化时刻和输入更新请求的供给时刻之间的时间关系在规定时间范围内变化。例如，可以将作为两个时刻之间的时间关系能够取得的所有时间范围作为上述规定时间范围，由此无论上述时刻之间的时间关系如何，都可以保证不会发生由上述噪声引起的错误。

在本发明的测试方法中，当输入地址信号变化时，可以使输入地址信号的所有比特同时反转。这样，由于在行使能信号和位线对等中易于增大噪声并且噪声的幅度大，所以即使早在苛刻的条件下也可以测试是否发生错误。

在本发明的其他形式的半导体存储装置中，当处于等待状态时，根据从多种模式中选择的模式，使自更新所必需的装置内的各电路动作或使其动作停止。由此，由于在更新进行期间无需使不必要的电路动作，所以可以减少消耗功率。因此，可以使使用要求更新的存储单元的普通SRAM技术条件的存储器、准SRAM、普通DRAM等实现类似于普通SRAM中的等待模式的低消耗功率模式。此外，由于能控制是否使自更新所必需的各电路动作，所以可以根据使用者的需要和应用程序，分阶段地减少等待电流等，从而实现普通SRAM等不具有的独特的等待模式。

此外，在本发明中，当以独立控制更新操作的多个存储单元区构成存储单元阵列时，可以对由存储单元区及其外围电路构成的每个存储板设定模式，使各存储板动作或使其动作停止。由此，对于存储临时保持的信息的存储单元区，就没有必要在等待状态下进行自更新。因此，可以根据应用程序等使用的存储空间的分配来决定是否使存储板动作，从而可以根据使用者的需要和应用程序的特定形式将等待电流减小到最低限度。

此外，在本发明中，可以具有多个存储板共用的电源电路，根据对每个存储板设定的模式，分别控制是否从该电源电路对各个存储板进行供电。由此，不会使电源电路的规模与存储板的数量成比例地增大，所以即使设置很多存储板，也可以通过小规模的电路构成而减小等待电流。

此外，在本发明中，优选提供用于等待的输入模式信号，对每个存储板设定模式。由此，即使使用者的需要或使用的应用程序有变化，也可以灵活地应对该变化，同时将等待电流减小到最低限度。

此外，在本发明中，可以根据为模式设定而输入的地址来确定待进行模式设定的存储板。由此，与通过切断熔断器来进行模式设定等相比，可以简单地进行模式设定，同时可以与通常的读出和写入相同，由使用者简单地对模式进行再设定。因此，无需为了模式设定而从外部提供专用的信号，也无需设置用于上述专用信号的管脚。

此外，在本发明中，可以设置使更新控制电路和电源电路双方动作的第一模式、使更新控制电路的动作停止而使电源电路动作的第二模式以及使更新控制电路和电源电路双方的动作停止的第三模式，并且可以从这些模式中选择一个模式。由此，可以根据适用的装置和使用环境等，从外部精细地控制恢复激活状态的恢复时间、电流消耗量、是否要保持在等待状态下的数据等。即，在第一模式中，由于对自更新所必需的电路供电，所以可以保持存储单元的数据，同时从等待状态至转换为激活状态所需的时间在三种模式中最短。在第二模式中，除了与第一模式相比可以减少更新控制电路的消耗电流之外，在从等待状态转换为激活状态时，可以与第一模式同样地使用半导体存储装置。此外第三模式是三种模式中消耗电流最小的模式。

此外，可以在对规定的地址有每个模式预先确定的数据的写入请求时，或者在激活信号中有规定的变化时进行模式的设定。由此，为了设定等待模式，无需向半导体存储装置提供专用的信号，而且无需在半导体存储装置中设置用于提供这样的专用信号的管脚。

附图说明

图1是表示本发明第一实施方式的半导体存储装置的构成的框图。

图2是表示该实施方式的半导体存储装置的主要部分的详细构成的电路图。

图3是表示在该实施方式的半导体存储装置中，在一个存储周期内进行更新和随后的读出时的动作的时序图。

图4是表示在该实施方式的半导体存储装置中，更新在中途停止，只进行读出时的动作的时序图。

图5是表示在该实施方式的半导体存储装置中，在一个存储周期内进行更新和随后的写入时的动作的时序图。

图6是表示在该实施方式的半导体存储装置中，更新在中途停止，只进行写入时的动作的时序图。

图7是表示在该实施方式的半导体存储装置中，进行由更新定时器引起的进行自更新时的动作的时序图。

图8是表示在该实施方式的半导体存储装置中，进行由更新定时器引起的进行自更新和随后的读出时的动作的时序图。

图9是表示在该实施方式的半导体存储装置中，在一个存储周期内延迟输入写入使能信号时的更新、伪读出和写入的时序图。

图10是表示在该实施方式的半导体存储装置中，在一个存储周期内从由更新定时器引起的自更新开始到延迟输入写入使能信号时的更新、伪读出和写入的时序图。

图11是表示在该实施方式的半导体存储装置中，在一个存储周期内延迟输入写入使能信号，在写入期间有由更新定时器引起的更新请求时的写入和随后的自更新的时序图。

图12是表示本发明第二实施方式的半导体存储装置的构成的框图。

图13是表示在该实施方式的半导体存储装置中，更新在中途停止，只进行读出时的动作的时序图。

图14是表示本发明第三实施方式的半导体存储装置的构成的框图。

图15是表示该实施方式的半导体存储装置的读出操作的时序图。

图16是表示该实施方式的半导体存储装置的写入操作的时序图。

图17是表示本发明第四实施方式的半导体存储装置的构成的框图。

图18是表示该实施方式的等待模式控制电路的详细构成的电路图。

图19是表示该实施方式的更新控制电路的详细构成的电路图。

图20是表示该实施方式的升压电源的详细构成的电路图。

图21是表示该实施方式的基板电压发生电路的详细构成的电路图。

图22是表示该实施方式的基准电压发生电路的详细构成的电路图。

图23是表示本发明第五实施方式的半导体存储装置的主要部分构成的框图。

图24是表示本发明第六实施方式的半导体存储装置的主要部分构成的框图。

图25是表示在DRAM存储单元的读出操作中，位线对BL、/BL的电位在经过一定时间后进行转换的状态的时序图。

图26是表示本发明第七实施方式的半导体存储装置的构成的框图。

图27是表示在该实施方式中，从测试装置向半导体存储装置供给的信号的时刻和更新地址R_ADD的时序图。

图28是表示在该实施方式中，在测试装置内进行的半导体存储装置的测试顺序的流程图。

具体实施方式

以下参照附图，对本发明的实施方式进行说明。但是，本发明不限于以下所述的实施方式，例如可以将这些实施方式的构成要素进行适当组合。

(第一实施方式)

图1是表示根据本实施方式的半导体存储装置的构成的框图。在该图中，地址Address是从半导体存储装置外部提供的访问地址。与行列状排列的存储单元阵列相对应，地址Address含有行地址和列地址。地址缓冲器1缓冲该地址Address，然后输出。

锁存器2在锁存控制信号LC为“L(低)”电位期间(即锁存控制信号LC从下降开始到下次上升之间)，将由地址缓冲器1提供的地址原封不动地作为内部L_ADD而输出。此外，当锁存控制信号LC上升时，锁存器2取出由地址缓冲器1提供的地址，在锁存控制信号LC为H(高)电位期间一直保持该地址，同时将保持的地址作为内部地址L_ADD而输出。

ATD(Address Transiti导通Detector：地址变化检测)电路3当芯片选择信号/CS有效(“L”电平)时，即使仅变化内部地址L_ADD某一位，也在地址变化检测信号ATD中输出单触发的脉冲信号。此外，当芯片选择信号/CS有效时，ATD电路3在地址变化检测信号ATD中产生单触发脉冲。芯片选择信号/CS是当访问如图1所示的半导体存储装置时有效的选择信号。此外，加在信号名称前的符号“/”的意思是负逻辑的信号。

以下对芯片选择信号/CS做进一步详细说明。芯片选择信号/CS是用于决定半导体存储装置(芯片)的选择/非选择的信号，特别是在由多个半导体存储装置构成的系统中，是用于选择所希望的半导体存储装置的激活信号。在以下的说明中，虽然使用芯片选择信号作为决定芯片的选择/非选择的激活信号，但在本发明中可以使用的激活信号不限于芯片选择信号，只要是具有同等功能的激活信号，任何信号都可以。

因此，可以使用芯片使能信号来代替芯片选择信号。但是，在所谓的芯片使能信号中，如同现有的准SRAM的芯片使能信号一样，在芯片的激活功能的基础上，还具有地址锁存定时控制功能。即，如在背景技术的说明中所述，在现有的准SRAM中，由于为了控制地址取出的定时，象时钟信号那样在每个周期中输入芯片使能信号，所以存在消耗功率增加的问题。

与此相对，本发明的半导体存储装置其特征之一是，不象时钟信号那样在每个周期中输入作为内部动作的触发的信号。由此，本发明在使用芯片使能信号作为激活信号的情况下，使用具有芯片激活功能且不具有地址锁存定时控制功能的信号。

更新控制电路4内置有地址计数器(更新计数器)以及更新定时器。更新控制电路4利用它们以及地址变化检测信号ATD、写入使能信号/WE，控制半导体存储装置内部的更新，由此在半导体存储装置内部自动生成更新地址和更新定时，从而实现与普通DRAM的自更新相同的更新操作。其中，地址计数器顺次生成用于更新DRAM存储单元的更新地址R_ADD。更新地址R_ADD具有与包含在地址Address中的行地址相同的位宽。

此外，更新定时器对从来自半导体存储装置外部的最后的访问请求的时刻开始的经过时间进行计时，当该经过时间超过规定的更新时间时，更新定时器在半导体存储装置内部启动自更新。因此，更新计数器在每次地址变化检测信号ATD有效时，都被复位而重新开始计时。

此外，更新控制电路4生成用于控制更新定时的更新控制信号REFA、REFB。这些更新控制信号的含义将参照图2在后面进行说明，通过动作说明可以明了这些更新控制信号的详细定时。

多路转换器5(图中的MUX)根据地址变化检测信号ATD以及后面说明的更新控制信号REFB的电位，当地址变化检测信号ATD为“L”电平而且更新控制信号REFB为H(高)电位时，选择包含在内部地址L_ADD中的行地址(由于烦琐，有时简单地称为“内部地址L_ADD”)，并以其作为地址M_ADD而输出。另一方面，当地址变化检测信号ATD为“H”电平或更新控制信号REFB为“L”电平时，多路转换器5选择更新地址R_ADD，作为地址M_ADD而输出。

存储单元阵列6是与用于普通DRAM中的存储单元阵列相同的存储单元阵列，在行方向和列方向上分别布有字线和位线(或者位线对，以下同)，由与普通DRAM相同的一个晶体管和一个电容器构成的存储单元在字线和位线的交点位置上成行列状配置而构成。

行解码器7当行使能信号RE为“H”电平时，对地址M_ADD进行解码，激活该地址M_ADD指定的字线。当行使能信号RE为“L”电平时，行解码器7不激活任何字线。

列解码器8当列使能信号CE为“H”电平时，对包含在内部地址L_ADD中的列地址进行解码，生成用于选择该内部地址L_ADD指定的位线的列选择信号。当列使能信号CE为“L”电平时，列解码器8也不生成与任何位线相对应的列选择信号。

读出放大器·复位电路9由省略了图示的读出放大器、列开关、预充电电路构成。其中，列开关被连接在列解码器8输出的列选择信号指定的读出放大器和总线WRB之间。当读出放大器使能信号SE为“H”电平时，读出放大器被激活，读出并放大地址Address所指定的存储单元连接的位线电位，然后向总线WRB输出，或者经由位线，将供给总线WRB的写入数据写入存储单元。当预充电使能信号PE为“H”电平时，预充电电路被激活，将位线的电位预充电到规定电位(例如电源电位的1/2)。

I/O(输入输出)缓冲器10根据控制信号CWO的电位，当该信号为“H”电平时，在输出缓冲器中缓冲总线WRB上的读出数据，然后从总线I/O输出到半导体存储装置的外部。此外，当该信号为“L”电平时，I/O缓冲器10将输出缓冲器置为浮动状态，在输入缓冲器中缓冲从半导体存储装置外部提供给总线I/O的写入数据，然后送出至总线WRB。即，当控制信号CWO为“H”电平时，进行读出操作，当其为“L”电平时，进行写入操作。

R/W(读/写)控制电路11根据芯片选择信号/CS、写入使能信号/WE以及输出使能信号OE生成控制信号CWO。其中，在本发明的半导体存储装置的格式中，在写入使能信号/WE下降沿开始数据的写入(取出)，在写入使能信号/WE上升沿确定数据，写入(取出)动作结束。控制信号CWO的转换定时在动作说明中进行说明。

锁存控制电路12根据地址变化检测信号ATD以及列使能信号CE，生成确定地址Address的锁存时刻的上述锁存控制信号LC。行控制电路13根据更新控制信号REFA、更新控制信号REFB、地址变化检测信号ATD以及写入使能信号/WE，生成行使能信号RE、读出放大器使能信号SE、预充电使能信号PE以及控制信号CC。列控制电路14根据该控制信号CC，生成列使能信号CE。

升压电源15是将施加在存储单元阵列6内的字线上的升压电位提供给行解码器7的电源。此外，基板电压发生电路16是生成施加在形成存储单元阵列6的各个存储单元的阱或半导体基板上的基板电压的电路。此外，基准电压发生电路17生成存储单元陈列6、读出放大器·复位电路9内的读出放大器和预充电电路·均衡电路使用的基准电压(例如电源电位的1/2＝1/2Vcc)。该基准电压的用途主要有以下三种(①～③)，但现在以没有设置空单元的使用方法③为主。

①作为施加在构成存储单元的电容器的电极对上的基准电压(1/2Vcc)。

②在设有空单元的情况下，作为读出放大器通过从存储单元读出到位线对的一条位线上的电位以及从空单元读出到另一条位线上的电位(1/2Vcc)来判断存储单元的保持数据是“0”或“1”的参考电位。

③在没有设置空单元的情况下，作为位线对的预充电·均衡电压而使用的基准电压。在这种情况下，一条位线为来自存储单元的读出电压，而另一条位线在读出操作开始前被设定为预充电电压(1/2Vcc)。

下电控制信号PowerDown被提供到更新控制电路4、升压电源15、基板电压发生电路16以及基准电压发生电路17。该下电控制信号PowerDown是从半导体存储装置外部指定半导体存储装置进入下电状态(等待状态)时的模式的信号。如下所述，更新控制电路4、升压电源15、基板电压发生电路16以及基准电压发生电路17根据该下电控制信号PowerDown，分别控制对自身的供电。

在本实施方式中，由于存储单元本身与DRAM相同，所以不能如SRAM那样，当处于等待状态时，单纯地停止向半导体存储装置内的各部分电路供电。由于即使处于等待状态时也保持存储单元的数据，所以必须向需要进行更新操作的电路供电。即，本实施方式的半导体存储装置在处于等待状态时，不具有与SRAM的完全互换性。但是，在本实施方式中设置了几种等待状态模式，使之尽量保持与SRAM的互换性，同时还设有在现有的半导体存储装置中所没有的模式。

即，在本实施方式中，相应于更新控制电路4、升压电源15、基板电压发生电路16以及基准电压发生电路17任何一个动作而设置了三种等待模式。为了方便，在本说明书中将这些等待模式称为等待模式1～3。等待模式1是向全部四种电路供电的模式，等待模式2是在四种电路中仅停止向更新控制电路4供电、而向其他三种电路供电的模式，等待模式3是停止向全部四种电路供电的模式。

如上所述，以用于提供下电控制信号PowerDown的电路为例，它可以由用于向更新控制电路4供电的第一电源供给线、用于向升压电源15、基板电压发生电路16、基准电压发生电路17供电的第二电源供给线构成。

接下来，对各个等待模式进行进一步详细说明，等待模式1是与普通DRAM相同的供电模式，在三种等待模式中消耗电流最大。但是，在这种情况下，电源被提供给存储单元的自更新所需的所有电路。因此，除了保持转换为等待状态之前的存储单元的数据之外，该模式还是三种等待模式中使半导体存储装置从等待状态转换为有效状态所用时间最短的模式。为了设定为等待模式1，应向第一电源供给线和第二电源供给线均供电。

另一方面，在等待模式2中，不向自更新所必需的电路供电。因此，不能保持处于等待状态的存储单元的数据，但与等待模式1相比，可以降低消耗电流。即，该等待模式是从在等待状态下保持数据的既成概念联想到的变换，其前提是，当从等待状态转换为有效状态后，处于可以对存储单元阵列全体进行写入操作的状态。因此，在恢复激活状态的时刻，没有保持转换为等待状态时刻的存储单元的数据。由此，等待模式2和后面说明的等待模式3是适于将半导体存储装置作为缓冲器使用的情况等的模式。为了设定为等待模式2，不向第一电源供给线供电，从而停止向更新控制电路4供电。

另一方面，由于必须提升升压电压、基板电压、基准电压，所等待模式3在三种等待模式中从等待状态转换为激活状态所需时间最长，但其等待模式的消耗电流最小。此外，即使是处于等待模式1～3中任何一种的情况下，也应向上述四种电路以外的必需的电路供电。例如，如果仅进行自更新，则由于不使用地址缓冲器1、锁存器2、ATD电路3、列解码器8、I/O缓冲器10、R/W控制电路11、锁存控制电路12、列控制电路14等，可以停止电源供给。为了设定为等待模式3，对第一电源供给线和第二电源供给线均不供电，从而停止向更新控制电路4、升压电压15、基板电压发生电路16、基准电压发生电路17的所有电源供给。

通过设置上述等待模式，可以根据使用半导体存储装置的设备和其使用环境，从半导体存储装置外部精细地控制向激活状态的恢复时间、电流消耗量、是否要保持等待状态的数据等。此外，由于下电控制信号PowerDown不是必须的功能，所以可以省略，这样就可以完全保持I/O管脚与普通SRAM的互换性。

接下来，参照图2，对如图1所示的ATD电路3、锁存控制电路12、行控制电路13以及列控制电路14的详细电路构成进行说明。在图2中对与图1相同的构成要素和信号名称标以相同的标号。

首先对ATD电路3进行说明。反相器31将芯片选择信号/CS反转，生成芯片选择信号CS。反相器32延迟电路33以及与非门(NAND)34生成负的单触发脉冲，该单触发脉冲从芯片选择信号CS上升开始，且具有与反相器32和延迟电路33产生的延迟时间相同的宽度。

内部地址L_ADDi是如图1所示的内部地址L_ADD中特定的一位。当芯片选择信号CS有效时，与非门35通过反相器36，将内部地址L_ADDi提供给由反相器37、延迟电路38以及与非门39构成的电路。由此，生成负的单触发脉冲，该单触发脉冲从内部地址L_ADDi上升开始，且具有与反相器37和延迟电路38产生的延迟时间相同的宽度。

与非门43和反相器44对由芯片选择信号CS的上升沿、内部地址L_ADDi的上升沿或下降沿其中任何一个生成的单触发脉冲进行合成，得到正的单触发脉冲，然后输出。延迟电路45、或非(NOR)门46以及反相器47将从反相器44输出的各单触发脉冲的脉宽延长为延迟电路45产生的延迟时间。这样，上述电路模块就被设置为内部地址L_ADD的位数。或(OR)门48对由内部地址L_ADDi的所有位生成的单触发脉冲进行合成，将合成后的信号作为地址变化检测信号ATD而输出。

这样，在本实施方式中根据内部地址L_ADDi各位的变化，分别生成单触发脉冲，同时求得这些单触发脉冲的逻辑和并合成。这样做的理由如下所述。现在假设每当地址Address的任何一位发生变化，地址变化检测信号ATD都生成单触发脉冲，则当地址Address中含有时滞时，会生成多个地址变化检测信号。

如果这样，则如背景技术中说明的一样，这些地址变化检测信号ATD会同时激活多条字线。由此，同时对多个存储单元进行写入操作，或者同时进行从多个存储单元的读出操作，然后再写入，结果造成存储单元的数据被破坏。

在本实施方式中，对地址Address的各位中最初发生变化的位首先生成单触发脉冲，当在该最初的单触发脉冲发生期间其他的位发生变化时，将已经发生的单触发脉冲与新产生的单触发脉冲进行合成。由此，即使地址Address中含有时滞，单触发脉冲的脉宽也会与包含在地址Address中的时滞一样宽，从而不会在一次地址变化中生成多个单触发脉冲。因此，不必担心会发生上述存储单元的数据被破坏的问题。

作为上述动作的条件，为了把在地址Address中所含的时滞包括在地址变化检测信号ATD的脉宽的范围内，只要确定延迟电路33、38、41、45等的延迟时间就可以了。此外，在时滞较大的情况下，应相应地增大生成的单触发脉冲的脉宽。因此，担心地址变化检测信号ATD的下降被延迟了时滞量，可能会使访问时间变大。但是，在普通SRAM的格式中，访问时间是以地址Address确定的时刻为基准的值，所以只要保证从地址Address的各位中最后变化的位开始的访问时间，就不会产生动作延迟。

此外，如在后面要说明的动作一样，由于在生成地址变化检测信号ATD的单触发脉冲期间进行更新，所以优选该单触发信号的脉宽设定为大于完成一条字线的更新所需时间。因此，在考虑了上述时滞的条件的基础上，为了满足考虑了更新的条件，还应确定延迟电路33、38、41、45的延迟时间。此外，当更新结束之后，地址变化检测信号ATD的单触发脉冲下降时，可以继续对地址Address进行读出/写入的访问操作。

接下来，对行控制电路13进行说明。反相器30将地址变化检测信号ATD反转，生成地址变化检测信号/ATD。此外，由延迟电路49、或非门50、反相器51、延迟电路52、与非门53、与非门54构成的电路是用于根据写入使能信号/WE或地址变化检测信号ATD，生成进行从半导体存储装置外部请求的访问所必需的行使能信号RE、读出放大器使能信号SE、列使能信号CE、预充电使能信号PE、锁存控制信号LC的电路。

其中，由延迟电路49、或非门50、反相器51构成的电路是用于即使在因内部地址L_ADDi或芯片选择信号/CS的变化而使地址变化检测信号ATD变为“H”电平之前，在写入使能信号/WE为“L”电平的情况下，消除行使能信号RE、读出放大器使能信号SE、列使能信号CE、预充电使能信号PE、锁存控制信号LC中顺次产生脉冲的缺陷的电路。

因此，当地址变化检测信号ATD上升，从反相器30向与非门54提供“L”电平后，可以通过或非门50、反相器51、与非门53，向与非门54提供写入使能信号/WE。然后，通过或非门50、反相器51，对通过延迟电路49使写入使能信号/WE延迟的信号和写入使能信号/WE本身进行逻辑和运算，同时调整延迟电路49的延迟时间，使写入使能信号/WE的下降沿延迟到不产生上述缺陷的程度。在上述电路中，与写入使能信号/WE的上升沿相对应，反相器51的输出也上升，所以当写入使能信号/WE变为“H”电平时，可以直接转换到复位的动作。

由延迟电路52、与非门53、与非门54构成的电路当不写入时(即当写入使能信号/WE为“H”电平，从反相器51向与非门53提供“H”电平时)，从地址变化检测信号ATD的下降沿开始使行使能信号RE生成单触发脉冲。此外，该电路还起到这样的作用，即在地址变化检测信号ATD为“L”电平时的写入请求期间，将行使能信号RE、读出放大器使能信号SE、列使能信号CE、预充电使能信号PE、锁存控制信号LC维持“H”电平。即，当地址变化检测信号ATD为“L”电平时，从反相器30向与非门53和与非门54提供“H”电平。因此，如果此时从反相器51输出的写入使能信号/WE为“L”电平，则通过与非门53、与非门54、与非门65，而使得行使能信号RE维持为“H”电平。

与非门54的输出通过反相器55～58被延迟，然后作为控制信号CC被输出。该控制信号CC通过构成列控制电路14的反相器59～61被进一步延迟，成为列使能信号CE。此外，在行控制电路13中，由反相器62、延迟电路63以及与非门64构成的电路是用于生成在更新中所必需的行使能信号RE、读出放大器使能信号SE、预充电使能信号PE的电路。即，该电路当更新控制信号REFA为“H”电平时，生成负的单触发脉冲，该单触发脉冲从地址变化检测信号ATD上升沿开始，且具有与反相器62和延迟电路63产生的延迟时间相当的脉宽。然后，与非门65对更新控制信号REFB、与非门54以及与非门64的输出进行合成，并以其作为行使能信号RE而输出。

更新控制信号REFA是用于控制是否按照来自半导体存储装置外部的访问请求来进行更新的信号。即，如果该信号为“H”电平，则在由该访问请求生成的地址变化检测信号ATD上升沿，使行使能信号RE生成单触发脉冲，启动更新操作。与此相对，如果该信号为“L”电平，则即使在地址变化检测信号ATD中生成单触发脉冲，也不会使行使能信号RE生成单触发脉冲。

在本实施方式中，作为触发地址变化检测信号ATD的生成的更新操作，是以以下的实现形式为前提进行说明的。即，在本实施方式中，当伴随着读出或写入的连续进行更新操作时，通过在各存储周期内连续地进行更新，从而对所有存储单元进行更新。然后，在更新了所有存储单元的时刻，进入不产生更新操作的状态。然后，当接近能保持存储单元的数据的极限(单元保持极限)的状态时，检测该状态，并再次转换到在连续的存储周期内连续地进行更新的状态。

作为更新控制信号REFA下降的主要原因，是由于伴随着来自外部的访问请求的更新，当一个更新周期的更新结束后，为了启动下一个更新周期的更新，还有时间的情况，或者为了启动自更新，到其结束之前，没有必要进行伴随着来自外部的访问请求的更新的情况。

为了生成更新控制信号REFA，可以考虑这样的构成，即在更新控制电路4内部设置保持更新控制信号REFA的锁存电路，根据地址变化检测信号ATD以及更新定时器的输出信号，控制该锁存电路的设定·复位。具体地讲，通过更新定时器来生成比必须进行更新操作提前一点的定时，根据该输出信号，在更新控制电路4内部生成锁存电路的设定信号，从而设定锁存电路，向更新控制信号REFA输出“H”电平。以周期定时器的最大值为大致的标准，来确定生成设定信号的定时。然后，行控制电路13根据地址变化检测信号ATD或者更新控制信号REFA将生成的更新控制信号REFB作为触发，以字线为单位进行存储单元的更新操作。然后，当所有存储单元的更新操作结束后，在更新控制电路4内部生成锁存电路的复位信号，将锁存电路复位，向更新控制信号REFA输出“L”电平。

锁存电路的复位可以在更新最后一条字线的更新周期内，与更新操作结束的时间吻合来进行。或者，当更新操作结束时，行控制电路13生成更新操作结束信号，当更新控制电路4在对最后一条字线的更新周期内取得该更新操作结束信号时，可以对锁存电路进行复位。但是，考虑后面说明的图7的情况，从更新控制信号REFA上升时到该上升沿之后最初进行的更新结束为止的期间，如果生成地址变化检测信号ATD(参照图8)或者输入写入使能信号/WE(参照图10、图11)，则在该最初的更新结束后，对锁存电路进行复位。

另一方面，更新控制信号REFB是用于自更新的信号。即，通过向更新控制信号REFB内加入负的单触发脉冲，则可以强制地向行使能信号RE产生单触发脉冲，启动自更新，而与与非门54以及与非门64的输出无关。

为了生成更新控制信号REFB，可以考虑这样的构成，即在更新控制电路4内部设置使更新控制信号REFA延迟的延迟电路和生成负的单触发脉冲的脉冲发生电路，根据由延迟电路所延迟的更新控制信号REFA和地址变化检测信号ATD来控制从脉冲发生电路所生成的负的单触发脉冲。

通常，更新控制信号REFB为“H”电平。在该状态下，当更新控制信号REFA上升，变为“H”电平时，通过延迟电路，将该更新控制信号REFA的上升沿延迟规定的时间，当在该延迟期间内没有生成地址变化检测信号ATD时，通过被延迟的更新控制信号REFA的上升沿来启动脉冲发生电路，使得更新控制信号REFB生成负的单触发脉冲。

上述规定时间的延迟用于测量由于没有从外部提供生成地址变化检测信号ATD的触发而请求存储单元更新的极限时间。此外，如下所述(参照图11)，当在上述延迟期间内写入使能信号/WE下降时，由于进行写入操作后进行自更新，所以应考虑该写入操作所需的时间，来设定上述更新控制信号REFA上升的定时以及上述规定时间的延迟。

本发明不限于上述更新操作的实现方式，例如也可以作为在一定周期内以规定条数的字线(即一条字线或多条字线)为单位更新存储单元的形式。在这种情况下，生成更新控制信号REFB的电路构成可以与上述电路构成相同，但用于生成更新控制信号REFA的电路构成如下所述。

首先，更新定时器在一定周期内生成用于启动更新的触发信号。然后，与上述情况相同，在更新控制电路4内部设置锁存电路，基于更新定时器输出的触发信号，根据在更新操作所需的稍前的时刻生成的信号，设定锁存电路，使更新控制信号REFA成为“H”电平。在这种情况下，设定锁存电路的定时也以周期定时器的最大值为大致标准而确定。

然后，接收地址变化检测信号ATD或更新控制信号REFB的行控制电路13配合对存储单元的更新操作结束的定时，更新控制电路4根据生成的复位信号对锁存电路进行复位，使更新控制信号成为“L”电平。此时的锁存电路的复位可以从设定锁存电路时开始以延迟一定时间的定时进行。或者，也可以当更新操作结束时，行控制电路13生成更新操作结束信号，当更新控制电路4接收该更新操作结束信号时，对锁存电路进行复位。

在该实施方式中，当将地址变化检测信号ATD作为触发的更新操作结束时，在各个存储周期内更新控制信号REFA下降。该更新控制信号REFA的信号波形例如与如图4所示的更新周期时的信号波形相同。

反相器66～69使行使能信号RE延迟，生成读出放大器使能信号SE。此外，反相器70、71通过进一步使反相器68的输出延迟，生成行使能信号RE被五级反相器延迟的负的单触发脉冲。由反相器72、延迟电路73、与非门74以及反相器75构成的电路从行使能信号RE被五级反相器延迟的信号上升沿开始，生成具有反相器72和延迟电路73提供的延迟时间量的脉宽的单触发脉冲，将其作为预充电使能信号PE而输出。即，预充电使能信号PE的单触发脉冲与行使能信号RE的下降沿相对应而生成。

在锁存控制电路12中，由反相器76、反相器77、延迟电路78、与非门79以及反相器80所构成的电路从列使能信号CE的下降沿开始，生成具有与反相器77和延迟电路78的延迟时间相当的宽度的正的单触发脉冲。N沟道的晶体管81通过由反相器80所提供的单触发脉冲，将锁存控制信号LC与接地电位相连接，而使之成为“L”电平。此外，由环状连接的反相器82、83构成了用于保持锁存控制信号LC的锁存器84，当晶体管81变为导通时，锁存器84所保持的值被复位为“0”。

此外，与反相器85、反相器86、延迟电路87、与非门88以及反相器89构成的电路从地址变化检测信号ATD下降沿开始，生成具有与反相器86和延迟电路87的延迟时间相当的宽度的正的单触发脉冲。N沟道的晶体管90通过由反相器89提供单触发脉冲，将反相器82的输入端子与接地电位连接。由此，锁存控制信号LC成为“H”电平，同时锁存器84所保持的值被设定为“1”。即，锁存控制信号LC从地址变化检测信号ATD下降沿开始到列使能信号CE下降沿的时刻为止变为“H”电平。

接下来，将上述构成的半导体存储装置的动作根据情况划分开来，依次进行说明。

(伴随着更新操作的读出操作)

首先参照图3的时序图，对通过顺次改变读出地址，随着读出操作而进行更新的情况的动作进行说明。图3表示当在各存储周期内连续地进行以地址变化检测信号ATD的生成为触发的更新操作时的时序。因此，更新控制信号REFA、REFB都被固定为“H”电平，在图3中没有特别地表示这些信号。此外，由于此时进行的是读出操作，所以写入使能信号/WE仍维持“H”电平。此外，如图3所示的Rx_Word是与更新地址R_ADD相对应的字线，Ax_Word是与地址Address相对应的字线。此外，在本图中，在图3之前的更新地址R_ADD的值是R1。

首先，在时刻t1，地址Address由原来的值开始变为A1，同时使芯片选择信号/CS有效。此时，由后面的说明可知，锁存控制信号LC变为“L”电平。因此，地址Address通过地址缓冲器1被缓冲，然后通过锁存器2，成为内部地址L_ADD，被提供给ATD电路3。由于地址Address中可能含有时滞，所以与普通SRAM的情况相同，不限于在该时刻确定地址Address的值。

因此，在时刻t1无法从锁存器2中取出地址，但其后在锁存控制信号LC变为“H”电平之前，该值确定为A1，所以在LC变为“H”电平的时刻进行从销存器2取出操作。由此，在本实施方式中，使从半导体存储装置外部提供的地址Address的值没有确定的待机时间足够长以进行更新，从而有效地利用普通SRAM中不进行内部动作的待机时间。

当地址Address(＝内部地址L_ADD)变化时，在时刻t2，ATD电路3使地址变化检测信号ATD生成单触发脉冲。当地址变化检测信号ATD上升时，多路转换器5选择更新地址R_ADD端，在时刻t3，地址M_ADD的值变为R1。此外，当地址变化检测信号ATD上升时，行控制电路13从时刻t4开始使行使能信号RE生成单触发脉冲。

这样，当行使能信号RE上升时，行解码器7对地址M_ADD的值R1进行解码，当到达时刻t5时，激活字线Rx_Word。其结果是在存储单元阵列6中与字线Rx_Word连接的存储单元的保持数据表现为位线上的电位。另一方面，通过使行使能信号RE生成单触发脉冲，当到达时刻t6时，读出放大器使能信号SE中也生成单触发脉冲。由此，读出放大器·复位电路9内的读出放大器被激活，进行与字线Rw_Word连接的各个存储器的更新。更新本身与DRAM中进行的更新完全相同，是众所周知的技术，此处不再详述。

然后，在时刻t7，在行使能信号RE中生成的单触发脉冲下降时，行解码器7不激活字线Rx_Word，所以在时刻t8，字线Rx_Word没有被激活。此外，当到达时刻t9时，由于在前面的时刻t7行使能信号RE下降，行控制电路13使读出放大器使能信号下降。因此，结束了更新的读出放大器·复位电路9内的读出放大器使能信号不被激活。此外，由于行使能信号RE下降，行控制电路13在时刻t10使预充电使能信号PE生成单触发脉冲。

由此，读出放大器·复位电路9内的预充电电路对位线进行预充电，以为下一次访问做准备。由于在预充电过程中，不必向半导体存储装置外部输出存储单元的数据，所以与读出的情况不同，即使在行使能信号RE中生成单触发脉冲，列使能信号CE中也不生成单触发脉冲。因此，列解码器8维持列选择信号仍为非激活状态，如图所示，例如列选择信号Yj(Ax)维持“L”电平。

然后，在时刻t11，当地址变化检测信号ATD的单触发脉冲下降时，输出使能信号OE变为有效(图3中未表示)。R/W控制电路11使控制信号CWO变为“H”电平，以为从存储单元的读出操作做准备。此外，I/O缓冲器10通过总线WRB，将读出放大器·复位电路9输出的数据向总线I/O发送。但是，在该时刻总线WRB上的数据仍未确定。而且，地址变化检测信号ATD经历了下降，更新控制电路4在到达时刻t12的时刻，对更新地址R_ADD进行更新，将其值设为R1+1。

在前面将更新地址R_ADD的值设为R1，但该值如已说明的一样，以地址变化检测信号ATD下降沿为契机，从复位时的“0”开始顺次被更新。此外，地址变化检测信号ATD下降，在相同时刻t12，多路转换器5选择内部地址L_ADD端。由于当到达该时刻时，上述地址Address的值已经确定，所以将该值A1作为地址M_ADD而输出。

然后，当到达时刻t13时，与在前面的时刻t7的行使能信号RE的下降沿相对应，预充电使能信号PE的单触发脉冲下降，读出放大器·复位电路9内的预充电电路结束预充电。另一方面，由于在前面的时刻t11地址变化检测信号ATD经历了下降，所以锁存控制电路12当到达时刻t14时，使锁存控制信号LC上升。因此，即使此后地址Address变化，在锁存控制信号LC再次下降之前，锁存器2一直保持内部地址L_ADD(即地址M_ADD)的值。

同样，由于地址变化检测信号ATD下降，行控制电路13在时刻t15使行使能信号RE产生单触发脉冲。由此，行解码器7在时刻t16将与地址A1对应的字线Ax_Word激活，从而与该字线连接的存储单元的保持数据表现为位线上的电位。然后，与行使能信号RE的上升沿相对应，行控制电路13在时刻t17使读出放大器使能信号SE产生单触发脉冲。因此，读出放大器·复位电路9内的读出放大器读出与字线Ax_Word连接的各个存储单元的数据，将位线上的电位放大到“0”/“1”的逻辑电位(即接地电位或电源电位)。

此外，为了与行使能信号RE的单触发脉冲对应，行控制电路13使控制信号CC产生单触发脉冲，然后向行列控制电路14输出。列控制电路14根据控制信号CC，在时刻t18使列使能信号CE产生单触发脉冲。这样，当列使能信号CE变为“H”电平时，列解码器8对包含在内部地址L_ADD中的列地址进行解码，在时刻t19使与该列地址对应的列选择信号(参照图3所示的Yj(Ax))产生单触发脉冲。其结果是在读出放大器·复位电路9内的读出放大器中，选择与该列地址对应的读出放大器的输出，从而与总线WRB连接。

然后，当到达时刻t20时，由于行控制电路13使行使能信号RE上升，行解码器7在时刻t21使字线Ax_Word处于非激活状态。此外，当到达时刻t22时，在前面选择的读出放大器的读出结果呈现在给总线WRB上。在同一时刻，与前面的行使能信号RE的下降相对应，行控制电路13使读出放大器使能信号下降，结束读出放大器·复位电路9内的读出放大器的读出操作。

此外，与前面的行使能信号RE的下降相对应，当行控制电路13使控制信号CC下降时，列控制电路14使列使能信号CE下降。因此，列解码器8在时刻t23使列选择信号(图中的Yj(Ax))无效，其结果是将选择的读出放大器·复位电路9内的读出放大器与总线WRB切断。此外，在几乎相同的时刻，I/O缓冲器10经由总线I/O，将在总线WRB上读出的存储单元的数据Dout(A1)向半导体存储装置外部输出。

然后，当到达时刻t24时，与前面的行使能信号RE的下降相对应，行控制电路13使预充电使能信号PE上升，再次对位线预充电，以为下一次访问做准备。在同一时刻，由于列使能信号CE下降，锁存控制电路12使锁存控制信号LC变为“L”电平。然后，当到达时刻t25时，为了与在前面的时刻t20的行使能信号RE下降相对应，行控制电路13在时刻t25使预充电使能信号PE下降。因此，读出放大器复位电路9内的预充电电路结束位线的预充电。

这以后的动作与上述时刻t1～t25的动作完全相同，反复进行以时间Tcycle为单位的周期动作。即，当提供A2作为地址Address时，与地址Address的变化相对应，向地址变化检测信号ATD输出单触发脉冲，对地址R1+1进行更新后，更新地址被更新为R1+2，同时与地址A2对应的存储单元被读出，数据Dout(A2)通过总线I/O向外部输出。

然后，当提供A3作为地址Address时，与地址Address的变化相对应，作为地址变化检测信号ATD，输出单触发脉冲，对地址R1+2进行更新后，更新地址被更新为R1+3，同时与地址A3对应的存储单元被读出，数据Dout(A3)通过总线I/O向外部输出。

在上述本实施方式中，当地址Address变化时，对由内部的地址计数器确定的更新地址先执行更新，然后对地址Address进行通常的访问。这是由于考虑了在后面说明的写入操作时的情况。即，在非同步型的普通SRAM中，写入使能信号/WE相对于地址Address的变化有延迟，非同步地成为有效。

因此，如第一背景技术和第二背景技术等一样，根据进行通常的访问处理再进行更新的构成，如果写入使能信号/WE以较早的定时有效，则由于写入操作结束后才开始更新，所以不会有问题。但是，在写入使能信号/WE被进一步延迟有效的情况下，写入操作和更新操作重叠。因此，在这种情况下，必须将写入操作延迟直到更新操作结束，但是如果这样，定时控制就会变得复杂，电路规模增大，而且逻辑设计也变得困难。因此，为了在规定时间Tcycle内完成更新操作和写入操作，应在写入操作之前先进行更新操作，由此可以缩减电路规模，同时使逻辑设计简单。

(没有更新操作伴随的读出操作)

接下来，在图4的时序图中表示了通过更新控制电路4内的更新定时器控制更新的情况的动作示例。在该图中，表示了从在各个存储周期内连续地进行以地址变化检测信号ATD的发生作为触发的更新操作的状态，向不进行该更新操作的状态转换的时序图。因此，与图3中更新控制信号REFA维持“H”电平的状态相对，在图4中的一个更新周期的更新结束的时刻t12～t14期间，将更新控制电路4内的锁存电路复位，然后使更新控制信号REFA下降。所谓的一个更新周期的更新是指对所有的字线进行一次更新。顺便说明，更新控制信号REFB与图3的情况相同，维持“H”电平。

虽然依赖于存储单元阵列的构成和容量，但一个更新周期的更新可以在数ms～数十ms左右的规定时间内进行，不是在每次地址Address变化时都必须进行更新。因此，通过伴随着如图3所示的来自外部的访问进行更新，当执行完一个更新周期的更新时，到下一个更新周期的更新开始为止，使更新控制信号REFA下降，停止更新。这样，可以不进行多余的更新操作，从而减少电力消耗。

由上可知，图4显示的是通过对地址R1进行更新，当一个更新周期的更新结束时，其前后的时序波形。当更新控制信号REFA变为“L”电平时，即使地址变化检测信号ATD上升，行控制电路13也不使行使能信号RE生成单触发脉冲。因此，行控制电路13也不会生成与行使能信号RE对应的读出放大器使能信号SE以及预充电使能信号PE。

此外，由于行解码器7不激活字线Rx_Word，所以不进行以字线Rx_Word为对象的更新操作。除此之外，由于更新控制信号REFA变为“L”电平，更新控制电路4内的地址计数器停止计数动作，所以更新地址R_ADD的值仍维持在时刻t12所更新的值R1+1。此外，当更新地址R_ADD被选择时，地址M_ADD的值也维持R1+1。然后，当下一个更新周期的更新开始时，更新控制电路4使更新控制信号REFA返回“H”电平，再次执行如图3所示的动作。

这样，即使当更新操作重新开始时，更新计数器不被复位，对到此时为止保持在更新计数器内的值进行递增动作。即，即使例如自更新操作在更新周期(即更新所有字线的周期)中间中断，也不必将更新计数器复位，而是当下一次更新(可以是伴随着读出或写入的正常访问的更新、自更新其中之一)动作重新开始时，使残留在更新计数器内的值继续递增。

接下来，参照图5所示的时序图，对伴随着写入操作进行更新的情况的动作进行说明。与图3的情况相同，在这种情况下更新控制信号REFA、REFB都被固定为“H”电平，所以在图5中没有特别表示这些信号。此外，图5以图3所示的动作为基础，只是以写入操作来代替图3所示的读出操作。因此，除了以下几点，图所示的时刻t31～t38的动作与图3所示的时刻t1～t25的动作相同。

如上所述，写入使能信号/WE在存储周期内被非同步地输入，与地址Address的变化无关。因此可以设想当到达更新结束后的时刻t32时，向Din(A1)提供写入数据，并加载在总线I/O上，同时在时刻t33写入使能信号/WE下降。然后，向写入使能信号/WE输入负的脉冲，当其在时刻t33下降时，行控制电路13使该写入使能信号/WE延迟，并反转，作为行使能信号RE而输出。

在这种情况下，与图3相同，即使地址变化检测信号ATD下降，也在行使能信号RE中生成单触发脉冲，所以将二者合成，向行使能信号RE输出单触发脉冲。这样，当在行使能信号RE中生成单触发脉冲时，与图3的情况相同，激活地址A1对应的字线Ax_Word。与此同时，在读出放大器使能信号SE、列使能信号CE、列选择信号Yj(Ax)、预充电使能信号PE中顺次生成单触发脉冲。

另一方面，通过使写入使能信号/WE有效，R/W控制电路11在时刻t34使控制信号CWO下降。其结果是I/O缓冲器10向总线WRB端发送总线I/O上的写入数据，当到达时刻t35时，使总线WB上的数据产生变化。当在其后的时刻t36列选择信号Yj(Ax)变为“H”电平时，对由地址Address指定的存储单元进行写入操作。此外，当写入操作结束后，与前面的情况相同，字线被预充电。

然后，当到达时刻t37，写入使能信号/WE上升时，写入数据确定，然后行控制电路13使行使能信号RE下降。此外，由于行使能信号RE下降，与图3的地址变化检测信号ATD下降时相同，读出放大器使能信号SE、列使能信号CE、列选择信号Yj(Ax)、预充电使能信号PE到时刻t38为止顺次下降。此外，由于在前面的时刻t37写入使能信号/WE上升，所以R/W控制电路11在时刻t39使控制信号CWO上升。

然后进行从地址A2的读出操作，该动作与通过图3说明的从地址A2的读出操作相同。该读出操作之后，紧接着执行对地址A3的写入操作。这种情况的时刻t41～t48的动作也作为已说明的对地址A1的写入操作做准备。但是在这种情况下，写入使能信号/WE是在早于对地址A1的写入的时刻输入的。即，在这种情况下，写入使能信号/WE下降的时刻是在更新中间，所以与上升写入操作相比，部分动作是不同的。

即，在这种情况下，写入使能信号/WE在更新中间的时刻t42下降，同时在时刻t43向总线I/O上提供作为写入数据的Din(A3)。然后，与写入使能信号/WE的下降沿相对应，R/W控制电路11在时刻t44使控制信号CWO下降。其结果是当到达时刻t45时，数据Din(A3)被从I/O缓冲器10发送到总线WRB上。此时，由于字线Ax_Word、列使能信号CE、列选择信号Yj(Ax)均未被激活，所以不对存储单元进行写入。

本实施方式的半导体存储装置也与普通SRAM相同，在格式上已经决定了写入使能信号/WE被输入之后可以取得写入数据的期间。因此，在更新结束，向存储单元实际进行写入的时刻，虽然想要取得取得写入数据，但此时写入数据的值可能无法保证。因此在本实施方式中，在写入使能信号/WE在更新中间有效期间，就从总线WRB上预先取出写入数据，当更新结束后，从总线WRB对地址Address的存储单元进行写入。

即，由于总线WRB上的写入数据为“0”/“1”的逻辑电位(即接地电位或电源电位)，当其后字线Ax_Word、读出放大器使能信号SE、列使能信号CE以及列选择信号Yj(Ax)顺次被激活时，就可以从总线WRB对存储单元进行写入。然后与对地址A1的写入操作的情况相同，当由于地址变化检测信号ATD下降而生成行使能信号RE的单触发脉冲时，进行向地址A3的写入以及其后的位线的预充电。

在该过程中，写入使能信号/WE在时刻t46上升，由此，R/W控制电路11在时刻t47使控制信号CWO上升。此外，当在时刻t42写入使能信号/WE下降的时刻，由于地址变化检测信号ATD已经变为“H”电平，如果行使能信号RE没有立刻生成，则地址变化检测信号ATD变为“L”电平之后，通过行控制电路13被延迟，然后作为行使能信号RE而输出。在这种情况下，与对地址A1的写入相同，即使地址变化检测信号ATD下降，在行使能信号RE中也产生单触发脉冲，所以可以将二者合成，然后作为行使能信号RE而输出。

(不伴随更新的写入操作)

图6的时序图表示通过更新控制电路4内的更新定时器控制更新的动作示例中写入的情况。该图和图5的区别与图3和图4的区别完全相同。即，图6与图5的区别在于，图6的更新控制信号REFA在更新结束后下降，图6的更新地址R_ADD从R1+1开始就不被更新，对图6的更新地址R1+1、R1+2不进行更新。

(自更新)

接下来，对来自半导体存储装置外部的访问请求没有经过规定时间(以下称为“更新时间”)就进行通过更新定时器控制的自更新时的动作进行说明。该“规定时间”可以根据存储单元的数据保持特性(例如数据保持时间)来设定。如上所述，在本实施方式中，当伴随着来自外部的访问请求地址变化时，为了处理该访问请求，应先进行更新。但是，由于考虑到长时间不发生来自外部的访问请求的情况，所以仅在有访问请求时进行更新，则无法保持存储单元阵列6的数据。因此，在本实施方式中，利用更新控制电路4内的更新定时器，从来自外部的访问请求最后发生的时刻开始，在经过了更新时间的时刻启动自更新。

图7表示此时的动作时序。在该图的时刻t51～t52，检测伴随着来自外部的读出请求的地址Address的变化，进行更新和读出操作。该期间内的动作与如图4所示的对地址A1的读出操作完全相同，该动作之后，更新控制信号REFA变为“L”电平。此外，在地址变化检测信号ATD生成单触发脉冲的时刻，更新控制电路4将更新定时器的值复位。

此后，如果继续处于没有来自半导体存储装置外部的访问请求的状态，则更新控制电路4在时刻t53使更新控制信号REFA上升，转换为可以更新的状态。尽管处于上述状态，如果继续没有访问请求，则更新控制电路4将通过上述延迟电路使更新控制信号REFA延迟的信号的上升沿作为触发，启动上述脉冲发生电路，在时刻t54使更新控制信号REFB生成负的单触发脉冲。由此，行控制电路13在时刻t55使行使能信号RE生成单触发脉冲，启动自更新。

此时，由于更新控制信号REFB变为“L”电平，所以多路转换器5选择更新地址R_ADD端，输出作为地址M_ADD的R1+1。该自更新以及随后的预充电与如图3等所示的动作相同。这样，当到达时刻t59时，预充电使能信号PE下降，自更新以及预充电结束。由于此时依然没有来自外部的访问请求，所以与时刻t51～t52不同，不对地址Address进行访问。

此后，更新控制电路4内的脉冲发生电路在时刻t56使更新控制信号REFB上升，然后，由于更新控制信号REFB经历了上升，更新控制电路4在时刻t57更新更新地址R_ADD，将其值设为R1+2。在这种情况下，更新控制信号REFA在时刻t53上升之后，没有生成地址变化检测信号ATD，所以没有转换为连续进行伴随着地址变化的更新操作。因此，当到达时刻t58时，更新控制电路4使更新控制信号REFA变为“L”电平，紧接着成为通过更新定时器控制更新操作的状态。此外，由于更新控制信号REFB上升，所以多路转换器5在时刻59选择内部地址L_ADD端。

当在时刻t53～t54期间有来自半导体存储装置外部的访问请求，确认地址Address有变化时，其动作如图8所示的时序图。即，当地址Address在时刻t60变化为An，ATD电路3在时刻t61使地址变化检测信号ATD生成单触发脉冲时，如图7所示，更新控制电路4不使更新控制信号REFB下降，而是仍维持“H”电平。因此，在时刻t61之后，与时刻t51～t52相同，进行对地址R1+1的更新以及从地址An的读出操作。其结果是当到达时刻t62时，向总线I/O输出地址An的存储数据Dout(An)。在图8中，设想更新控制信号REFA在接近单元保持极限定时的时刻t53上升。由于伴随着此后连续的存储周期，连续地进行更新，所以更新控制信号REFA仍始终维持“H”电平。

(延迟输入写入使能信号时的写入操作)

接下来，参照图9的时序图，对延迟输入写入使能信号时的写入操作进行说明。在这种情况下，由于存储周期变长，所以如图9所示，在本说明书中将该动作称为“长写入操作”。此外，在这种情况下，更新控制信号REFA、REFB也都仍维持“H”电平。

首先，由于地址Address的值在时刻t71变为A1，与上述情况完全相同，对更新地址R1进行更新。但是，由于即使该更新结束，写入使能信号/WE仍然维持“H”电平，所以与图3等相同，更新之后紧接着进行以地址A1为对象的读出操作。其结果是当到达时刻t72时，向总线I/O输出作为地址A1的存储数据的Dout(A1)。但是，由于考虑到在访问半导体存储装置侧向存储单元进行写入操作，所以此时的读出数据实际不在访问侧被使用。可以在访问侧取出该读出数据，进行相关运算后，紧接着进行写入操作。即，通过有意使写入使能信号延迟，可以在一个存储周期内实现读出、变址、写入操作。

此后，由于写入使能信号/WE在时刻t73逐渐下降，写入操作被启动，进行与如图6所示的第二次写入周期几乎相同的动作。但在这种情况下，地址Address没有随着写入使能信号/WE的下降而变化，其值仍保持A1。因此，ATD电路3没有使地址变化检测信号ATD生成单触发脉冲，地址变化检测信号ATD仍维持“L”电平。因此，多路转换器5持续选择内部地址L_ADD端，地址M_ADD仍保持A1，为其后的写入操作做装备。

此外，当延迟输入写入使能信号/WE时，在时刻t71～t72期间，在地址变化检测信号ATD下降沿所生成的行使能信号RE由于更新之后的读出操作结束而恢复“L”电平。在这种情况下，行控制电路13根据写入使能信号/WE，生成行使能信号RE。

即，由于地址变化检测信号ATD在该时刻为“L”电平，所以从如图2所示的反相器30向延迟电路52、与非门53、与非门54提供“H”电平。因此，当写入使能信号/WE在时刻t73下降时，该写入使能信号/WE被延迟电路79延迟，然后通过或非门50以及反相器51，然后通过与非门53、与非门54、与非门65，其电位被反转后，在时刻t77作为行使能信号RE输出。由于在这种情况下在地址变化检测信号ATD中不生成单触发脉冲，所以锁存控制信号LC也恢复“L”电平。但是，由于对地址Address的锁存器2的取出操作在更新之后的伪读出时已经进行，所以不会有问题。

由于在时刻t74已经向总线I/O提供写入数据Din(A1)，所以当R/W控制电路11由于写入使能信号/WE下降沿而在时刻t75使控制信号CWO下降时，在时刻t76从I/O缓冲器10向总线WRB发送写入数据Din(A1)。因此，根据行使能信号RE的单触发脉冲开始写入，与图6说明的相同，对地址A1进行写入。

在上述的本实施方式中，与非同步型SRAM等相同，在地址Address开始变化的存储周期的开始时刻，不知道来自外部的访问请求是读出还是写入，在写入的情况下也无法预测在何时输入写入使能信号/WE。因此，在本实施方式中，首先把访问请求视为读出，从地址变化检测信号ATD下降沿开始进行读出，然后在输入写入使能信号/WE的时刻进行写入。

(由于延迟输入写入使能信号，在通过更新定时器控制的更新之后进 行写入的情况)

接下来，参照图10的时序图对长写入操作的其他时序进行说明。在该图中，由于输入写入使能信号/WE之前通过更新计数器启动自更新，所以相当于在进行自更新期间写入使能信号/WE下降的情况。

首先，对于在时刻t81～t83的更新和伪读出操作，除了以下一点，与如图9所示的动作相同。即，由于从时刻t81开始的更新，一个更新周期的更新结束。因此，当到达时刻t82时，更新控制电路4使更新控制信号REFA下降，在应进行下一个更新周期的更新之前，停止更新操作。此后，如果继续处于没有来自半导体存储装置外部的访问请求的状态，则更新控制电路4在时刻t84使更新控制信号REFA上升。

但是，由于此后也没有访问请求，所以更新控制电路4在时刻t85使更新控制信号REFB生成负的单触发脉冲。这样，由于更新控制信号REFB变为“L”电平，所以多路转换器5选择更新地址R_ADD端，行控制电路13使行使能信号RE生成单触发脉冲，启动对定址R1+1的自更新。此后，当到达时刻t86时，写入使能信号/WE下降，这种情况的自更新以及写入操作与图5的时刻t41～t48所示的动作相同。

即，当到达时刻t88时，由于从半导体存储装置外部向总线I/O提供写入数据，所以R/W控制电路11使控制信号CWO下降，从I/O缓冲器10向总线WRB传送写入数据。此外，由于在时刻t87更新控制信号REFB上升沿，多路转换器5选择内部地址L_ADD端，所以在时刻t89将A1作为地址M_ADD输出。此后，当自更新结束时，根据由更新控制信号REFB生成的行使能信号RE，从总线WRB向地址为A1的存储单元写入写入数据Din(A1)。

(延迟输入写入使能信号，在写入后根据更新定时器来更新的情况)

接下来，参照图11的时序图，对长写入操作的其他时序示例进行说明。该图是输入写入使能信号/WE，写入操作开始之后，有通过更新定时器控制的更新请求情况，这相当于在写入操作结束之后进行自更新的情况。

首先，在时刻t91～t92的更新以及伪读出操作与图10的情况完全相同。此后，如果继续处于没有来自半导体存储装置外部的访问请求的状态，则更新控制电路4在时刻t93使更新控制信号REFA上升。在对更新时间进行计时前，如果更新计数器在时刻t94使写入使能信号/WE下降，则对地址A1的数据Din(A1)的写入先于自更新进行。该写入操作本身与图9或图10所示的长写入操作相同。此外，在更新控制电路4使写入使能信号/WE下降的情况下，在经过对存储单元阵列6的写入以及随后的预充电所必需的时间之前，为了在更新控制信号REFB中不生成负的单触发脉冲，通过内部的延迟电路延迟更新控制信号REFA的上升沿。

这样，当写入操作结束时，更新控制电路4内的脉冲发生电路在时刻t95使更新控制信号REFB生成负的单触发脉冲。由此，多路转换器5选择更新地址R_ADD端。此外，行控制电路13使行使能信号RE生成单触发脉冲，启动对从多路转换器5输出的地址R1+1的自更新。当该自更新结束时，由于更新控制信号REFB上升沿，更新控制电路4在时刻t96将更新地址R_ADD的值更新为R1+2，多路转换器5在时刻97选择内部地址L_ADD。

(第二实施方式)

本实施方式实现与在普通DRAM等中所采用的页面模式相同的功能。图12是表示根据本实施方式的半导体存储装置的构成的框图，对与图1相同的构成要素和信号名称标以相同的标号。在本实施方式中，通过将在第一实施方式中说明的地址Address分割为高位比特地址UAddress和下位比特地址PageAddress(页地址)，对使高位地址UAddress相同的比特，仅改变地址页地址PageAddress就可以实现成组输入输出。

例如，由于在本实施方式中地址PageAddress为2位宽，通过使地址PageAddress可以在“00”B～“11”B(其值B指2进制计数)的范围内变化，则可以分段访问连续的4个地址。地址PageAddress的宽度不限于2位，可以在“2位”～“地址Address中所包含的列地址的位数”的范围内的任意位数。此外，在本实施方式中，伴随着通过地址PageAddress可以选择4位的数据，可以设置4组总线WRBi(其中i＝0～3)，以代替如图1所示的总线WRB。因此，当地址PageAddress的值为“00”B～“11”B时，这些地址所指定的存储单元的各位数据分别通过WRBO～WRB3而输入输出。

地址缓冲器141、锁存器142、ATD电路143、列解码器148、读出放大器·复位电路149与图1所示的缓冲器1、锁存器2、ATD电路3、列解码器8、读出放大器·复位电路9的构成相同。在本实施方式中，由于使用地址UAddress来代替第一实施方式的地址Adress，所以这些电路的不同点仅在于这些地址的位宽不同。此外，读出放大器·复位电路149还有几点不同。

即，在本实施方式中，对于内部地址L_ADD所包含的各列地址，4位的数据分别通过WRB0～WRB3输入输出。因此，读出放大器·复位电路149根据从列解码器148输出的列选择信号，同时选择连接在存储单元阵列6内的4条位线，这些位线上连接的4组读出放大器分别与总线WRB0～WRB3连接。由于地址PageAddress没有输入给ATD电路143，所以在改变地址PageAddress进行分段访问的情况下，在地址变化检测信号ATD中不生成单触发脉冲。

除了地址的位宽不同之外，地址缓冲器151与地址缓冲器1的构成相同，地址缓冲器151对地址PageAddress进行缓冲。此外，总线解码器152对从地址缓冲器151输出的2位的页面地址进行解码，输出4条总线的选择信号。此外，总线选择器153根据这些总线选择信号，通过总线WRBA连接在总线WRB0～WRB3其中之一与I/O缓冲器10之间。

接下来，参照图13的时序图，对采用上述构成的半导体存储装置的动作进行说明。由于本图的动作是以在第一实施方式中所说明的图4的动作为基础，所以仅以与图4的动作的不同点为中心进行说明。如图13所示的Y1～Y4是“00”B～“11”B其中的值，为了简便，这里假定Y1～Y4的值分别为“00”B～“11”B。

首先，在时刻t101与图4相同，将A1提供给地址Address。此时，地址PageAddress为Y1。由此，进行与地址A1相对应的更新和读出，当到达时刻t102时，将地址A1指定的4个存储单元(即下位地址”00”B～”11”B)中存储的数据分别读出到总线WRB0～WRB3上。此时，地址PageAddress的值为”00”B，总线解码器152对通过地址缓冲器151接收到的地址PageAddress Y1的值”00”B进行解码。其结果是总线选择器163选择总线WRB0，将其输出的位数据输出到总线WRBA。其结果是，当到达时刻t103时，地址A1的值Dout(A1)输出到总线I/O上。

其后，通过适当改变地址PageAddress，可以读出与地址A1的地址UAddress部分相同的存储单元的数据。即，在时刻t104将Y2(＝”01”B)提供给地址PageAddress，总线选择器153在时刻t105选择总线WRB 1上的位数据，输出到总线WRBA，当到达时刻t106时，存储在下位地址为”01”B的地址中的数据Dout(Y2)就被输出到总线I/O上。

以后同样，当在时刻t107将Y3(＝”10”B)提供给地址PageAddress时，总线WRB2在时刻t108与总线WRBA连接，存储在下位地址为”10”B的地址中的数据Dout(Y3)被输出到总线I/O。此外，当在时刻t110将Y4(＝”11”B)提供给地址PageAddress时，总线WRB3在时刻t111与总线WRBA连接，存储在下位地址为”11”B的地址中的数据Dout(Y4)被输出到总线I/O。

上述第二实施方式的说明适用于图4的情况，但也适用于如图5～图11所示的各种情况。

(第三实施方式)

在上述各实施方式中，不管由外部所提供的访问请求是读出请求还是写入请求，都将地址Address的变化(包含芯片选择信号/CS有效的情况)作为触发，进行更新之后再进行读出或写入操作。

与此相对，在本实施方式中，当有读出请求时，先进行读出操作，然后再进行更新。这样，与上述各实施方式相比，可以提高读出速度(缩短访问时间)。当有写入请求时，与上述各实施方式相同，先进行更新，然后再进行写入操作。

图14是表示本实施方式的半导体存储装置的构成的框图。由于本图所示的半导体存储装置的构成与第一实施方式(图1)的构成基本相同，所以在图14中对与图1相同的构成要素标以相同的标号。以下以第一实施方式的半导体存储装置为基础，对本实施方式进行说明，但本实施方式的技术构思对第二实施方式的半导体存储装置也是适用的。

在普通SRAM的格式中，相对于地址的变化，非同步地提供写入使能信号。在本实施方式中，更新操作和对存储单元的访问动作的处理顺序与读出时和写入时相反。因此，在本实施方式中，在某一时刻判断由外部提供的访问请求是读出请求还是写入请求，需根据该判断结果决定处理顺序。

在本实施方式中，将从地址Address变化开始到写入使能信号/WE有效为止的时间(例如与如图16所示的时间tAW相当的时间)的最大值(以下将该最大值称为tAWmax)作为半导体存储装置的格式。即，在使用半导体存储装置的系统中，当对半导体存储装置进行写入时，在从地址Address变化的时刻开始的时间tAWmax以内，应使写入使能信号/WE有效。此外，时间tAWmax的值可以根据系统的要求格式适当确定。

如图14所示的ATD电路163具有与如图1所示的ATD电路3大致相同的功能。但是，由于在从地址开始变化到经过时间tAWmax为止，还没有确定是读出还是写入，所以ATD电路163在从检测到地址变化开始到经过时间tAWmax之前不生成地址变化检测信号ATD。

如果将地址Address中所包含的时滞的最大值作为时间tskew(例如参照图15)，则根据系统不同，时间tAWmax的值可能会有比所示时间tskew短的情况。如上所述，由于时间tAWmax的值根据系统的要求格式而确定，所以可以与时间tskew无关地设定。

但是，由于从地址Address开始变化到经过时间tskew为止地址Address的值没有确定，所以无法开始对存储单元阵列进行访问。因此，当时间tAWmax比时间tskew短的情况下，将时间tAWmax的值设定为时间tskew，确定地址Address之后再进行访问。

对读出的情况应考虑上述问题。由于在写入的情况下，在本实施方式中也是进行更新之后再进行写入，所以当从地址变化的时刻开始经过时间tAWmax，确定是进行读出操作还是写入操作时开始，开始更新操作不会有任何问题。而且，在经过时间tAWmax之前，如果写入使能信号/WE是有效的，则在该时刻可以判断是写入操作，所以不用经过时间tAWmax就可以开始更新操作。

更新控制电路164具有与图1的更新控制电路4相同的功能。但是，更新控制电路164在地址变化检测信号ATD上升时参照写入使能信号/WE，如果是读出请求，则将地址变化检测信号ATD的上升沿作为触发，更新更新地址R_ADD，如果是写入请求，则将地址变化检测信号ATD的下降沿作为触发，更新更新地址R_ADD。

多路转换器165具有与图1的多路转换器5大致相同的功能。但是，在本实施方式中，读出时是先进行更新然后再进行读出，所以为了判断是读出还是写入，将写入使能信号/WE输入多路转换器165。当写入使能信号/WE为“L”电平(写入)时，多路转换器165的动作与多路转换器5进行相同的动作。

与此相对，当写入使能信号/WE为“H”电平时，多路转换器165进行与写入时相反的选择动作。具体地说，如果地址变化检测信号ATD为“H”电平且更新控制信号REFB为“H”电平，则多路转换器165选择内部地址L_ADD端，如果地址变化检测信号ATD为“L”电平或更新控制信号REFB为“L”电平，则选择更新地址R_ADD端。

行控制电路173具有与图1的行控制电路13大致相同的功能，在写入的情况下进行与行控制电路13相同的动作。另一方面，在读出的情况下，行控制电路173将地址变化检测信号ATD的上升沿作为触发，为了进行读出操作而激活行使能信号RE、读出放大器使能信号SE、控制信号CC以及预充电使能信号PE。此外，行控制电路173将地址变化检测信号ATD的下降沿作为触发，激活用于更新操作的行使能信号RE、读出放大器使能信号SE以及预充电使能信号PE。

接下来对本实施方式的半导体存储装置的动作进行说明。首先参照如图15所示的时序图，对读出操作进行说明，然后参照图16的时序图对写入操作进行说明。

首先，当地址Address在如图15所示的时刻t120变化时，该地址变化通过地址缓冲器1和锁存器2传送到ATD电路163。但是，由于在该时刻未确定是读出还是写入，所以ATD电路163不立刻生成地址变化检测信号ATD的单触发脉冲。

此后，当从时刻t120开始经过时间tAWmax，到达时刻t122时，由于已确定是读出还是写入，所以ATD电路163在时刻t123使地址变化检测信号ATD生成单触发脉冲。在这种情况下，如果由于是读出请求而使写入使能信号/WE变为“H”电平，则多路转换器165选择内部地址L_ADD端，在时刻t124将地址M_ADD(＝地址A1)提供给行解码器7。此外，行控制电路173将地址变化检测信号ATD的上升沿作为触发，顺次生成行使能信号RE、读出放大器使能信号SE、控制信号CC以及预充电使能信号PE。由此，与图3的“Read Cycle”所示的情况相同地进行读出操作，例如在时刻t125激活与地址A1对应的字线Ax_Word，在时刻t126将存储单元的数据Dout(A1)读出到总线I/O。

此后，当地址变化检测信号ATD在时刻t127下降时，多路转换器165选择更新地址R_ADD端，在时刻t128将地址M_ADD(＝地址R1+1)提供给行解码器。此外，行控制电路173将地址变化检测信号ATD的下降沿作为触发，顺次生成行使能信号RE、读出放大器使能信号SE以及预充电使能信号PE。由此，与图3的“Refresh Cycle”所示的情况相同地进行更新操作，例如在时刻t129激活与地址R1+1对应的字线Rx_Word。

接下来对由写入请求时的动作进行说明。在写入的情况下，在从如图16所示的时刻t140地址Address开始变化到经过了时间tAWmax后的时刻t143为止，使写入使能信号/WE有效。在图16中，从时刻t140开始，写入使能信号/WE在经过时间tAW后的时刻t142下降。

由于地址变化以及写入使能信号/WE下降，ATD电路163在时刻t144使地址变化检测信号ATD生成单触发脉冲。由于此时写入使能信号/WE为“L”电平，所以多路转换器165为了进行更新操作而选择更新地址R_ADD端，在时刻t145将R1作为地址M_ADD输出到行解码器7。此外，行控制电路173顺次生成行使能信号RE、读出放大器使能信号SE以及预充电使能信号PE。由此，进行与图5的时刻t31以后的“Refresh Cycle”所示的情况相同的更新操作。

此后，当到达时刻t146时，向总线I/O提供写入数据的值Din(A1)。当ATD电路163在时刻t147使地址变化检测信号ATD下降时，多路转换器165选择内部地址L_ADD端，在时刻t148将A1的行地址部分作为地址M_ADD输出到行解码器7。此外，行控制电路173顺次生成行使能信号RE、读出放大器使能信号SE、控制信号CC以及预充电使能信号PE。由此，进行与图5的“Write cycle”所示的情况相同的写入操作。

如上所述，在本实施方式中，可以从地址变化开始到经过时间tAWmax之后开始读出操作。因此，与第一实施方式和第二实施方式相比，可以实现高速读出，缩短了访问时间。特别是上述各实施方式的更新操作所需的时间很长，而本实施方式的时间tAWmax的值越小，访问时间改善的效果越大。

(第四实施方式)

在上述各实施方式中，根据由半导体存储装置外部提供的下电控制信号PowerDown来转换等待模式。与此相对，在本实施方式中，通过向预先确定的存储单元阵列6上的特定地址写入用于模式转换指示的数据，可以实现与上述各实施方式相同的等待模式转换。在本实施方式的半导体存储装置中，将存储单元阵列6上的0地址(最下位地址)作为模式转换专用的数据存储字段。此外，在本实施方式中，用于设定等待模式2的数据为F0h(其中h指16进制计数)，用于设定等待模式3的数据为0Fh。因此，本实施方式的总线WRB的总线宽度为8位。

图17是表示本实施方式的半导体存储装置的构成的框图，对与图1相同的构成要素和信号名称标以相同的标号。图17与图1的不同点在于，没有用于输入下电控制信号PowerDown的管脚，新增加了等待模式控制电路201，更新控制电路204、升压电源215、基板电压发生电路216、基准电压发生电路217分别与如图1所示的更新控制电路4、升压电源15、基板电压发生电路16、基准电压发生电路17的一部分构成不同。以下参照图18～图22对上述各部分进行详细说明，对与图1或图17相同的构成要素和信号名称标以相同的标号。

首先，图17的等待模式控制电路201根据内部地址L_ADD、芯片选择信号/CS、写入使能信号/WE、总线WRB上的写入数据来生成模式设定信号MD2、MD3。其中，当设定等待模式2时，模式设定信号MD2为“H”电平的信号，并且提供给更新控制电路204。另一方面，当设定等待模式2或等待模式3时，模式设定信号MD3为“H”电平的信号，并且提供给升压电源215、基板电压发生电路216、基准电压发生电路217。当设定等待模式1时，模式设定信号MD2和MD3均为“L”电平。

图18是表示等待模式控制电路201的详细构成的电路图。在本图中，数据WRB0～WRB3、WRB4～WRB7是从半导体存储装置的外部提供给总线WRB上的写入数据的0～3位、4～7位。由与(AND)门221、或非门222以及与门223构成的电路只在写入数据为F0h时输出“H”电平。同样，由或非门224、与门225以及与门226构成的电路只在写入数据为零Fh时输出“H”电平。此外，或门227求出与门233、266的输出的逻辑和，当F0h或0Fh其中之一作为写入数据而输入时，输出“H”电平。

地址X0B～Y7B是将构成内部地址L_ADD的各位反转后的地址值。例如，地址X0B是行地址的0位反转之后的值，地址Y7B是列地址的7位反转之后的值。因此，与门228仅在检测出内部地址L_ADD的各位均为0B(即0地址)时才输出“H”电平。与门229仅在向0地址写入数据F0h或0Fh时才将写入使能信号/WE作为时钟信号原封不动地输出。此外，与门230仅在向0地址写入数据F0h或0Fh时才将写入使能信号/WE作为时钟信号原封不动地输出。

由反相器231～236以及与门237构成的电路捕捉到芯片选择信号/CS的下降沿，使信号CEOS输出单触发脉冲。然后，当与门229的输出上升，时钟信号被输入到C端口时，锁存器238以提供给D端口的电源电位对应的“H”电平作为模式设定信号MD2从Q端口输出。此外，当提供给R端口的信号CEOS中生成单触发脉冲时，锁存器238将其自身复位，然后向模式设定信号MD2中输出“L”电平。锁存器239也是同样地构成，当与门230的输出上升时，向模式设定信号MD3输出“H”电平，当信号CEOS中生成单触发脉冲时，向向模式设定信号MD3输出“L”电平。

如上所述，在设定为等待模式2的情况下，与写入使能信号/WE的上升沿同步，与门229的输出上升，设置D型锁存器238，使模式设定信号MD2变为“H”电平。此外，在设定为等待模式3的情况下，与写入使能信号/WE的上升沿同步，与门229、230的输出均上升，设置锁存器238、239，使模式设定信号MD2以及模式设定信号MD3均变为“H”电平。

如图17所述的更新控制电路204使用芯片选择信号/CS以及模式设定信号MD2来代替下电控制信号PowerDown，生成更新地址R_ADD、更新控制信号REFA以及REFB。图19是表示更新控制电路204的详细构成的电路图。图中的P沟道晶体管240的栅极、源极、漏极端子分别与与门241的输出、电源电位、更新控制电路4的电源供给管脚连接。因此，当与门241的输出为“L”电平时，晶体管240导通，向更新控制电路4供电，当该输出为“H”电平时，晶体管240截止，停止电源供给。

当半导体存储装置处于非选择状态(芯片选择信号/CS为“H”电平)且为等待模式2或等待模式3(模式设定信号MD2为“H”电平)时，与门241使晶体管240截止。反相器242生成模式设定信号MD2的反转信号，当为等待模式1时，其输出为“H”电平。与门243在等待模式1中原封不动地输出更新控制电路4生成的更新地址R_ADD，另一方面在等待模式2或等待模式3中将该地址固定为0。

与门244在等待模式1中原封不动地输出更新控制电路4生成的更新控制信号REFA，另一方面在等待模式2或等待模式3中将该信号固定为“L”电平。此外，由于反相器245将反相器242的输出反转，所以当处于等待模式1时输出“L”电平。或门246在等待模式1中原封不动地输出更新控制电路4生成的更新控制信号REFB，另一方面在等待模式2或等待模式3中将该信号固定为“L”电平。

图20～图22分别是表示升压电源215、基板电压发生电路216、基准电压发生电路217的详细构成的电路图。升压电源215的P沟道晶体管250、与门251分别与如图19所示的晶体管240、与门241具有相同功能。即，当半导体存储装置处于非选择状态(芯片选择信号/CS为“H”电平)且处于等待模式3(模式设定信号MD3为“H”电平)时，晶体管250截止，停止对升压电源15供电。除此之外，向升压电源15供电。以上说明对于基板电压发生电路216、基准电压发生电路217也完全相同，构成上述电路的晶体管252、254与升压电源215内的晶体管250对应，与门253、255与升压电源215内的与门251对应。

其次，上述构成的半导体存储装置的等待模式转换时的动作如下所述。

等待模式1

为了将半导体存储装置设置为等待模式1，可以使芯片选择信号/CS下降。由此，等待模式控制电路201从芯片选择信号/CS的下降沿开始生成单触发脉冲，将锁存器238、锁存器239复位，将模式设定信号MD2、MD3均设为“L”电平。

由此，在更新控制电路204中，晶体管240导通，向内部的更新控制电路4供电，同时更新控制电路4生成的更新地址R_ADD、更新控制信号REFA、REFB原封不动地输出。此外，在升压电源215、基板电压发生电路216、基准电压发生电路217中，分别向内部的升压电源15、基板电压发生电路16、基准电压发生电路17供电。通过进行上述动作，可以实现第一实施方式和第二实施方式所说明的动作。

等待模式2

为了设定等待模式2，可以将数据F0h写入上述0地址。由此，等待模式控制电路201从写入使能信号/WE的上升沿开始使模式设定信号MD2变为“H”电平。此时，当半导体存储装置没有被选择，或者其后不选择时，由于芯片选择信号/CS变为“H”电平，所以更新控制电路204停止对内部的更新控制电路4供电。

此外，由于停止对更新控制电路4供电而造成其输出不确定，所以更新控制电路204将更新地址R_ADD固定为0，同时将更新控制信号REFA、REFB的电位分别固定为“L”电平和“H”电平。此外，由于此时芯片选择信号/CS为“H”电平，所以即使内部地址L_ADDi(参照图2)变化，ATD电路3也不生成地址变化检测信号ATD，而是仍维持“L”电平。

因此，行控制电路13将行使能信号RE、读出放大器使能信号SE、预充电使能信号PE、控制信号CC均固定为“L”电平。因此，列使能信号CE、锁存控制信号LC也仍维持“L”电平。另一方面，由于更新控制信号REFB固定为“H”电平，而且地址变化检测信号ATD被固定为“L”电平，所以多路转换器5持续选择内部地址L_ADD端。

如上所述，更新操作被中断，减少了消耗电流。由于此时模式设定信号MD3仍维持“L”电平，所以向升压电压15、基板电压发生电路16、基准电压发生电路17(参照图20～图22)持续供电。

等待模式3

为了设定为等待模式3，可以向上述的0地址内写入数据0Fh。由此，等待模式控制电路201从写入使能信号/WE的上升沿开始将模式设定信号MD2以及模式设定信号MD3设定为“H”电平。因此，当芯片选择信号/CS变为“H”电平时，与等待模式2同样，更新控制电路204停止对内部的更新控制电路4供电。与此同时，升压电压215、基板电压发生电路216、基准电压发生电路217分别停止对内部的升压电压15、基板电压发生电路16、基准电压发生电路17供电。由此，与等待模式2相同，更新操作被中断，而且电源控制电路的电流也被截断，进一步减少了消耗电流。

如上所述，在本实施方式中，不必从半导体存储装置外部提供诸如在第一实施方式中所说明的下电控制信号PowerDown那样的信号，因此可以减少管脚数量。

在以上的说明中，根据第一实施方式对第四实施方式进行了说明，其对第二实施方式和第三实施方式也同样适用。

(第五实施方式)

上述各实施方式都是根据从三种等待模式中选择的一种等待模式，来控制半导体存储装置内部的存储单元阵列整体的更新操作。因此，即使在例如图1所示的存储单元阵列6被分为多个区(以下称为存储单元区)的情况下，等待模式状态下的自更新操作对所有存储单元区以相同的等待模式进行共同控制。

但是，根据使用半导体存储装置的用途，有时需要对某一存储单元区(存储空间)在等待模式状态下保持数据，有时不需要对存放临时使用的数据的存储单元区(作为上述缓冲器使用的存储单元区)在等待模式状态下保持数据。例如，考虑以移动电话为代表的移动终端系统的情况，它应具有这样的特性，即从互联网上下载的主页等信息只有在使用者浏览期间临时保持。

即，由于对用于上述用途的存储单元区在等待模式状态下不必进行自更新，所以可以降低等待电流。因此，如果能对每个存储单元区指定是否进行自更新、保持数据，则可以根据使用者的需要和用途，来有效地控制等待电流，例如通过划分与移动终端系统匹配的存储单元区，可以将等待电流降低到最低限度的消耗量。

在具有上述背景的本实施方式中，在存储单元阵列由多个存储单元区构成的情况下，可以对各个存储单元区分别设定等待模式。图23是表示本实施方式的半导体存储装置主要部分的构成的框图，它是基于图1的构成实现本实施方式的图。但是，从图的安排上，图23中仅表示了存储单元区周围的电路，省略了如图1所示的地址缓冲器1、锁存器2、ATD电路3、更新控制电路4、多路转换器5、R/W控制电路11、锁存控制电路12以及相关的各信号，这些都与图1相同。

图23例示了将如图1所示的的存储单元阵列6划分为两个存储单元区6₁、6₂的情况，当然存储单元区的数量可以是任意的。在以下的说明中，将存储单元区以及与该存储单元区对应的为每个存储单元区设置的外围电路称为存储板。例如在如图23所示的构成例中，将存储单元区6₁及其外围电路行解码器7₁、列解码器8₁、读出放大器·复位电路9₁、升压电压15₁、基板电压发生电路16₁、基准电压发生电路17₁定义为一个存储板。

正如后面所说明的一样，行控制电路313生成每个存储单元区的控制信号。因此，可以在与存储单元区6₁对应的外围电路中包含用于生成行使能信号RE1、读出放大器使能信号SE1、预充电使能信号PE1的行控制电路313内的电路部分。此外，在以下的说明中，将在自更新操作中所必需的升压电压15₁、基板电压发生电路16₁和基准电压发生电路17₁统称为第一电源电路，将升压电压15₂、基板电压发生电路16₂和基准电压发生电路17₂统称为第二电源电路。

行解码器7₁、列解码器8₁、读出放大器复位电路9₁、升压电压15₁、基板电压发生电路16₁、基准电压发生电路17₁与存储单元区6₁对应，除了各标号的下标“₁”，与图1的构成要素具有相同的构成。例如，行解码器7₁与图1的行解码器7相同。此外，将上述各构成要素的下标“₁”替换为“₂”的是与存储单元区6₂对应设置的构成要素。

虽然I/O缓冲器10与图1所示的相同，但在本实施方式中，读出放大器·复位电路9₁、9₂通过总线WRB互相连接。虽然列控制电路14与图1所示的相同，但在本实施方式中，列使能信号CE向列解码器8₁和列解码器8₂双方提供。

下电控制电路301在等待状态下生成控制信号PD1、PD2，分别提供到第一电源电路、第二电源电路，由此分别控制这些电源电路的断电动作。在本实施方式中，当控制信号PD1、PD2为“H”电平时，各电源电路进行电源供给，当上述信号为“L”电平时，各电源电路切断电源供给。在进行非等待状态下的通常动作的情况下，下电控制电路301将控制信号PD1、PD2都设为“H”电平。

在本实施方式中，为了说明简单，仅对设置了进行存储单元的自更新的等待模式(有更新)和不进行存储单元的自更新的等待模式(无更新)两种模式的情况进行说明，但设置了上述三种等待模式的情况也相同。此外，在本实施方式中，假定等待状态下的控制信号PD1、PD2的电位被固定。在第六实施方式中说明了可以从外部对这些控制信号的电位进行编程的构成，在本实施方式中也可以对控制信号的电位进行编程。

行控制电路313与图1所示的行控制电路13的构成大致相同。但是，由于在本实施方式中设有两个存储板，所以行控制电路313生成与各存储板对应的两个系统的控制信号。即，行控制电路313分别向行解码器7₁、7₂提供行使能信号RE1、RE2，向读出放大器·复位电路91提供读出放大器使能信号SE1和预充电使能信号PE1，向读出放大器·复位电路9₂提供读出放大器使能信号SE2和预充电使能信号PE2。此外，行控制电路313控制是否与控制信号PD1、PD2的电位连动而生成上述两个系统的控制信号。例如，当下电控制电路301在等待状态下向控制信号PD2输出“L”电平时，行控制电路313在等待状态下不生成提供给存储单元区6₂的控制信号。

接下来，对上述构成的半导体存储装置的等待动作进行说明。首先，在处于等待状态的时刻，以“有更新”模式使用两个存储单元区6₁、6₂时，下电控制电路301将控制信号PD1、PD2均设为“H”电平，与处于非等待状态时一样，向第一电源电路和第二电源电路双方供电。与此连动，行控制电路313顺次生成行使能信号RE1和RE2、读出放大器使能信号SE1和SE2、预充电使能信号PE1和PE2。因此，行解码器7₁、7₂分别激活存储单元区6₁、6₂上的字线，读出放大器·复位电路9₁、9₂分别选择读出放大器，从而进行自更新。

在“无更新”模式下使用两个存储单元区6₁、6₂时，下电控制电路301将等待状态的控制信号PD1、PD2均设为“L”电平。因此，第一电源电路和第二电源电路停止电压供给。此外，行控制电路313在等待状态下不生成行使能信号RE1和RE2、读出放大器使能信号SE1和SE2、预充电使能信号PE1和PE2。因此，在这种情况下不进行自更新。

当在“有更新”模式下使用存储单元区6₁、在“无更新”模式下使用存储单元区6₂时，下电控制电路301分别向等待状态的控制信号PD1、PD2输出“H”电平和“L”电平。此外，行控制电路313存等待状态下生成行使能信号RE1、读出放大器使能信号SE1、预充电使能信号PE1，但不生成行使能信号RE2、读出放大器使能信号SE2、预充电使能信号PE2。因此，仅由第一电源电路供电，从而仅对存储单元区6₁进行自更新。

当在“无更新”模式下使用存储单元区6₁、在“有更新”模式下使用存储单元区6₂时，正好与上述情况相反。即，下电控制电路301分别将等待状态的控制信号PD1、PD2设为“L”电平和“H”电平。此外，行控制电路313仅生成行使能信号RE2、读出放大器使能信号SE2、预充电使能信号PE2。因此，仅由第二电源电路供电，从而仅对存储单元区6₂进行自更新。

在本实施方式中，当两个存储单元区均为“有更新”模式时，产生约100μA的等待电流。当仅其中一个存储单元区为“有更新”模式时，等待电流可以减少一半，约为50μA。另一方面，当两个存储单元区均为“无更新”模式时，等待电流为零。

以上说明是以第一实施方式为基础对本发明进行了说明，但其对第二实施方式和第三实施方式也可以适用。此外，虽然图23中描述的存储单元区6₁、6₂具有相同的容量，但这些存储单元区也可以具有不同的容量。此外，在以上的说明中，对具有两种等待模式的情况进行了说明，但象第一～第三实施方式一样对具有三种等待模式的情况也同样适用。

(第六实施方式)

图24表示本实施方式的半导体存储装置主要部分的构成的框图，它是基于图1的构成来实现本实施方式的。本实施方式与第五实施方式相同，存储单元阵列6被分为多个存储单元区，对于每个存储单元区(存储板)可以分别设定等待模式。

但是，由于考虑到本实施方式中的半导体存储装置的存储单元区的数量很多，所以与图23不同，将存储单元区的数量一般化表示为n(n为2以上的自然数)个。因此，如图1所示的存储单元阵列6在图24中被分为存储单元区6₁～6_n。此外，在图24中，与每个存储单元区对应，设有行解码器7₁～7_n、列解码器8₁～8_n、读出放大器，复位电路9₁～9_n。

电源电路350是存储单元区6₁～6_n公用的电源电路，它将如图23所示的升压电源15、基板电压发生电路16、基准电压发生电路17集成在一起，向所有n个存储单元区同时进行电源供给，与图1所示的构成相比，强化了供给能力。由于本实施方式中存储单元区共用一个电源电路，所以存储板由例如存储单元区6₁以及其外围电路行解码器7₁、列解码器8₁、读出放大器·复位电路9₁构成。

下电控制电路351是与如图23所示的下电控制电路301相同的电路，生成与n个存储单元区对应的控制信号PD1～PDn。另外，开关元件352₁～352_n分别与控制信号PD1～PDn对应，控制向与存储单元区6₁～6_n对应的各存储板供电。例如，开关元件352₁，当控制信号PD1变为“H”电平时导通，从电源电路350向与存储单元区6₁对应的存储板供电，当控制信号PD1变为“L”电平时截止，停止向该存储板供电。开关元件352₂～352_n与开关元件3521相同。

行控制电路353是与图23所示的行控制电路313相同的电路，生成行使能信号RE1～REn、读出放大器使能信号SE1～SEn，预充电使能信号PE1～PEn，并提供给与这些控制信号对应的存储板。另外，编程电路354根据使用者的需要和用途，可以任意编程来设定各个存储单元区是“有更新”模式还是“无更新”模式。编程电路354将表示每个存储单元区被编程之后是“有更新”还是“无更新”的数据发送到下电控制电路351和行控制电路353。

作为用于从半导体存储装置外部对编程电路354进行编程的实现方法，可以考虑以下述的两种方法为具体例子。

首先，作为第一种实现方法，可以考虑在编程电路354内部设置与存储板对应的熔断器。在这种情况下，根据是否切断各个熔断器，可以分别设定等待状态的控制信号PD1～PDn的电位。

作为第二实现方法，可以考虑利用从外部提供的地址方法。即，由于存储单元区6₁～6_n被分别划分了不同的存储空间，所以在从外部提供地址Address(参照图1)时，与该地址对应的存储单元区是唯一的。例如，当n＝4时，如果地址Address的高位2比特的值为”00”B～”11”B，则分别访问存储单元区6₁～6₄。因此，可以通过控制Address来指定编程的存储单元区。

为了实现上述方法，可以具有第四实施方式(参照图17和图18)的构成。首先，在每个存储板的编程电路354内设置用于保持从外部设定的等待模式的寄存器。此外，将地址Address、芯片选择信号/CS、写入使能信号/WE、总线WRB输入编程电路354中。

在等待模式的设定中，在地址Address的高位2比特中指定待设定的存储板，同时将其余的下位比特设定为特定值(例如在第四实施方式中下位比特均被设定为0B)。此外，将表示待设定的等待模式的数据发送到总线WRB上。在这种状态下，当写入使能信号/WE下降时，编程电路354从总线WRB取出在地址Address的高位2比特中指定的为存储板设定的等待模式的数据，来设置与该存储板对应的寄存器。

接下来，对上述构成的半导体存储装置的等待动作进行说明。首先，例如仅将存储单元区61设定为“有更新”模式，其他的存储单元区均设定为“无更新”模式。然后，使用上述两种实现方法中的一种，对编程电路354进行上述设定的编程。由此，每个存储板的等待模式的设定被通知给了下电控制电路351和行控制电路353。

如上所述，在进行通常动作期间，控制信号PD1～PDn均为“H”电平。与此相对，当处于等待状态时，下电控制电路351在控制信号PD1仍维持“H”电平的同时，将其他控制信号PD2～PDn全部设为“L”电平。由此，与开关元件352₁维持接通的状态相对，开关元件352₂～352_n全部截止。因此，从电源电路350对与存储单元区6₁对应的存储板持续地供电，而对存储单元区6₂～6_n对应的存储板停止电源供给。

另一方面，由于行控制电路353生成行使能信号RE1、读出放大器使能信号SE1、预充电使能信号PE1，所以对被持续地供电的存储单元区6₁进行自更新。此外，对与被停止了电源供给的存储单元区6₂～6_n对应的存储板，行控制电路353不生成行使能信号、读出放大器使能信号、预充电使能信号。这样，由于控制了仅对处于等待状态的存储单元区6₁进行自更新，所以可以将等待电流降低至1/n。

如上所述，根据本实施方式，不但可以得到与第五实施方式相同的优点，而且可以根据使用者的需要和用途，从外部任意设定等待模式。除此之外，由于在本实施方式中存储板共用一个电源电路350，所以即使存储板的数量增加，电源电路也不会增大，与第五实施方式相比，可以减小电路规模。

以上的说明是以第一实施方式的构成为基础来说明本实施方式的，但其也适用于第二实施方式～第四实施方式。此外，虽然在图24中描述的存储单元区6₂～6_n具有相同容量，但这些存储单元区的容量也可以不同。此外，在以上的说明中，对具有两种等待模式的情况进行了说明，但其对如第一～第三实施方式的具有三种等待模式的情况也适用。

以上述的各实施方式(实施方式1～6)所说明的等待模式的控制也适用于历来的准SRAM和通常的DRAM等现有的半导体存储装置，也不限于各实施方式中采用的通常SRAM技术条件的准SRAM。

(第七实施方式)

在上述第一实施方式～第六实施方式中，在半导体存储装置的内部控制存储单元阵列6、存储单元区61、62、6n等的所有动作。另一方面，本实施方式具有这样的构成，即不但可以与上述各实施方式相同，在半导体存储装置内部控制更新操作，而且可以从半导体存储装置外部控制更新操作。采用这样的构成，通过出厂前的测试就可以挑出在更新操作时发生错误的芯片。

首先，对这些错误的具体内容以及发生错误的原因进行说明。在上述各实施方式例如第一实施方式中，根据更新控制电路4(参照图1)生成的更新控制信号REFA、REFB来控制更新的开始时刻。例如在图7所述的时序图中，从更新控制信号REFA变为“H”电平(时刻t53)开始，到经过规定时间的时刻(时刻54)，更新控制信号REFB生成负的单触发脉冲，从而启动自更新。如上所述，这些更新控制信号是根据更新控制电路4内的更新定时器的输出信号而生成的。

更新定时器为了生成上述输出信号，一般是将设置在半导体存储装置内部的环形振荡器(省略图示)的输出分频而得到。因此，在具有上述构成的情况下，更新控制信号的时序依赖于环形振荡器的周期。但是，环形振荡器的周期是随电源电压、外部的温度、制造工艺等因素而变化的，特别是外部的温度随着半导体存储装置所处的环境时刻在变化。因此，事实上无法事先预测何时响应于更新控制信号开始进行自更新。换言之，从半导体存储装置外部看，半导体存储装置内部的自更新是非同步开始的。

另一方面，上述地址Address变化(包含芯片选择信号/CS有效化，以下同)的时序从半导体存储装置看是非同步的，其时序无法预知。这样，由于双方的时序彼此不同步，所以仅对半导体存储装置进行普通测试很难发现仅当自更新的开始时刻和地址Address的变化时刻有特定的时间关系时发生的错误。

作为上述依存于时序的错误，可以认为有以下几种。如上所述，由于地址Address变化，所以在地址变化检测信号ATD中生成单触发脉冲，但在半导体存储装置内部生成单触发脉冲等有时变成噪声源。即，在自更新的开始时刻和地址Address的变化时刻重叠的情况下，由于生成单触发脉冲，可能使电源电压过渡性地下降。如果这样，由于自更新的开始而由更新控制信号REFB生成的行使能信号RE的脉冲(例如参照图7的时刻t55)会在中途突然下降(即发生故障)。

如果行使能信号RE的电位下降，则字线就不会被激活，从而无法保证足够的更新时间，更新操作半途而废。上述更新时间不足引起下述以错误的数据更新存储单元的错误。即，为了对DRAM存储单元进行更新(读出也一样)，将构成例如图25所示的位线对的相补的位线(图中的标号BL和标号/BL)的电位均预充电至1/2Vcc。然后激活字线，将与该字线连接的存储单元保持的电荷读出到位线BL上。

根据上述动作，从图中的时刻t220开始在位线BL、/BL之间产生微小的电位差，该微小的电位差通过读出放大器可以被放大到与“0”/“1”的逻辑电位相当的电位差(例如接地电位/电源电位Vcc)。该被放大的电位差作为对存储单元进行再写入(更新)的电位差使用。因此，如果更新的时间不足，则会以未将微小电位差放大到足够的电位差(例如在时刻t220～t222之间的电位差)，来对存储单元进行再写入。因此，尽管存储单元的数据本来应该为“1”，但可能会再写入数据“0”。

除了以上所述错误之外，由单触发脉冲的生成而产生的噪声也可能会引起以下错误。即，从字线被激活开始到读出放大器开始动作为止需要规定的时间(例如图25所示的t220～t221期间)。在该规定时间内，如果由于单触发脉冲而引起的噪声发送到位线对上，则微小电位差会由于噪声的影响而变化，可能会使位线BL、/BL之间的电位的大小关系反转。如果这样，则即使读出放大器进行放大动作，也不会以存储在存储单元内的正确数据更新该存储单元。

具有上述错误的芯片不能就这样出厂，必须对上述芯片进行筛选，以保证不论自更新的开始时刻和地址变化的时刻有什么样的时间关系，都不会发生错误。其根本的解决办法是消除噪声源，为此，强化电源或将电源系统分割为多个是有效的办法。但是，即使采用上述办法，也不能完全地消除噪声，所以是否真的能消除错误还需要再进行检验。

在本实施方式中，根据来自半导体存储装置外部(具体实例为检测装置)的指令，改变自更新的开始时刻和地址Address的变化时刻之间的时间关系，来测试是否发生上述错误。即，虽然在普通DRAM中也执行自更新，但普通DRAM中没有采用根据地址变化而生成单触发脉冲信号的构成，所以不会发生上述错误。这意味着检验错误的课题是采用DRAM存储单元的SRAM技术条件的本发明的半导体存储装置所独有的。

以下以适用于第一实施方式的构成的本发明的技术思想为例，来说明其具体构成。图26是表示本实施方式的半导体存储装置的构成的框图，对于与图1相同的信号名称和构成要素标以相同的标号。以下对与图1的不同点进行说明，本实施方式相对于图1的构成，增加了多路转换器261、或非门262和反相器263，同时增加了从测试装置提供的测试模式信号MODE和更新控制信号EXREFB作为输入信号。此外，更新控制电路304还向如图1所示的更新控制电路4提供测试模式信号MODE和更新控制信号EXREFB，根据这些信号进行功能追加(后面详述)。

测试模式信号MODE是用于将半导体存储装置从通常的动作模式转换为测试模式的测试模式进入信号，更新控制信号EXREFB是用于从半导体存储装置外部启动更新的信号。此外，在图1中向多路转换器5和行控制电路13提供更新控制信号REFA、REFB，而本实施方式是向多路转换器5和行控制电路13提供更新控制信号REFA′、REFB′，来代替上述信号。

当测试模式信号MODE为“H”电平时，多路转换器261选择更新控制信号EXREFB，将其作为更新控制信号REFB′输出。当测试模式信号MODE为“H”电平时，与实施方式1相同，选择更新控制信号，以其作为更新控制信号REFB′输出。由或非门262和反相器263构成的电路若测试模式信号MODE为L电平，强制地将更新控制信号REFA′设为“L”电平，而与更新控制信号REFA的电位无关。另一方面，当测试模式信号MODE为“L”电平时，与第一实施方式相同，将更新控制信号REFA作为更新控制信号REFA′而输出。当测试模式信号MODE变为“H”电平时，更新控制电路304由于更新控制信号EXREFB的上升沿，使内部的地址计数器递增1，来对更新地址R_ADD进行更新。

这样，通过将测试模式信号MODE设为“H”电平，转换为测试模式，在半导体存储装置内部生成的更新请求(以地址变化检测信号ATD为触发的更新以及通过更新定时器控制的自更新)无效，而来自外部的更新控制有效。在这种状态下，从外部向更新控制信号EXREFB提供负的单触发脉冲，由此与向更新控制信号REFB中提供负的单触发脉冲时同样地启动更新，同时进行更新地址R_ADD的更新。另一方面，如果将测试模式信号MODE设定为“L”电平，则与第一实施方式中的情况相同，根据在半导体存储装置内部生成的更新请求来进行更新。

测试模式信号MODE和更新控制信号EXREFB都是仅用于出厂前的测试的信号，出厂后测试模式信号MODE被固定为“L”电平使用。此外，对于更新控制信号EXREFB，当测试模式信号MODE为“L”电平时，其对半导体存储装置的动作毫无影响，可以将其固定为“H”电平或是“L”电平使用。如下所述，只要更新控制信号EXREFB的管脚与输出使能信号OE管脚等现有的管脚能够兼容，就没有其它的限制。

作为用于输入测试模式信号MODE、更新控制信号EXREFB的管脚，可以分配未使用的管脚(NC：No Conection无连接)。由于在大容量的SRAM中大多有未使用的管脚，所以仅为了来自外部的更新控制，几乎没有必要再增加管脚数。此外，对于更新控制信号EXREFB，可以与在现有的信号中更新时未使用的信号兼容。作为这样的信号的候选，可以考虑上述输出使能信号OE、用于选择在与外部之间输入输出的字节的选择信号UB(Upper Byte)、LB(Lower Byte)(均未图示)等。虽然在图26中向多路转换器261等直接输入更新控制信号REFA、REFB，也可以通过缓冲器而输入。

接下来，对上述构成的半导体存储装置的动作进行说明。由于将测试模式信号MODE设定为“L”电平时的动作与第一实施方式完全相同，所以不再重复。因此，这里仅对将测试模式信号MODE设定为“H”电平时的测试模式的动作进行详细说明。图27是表示从测试装置提供给半导体存储装置的信号的时序和更新地址R_ADD的时序图。此外，图28是表示在测试装置内进行的半导体存储装置的测试顺序的流程图。

首先，如果芯片原来就固定不良，或者有保持特性不良的存储单元，则执行更新操作测试就毫无意义，所以事前应进行保持试验(图28的步骤S1)。保持试验可以按照与对普通DRAM进行的试验相同的测试顺序进行。即，对存储单元阵列6进行写入操作，当禁止更新的状态持续规定时间后，进行读出操作，调整该规定时间(即更新周期)，以使读出数据与写入数据一致，由此确定与保持时间最短的存储单元匹配的更新周期的值。此时，在本实施方式中通过将测试模式信号MODE和更新控制信号EXREFB均设定为“H”电平，在内部生成的更新请求和来自外部的更新请求双方的更新操作都不进行，所以可以很容易地实现禁止更新的状态。

为了在以后的步骤(具体的说是步骤S13)中检验更新操作是否正确地执行，测试装置预先将测试模型写入存储单元阵列6(步骤S2)。为了测试更新操作的正常性，这里使用所有比特均为“1”(即与各存储单元保持高电位的状态相应地数据)的测试模型。

然后，测试装置将测试模式信号MODE转换为“H”电平，使半导体存储装置转换为测试模式(步骤S3，图27的时刻t23)。当测试模式信号MODE变为“H”电平时，如果更新控制信号EXREFB为“L”电平，就会立刻进行更新，所以在测试装置在将测试模式信号MODE设为“H”电平的同时，将更新控制信号EXREFB转换为“H”电平。也可以在将测试模式信号MODE设为“H”电平之前将更新控制信号EXREFB设为“H”电平。

通过这样的设定，由于在半导体存储装置内部更新控制信号REFA为“L”电平，所以即使在地址变化检测信号ATD中产生了单触发脉冲，在半导体存储装置内部也不会启动更新。此外，由于多路转换器261选择更新控制信号EXREFB，所以无论更新控制电路304内的更新定时器为何种状态，都不会对动作产生影响。这样，只有当向更新控制信号EXREFB提供负的单触发脉冲时，才会变成为更新状态。在测试装置进行测试期间以及其后，测试模式信号MODE始终维持为“H”电平。

然后，测试装置将时间T的值初始化为-10ns。这里所谓的时间T是将更新控制信号EXREFB下降的时刻为基准时，规定使地址Address在哪一时刻变化的时间。如果该时间T为负值，则意味着在更新控制信号EXREFB下降提前时间“-T”的时刻使地址Address发生变化。另一方面，如果时间T为正值，则意味着从更新控制信号EXREFB下降开始经过时间T之后使地址Address发生变化。在本实施方式中，使时间T在-10ns～+10ns范围内以1ns为单位(变量)变化，由此来测试是否会发生由于地址Address的变化时刻和更新开始的时刻之间的时间关系而产生的错误。

然后，测试装置将更新次数R的值初始化为“0”(步骤S5)。如后所述，在本实施方式中，对于某一时间T的值进行规定次数的更新(通常为与字线的条数相当的次数的更新)，对存储单元阵列6全体进行更新。即，该更新次数R相当于用于存储对各个时间T的值执行的更新的次数的计数器。在本实施方式中，字线条数的一个例子是512条。

当到达时刻t231时，测试装置改变地址Address的值，使地址变化检测信号ATD生成正的单触发脉冲(步骤S6)。其中，变化前后的地址Address可以为任意值，或者可以使地址Address的任意位变化。但是，由于使地址Address变化的目的是生成噪声，所以作为地址Address的变化模式，优选是易于载有噪声且放大噪声的模式。因此，作为地址Address的变化模式，优选使地址Address的所有位同时反转的模式。

然后，在步骤S4测试装置对存储装置内部的定时器(未图示)设定初始化的时间T(当时间T为负值时，取时间T的绝对值)(步骤S7)。然后，测试装置在经过该时间(此时为10ns)之前(步骤S8为否的情况)什么都不做而待机。当从开始时刻t231开始经过10ns而到达时刻t232时(步骤S8为是的情况)，测试装置将更新控制信号EXREFB转换为“L”电平，开始更新操作(步骤S9)。此时，更新控制电路304内的地址计数器输出R1(R1＝0～511〔10进制数〕)作为更新地址R_ADD的值。

此后，当从时刻t232开始经过规定时间到达时刻t233时，测试装置将更新控制信号EXREFB恢复为“H”电平，从而结束更新操作(步骤S10)。该规定时间可以为与例如图7中所示的使更新控制信号REFB为“L”电平的时刻t54～t56相同的时间。当到达时刻t234时，在半导体存储装置内部，由于更新控制信号EXREFB上升沿，更新控制电路304将更新地址R_ADD的值更新为R1+1，为下一次更新作好准备。

因此，上述时刻t230～t234的详细动作与例如图7的时刻t53～t57的动作基本相同。但是，在本实施方式中，不是象第一实施方式那样在地址变化检测信号ATD下降沿等时刻更新更新地址R_ADD，而是当测试模式信号MODE变为“H”电平时，通过更新控制信号EXREFB上升而对更新地址R_ADD进行更新。

另一方面，由于与更新地址R_ADD的更新对应，使更新次数R的值加1(步骤S11)，所以测试装置判断是否进行了与字线的条数相等更新。由于此时还没有进行一次更新(步骤S12为否的情况)，所以测试装置把处理返回步骤S6，不改变时间T的值，进行与上述相同的处理。即，在时刻t235改变地址Address，在经过10ns的时刻t236，使更新控制信号EXREFB变换为“L”电平，对地址R1+1开始更新操作。经过规定时间之后，使更新控制信号EXREFB恢复“H”电平，然后将更新地址R_ADD更新为下一个地址。

此后，第512条字线(在图27中更新地址R_ADD为R1-1)的更新在时刻t241结束(步骤S12为是的情况)之前，重复同样的动作。即，从图27的图示可见，地址R1前后的更新地址被简单地记为R1-1、R1+1。但是正确地说，如果地址R1的值为0，则地址R1-1的值为511(10进制数)，此外如果地址R1的值为511(10进制数)，则地址R1+1的值为0。

当存储单元阵列6全体的更新结束之后，测试装置检验是否因以地址变化为起因的噪声，产生了更新操作的错误。因此，测试装置一边从存储单元阵列6顺次读出数据，一边与在前面的步骤S2中写入的数据码型逐一地进行比较(步骤S13)。其结果是，如果有存储单元的数据不一致(步骤S14为否定的情况)，则进行上述测试的芯片就是发生了上述错误的不良品，将该芯片归类为废弃处理的芯片(步骤S15)。

从图示可见，在图28的步骤S13中对所有存储单元的比较结束之后，在步骤14中可以获得判断检查结果。但是，如果考虑测试时间，则只要检测出一个比较结果不一致的存储单元，就不必对剩余的存储单元进行比较，而将该芯片判断为废弃处理(步骤S15)，当然没问题。

另一方面，如果在步骤S13中比较结果是所有的数据都一致(步骤S14为OK的情况)，则对时间T为-10ns而言，没有发生错误，所以测试装置将时间T递增例如1ns(步骤S16)，然后判断该时间T是否到达了规定值。由于在本实施方式中在+10ns之前进行测试，所以该规定值为+11ns。

由于此时时间T为-9ns(步骤S17为否的情况)，所以测试装置把处理返回步骤S5，反复进行与上述相同的处理(时刻t243～t250)。此时的动作与上述动作的不同点在于，从使地址Address变化开始到更新控制信号EXREFB下降为止之间的时间为9ns(例如对最初的字线的测试中的时刻t243～t244)。

测试装置就这样一边使时间T以1ns为增量递增，一边对时间T的各个值进行测试。这样，如果由于地址Address的变化而引起的噪声的影响产生更新错误，则该错误可以通过存储单元阵列检查(步骤S13)而检测出来。另一方面，如果没有检测出任何错误，在-10ns～+10ns的范围内，对于所有的时间T步骤S14的检查结果均为OK，则最终步骤S17的判断结果为是，从而可以判断作为测试对象的半导体存储装置不受地址Address变化所引起的噪声的影响，是正常的芯片(优良品)。

在上述动作中，当时间T的值为0时，测试装置在使地址Address变化的同时，使更新控制信号EXREFB下降。即，此时测试装置省略图28的步骤S7～S8的处理，同时进行步骤S6和步骤S9的处理。另一方面，当时间T为正值时，测试装置首先使更新控制信号EXREFB下降，在经过了时间T的时刻，使地址Address变化。即，在这种情况下交替进行图28中的步骤S6的处理和步骤S9的处理。

如上所述，在本实施方式中，作为可以从半导体存储装置外部控制更新控制信号REFA′和REFB′的定时的构成，使更新的开始时刻和由于地址变化而引起的通常的读出/写入操作的时刻之间的时间关系可变。因此，在作为两者的时间关系而取得的整个时间范围内，可以在出厂前检测出由于地址变化而引起的噪声影响产生的错误。

在上述说明中，在-10ns～+10ns范围内以1ns为单位使时间T变化，但这只是一个例子，使时间T可变的时间范围和单位(变量)时间值可以根据各个半导体存储装置适当确定。

此外，在上述说明中，是以第一实施方式为基础对本发明进行说明的，但适用第二实施方式～第六实施方式的情况也完全相同。即，在这些实施方式中，更新控制电路304(更新控制电路204)、多路转换器5、行控制电路13(行控制电路313、行控制电路353)之间的连接关系与第一实施方式完全相同。因此，可以按照对图1的构成进行的变形完全相同的方式对图12、图14、图17、图23和图24的构成进行变化。

上述各实施方式是从例如在地址变化检测信号ATD中生成的单触发脉冲的上升沿开始进行更新的，但也可以使单触发脉冲的逻辑反转，从其下降沿开始进行更新，这对地址变化检测信号ATD以外的各信号也完全相同。

此外，在上述各实施方式中，存储单元阵列6等的各存储单元是由一个晶体管和一个电容器构成的，但存储单元的构成不限于这种方式。如果从芯片尺寸等方面考虑，这样的存储单元确实是最理想的，但本发明的存储单元不排除使用一个晶体管和一个电容器以外的存储单元。即，只要是比普通SRAM的存储单元的构成小的DRAM存储单元，即使不是一个晶体管和一个电容器的构成，也可以获得与通常的SRAM相比减小芯片尺寸的效果。

此外，上述各实施方式的半导体存储装置可以是将例如图1所示的电路全体安装在单一的芯片上的方式，但也可以是将电路全体分割为几个功能块，各功能块分别安装在不同的芯片上的方式。作为后者的例子，可以考虑将生成各种控制信号和地址信号的控制部分和存储单元部分分别安装在不同芯片(控制芯片和存储芯片)上的混合IC(集成电路)。即，将各种控制信号从设置在存储芯片外部的控制芯片提供到存储芯片的构成也属于本发明的范畴。

本发明涉及一种半导体存储装置，该半导体存储装置虽然按普通SRAM技术条件动作、且容量大，但其芯片尺寸小、消耗功率低而且价格便宜。本发明提供了这样一种技术，即不会发生由于更新而影响通常的访问，或者由于连续写入而使更新无法进行的问题。该技术用于实现即使在地址中含有时滞的情况下也不会引起访问延迟，或者破坏存储单元的错误。此外，本发明还提供这样一种控制电路，该控制电路从形成存储单元的存储芯片的外部提供控制信号和地址信号，并且实现该存储芯片和上述半导体存储装置。此外，本发明还提供这样一种技术，该技术用于实现与普通SRAM采用相同的等待模式，并且具有在现有的半导体存储装置中不具有的独特的低消耗功率模式的半导体存储装置。

Claims (6)

1.一种存储装置，具有：

存储单元；

更新控制电路，对是否进行所述存储单元的更新进行控制；

更新电源电路，提供所述存储单元的所述更新所必需的电压，该更新电源电路与所述更新控制电路的电源电路不同；以及

动作控制电路，接收从外部提供到所述存储装置中的模式信息，确定所述存储装置的内部模式，在第一模式下使所述更新控制电路和所述更新电源电路均为激活状态，在第二模式下使所述更新控制电路为非激活状态同时使所述更新电源电路为激活状态，在第三模式下使所述更新控制电路和所述更新电源电路均为非激活状态。

2.根据权利要求1所述的存储装置，所述动作控制电路响应对规定的地址的每个模式预先确定的数据的写入请求，进行所述内部模式的确定。

3.根据权利要求1所述的存储装置，其中所述动作控制电路具有根据确定的内部模式而被确定为是否要切断的熔丝。

4.一种等待控制电路，对存储装置的等待动作进行控制，

该等待控制电路包括：等待模式设定电路，接收来自所述存储装置的外部的等待模式信息，确定等待模式；

更新控制电路，对是否进行所述存储装置的更新动作进行控制；

第一电源电路，向所述更新控制电路提供电源；以及

第二电源电路，提供用于所述更新动作的电压，与所述第一电源电路不同，

所述等待模式设定电路，在第一模式下使所述更新控制电路和所述第二电源电路均为激活状态，在第二模式下使所述更新控制电路为非激活状态、同时使所述第二电源电路为激活状态，在第三模式下使所述更新控制电路和所述第二电源电路均为非激活状态。

5.根据权利要求4所述的等待控制电路，所述等待模式设定电路，响应对应于规定的地址为每个模式预先确定的数据的写入请求，进行所述等待模式的确定。

6.根据权利要求4所述的等待控制电路，其中所述等待模式设定电路具有根据确定的等待模式而被确定为是否要切断的熔丝。

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