KR20030014386A - 반도체 기억 장치 - Google Patents

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KR20030014386A
KR20030014386A KR1020027013478A KR20027013478A KR20030014386A KR 20030014386 A KR20030014386 A KR 20030014386A KR 1020027013478 A KR1020027013478 A KR 1020027013478A KR 20027013478 A KR20027013478 A KR 20027013478A KR 20030014386 A KR20030014386 A KR 20030014386A
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time
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KR1020027013478A
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타카하시히로유키
이나바히데오
나카가와아쯔시
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닛뽄덴끼 가부시끼가이샤
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Publication date
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Abstract

SRAM 사양으로 동작하고, 리프레시의 영향으로 보통의 액세스가 지연되지 않고, 메모리 사이클을 종래보다도 단축 가능한 반도체 기억 장치를 제공한다. ATD 회로(4)는 어드레스(Address)의 변화를 받고, 어드레스 스큐 기간 경과 후에 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시킨다. 기록 요구의 경우는 어드레스 스큐 기간 내에 기록 이네이블 신호(/WE)를 하강시킨다. 우선, 원숏 펄스의 상승으로부터 기록 또는 판독을 행하고, 기록인 경우에는 직전의 기록 요구시에 주어진 어드레스 및 데이터를 이용한 레이트 라이트를 행한다. 다음에 원숏 펄스의 하강으로부터 후속의 메모리 사이클의 어드레스 스큐 기간 종료까지에 리프레시를 행한다. 그리고 다음 기록 요구시에 있어서의 레이트 라이트를 위해, 기록 이네이블 신호(/WE)의 상승에서 어드레스와 데이터를 레지스터 회로(3, 12)에 받아들인다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
랜덤 액세스가 가능한 반도체 기억 장치로서는 SRAM 및 DRAM이 가장 대표적이다. DRAM과 비교한 경우에, SRAM은 일반적으로 고속인데다 전원을 공급하고 어드레스를 입력하기만 하면 그 어드레스의 변화를 파악하고 내부의 순서 회로가 동작하여 판독 및 기록을 행할 수가 있다. 이와 같이 SRAM은 DRAM에 비하여 단순한 입력 신호 파형을 주기만 하여도 동작하기 때문에, 이와 같은 입력 신호 파형을 생성하는 회로의 구성도 간단화 하는 것이 가능하다.
또한 SRAM은 DRAM과 같이 메모리 셀에 기억된 데이터를 계속 보존하기 위한 리프레시가 불필요하기 때문에 그 취급이 용이한 동시에, 리프레시를 필요로 하지 않기 때문에 스탠바이 상태에 있어서의 데이터 보존 전류가 작다는 장점도 있다. 이러하기 때문에 SRAM은 다양한 용도에 널리 사용되고 있다. 다만 SRAM은 일반적으로 1메모리 셀당 6개의 트랜지스터를 필요로 하기 때문에, 대용량화를 도모하고자 하면 DRAM에 비하여 아무래도 칩 사이즈가 크게 되어 버리고 또한 가격 자체도 DRAM에 비하여 높아진다는 단점도 있다.
한편, DRAM은 어드레스로서 행 어드레스 및 열 어드레스를 2회로 나누어 제각기 주지 않으면 안된다는 점과, 이들 어드레스의 받아들이는 타이밍을 규정하는 신호로서 RAS(행 어드레스 스트로브)/CAS(열 어드레스 스트로브)를 필요로 한다는 점과, 정기적으로 메모리 셀을 리프레시하는 것이 필요하다는 점에 있어서, SRAM에 비하여 아무래도 타이밍 제어가 복잡하게 되어버리고 그 외에 리프레시 제어를 위한 회로 등이 여분으로 필요하게 된다.
또한 DRAM은 외부로부터의 액세스가 없는 때에도 메모리 셀의 리프레시가 필요하게 되기 때문에 소비 전류가 크게 되는 문제도 있다. 하지만, DRAM의 메모리 셀은 커패시터 1개와 트랜지스터 1개로 구성 가능하기 때문에, 칩 사이즈를 크게 하지 않고서도 대용량화를 도모하는 것이 비교적 용이하다. 따라서 같은 기억 용량의 반도체 기억 장치를 구성하는 것이라면 SRAM보다도 DRAM의 쪽이 값이 싸다.
그런데, 휴대 전화 등으로 대표되는 휴대 기기가 채용하고 있는 반도체 기억 장치로서는 지금까지는 SRAM이 주류이다. 이것은 지금까지의 휴대 전화에는 간단한 기능밖에 탑재되지 않았기 때문에 그만큼 대용량의 반도체 기억 장치가 필요하지 않았다는 점과, DRAM에 비하여 타이밍 제어 등의 관점에서 취급이 용이하다는 점과, 스탠바이 전류가 작고 저소비 전력이기 때문에 연속 통화 시간·연속 대기 시간을 가능한 한 연장시키려는 휴대 전화 등에 지향하고 있다는 점 등이 그 이유이다.
그런데 요즘, 상당히 풍부한 기능을 탑재한 휴대 전화가 등장하고 있고 전자 메일의 송수신 기능이나 각종 사이트에 액세스하여 근처에 있는 레스토랑 등의 타운 정보를 취득한다는 기능도 실현되고 있다. 뿐만 아니라, 극히 최근의 휴대 전화에서는 인터넷 상의 WEB 서버에 액세스하여 홈페이지의 내용을 간략화 하여 표시하는 기능도 탑재되고 있고, 장래적으로는 현재의 데스크탑형 퍼스널 컴퓨터와 마찬가지로 인터넷상의 홈페이지 등에 자유롭게 액세스할 수 있게 되는 것도 상정된다.
이러한 기능을 실현하기 위해서는 종래의 휴대 전화과 같이 단순한 텍스트 표시를 행하기만 해서는 안되고 다양한 멀티미디어 정보를 유저에게 제공하기 위한 그래픽 표시가 불가결하게 된다. 공중망 등으로부터 수신한 대량의 데이터를 휴대 전화 내의 반도체 기억 장치상에 일시적으로 축적하여 둘 필요가 생긴다. 즉, 지금부터의 휴대 기기에 탑재되는 반도체 기억 장치로서는 DRAM과 같이 대용량인 것이 필수 조건이라고 생각된다. 게다가, 휴대 기기는 소형이면서 경량인 것이 절대 조건이기 때문에, 반도체 기억 장치를 대용량화 하여도 기기 그 자체가 대형화·중량화하는 것은 피하지 않으면 안된다.
이상과 같이, 휴대 기기에 탑재되는 반도체 기억 장치로서는 취급이 간편함이나 소비 전력을 생각한다면 SRAM이 바람직하지만 대용량화라는 관점에서 보면 DRAM이 바람직하다. 즉, 지금부터의 휴대 기기에는 SRAM 및 DRAM의 장점을 각각 받아들인 반도체 기억 장치가 최적이라고 할 수 있다. 이런 종류의 반도체 기억 장치로서는 DRAM에 채용되어 있는 것과 같은 메모리 셀을 사용하면서 외부에서 보았을때에 SRAM과 거의 같은 사양을 갖은 「의사 SRAM」이라고 불리는 것이 이미 고려되고는 있다.
의사 SRAM은 DRAM과 같이 어드레스를 행 어드레스, 열 어드레스로 나누어 제각기 줄 필요가 없고, 또한 그를 위한 RAS, CAS와 같은 타이밍 신호도 필요로 하지 않는다. 의사 SRAM에서는 범용의 SRAM과 마찬가지로 어드레스를 한번에 주기만 해소 좋고 클록 동기형의 반도체 기억 장치의 클록에 상당하는 칩 이네이블 신호를 트리거로 하여 어드레스를 내부에 받아들이고 판독/기록을 행하고 있다.
다만, 의사 SRAM이 범용의 SRAM과 완전한 호환성을 갖고 있다고는 할 수 없고, 그 대부분은 메모리 셀의 리프레시를 외부로부터 제어하기 위한 리프레시 제어용 단자를 구비하고 있고, 리프레시를 의사 SRAM의 외부에서 제어하지 않으면 안된다. 이와 같이, 의사 SRAM의 대부분은 SRAM과 비교한 때에 취급이 용이하지 않고, 리프레시 제어를 위한 여분의 회로가 필요하게 된다는 결점이 있다. 이러하기 때문에 이하에 소개하는 바와 같이, 의사 SRAM의 외부로부터 리프레시를 제어하지 않고 끝나도록 하여 범용 SRAM과 완전히 같은 사양으로 동작시키도록 한 의사 SRAM도 생각되고 있다. 그러나 이런 종류의 의사 SRAM에 있어도 이하에 기술하는 바와 같이 다양한 결점이 있다.
우선, 제1의 종래 기술으로서 특개평4-243087호 공보에 개시된 반도체 기억 장치를 들 수 있다. 이 종래 기술에서는 의사 SRAM 자신이 리프레시 타이머를 갖지 않고, 의사 SRAM의 외부에 타이머를 마련하도록 하고 있다. 그리고 리프레시 시간이 경과한 후에 최초의 액세스 요구가 있은 시점에서, 의사 SRAM의 외부에서 OE(출력 이네이블) 신호를 만들어 내고, 이 OE 신호에 따라 리프레시를 행하고 나서 해당 액세스 요구에 대응한 판독 또는 기록을 행하도록 하고 있다.
그렇지만, 이 제1의 종래 기술과 같은 구성에서는 소비 전력이 지나치게 크게 되어 버려, 배터리 구동에 의한 장시간 사용을 전제로 한 휴대 전화 등의 저소비 전력 제품에는 적용할 수 없다는 문제가 있다. 라는 것도, 제1의 종래 기술에서는 칩 이네이블 신호가 유효하게 된 시점에서 의사 SRAM이 외부로부터 입력된 어드레스를 래치하여 동작하게 되어 있다. 즉, 제1의 종래 기술에서는 의사 SRAM에 액세스할 때마다 칩 이네이블 신호를 변화시킬 필요가 있기 때문에, 실장 기판상에 배선된 칩 이네이블 신호의 버스선의 충방전 전류에 의해 소비 전력이 크게 된다.
또한 제1의 종래 기술에서는 의사 SRAM 외부로부터 판독 요구가 있은 경우에는 우선 처음에 리프레시를 실시하고 나서 해당 판독 요구에 대응한 메모리 셀의 판독을 행하고 있다. 따라서 판독 동작의 시작 타이밍이 리프레시 동작에 필요하게 되는 시간만큼 지연되는 문제가 있다. 즉, 어드레스가 확정된 시점부터 판독 데이터가 출력되는 시점까지를 의미하는 어드레스 액세스 시간(이하 「TAA」라고 한다)이 크게 된다. 이 문제는 기록인 경우도 마찬가지로 생길 수 있다. 즉, 예를 들어 기록 이네이블 신호나 기록 데이터가 메모리 사이클 내의 빠른 타이밍에서 주어졌다고 하더라도, 리프레시가 완료된 후가 아니면 기록 동작을 시작시킬 수 없다는 문제점이 존재한다.
다음에 제2의 종래 기술으로서 특허 제2529680호 공보(특개소63-206994호 공보)에 개시되어 있는 반도체 기억 장치를 들 수 있다. 이 종래 기술에서는 외부로부터 리프레시를 제어하도록 한 종래의 의사 SRAM과 같은 구성이 개시되어 있는 것 외에 이 의사 SRAM의 구성을 유용(流用)하면서 더욱 개량을 가한 구성이 개시되어 있다.
전자의 구성에서는 출력 이네이블 신호가 유효하게 된 것을 받아 어드레스 변화 검출 신호를 생성하고, 의사 SRAM 내부에서 생성된 리프레시 어드레스에 따라 어드레스를 실행하는 후, 출력 이네이블 신호가 무효로 된 시점에서 재차 어드레스 변화 검출 신호를 생성하여 의사 SRAM 외부로부터 주어진 외부 어드레스에 대해서도 리프레시를 행하고 있다. 그렇지만, 출력 이네이블 신호가 리프레시 간격마다 정기적으로 발생하는 것이라면 외부 어드레스를 대상으로 한 후자의 리프레시는 본래 필요하지 않고 외부 어드레스에 대해 리프레시를 행하고 있는 것 만큼 필요없이 전력을 소비한다.
한편, 후자의 구성에서는 외부 어드레스의 변화를 파악하여 어드레스 변화 검출 신호를 발생시키고, 이 어드레스 변화 검출 신호를 계기로 하여 의사 SRAM 내부에서 생성된 리프레시 어드레스에 대해 리프레시를 행하고, 그로부터 일정 시간이 경과한 후에 재차 어드레스 변화 검출 신호를 발생시켜 외부 어드레스를 대상으로 한 보통의 판독 및 기록을 행하도록 하고 있다. 그러나 리프레시를 행한 후에 판독 또는 기록을 행하도록 하면, 제1의 종래 기술에 관해 지적한 것과 같은 문제점이 생긴다.
또한 이러한 구성에서는 외부 어드레스에 스큐가 들어간 때에 문제가 생기게된다. 즉, 외부 어드레스에 스큐가 있으면 그로 인해 복수의 어드레스 변화 검출 신호가 생성된다. 이 때문에, 최초의 어드레스 변화 검출 신호로 리프레시가 기동되는 것은 좋다고 하더라도, 2번째 이후의 어드레스 변화 검출 신호에 의해 본래는 리프레시의 완료 후에 행하여져야 할 외부 어드레스에 대한 보통의 액세스가 기동되어 버린다. 즉 이 경우, 리프레시 중인데도 불구하고 외부 어드레스에 대한 액세스 요구가 이루어져 버려, 이하에 기술하는 바와 같은 문제가 발생하여 버린다.
DRAM의 메모리 셀은 일반적으로 파괴 판독이기 때문에, 어느 워드선을 활성화 시켜 센스 앰프로 판독을 행한 때에는 이 워드선에 접속되어 있는 모든 메모리 셀에 원래 기억되어 있던 데이터를 해당 센스 앰프로부터 이들 메모리 셀에 재기록할 필요가 있다. 그런데 상술한 바와 같이 리프레시중에 보통의 판독 또는 기록이 기동된 경우, 복수의 워드선이 동시에 활성화되어 버린다. 그렇게 되면, 이들 워드선에 접속된 메모리 셀의 데이터가 동일한 비트선상에 동시에 판독되는 것으로 되어, 리프레시하여야 할 메모리 셀의 데이터에 대응하여 생긴 비트선상의 전위가 올바른 것이 아닌 것으로 된다. 따라서 이 비트선상의 전위를 증폭하여 해당 메모리 셀에 재기록(리프레시)을 행하여 버리면 메모리 셀의 데이터가 파괴되어 버린다.
다음에 제3의 종래 기술로서 특개소61-5495호 공보 및 특개소62-188096호 공보에 개시된 반도체 기억 장치를 들 수 있다. 전자의 반도체 기억 장치는 리프레시 간격을 계시(計時)하기 위한 리프레시 타이머를 내부에 갖고 있고, 리프레시 간격에 상당하는 시간이 경과한 시점에서 리프레시 스타트 요구를 발생시키고, 판독 동작에 있어서의 비트선 쌍의 증폭이 완료된 후에, 리프레시 어드레스에 대응하는 워드선을 활성화 시켜 리프레시를 행하고 있다. 이렇게 함으로써 반도체 기억 장치의 외부로부터 메모리 셀의 리프레시를 제어하지 않더라도 끝나도록 하고 있다.
또한 후자의 반도체 기억 장치는 전자의 반도체 기억 장치를 실현하기 위한 동작 타이밍 제어회로에 관해 그 상세한 구성을 구체적으로 개시한 것으로, 기본적으로는 전자의 반도체 기억 장치와 같은 것이다. 또한 제3의 종래 기술에서는 제1의 종래 기술이나 제2의 종래 기술과 같이, 리프레시를 행하고 나서 판독 또는 기록을 행하는 것도 개시하고 있다. 이 밖에, 제3의 종래 기술에 유사한 제4의 종래 기술로서, 특개평6-36557호 공보에 개시된 반도체 기억 장치를 들 수 있다. 이 반도체 기억 장치도 내부에 리프레시용의 타이머를 구비하고 있고, 소정의 리프레시 시간이 경과한 시점에서 리프레시 스타트 요구를 발생시켜, 판독이 완료된 후에 리프레시를 행하도록 하고 있다.
그러나 제3의 종래 기술에 개시되어 있는 바와 같이, 리프레시를 행하고 나서 판독 또는 기록을 행하도록 하면 앞서 지적한 바와 같은 문제가 생긴다. 다만, 이 제3의 종래 기술이나 제4의 종래 기술에서는 판독 또는 기록을 행하고 나서 리프레시를 실행하는 것도 개시하고 있다. 이러한 구성으로 하면 제1의 종래 기술이나 제2의 종래 기술과 같이 어드레스 액세스 시간(TAA)이 커진다는 문제가 생기는 일은 없다. 그렇지만 제3의 종래 기술이나 제4의 종래 기술에서는 기록 타이밍을 결정하는 기록 이네이블 신호가 어떤 타이밍에서 주어지는지의 여부가 전혀 고려되지 않아서 다음과 같은 문제가 생길 가능성이 있다.
즉, 의사 SRAM을 범용 SRAM과 같은 사양으로 동작시키려고 한 경우에, 기록 이네이블 신호나 기록 데이터는 어드레스의 변화에 대해 비동기로 주어지게 된다. 이 때문에, 기록 어드레스가 확정되어 있어도 기록 이네이블 신호 및 기록 데이터가 함께 확정될 때까지는 실제로 메모리 셀에의 기록 동작을 시작시킬 수가 없다. 즉, 기록 이네이블 신호와 기록 데이터가 확정될 때까지는 어떤 동작도 행하여지지 않는 빈 시간으로 되어 버리고, 이들이 확정되고 비로서 기록 및 리프레시가 순차적으로 행해지게 된다. 이 때문에, 제1의 종래 기술이나 제2의 종래 기술과 같이 리프레시하고 나서 기록을 행하는 구성과 비교한 경우에 빈 시간 만큼 메모리 사이클이 길어져 버린다는 결점이 있다.
여기서 제1의 종래 기술 내지 제4의 종래 기술과 같은 의사 SRAM에서는 일반적으로 다음과 같이 하여 기록 동작을 행하고 있다. 즉, 기록 기간중은 워드선을 활성화 하여 메모리 셀의 선택을 계속하면서, 기록 이네이블 신호가 비동기적으로 유효하게 된 시점부터 메모리 셀에의 기록 동작을 시작시키고, 기록 데이터가 확정된 타이밍으로부터 소정 시간(이하, 시간(TDW)이라고 한다)이 경과하기 까지의 사이에 이 기록 데이터를 실제로 메모리 셀에 기록하고 있다. 그 후, 기록 이네이블 신호를 무효로 하고, 그로부터 다시 소정 시간(이하, 리커버리 시간(TWR)이라고 한다)이 경과하기 까지의 사이에 후속의 액세스를 위해 비트선의 프리차지를 실시하도록 하고 있다.
범용 SRAM에서는 상기와 같은 리커버리 시간(TWR)은 실제로는 불필요하지만,의사 SRAM에서는 DRAM 메모리 셀을 채용하고 있는 관계상, DRAM과 마찬가지로 비트선을 프리차지할 필요가 있기 때문에 리커버리 시간(TWR)을 제로로는 할 수 없다. 이와 같이, 의사 SRAM에서는 리커버리 시간(TWR)을 확보해 두지 않으면 안되기 때문에 범용 SRAM과 비교한 경우에 다음 어드레스에 대한 동작의 시작 타이밍이 느리다는 결점이 있다. 따라서 상술한 빈 시간이나 리커버리 시간(TWR)의 단축이 바람직한 것이지만, 제1의 종래 기술 내지 제4의 종래 기술과 같은 구성으로 한 것으로는 그 실현이 곤란하다.
이상 외에도 기존의 의사 SRAM에는 다음과 같은 문제가 있다. 즉, 범용 SRAM 등에서는 내부의 회로에 대한 전원 공급을 정지하여 소비 전력을 극히 작게하는 스탠바이 모드가 마련되어 있는 경우가 많다. 그런데 의사 SRAM은 메모리 셀 그 자체가 DRAM과 같기 때문에 메모리 셀에 기억되어 있는 데이터를 보존하기 위해서는 항상 리프레시를 필요로 한다. 이 때문에, SRAM과 마찬가지로 동작한다고는 말하면서, 종래의 의사 SRAM에서는 범용 SRAM에 채용되어 있는 스탠바이 모드가 특히 마련되어 있지 않다.
그렇지만, SRAM과 같은 사양으로 동작시키는 이상은 사용상의 면에서도 범용 SRAM의 스탠바이 모드와 동등한 저소비 전력 모드를 준비해 두는 것이 바람직하다. 또한 금후는 의사 SRAM이 다양한 용도에 적용되는 것이 예상되기 때문에, 기존의 SRAM 등에는 없는 의사 SRAM 독자적인 스탠바이 모드를 마련해 두는 것도 극히 유용하다고 생각된다.
본 발명은 메모리 셀 어레이가 DRAM(다이내믹 랜덤 액세스 메모리)과 같은 메모리 셀로 구성되어 있고 또한 반도체 기억 장치의 외부에서 보았을 때에 범용의 SRAM(스태틱 RAM)과 같은 사양으로 동작하는 반도체 기억 장치에 관한 것이다. 그 중에서도 본 발명은 휴대 전화나 PHS(퍼스널 핸드폰 시스템) 등으로 대표되는 휴대 기기에 탑재하는데 적합한 반도체 기억 장치에 관한 것이다.
도 1은 본 발명의 제1 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 2는 동 실시 형태에 있어서, 기록(레이트 라이트) 또는 판독과 이들의 각각에 계속해서 리프레시가 각각 1메모리 사이클에서 실시되는 경우의 동작을 도시한 타이밍차트.
도 3은 동 실시 형태에 있어서, 리프레시가 행하여지지 않고, 기록(레이트 라이트) 또는 판독만이 실시되는 경우의 동작을 도시한 타이밍차트.
도 4는 동 실시 형태에 있어서, 리프레시 타이머에 의한 셀프 리프레시가 기동된 경우의 동작을 도시한 타이밍차트.
도 5는 동 실시 형태에 있어서, 리프레시 타이머에 의한 셀프 리프레시가 기동되기 직전에 외부로부터의 판독 요구에 의한 판독과 이에 부수하는 리프레시가 행하여진 때의 동작을 도시한 타이밍차트.
도 6은 동 실시 형태에 있어서, 라이트 펄스 시간(TWP)의 상한치가 불필요한 것을 설명하기 위한 타이밍차트.
도 7은 동 실시 형태에 있어서, 사이클 타임(Tcyc)의 상한치가 불필요한 것을 설명하기 위한 타이밍차트.
도 8은 본 발명의 제2 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 9는 동 실시 형태에 의한 반도체 기억 장치의 동작을 도시한 타이밍차트.
도 10은 본 발명의 제3 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 11은 동 실시 형태에 있어서, 기록(노멀라이트) 또는 판독과 이들의 각각에 계속해서 리프레시가 각각 1메모리 사이클에서 실시된 경우의 동작을 도시한 타이밍차트.
도 12는 본 발명의 제4 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 13은 동 실시 형태에 있어서, 페이지 판독과 이에 계속해서 리프레시가 실시되는 경우의 동작을 도시한 타이밍차트.
도 14는 동 실시 형태에 있어서, 페이지 기록과 이에 계속해서 리프레시가 실시되는 경우의 동작을 도시한 타이밍차트.
도 15는 본 발명의 제4 실시 형태에 의한 반도체 기억 장치의 다른 구성예를 도시한 블록도로서, 페이지 판독을 행하는 경우에, 어드레스(PageAddress)가 최초에 변화된 타이밍에서 판독 데이터를 받아들이는 경우의 것.
도 16은 본 발명의 제5 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 17은 동 실시 형태에 있어서, 버스트 판독과 이에 계속해서 리프레시가 실시되는 경우의 동작을 도시한 타이밍차트.
도 18은 동 실시 형태에 있어서, 버스트 기록과 이에 계속해서 리프레시가 실시되는 경우의 동작을 도시한 타이밍차트.
도 19는 본 발명의 제6 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 20은 동 실시 형태에 의한 스탠바이 모드 제어회로의 상세한 구성을 도시한 회로도.
도 21은 동 실시 형태에 의한 리프레시 제어회로의 상세한 구성을 도시한 회로도.
도 22는 동 실시 형태에 의한 부스트 전원의 상세한 구성을 도시한 회로도.
도 23은 동 실시 형태에 의한 기판 전압 발생회로의 상세한 구성을 도시한 회로도.
도 24는 동 실시 형태에 의한 리퍼런스 전압 발생회로의 상세한 구성을 도시한 회로도.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 그 목적은 리프레시에 의해 보통의 판독 및 기록 액세스가 지연된다는 영향이 없고, 어드레스에 스큐가 존재하는 경우에도 액세스 지연이 생기거나 메모리 셀이 파괴된다는 부적당함이 생기는 일이 없고, 기록 시간의 삭감에 의해 메모리 사이클 전체를 단축하는 것이 가능하고, 범용 SRAM 사양으로 동작하고 대용량화 하여도 칩 사이즈가 작고 저소비 전력이고 또한 값이 싼 반도체 기억 장치를 제공하는데 있다. 또한 본 발명의 목적은 범용 SRAM에서 채용되고 있는 것과 동등한 스탠바이 모드나 기존의 반도체 기억 장치에서는 보여지지 않는 독특한 저소비 전력 모드를 갖은 반도체 기억 장치를 제공하는데 있다.
본 발명의 제1의 양태에 의한 반도체 기억 장치는 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와, 액세스 어드레스에 대한 판독 또는 기록을 상기 메모리 셀 어레이에 행한 이후에 상기 메모리 셀 어레이의 리프레시를 실행하는 액세스 회로와, 상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터가 입력되는 메모리 사이클보다도 후의 시점에 있어서, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 이용한 기록을 레이트(rate) 라이트로 상기 액세스 회로에 행하게 하는 제어회로를 구비하고 있다. 즉, 이 반도체 기억 장치에서는 기록에 있어서, 기록 요구가 주어진 메모리 사이클보다도 후의 시점에서 기록이 행하여지는 레이트 라이트를 채용하고 있다. 이 때문에, 레이트 라이트를 실행하는 시점에서 액세스 어드레스 및 기록 데이터가어느 것이나 확정되어 있고, 이들을 이용하여 곧바로 메모리 셀 어레이에의 기록을 시작할 수 있다. 따라서 종래 기술과 같이 기록 데이터가 확정되지 않기 때문에 메모리 사이클에 빈 시간이 생기는 일은 없게 되어 메모리 사이클을 단축할 수 있다. 또한 기록 및 리프레시의 동작과 액세스 어드레스 및 기록 데이터의 받아들임 동작을 병행하여 행하는 것이 가능하다. 따라서 종래 기술과 같이 메모리 셀 어레이에의 기록 후에 리커버리 시간을 확보해 둘 필요가 없게 되어 메모리 사이클을 단축할 수 있다.
상기 제1의 양태에 의한 반도체 기억 장치에 있어서, 상기 제어회로는 선행하는 상기 기록 요구의 다음 기록 요구가 주어진 메모리 사이클에 있어서, 해당 선행하는 기록 요구에 대응한 기록을 레이트 라이트로 행하여지도록 하여도 좋다. 또한 상기 제어회로는 칩이 비선택 상태 또는 비활성화 상태에 있는 것을 검출하고, 해당 비선택상태 또는 해당 비활성화 상태에서 상기 레이트 라이트를 행하여지도록 하여도 좋다. 이와 같이 함으로써, 레이트 라이트를 행하고 있는 한창때에 판독 요구나 새로운 기록 요구가 주어지는 일이 없어진다. 그 때문에, 레이트 라이트를 행하고 있는 한창때에 판독 요구나 새로운 기록 요구가 이루어지고, 레이트 라이트의 완료까지 이들 요구에 대응한 동작의 시작이 지연되어 버린다는 부적당함이 생기지 않는다.
본 발명의 제2의 양태에 의한 반도체 기억 장치는 상기 제1의 양태에 의한 반도체 기억 장치에 있어서, 칩이 비선택 상태로부터 선택 상태로 이행하였거나 또는 상기 액세스 어드레스가 변화된 것을 검출하는 어드레스 변화 검출 회로를 구비하고, 상기 제어회로는 해당 검출의 시점을 기준으로 하여 상기 선택·비선택 상태를 제어하는 칩 선택 신호 또는 상기 액세스 어드레스의 적어도 한쪽에 포함되는 스큐의 최대치 이상으로 설정한 스큐 기간이 경과한 후에, 상기 판독 또는 상기 기록을 시작시키도록 한 것이다.
또한 본 발명의 제3의 양태에 의한 반도체 기억 장치는 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와, 액세스 어드레스에 대한 판독 또는 상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터를 기초로 한 상기 액세스 어드레스에의 기록을 상기 메모리 셀 어레이에 행한 이후에 상기 메모리 셀 어레이의 리프레시를 실행하는 액세스 회로와, 칩이 비선택 상태로부터 선택 상태로 이행하였거나 또는 상기 액세스 어드레스가 변화된 것을 검출하는 어드레스 변화 검출 회로와, 해당 검출의 시점을 기준으로 하여 상기 선택·비선택 상태를 제어하는 칩 선택 신호 또는 상기 액세스 어드레스의 적어도 한쪽에 포함되는 스큐의 최대치 이상으로 설정한 스큐 기간이 경과한 후에, 상기 판독 또는 상기 기록을 시작시키는 제어회로를 구비하고 있다.
상기 제2 또는 제3의 양태에 의한 반도체 기억 장치에 의해, 칩 실렉트 신호 또는 액세스 어드레스가 변화된 신점보다 스큐 기간이 경과한 후에 판독 또는 기록을 시작할 수 있다. 따라서 액세스 어드레스가 확정된 시점에서 곧바로 판독 또는 기록을 위한 동작을 시작시킬 수 있고, 판독 또는 기록의 액세스를 고속화 할 수 있다.
상기 제2 또는 제3의 양태에 의한 반도체 기억 장치에 있어서, 상기 제어회로는 상기 기록 요구가 입력되는지의 여부가 확정되어 있는 시점 이후로 상기 스큐 기간의 종료 타이밍을 설정하도록 하여, 기록 요구가 주어졌는지의 여부를 스큐 기간 내에서 확정시키도록 하여도 좋다. 이로써, 종래 기술과 같이, 기록 동작의 시작이 지연되어 더미의 판독 동작이 시작된 것에 기인하여, 더미의 판독이 기록 동작으로 중단되어버려 메모리 셀이 파괴되거나, 더미의 판독의 완료까지 기록 동작의 시작이 지연되어 메모리 사이클이 길어지거나 한다는 부적당함이 생기지 않는다.
본 발명의 제4의 양태에 의한 반도체 기억 장치는 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와, 동일한 메모리 사이클에 있어서, 액세스 어드레스에 대한 판독 또는 기록을 상기 메모리 셀 어레이에 행한 이후에 상기 메모리 셀 어레이의 리프레시를 실행하는 액세스 회로와, 칩이 비선택 상태로부터 선택 상태로 이행하였거나 또는 상기 액세스 어드레스가 변화된 것을 검출하는 어드레스 변화 검출 회로와, 해당 검출의 시점을 기준으로 하여 상기 선택·비선택 상태를 제어하는 칩 선택 신호 또는 상기 액세스 어드레스의 적어도 한쪽에 포함되는 스큐의 최대치 이상의 길이를 갖는 스큐 기간의 종료 타이밍을 상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터가 확정되어 있는 시점 이후로 설정하는 제어회로를 구비하고 있다. 이와 같이, 기록을 행함에 있어서 기록 요구 및 기록 데이터의 쌍방을 스큐 기간 내에 확정시킴으로써, 기록 요구가 있은 동일한 메모리 사이클 내에서 기록 또는 판독 및 리프레시가 행하여진다. 따라서 제1의 양태에 의한 반도체 기억 장치와 같이 레이트 라이트를 행할 필요가 없게되어, 레이트 라이트 제어에 필요하게 되는 구성을 마련하지 않는 분만큼 회로 구성을 소규모이며 또한 간단화 할 수 있다.
그리고 상기 제2 내지 제4의 양태에 의한 반도체 기억 장치에서는 액세스 어드레스가 변화하고 나서 스큐 기간의 경과 후에 메모리 셀에 액세스하도록 하고 있다. 이 때문에, 기존의 의사 SRAM과 같이, 어드레스를 받아드릴 때마다 칩 이네이블 신호를 변화시키는 등의 필요가 없어지기 때문에 그만큼 소비 전력을 삭감할 수 있다.
상기 제2 내지 제4의 양태에 의한 반도체 기억 장치에 있어서, 상기 제어회로는 판독 요구 또는 기록 요구가 있은 현재의 메모리 사이클보다도 앞의 메모리 사이클에서 시작된 기록, 판독 또는 리프레시가 상기 현재의 메모리 사이클에 있어서의 스큐 기간의 종료 타이밍까지 완료되지 않은 경우에, 상기 기록, 판독 또는 리프레시가 완료될 때까지 상기 현재의 메모리 사이클에 있어서의 기록 또는 판독의 시작을 지연시키도록 하여도 좋다. 즉, 선행하는 메모리 사이클에서 시작된 기록, 판독 또는 리프레시가 현재의 메모리 사이클의 스큐 기간 종료까지 완료되지 않은 경우에, 이들 동작이 완료될 때까지 현재의 메모리 사이클의 기록 또는 판독의 시작을 지연시켜도 좋다. 이로써, 기록 또는 판독과 이들에 계속되는 리프레시 메모리 사이클에서 완료되지 않더라도, 기록, 판독, 리프레시가 경합하여 버리는 일은 없다. 따라서 사이클 타임을 단축하여 반도체 기억 장치의 고속화를 도모하는 것이 가능게 된다.
상기 제1 내지 제4의 양태에 의한 반도체 기억 장치에 있어서, 상기 액세스회로는 상기 메모리 셀 어레이상의 복수의 어드레스에 대해 동시에 판독 또는 레이트 라이트를 행하고, 상기 제어회로는 상기 판독에 의해 얻어진 복수의 판독 데이터를 순차적으로 외부로 출력하는 동작, 또는 다음 레이트 라이트를 위해 외부로부터 입력되는 복수의 기록 데이터를 순차적으로 받아들이는 동작을 상기 리프레시와 병행하여 행하여지도록 하여도 좋다. 이로써, 반도체 기억 장치 외부에서 보았을 때에 리프레시 기간이 보이지 않게 되기 때문에, 사이클 타임을 단축하는 것이 가능게 된다. 이 경우, 상기 제어회로는 상기 액세스 어드레스중의 상위 소정 비트의 변화를 검출하고, 상기 판독 또는 상기 레이트 라이트를 행할 때에, 상기 액세스 어드레스중 상기 상위 소정 비트가 동일한 상기 복수의 어드레스에 대해, 상기 액세스 어드레스중 상기 상위 소정 비트 이외의 비트로 이루어지는 하위 어드레스를 변화시켜, 상기 복수의 판독데이터를 연속적으로 출력하거나 또는 상기 복수의 기록 데이터를 연속적으로 받아들이도록 하여도 좋다. 이로써, 범용의 DRAM 등에서 채용되고 있는 페이지 모드나 버스트 모드와 같은 기능을 실현하는 것이 가능게 된다. 또한 이 경우, 상기 제어회로는 외부로부터 주어지는 상기 하위 어드레스에 따라, 상기 복수의 판독 데이터를 연속적으로 출력하거나 또는 상기 복수의 기록 데이터를 연속적으로 받아들이도록 하여도 좋다. 이로써, 페이지 모드와 같이 하위 어드레스를 랜덤하게 변화시키면서 데이터를 입출력할 수 있다. 또한 이 경우, 상기 제어회로는 외부로부터 주어지는 상기 하위 어드레스의 초기치를 기초로 미리 결정된 순번에 따라 상기 하위 어드레스를 변화시키면서, 상기 복수의 판독 데이터를 연속적으로 출력하거나 또는 상기 복수의 기록 데이터를 연속적으로 받아들이도록 하여도 좋다. 이로써, 버스트 동작의 시작 어드레스만을 반도체 기억 장치에 주면 좋게 되어, 반도체 기억 장치 외부에 마련하는 컨트롤러 등의 구성을 간략화 할 수 있다.
상기 제1 내지 제4의 양태에 의한 반도체 기억 장치에 있어서, 상기 리프레시의 제어를 실행하는 상기 액세스 회로 및 상기 제어회로 내의 회로와, 상기 리프레시의 대상이 되는 메모리 셀을 나타내는 리프레시 어드레스를 생성하고, 상기 리프레시를 행할 때마다 해당 리프레시 어드레스를 갱신하는 리프레시 어드레스 생성 회로를 갖는 리프레시 제어회로와, 장치 내의 각 부분에 공급하는 전압을 발생시키는 전압 발생회로와, 상기 리프레시 제어회로 및 상기 전압 발생회로의 쌍방에 전원을 공급하는 제1의 모드, 상기 리프레시 제어회로에 대한 전원의 공급을 정지하는 동시에 상기 전압 발생회로에 전원을 공급하는 제2의 모드, 상기 리프레시 제어회로 및 상기 전압 발생회로의 쌍방에 대한 전원의 공급을 정지하는 제3의 모드중 어느 하나로 전환하고, 해당 전환된 모드에 응하여 상기 리프레시 제어회로 및 상기 전압 발생회로에 전원 공급을 행할지의 여부를 각각 제어하는 모드 전환회로를 또한 구비하도록 하여도 좋다. 이로써, 적용되는 기기나 그 사용 환경 등에 응하여 스탠바이 상태에 있어서의 데이터 보존의 필요 여부, 액티브 상태로의 복귀 시간, 전류 소비량 등을 외부로부터 세밀하게 제어할 수 있다. 즉, 제1의 모드에서는 리프레시에 필요한 회로에 전원이 공급되어 있기 때문에 메모리 셀의 데이터를 보존할 수 있는 동시에, 스탠바이 상태로부터 액티브 상태로 이행시키기 까지의 시간을 3종류의 모드중에서 가장 단축할 수 있다. 또한 제2의 모드에서는 리프레시 제어회로에 공급하여야 할 분만큼 제1의 모드보다도 소비 전류를 저감시킬 수 있는 외에, 스탠바이 상태로부터 액티브 상태로 이행한 경우에는 메모리 셀의 데이터를 초기화 할 뿐으로 제1의 모드와 마찬가지로 곧바로 반도체 기억 장치를 사용할 수 있다. 또한 제3의 모드에서는 3종류의 모드중에서는 소비 전류를 가장 작게 할 수 있다. 이 경우, 상기 모드 전환회로는 소정의 어드레스에 대해 모드마다 미리 결정된 데이터의 기록이 행하여진 것을 검출하고 모드의 전환을 행하도록 하여도 좋다. 이로써, 스탠바이 모드의 전환을 위해 반도체 기억 장치 외부로부터 전용의 신호를 줄 필요가 없고, 또한 이러한 전용의 신호를 위한 핀을 반도체 기억 장치에 마련할 필요가 없다.
본 발명의 제5의 양태에 의한 반도체 기억 장치는 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와, 액세스 어드레스에 대한 기록 사이클에 부수하여 상기 메모리 셀 어레이의 리프레시를 실행하는 동시에, 상기 기록 사이클에 부수하는 리프레시가 행하여지고 나서 소정의 시간이 경과한 후에 상기 메모리 셀 어레이의 리프레시를 자발적으로 행하는 액세스 회로와, 상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터가 입력되는 메모리 사이클보다도 후의 시점에 있어서, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 이용한 기록을 레이트 라이트로 상기 액세스 회로에 행하게 하는 제어회로를 구비하고 있다.
그리고 본 발명의 각 양태에 의한 반도체 기억 장치에서는 판독 또는 기록을 행한 후에 리프레시를 행하고 있기 때문에, 리프레시를 행하고 나서 판독 또는 기록을 행하는 경우에 비해 액세스의 고속화를 도모할 수 있다. 이 밖에, 본 발명에서는 범용의 DRAM과 같이 RAS/CAS의 타이밍 신호에 따라 어드레스를 2회로 나누어 받아들일 필요가 없고, 액세스 어드레스를 한번에 주면 좋기 때문에, 반도체 기억 장치에 입력하여야 할 신호 파형을 생성하기 위한 회로 구성을 간단화 할 수 있다. 또한 반도체 기억 장치 외부로부터의 액세스에 부수하여 메모리 사이클 중에서 리프레시가 행하여지기 때문에, 모든 메모리 셀을 리프레시하는데 필요할 뿐의 액세스 요구가 존재하면, 반도체 기억 장치 외부로부터 리프레시 제어를 실행하는 일 없이 메모리 셀의 데이터를 계속 보존할 수 있고, 범용 SRAM과 마찬가지로 취급이 용이하다. 또한 메모리 셀로서 DRAM과 같은 1트랜지스터 1커패시터의 것을 이용하면, 범용 SRAM이 메모리 셀당 6트랜지스터를 필요로 하는 것과 비교하여 셀 면적을 대폭적으로 감소시킬 수 있기 때문에, 대용량화를 도모하면서 칩 사이즈를 축소화 하여 코스트 다운을 도모할 수 있다.
이하, 도면을 참조하여 본 발명의 실시 형태에 관해 설명한다.
[제 1 실시 형태]
<개요>
우선 처음에 본 실시 형태의 개요를 설명하여 두는 것으로 한다. 상술한 제1의 종래 기술 내지 제3의 종래 기술과 같이, 리프레시를 행하고 나서 외부의 액세스 요구에 대응한 판독 및 기록을 행하면 어드레스 액세스 시간(TAA)이 크게 되어 버린다. 이러하기 때문에 본 실시 형태에서는 외부로부터 액세스 요구가 있은 경우, 이 액세스 요구에 대응한 판독 또는 기록을 행한 후에 리프레시를 행하도록 하고 있다. 단, 그것만으로는 제3의 종래 기술이나 제4의 종래 기술에 관하여 지적한 바와 같은 부적당함이 생겨 버린다. 그래서 본 실시 형태에서는 메모리 셀에의 기록을 위해 레이트 라이트(Late Wiite)를 행하여 기록 시간 및 메모리 사이클의 단축화를 도모하고 있다.
즉, 외부로부터 기록 요구가 주어진 메모리 사이클에서는 주어진 기록 어드레스 및 기록 데이터를 반도체 기억 장치 내부에 받아들일 뿐의 동작으로 멈추고,이들 기록 어드레스 및 기록 데이터는 다음에 기록 요구가 있을 때까지 내부에 보존하여 둔다. 메모리 셀에의 실제의 기록 동작은 해당 메모리 사이클에서는 행하지 않고, 다음에 기록 요구가 입력되는 메모리 사이클에서 행하도록 한다. 즉, 메모리 셀에 대한 기록 동작을 다음 기록 요구가 있는 메모리 사이클까지 지연시키는 것이 레이트 라이트이다.
레이트 라이트에서는 직전의 기록 요구시에 주어진 기록 어드레스 및 기록 데이터를 받아들이고 있기 때문에, 다음 기록 요구가 이루어져서 메모리 셀에 실제로 기록하는 시점에서는 기록 어드레스 및 기록 데이터의 쌍방의 값이 확정되어 있다. 이 때문에, 기록 이네이블 신호를 유효화 하기만 하면, 직전의 기록 요구에 대응한 메모리 셀에의 기록 동작을 시작시킬 수 있고, 상술한 종래 기술과 같이 기록 이네이블 신호나 기록 데이터가 확정되지 않기 때문에 메모리 사이클에 빈 시간이 생겨 버리는 일은 없어진다.
환언하면, 외부로부터 기록 요구가 있은 경우에는 해당 기록 요구에 관한 기록 어드레스 및 기록 데이터의 받아들임 동작과, 직전의 기록 요구에 대응한 메모리 셀에의 기록 동작 및 이에 계속해서 리프레시 동작이 병행하여 행하여진다. 본 실시 형태에서는 종래 기술과 같이 기록 데이터의 받아들임, 메모리 셀에의 기록, 비트선의 프리차지를 순차적으로 행하지 않고 끝나고, 병행 동작시키고 있는 시간분만큼 메모리 사이클을 단축하는 것이 가능하다. 또한 기록 요구에 부수하여 주어지는 기록 데이터는 다음 기록 요구시에 사용되기 때문에, 리프레시 동작이 끝나기 까지에 기록 데이터가 확정되고 내부에 받아들여지게 되어 있으면 좋다. 따라서 종래 기술과 같이 기록 데이터가 언제 확정하는지에 의해 기록 시간이 좌우되는 일은 없고, 기록 시간을 일정하게 할 수 있다.
여기서 본 실시 형태에서는 반도체 기억 장치 외부에서 보았을 때의 사양으로서, 기록 요구가 행하여지는 경우에는 어드레스 스큐 기간 내에 기록 이네이블 신호를 유효화 시킨다는 조건을 부과하고 있다. 여기서 말하는 「어드레스 스큐 기간」이란, 액세스 어드레스(칩 실렉트 신호가 무효 상태로부터 유효 상태로 된 경우도 같은 취급으로서, 이하의 설명에서 마찬가지)의 어느 하나의 비트가 최초에 변화된 시점을 기준으로 하여 이 시점으로부터 어드레스가 갖는 스큐에 상당하는 시간이 경과한 시점까지를 가리키고 있다. 환언하면, 어드레스 스큐 기간은 액세스 어드레스가 변화하기 시작하고 나서 모든 어드레스에 있어서 그 값이 확정되기 까지의 기간과 같다.
보통, 반도체 기억 장치에 액세스하는 CPU(중앙처리장치) 등은 시스템 버스에 대해 액세스 어드레스의 각 비트를 거의 같은 타이밍에서 송출하도록 설계되어 있다. 그러나 실제로는 CPU의 출력 핀에 있어서의 액세스 어드레스의 출력 타이밍은 비트마다 미묘하게 다르다. 이에 더하여, CPU로부터 반도체 기억 장치에 이르는 시스템 버스상의 배선 패턴의 길이나 배선 방식은 어드레스의 비트마다 달라서 이들을 완전히 균일하게 하는 것은 사실상 불가능하다. 이러하기 때문에 어드레스의 각 비트가 반도체 기억 장치의 입력 핀에 도달하는 시각은 비트마다 흐트러지게 되고 이것이 스큐로 된다.
본 실시 형태에 있어서 상기와 같은 조건을 부과하고 있는 것은 다음과 같은이유에 의한 것이다. 즉, 범용 SRAM의 사양에서는 기록 이네이블 신호나 기록 데이터가 어드레스 변화에 대해 비동기적으로 주어지고, 기록 이네이블 신호가 유효하게 된 시점에서 비로서 외부로부터의 액세스가 기록 요구인 것이 판명된다. 그러나 기록 이네이블 신호나 기록 데이터가 언제 확정되는지는 예측할 수 없고, 한편으로, 판독 데이터를 가능한 한 빨리 얻기 위해서는 어드레스 스큐 기간이 경과하고 어드레스가 확정된 시점에서 곧바로 판독 동작을 시작시키는 것이 바람직하다고 할 수 있다. 따라서 어드레스 변화가 있고 나서 기록 이네이블 신호나 기록 데이터가 유효하게 되기까지의 사이는 외부로부터의 액세스가 판독 요구인 것을 상정하는 동작을 행할 필요가 있다.
그런데 외부로부터의 액세스 요구가 실제로는 판독이 아니라 기록이었다고 하더라도, 본 실시 형태와 같이 DRAM 메모리 셀을 이용한 구성에서는 이미 시작되고 있는 판독 동작(이 경우는 더미의 판독으로 되다)이 완료될 때까지 이것을 중단할 수는 없다. 라는 것도, 상술한 바와 같이 DRAM 메모리 셀은 파괴 판독에 의해 데이터를 센스하기 때문에, 재기록을 행하는 일 없이 판독 동작을 중단하고 기록 동작으로 이행시켜 버리면, 판독을 행하고 있는 도중의 워드선에 접속된 메모리 셀의 데이터가 전부 파괴되어 버리기 때문이다.
여기서 판독을 행하고 있던 모든 메모리 셀에 대해 기록을 행하는 것은 아니기 때문에, 판독 동작을 중단하여도 좋게는 되지 않는다. 뿐만 아니라, 본 실시 형태와 같이 레이트 라이트를 실행하는 경우에는 더미의 판독의 어드레스(즉, 해당 메모리 사이클에서 주어진 기록 어드레스)와 레이트 라이트의 어드레스(즉, 직전의기록 요구의 메모리 사이클에서 주어진 기록 어드레스)는 일치하지 않는 것이 보통이고, 이 점에서도 판독 동작을 중단할 수는 없다.
이상과 같이, 어드레스 스큐 기간 내에 기록 이네이블 신호를 입력하도록 하지 않는다면, 더미의 판독 동작이 완료될 때까지 기록 동작의 시작이 지연되어 버리게 된다. 확실히, 더미의 판독과 그것에 계속되는 기록 및 리프레시가, 미리 정하여 둔 1메모리 사이클의 기간 내에 수납되는 것 같으면, 특히 문제는 없는다고도 생각할 수 있다. 그러나 기록 이네이블 신호가 비동기적으로 유효화되는 이상, 이러한 조건이 항상 채워진다고는 할 수 없고, 더미의 판독과 외부로부터의 기록 요구가 충돌하여 기록 및 리프레시가 지연되어 버릴 가능성을 완전하게 없앨 수는 없다.
또한 그 이상으로 문제인 것은 더미의 판독 동작이 생기면, 1메모리 사이클이 「더미의 판독 시간 + 기록 시간 + 리프레시 시간」으로 늘어나 버리는 것을 들 수 있다. 이상과 같이, 기록 이네이블 신호가 어드레스 스큐 기간보다도 후의 타이밍에서 유효화되면 메모리 사이클이 길게 된다. 따라서 기록 이네이블 신호를 어드레스 스큐 기간 내에 유효화 시키는 사양으로 것이 바람직하다고 할 수 있다. 의
<구성의 설명>
도 1은 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도이다. 동 도면에 있어서, 어드레스(Address)는 반도체 기억 장치 외부로부터 공급되는 액세스 어드레스이다. 후술하는 메모리 셀 어레이가 행렬상으로 배열되어 있는 것에 대응하여 어드레스(Address)는 행 어드레스 및 열 어드레스를 포함하고 있다. 어드레스 버퍼(1)는 이 어드레스(Address)를 버퍼링하여 출력한다.
래치(2)는 래치 제어 신호(LC)가 "L"레벨인 동안(즉, 래치 제어 신호(LC)가 하강한 때로부터 다음에 상승하기 까지의 동안)은 어드레스 버퍼(1)로부터 공급되어 있는 어드레스를 그대로 내부 어드레스(LC_ADD)로서 출력한다. 또한 래치(2)는 어드레스 버퍼(1)로부터 공급되어 있는 어드레스를 래치 제어 신호(LC)의 상승에서 받아들이고 래치 제어 신호(LC)가 "H"레벨인 동안 이것을 보존하는 동시에, 보존하고 있는 어드레스를 내부 어드레스(LC_ADD)로서 출력한다.
다음에 레지스터 회로(3)에 공급되는 제어 신호(LW1) 및 후술하는 제어 신호(LW2)는 어느 것이나 레이트 라이트 동작을 제어하기 위한 신호이다. 이들 제어 신호는 어느 것이나 레이트 라이트를 실행하는 경우에 "H"레벨로 설정되고, 그렇지 않는 경우에는 "L"레벨로 설정된다. 레지스터 회로(3)는 어드레스(Address)의 비트 폭과 같은 액세스 어드레스를 보존하기 위한 레지스터(이하 「어드레스 레지스터」라고 한다)를 내장하고 있다.
그리고 제어 신호(LW1)가 "L"레벨이면, 레지스터 회로(3)는 입력된 내부 어드레스(LC_ADD)를 그대로 내부 어드레스(LC_ADD)로서 출력한다. 한편, 제어 신호(LW1)가 "H"레벨이면, 레지스터 회로(3)는 내부 어드레스(LC_ADD)가 아니라 어드레스 레지스터에 보존되어 있는 어드레스를 내부 어드레스(LC_ADD)로서 출력한다. 또한 레지스터 회로(3)는 제어 신호(LW1)의 하강 에지에 있어서, 다음 레이트 라이트를 위해 내부 어드레스(LC_ADD)를 내부의 레지스터에 받아들인다. 또한 레지스터 회로(3)는 입력된 내부 어드레스(LC_ADD)와 어드레스 레지스터가 보존하는 어드레스를 비트마다 비교하는 비교 회로를 구비하고 있고, 콤퍼레이터는 양자의 전 비트가 일치한 경우에는 히트 신호(HIT)에 "H"레벨을 출력하고, 어느 1비트라도 불일치이라면 "L"레벨을 출력한다.
이하에 기술하는 바와 같이, 이 히트 신호(HIT)는 반도체 기억 장치 외부에서 본 데이터 코히렌시(Coherency)를 보존하기 위한 바이패스 동작에 이용된다. 본 실시 형태에서 채용하고 있는 레이트 라이트에서는 기록 요구가 있은 메모리 사이클보다도 후의 메모리 사이클에서 실제로 메모리 셀에의 기록이 행하여진다. 즉, 기록 요구가 있은 메모리 사이클에서는 기록 어드레스 및 기록 데이터를 일단 레지스터 회로(3)의 어드레스 레지스터 및 레지스터 회로(12)(후술)의 데이터 레지스터에 받아들여 둔다. 그리고 다음에 기록의 요구가 입력된 메모리 사이클에서 받아들여 놓은 어드레스 및 데이터를 기초로 메모리 셀 어레이(7)(후술)에 기록을 행하고 있다.
따라서 현실로 메모리 셀 어레이(7)에 기록이 행하여지기 까지의 사이에, 기록 요구가 있은 어드레스에 대해 판독 요구가 있은 경우, 이 시점에서는 데이터가 아직도 메모리 셀 어레이(7)에는 기록되지 않고 레지스터 회로(2)에만 존재한다. 이 때문에, 메모리 셀 어레이(7)로부터 판독을 행하여 버리면, 기록 전의 오래된 데이터를 반도체 기억 장치 외부로 출력하여 버리게 된다. 그래서 이와 같은 경우에는 메모리 셀 어레이(7)를 바이패스하여 레지스터 회로(12)로부터 데이터의 출력을 행하도록 구성하고 있다.
이상과 같은 상황을 검출하기 위해, 내부 어드레스(LC_ADD)와 레지스터회로(3) 내의 어드레스 레지스터를 조합하여, 아직 메모리 셀 어레이(7)에 기록되지 않은 어드레스에 대해 외부로부터 판독 요구가 입력된 것을 검출하도록 하고 있다. 또한 레지스터 회로(3)는 판독 및 기록의 구별 없이 히트 신호(HIT)를 생성하고 있지만, 후술하는 바와 같이 바이패스 동작은 판독 요구가 있은 경우에만 작동하기 때문에 특히 문제는 생기지 않는다.
다음에 ATD(Address Transition Detector; 어드레스 변화 검출) 회로(4)는 칩 실랙트 신호(/CS)가 유효("L"레벨)한 경우에, 내부 어드레스(LC_ADD)가 변화하고 있는지의 여부를 검출한다. 그리고 내부 어드레스(LC_ADD)의 어느 1비트에라도 변화가 인정된 경우, ATD 회로(4)는 이 변화를 검출한 시점으로부터 어드레스 스큐 기간에 상당하는 시간이 경과한 후에, 어드레스 변화 검출 신호(ATD)에 정(正)의 원숏 펄스를 발생시킨다.
이에 더하여, ATD 회로(4)는 칩 실렉트 신호(/CS)가 유효화 된 경우("H"레벨 → "L"레벨로의 천이)에도, 칩 실렉트 신호(/CS)가 변화하고 나서 어드레스 스큐 기간에 상당하는 시간이 경과한 후에, 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시킨다. 또한 칩 실렉트 신호(/CS)는 도 1에 도시한 반도체 기억 장치를 액세스하는 경우에 유효화 되는 선택 신호이다. 또한 신호명의 선두에 부여한 기호 "/"는 그것이 부 논리의 신호인 것을 의미하고 있다.
여기서 칩 실렉트 신호(/CS)에 관해 더욱 상세히 기술하면, 칩 실렉트 신호(/CS)는 반도체 기억 장치(칩)의 선택/비선택을 결정하기 위한 신호로서, 특히, 복수의 반도체 기억 장치로 구성된 시스템에 있어서, 소망의 반도체 기억 장치를 선택하기 위해 이용되는 신호이다. 이하의 설명에서는 칩의 선택/비선택을 정하는 활성화 신호로서 칩 실렉트 신호를 이용하지만, 본 발명에서 사용 가능한 활성화 신호는 칩 실렉트 신호에 한하는 것이 아니라, 이와 동등한 기능을 갖은 신호라면 어떤 신호라도 좋다. 이 때문에, 칩 실렉트 신호 대신에 예를 들면 칩 이네이블 신호를 이용하는 것이 생각된다. 단, 소위 칩 이네이블 신호 중에는 기존의 의사 SRAM에 있어서의 칩 이네이블 신호와 같이, 칩의 활성화 기능에 더하여 어드레스 래치 타이밍 제어 기능을 갖는 것이 있다. 상술한 바와 같이, 기존의 의사 SRAM에서는 어드레스 받아들임의 타이밍을 제어하기 위해 칩 이네이블 신호를 클록 신호와 같이 매사이클 입력하고 있고, 그로 인해 소비 전력의 증가가 문제로 된다. 이에 대해, 본 발명의 반도체 기억 장치는 내부 동작의 트리거가 되는 신호를 클록 신호와 같이 매사이클 입력하지 않더라도 동작 가능한 것을 하나의 특징으로 하고 있다. 이러하기 때문에 본 발명에 있어서 칩 이네이블 신호를 활성화 신호로 하는 경우에는 칩의 활성화 기능을 갖고, 또한 어드레스 래치 타이밍 제어 기능을 갖지 않는 신호를 반도체 기억 장치에 주는 것으로 된다.
또한 ATD 회로(4) 내부에서는 어드레스의 각 비트가 변화하든지 또는 칩 실렉트 신호(/CS)가 유효해진 경우에 각각 펄스를 발생시키고, 이들 펄스를 합성함으로써 원숏 펄스를 생성하고 있다. 이 때문에, 어드레스(Address)에 스큐가 있어도 종래 기술과 같이 복수개의 어드레스 변화 검출 신호가 생성되어 버릴 우려는 없다. 그 때문에, 복수의 메모리 셀에 대해 기록이 행하여지고, 또는 복수의 메모리 셀으로부터의 판독이 동시에 행하여져 버려서 메모리 셀의 데이터가 파괴되어 버린다는 일은 없어진다.
또한 스큐가 큰 경우에는 어드레스 스큐 기간도 길어지고, 그만큼 어드레스 변화 검출 신호(ATD)에 원숏 펄스가 발생하는 것이 지연되고, 액세스 타임이 커지는 것이 우려된다. 그러나 범용 SRAM의 사양상, 액세스 타임은 어드레스(Address)가 확정된 시점을 기준으로 한 값으로 되어 있다. 이 때문에, 어드레스(Address)의 각 비트중 최후로 변화된 비트로부터의 액세스 타임이 보증되고 있으면 좋고, 어드레스 스큐 기간 경과 후에 액세스를 시작하도록 하여도 동작 지연으로는 되지 않는다.
또한 동작 설명을 하는 때에 후술하는 바와 같이, 어드레스 변화 검출 신호(ATD)의 원숏 펄스가 상승된 시점으로부터 어드레스(Address)에 대한 판독 또는 기록이 시작되고, 그 후에 원숏 펄스가 하강된 시점에서 리프레시가 시작된다. 이 때문에, 원숏 펄스의 펄스 폭은 판독 또는 기록을 완료시키는데 필요한 시간 이상으로 설정하여 둔다.
또한 어드레스 스큐 기간의 길이는 어드레스(Address)의 각 비트 및 칩 실렉트 신호(/CS)의 사이에 존재하는 스큐의 최대치와 일치시키던지 또는 여유를 예상하여 이 스큐의 최대치보다도 약간 큰 값에 설정하여 두도록 하면 좋다. 여기서 스큐는 상술한 바와 같은 이유로서 생기기 때문에, 스큐의 최대치는 반도체 기억 장치가 적용되는 시스템 전체의 특성에 의거하여 미리 시산(試算)하여 두는 것이 가능하다.
따라서 어드레스 스큐 기간을 가변으로 구성하던지, 또는 몇개의 값 중에서어드레스 스큐 기간을 선택할 수 있도록 구성함으로서 반도체 기억 장치가 적용되는 시스템에 응하여 어드레스 스큐 기간을 설정하는 것이 가능하다. 또는 반도체 기억 장치의 사양으로서 어드레스 스큐 기간을 어떤 고정치로 정하고 두도록 하여도 좋다. 이 경우에는 반도체 기억 장치의 입력 핀에 있어서의 스큐의 최대치가 상기 고정치에 수습되도록, 반도체 기억 장치가 탑재된 시스템의 설계를 행하여 둘 필요가 있다.
다음에 리프레시 제어회로(5)는 어드레스 카운터(리프레시 카운터) 및 리프레시 타이머를 내장하고 있다. 리프레시 제어회로(5)는 이들과 어드레스 변화 검출 신호(ATD), 기록 이네이블 신호(/WE)를 이용하여 반도체 기억 장치 내부의 리프레시를 제어함으로써, 리프레시 어드레스 및 리프레시 타이밍을 반도체 기억 장치 내부에서 자동적으로 발생시키고, 범용 DRAM에 있어서의 셀프 리프레시와 같은 리프레시를 실현하고 있다. 여기서 어드레스 카운터는 DRAM 메모리 셀을 리프레시하기 위한 리프레시 어드레스(R_ADD)를 순차적으로 생성한다. 또한 리프레시 어드레스(R_ADD)는 어드레스(Address)에 포함되는 행 어드레스와 같은 비트 폭을 갖고 있다.
또한 리프레시 타이머는 반도체 기억 장치의 외부로부터 최후로 액세스 요구가 있고 나서의 경과 시간을 계시하고 있고, 그것이 소정의 리프레시 시간을 초과한 경우에 반도체 기억 장치 내부에서 셀프 리프레시를 기동시킨다. 그 때문에, 리프레시 타이머는 어드레스 변화 검출 신호(ATD)가 유효하게 될 때마다 리셋되어 계시를 재개하도록 구성된다.
이 밖에, 리프레시 제어회로(5)는 리프레시 타이밍을 제어하기 위한 리프레시 제어 신호(REFA, REFB)를 생성한다. 또한 이들 리프레시 제어 신호의 기능 및 타이밍에 관해서는 동작 설명에서 명확하게 한다.
멀티플렉서(6)(도면중 「MUX」)는 어드레스 변화 검출 신호(ATD) 및 리프레시 제어 신호(REFB)의 레벨에 응하여 어드레스 변화 검출 신호(ATD)가 "H"레벨이면서 리프레시 제어 신호(REFB)가 "H"레벨이면 내부 어드레스(L_ADD)에 포함되는 행 어드레스를 선택하여 이것을 어드레스(M_ADD)로서 출력한다. 한편, 어드레스 변화 검출 신호(ATD)가 "L"레벨인던지 또는 리프레시 제어 신호(REFB)가 " L"레벨이면 리프레시 어드레스(R_ADD)를 선택하여 어드레스(M_ADD)로서 출력한다.
다음에 메모리 셀 어레이(7)는 범용 DRAM과 같은 메모리 셀 어레이로서, 행방향, 열방향으로 각각 워드선, 비트선(또는 비트선 쌍 ; 이하 같다)이 달리고 있고, DRAM과 같은 1트랜지스터 1커패시터로 이루어지는 메모리 셀이 워드선 및 비트선의 교점의 위치에 행렬상으로 배치되어 구성되어 있다.
로우 디코더(8)는 로우 이네이블 신호(RE)가 "H"레벨인 때에 어드레스(M_ADD)를 디코드하고, 이 어드레스(M_ADD)로 지정된 워드선을 활성화 시킨다. 또한 로우 이네이블 신호(RE)가 "L"레벨인 때, 로우 디코더(8)는 어느 워드선도 활성화 시키지 않는다. 칼럼 디코더(9)는 칼럼 이네이블 신호(CE)가 "H"레벨로 되어 있는 때에 내부 어드레스(L_ADD)에 포함되는 열 어드레스를 디코드하고, 이 내부 어드레스(L_ADD)로 지정된 비트선을 선택하기 위한 칼럼 선택 신호를 생성한다. 또한 칼럼 이네이블 신호(CE)가 "L"레벨인 때, 칼럼 디코더(9)는 어느 비트선에 대응하는 칼럼 선택 신호도 생성하지 않는다.
센스 앰프·리셋 회로(10)는 도시를 생략한 센스 앰프, 칼럼 스위치 및 프리차지 회로로 구성되어 있다. 이 중, 칼럼 스위치는 칼럼 디코더(9)가 출력하는 칼럼 선택 신호로 지정된 센스 앰프와 버스(WRB)의 사이를 접속한다. 센스 앰프는 센스 앰프 이네이블 신호(SE)가 "H"레벨인 때, 어드레스(Address)로 특정되는 메모리 셀이 접속된 비트선 전위를 센스·증폭하여 버스(WRB)에 출력하거나 또는 버스(WRB)에 공급된 기록 데이터를 비트선 경유로 메모리 셀에 기록한다. 프리차지 회로는 프리차지 이네이블 신호(PE)가 "H"레벨인 때에, 비트선의 전위를 소정 전위(예를 들면 전원 전위의 1/2)로 프리차지 한다.
다음에 히트 제어회로(11) 및 레지스터 회로(12)는 상술한 레지스터 회로(3)와 함께 레이트 라이트 동작을 실현하고 있다. 이 중, 히트 제어회로(11)는 어드레스 변화 검출 신호(ATD)의 상승에서 히트 신호(HIT)를 받아들이고, 이것을 히트 이네이블 신호(HE)로서 레지스터 회로(12)에 송출한다. 어드레스 스큐 기간 내에서는 어드레스(Address)의 값이 확정되지 않기 때문에 히트 제어회로(11)는 어드레스(Address)가 확정된 시점에서 히트 신호(HIT)를 받아들이도록 하고 있다, 또한 히트 이네이블 신호(HE)는 판독 동작의 경우에만 이용되지만, 그 제어는 레지스터 회로(12)가 행하고 있고, 히트 제어회로(11)는 액세스 요구가 기록·판독인지를 불문하고 히트 이네이블 신호(HE)를 생성하고 있다.
다음에 레지스터 회로(12)는 버스(WRB)상에서 수수되는 데이터와 같은 비트 폭의 레지스터(앞에서 언급한 바와 같이 이하 「데이터 레지스터」라고 한다)를 내장하고 있다. 그리고 레지스터 회로(12)는 제어 신호(LW2)의 하강 에지를 트리거로 하여 버스(I/O), I/O 버퍼(13)(후술)을 통하여 외부로부터 버스(WRBX)상에 공급되는 기록 데이터를 데이터 레지스터에 받아들인다. 즉, 기록 요구가 있은 경우에, 해당 메모리 사이클에서 주어지는 기록 데이터를 일단 데이터 레지스터에 받아들여 놓고, 다음 기록 요구가 있은 메모리 사이클에서 받아들여 놓은 기록 데이터를 메모리 셀 어레이(7)에 기록하게 된다.
또한 제어 신호(LW2)가 "H"레벨인 경우, 레지스터 회로(12)는 직전의 기록 요구의 때에 주어진 기록 데이터를 데이터 레지스터로부터 버스(WRB)상에 출력한다. 한편, 제어 신호(LW2)가 "L"레벨인 경우, 레지스터 회로(12)는 히트 이네이블 신호(HE)의 레벨에 응하여 다른 동작을 행한다. 즉, 히트 이네이블 신호(HE)가 미스히트를 나타내는 "L"레벨이면, 레지스터 회로(12)는 버스(WRB)상의 판독 데이터를 그대로 버스(WRBX)상에 출력한다, 이에 대해, 히트 이네이블 신호(HE)가 히트를 나타내는 "H"레벨이면, 레지스터 회로(12)는 아직도 메모리 셀 어레이(7)에 기록되지 않은 기록 데이터를 데이터 레지스터로부터 버스(WRBX)상에 송출한다. 이 경우, 센스 앰프·리셋 회로(10)을 통하여 버스(WRB)상에 판독되어 오는 메모리 셀 어레이(7)의 데이터는 사용되지 않는다.
I/O(입출력) 버퍼(13)는 제어 신호(CW0)의 레벨에 응하여 동 신호가 "H"레벨이면 버스(WRBX)상의 판독 데이터를 출력 버퍼에서 버퍼링하여 버스(I/O)로부터 반도체 기억 장치 외부로 출력한다. 또한 I/O 버퍼(13)는 동 신호가 "L"레벨이면, 출력 버퍼를 플로팅 상태로 하여 반도체 기억 장치 외부로부터 버스(I/O)에 공급되는기록 데이터를 입력 버퍼에서 버퍼링하여 버스(WRBX)상에 송출한다. 즉 제어 신호(CW0)가 "H"레벨이면 판독, "L"레벨이면 기록이다.
다음에 R/W(Read/Write) 제어회로(14)는 칩 실렉트 신호(/CS), 기록 이네이블 신호(/WE) 및 출력 이네이블 신호(OE)에 의거하여 제어 신호(CW0) 및 제어 신호(LW1, LW2)를 생성한다. 또한 이들 제어 신호의 전환 타이밍은 동작 설명에서 명확하게 한다. 그와 관련하여, 본 실시 형태에 있어서 반도체 기억 장치의 내부에서는 레이트 라이트가 행하여지지만, 반도체 기억 장치의 외부에서 보았을 때의 사양으로는 기록 이네이블 신호(/WE)의 하강 에지에서 데이터의 기록(받아들임)이 시작하고, 기록 이네이블 신호(/WE)의 상승 에지에서 데이터가 확정되고, 기록(받아들임)이 종료된다.
다음에 래치 제어회로(15)는 어드레스 변화 검출 신호(ATD) 및 센스 앰프 이네이블 신호(SE)에 의거하여 어드레스(Address)의 래치 타이밍을 정하는 상술한 래치 제어 신호(LC)를 생성한다. 즉, 래치 제어 신호(LC)는 어드레스 변화 검출 신호(ATD)의 상승 에지로부터, 리프레시 동작중(즉, 어드레스 변화 검출 신호(ATD)가 "L"레벨인 때)에 생성되는 센스 앰프 이네이블 신호(SE)의 하강 에지까지의 기간중에 "H"레벨로 된다. 이 때문에, 어드레스 변화 검출 신호(ATD)가 상승된 후에 어드레스(Address)가 변화하더라도, 래치 제어 신호(LC)가 하강하기 까지의 사이, 래치(2)는 내부 어드레스(LC_ADD)의 값을 계속 보존하게 된다.
로우 제어회로(16)는 리프레시 제어 신호(REFA), 리프레시 제어 신호(REFB), 어드레스 변화 검출 신호(ATD) 및 기록 이네이블 신호(/WE)에 의거하여 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 푸리차지 이네이블 신호(PE) 및 제어 신호(CC)를 생성한다. 또한 칼럼 제어회로(17)는 이 제어 신호(CC)에 의거하여 칼럼 이네이블 신호(CE)를 생성한다.
더욱 상세히 기술하면, 판독 또는 기록시에 있어서, 로우 제어회로(16)는 어드레스 변화 검출 신호(ATD)의 원숏 펄스의 상승을 트리거로 하여 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시킨다. 또한 로우 제어회로(16)는 리프레시 제어 신호(REFA)가 "H"레벨인 경우에, 어드레스 변화 검출 신호(ATD)의 원숏 펄스의 하강 에지를 트리거로 하여 리프레시 동작에 필요하게 되는 정의 원숏 펄스를 로우 이네이블 신호(RE)로서 발생시킨다. 또한 로우 제어회로(16)는 리프레시 제어 신호(REFB)에 공급되는 부의 원숏 펄스를 반전시켜 얻은 정의 원숏 펄스를 로우 이네이블 신호(RE)로서 출력한다.
또한 로우 제어회로(16)는 로우 이네이블 신호(RE)를 지연시키켜 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 생성하는 동시에, 로우 이네이블 신호(RE)에 생긴 원숏 펄스의 하강을 트리거로 하여 프리차지 이네이블 신호(PE)에 정의 원숏 펄스를 발생시킨다. 또한 이들 센스 앰프 이네이블 신호(SE) 및 프리차지 이네이블 신호(PE)는 보통의 기록·판독인 경우, 리프레시의 경우를 불문하고 생성된다. 이 밖에, 로우 제어회로(16)는 로우 이네이블 신호(RE)를 지연시켜 제어 신호(CC)를 출력한다.
이 제어 신호(CC)는 리프레시의 경우에는 생성되지 않기 때문에, 제어 신호(CC)로부터 생성되는 칼럼 이네이블 신호(CE)도 보통의 기록·판독인 경우에만생성되고, 리프레시의 경우에는 생성되지 않는다. 다음에 칼럼 제어회로(17)는 제어 신호(CC)를 더욱 지연시키고, 이것을 칼럼 이네이블 신호(CE)로서 출력한다. 또한 로우 이네이블 신호(RE)의 원숏 펄스의 폭은 레이트 라이트, 판독, 리프레시가 각각 행하여지는 시간을 결정하는 것이기 때문에, 이들의 동작을 위해 필요 충분한 펄스 폭이 설정된다.
또한 리프레시 제어 신호(REFA)는 반도체 기억 장치 외부로부터의 액세스 요구에 부수하여 리프레시를 행할지의 여부를 제어하기 위한 신호이다. 즉, 동 신호가 "H"레벨이면, 해당 액세스 요구에 의해 생기는 어드레스 변화 검출 신호(ATD)의 하강에서 로우 이네이블 신호(RE)에 원숏 펄스를 발생시켜 리프레시를 기동한다. 이에 대해 동 신호가 "L"레벨이면, 어드레스 변화 검출 신호(ATD)에 원숏 펄스가 발생하고 있어도, 로우 이네이블 신호(RE)에 원숏 펄스를 발생시키는 일은 없다.
여기서 본 실시 형태에서는 어드레스 변화 검출 신호(ATD)의 발생을 트리거로 하는 리프레시 동작으로서 이하의 실현 형태를 전제로 설명을 행한다. 즉 본 실시 형태에서는 판독 또는 기록에 수반하는 리프레시 동작이 연속하는 경우, 이들 각 메모리 사이클에서 리프레시를 연속적으로 행하여 감으로써, 메모리 셀 전체를 리프레시한다. 그리고 모든 메모리 셀을 리프레시한 시점에서, 일단 리프레시를 발생시키지 않는 상태로 한다. 그 후, 메모리 셀의 데이터를 보존할 수 있는 한계의 상태(셀 홀드 리밋)로 근접한 때에 이것을 검출하고, 연속하는 메모리 사이클에서 계속적으로 리프레시를 행하여 가는 상태로 재차 이행한다.
리프레시 제어 신호(REFA)를 하강시키는 요인으로서는 외부로부터의 액세스요구에 수반하는 리프레시에 의해 1사이클분의 리프레시가 완료된 것이지만, 다음 사이클의 리프레시를 기동하기에는 아직 시간이 있는 경우, 또는 셀프 리프레시를 기동시켰기 때문에 이것이 완료할 때까지는 외부로부터의 액세스 요구에 수반하는 리프레시를 행할 필요가 없어진 경우이다.
여기서 리프레시 제어 신호(REFA)를 생성하는데는 리프레시 제어회로(5) 내부에 리프레시 제어 신호(REFA)를 보존하는 래치 회로를 마련하고, 리프레시 타이머의 출력 신호 및 어드레스 변화 검출 신호(ATD)에 의해 이 래치 회로의 세트·리셋을 제어하는 구성 등이 생각된다. 구체적으로는 리프레시 동작이 필요하게 되는(셀 홀드 리밋의) 조금 전의 타이밍을 리프레시 타이머에서 생성하고, 그 출력 신호에 의거하여 리프레시 제어회로(5)의 내부에서 래치 회로의 세트 신호를 생성하여 래치 회로를 세트하고, 리프레시 제어 신호(REFA)에 "H"레벨을 출력한다. 또한 세트 신호를 생성하는 타이밍은 사이클 타임의 최대치를 기준으로 하여 정하도록 한다. 그 후, 로우 제어회로(16)가, 어드레스 변화 검출 신호(ATD) 또는 리프레시 제어 신호(REFA)에 의거하여 발생하는 리프레시 제어 신호(REFB)를 트리거로 하여 워드선 단위로 메모리 셀의 리프레시 동작을 행하여 간다. 그리고 모든 메모리 셀의 리프레시 동작이 행하여진 때에, 리프레시 제어회로(5) 내부에서 래치 회로의 리셋 신호를 생성하여 래치 회로를 리셋하고, 리프레시 제어 신호(REFA)에 "L"레벨을 출력한다.
또한 래치 회로의 리셋은 최후의 워드선을 리프레시하는 리프레시 사이클에서, 리프레시 동작이 끝나는 시간에 맞추어서 행하면 좋다. 또는 리프레시 동작을완료시킨 때에 로우 제어회로(16)가 리프레시 동작 완료 신호를 생성하도록 하고, 리프레시 제어회로(5)가 이 리프레시 동작 완료 신호를 최후의 워드선에 대한 리프레시 사이클에서 수취한 때에 래치 회로를 리셋하도록 하여도 좋다.
단, 후술하는 도 4의 경우를 고려하여, 리프레시 제어 신호(REFA)를 상승시킨 때로부터, 이 상승의 후에 최초로 행하여지는 리프레시가 종료될 때까지의 사이에, 어드레스 변화 검출 신호(ATD)가 발생하던지(도 5을 참조) 기록 이네이블 신호(/WE)가 입력되던지 하지 않으면, 이 최초의 리프레시가 종료된 후에 래치 회로를 리셋한다.
한편, 리프레시 제어 신호(REFB)는 셀프 리프레시를 위한 신호이다. 리프레시 제어 신호(REFB)에 부의 원숏 펄스를 줌으로써, 로우 이네이블 신호(RE)에 강제적으로 원숏 펄스를 발생시켜 리프레시를 기동할 수 있다.
여기서 리프레시 제어 신호(REFB)를 생성하는데는 리프레시 제어 신호(REFA)를 지연시키는 지연 회로와 부의 원숏 펄스를 발생시키는 펄스 발생회로를 리프레시 제어회로(5) 내부에 마련하고, 펄스 발생회로로부터 부의 원숏 펄스를 발생시키는 타이밍을 지연 회로에서 지연시킨 리프레시 제어 신호(REFA)와 어드레스 변화 검출 신호(ATD)로 제어하는 구성 등이 생각된다.
보통, 리프레시 제어 신호(REFB)는 "H"레벨로 되어 있다. 이 상태에서 리프레시 제어 신호(REFA)가 상승되어 "H"레벨로 된 경우에, 이 리프레시 제어 신호(REFA)의 상승을 지연 회로에서 소정 시간지연시키고, 이 지연의 사이에 어드레스 변화 검출 신호(ATD)가 발생하지 않은 때에는 지연된 리프레시 제어신호(REFA)의 상승에서 펄스 발생회로를 기동하고, 리프레시 제어 신호(REFB)에 부의 원숏 펄스를 출력시킨다. 상기 소정 시간의 지연은 어드레스 변화 검출 신호(ATD)를 발생시키는 트리거가 외부로부터 주어지지 않기 때문에 메모리 셀의 리프레시에 요구되는 리밋의 시간이 되어 버릴 때까지를 계측하기 위한 것이다.
또한 본 발명은 상술한 리프레시 동작의 실현 형태에 한정되는 것이 아니라, 예를 들면, 메모리 셀을 워드선마다에 일정 주기로 리프레시하는 형태로 하여도 좋다. 이 경우, 리프레시 제어 신호(REFB)를 발생시키는 회로 구성은 상술한 것과 같으면 좋지만, 리프레시 제어 신호(REFA)를 발생시키기 위한 회로 구성은 예를 들면 다음과 같이 된다.
우선, 리프레시 타이머는 리프레시를 기동하기 위한 트리거 신호를 일정 주기로 발생시킨다. 다음에 상기한 경우와 같이 하여, 리프레시 제어회로(5) 내부에 래치 회로를 마련하고, 리프레시 타이머가 출력하는 트리거 신호에 의거하여 리프레시 동작이 필요하게 되는 조금 전의 타이밍에서 발생시킨 세트 신호에 의해 래치 회로를 세트하고 리프레시 제어 신호(REFA)를 "H"레벨로 한다. 또한 이 경우도, 래치 회로를 세트하는 타이밍은 사이클 타임의 최대치를 기준으로 하여 결정한다.
그 후, 어드레스 변화 검출 신호(ATD) 또는 리프레시 제어 신호(REFB)를 받은 로우 제어회로(16)가 메모리 셀에 대한 리프레시 동작을 완료시키는 타이밍에 맞추어서, 리프레시 제어회로(5)는 발생시킨 리셋 신호로 래치 회로를 리셋하고, 리프레시 제어 신호(REFA)를 "L"레벨로 한다. 또한 이 경우의 래치 회로의 리셋은 래치 회로를 세트한 때로부터 일정 시간 지연된 타이밍에서 행하면 좋다. 또는 로우 제어회로(16)가 리프레시 동작을 완료시킨 때에 리프레시 동작 완료 신호를 생성하도록 하고, 리프레시 제어회로(5)가 이 리프레시 동작 완료 신호를 받아들인 때에 래치 회로를 리셋하여도 좋다.
그와 관련하여 이 형태에서는 어드레스 변화 검출 신호(ATD)를 트리거로 하는 리프레시 동작이 종료되면, 각 메모리 사이클에서 리프레시 제어 신호(REFA)가 하강되도록 된다.
또한 반도체 기억 장치를 시작하고 나서 처음으로 기록 요구가 주어진 경우에는 직전의 기록이 존재하지 않는다. 따라서 해당 기록 요구가 있은 메모리 사이클에서는 기록 어드레스 및 기록 데이터의 받아들임을 행할 뿐이고, 메모리 셀 어레이(7)에의 레이트 라이트는 행하지 않는다. 이것을 실현하기 위해서는 로우 제어회로(16)의 내부에 플래그를 마련하고, 칩 실렉트 신호(/CS)가 유효한 상태에서 기록 이네이블 신호(/WE)가 한번이라도 유효화되었는지의 여부를 이 플래그로 나타내도록 한다.
그 때문에, 로우 제어회로(16)는 반도체 기억 장치의 시작시에 플래그를 오프로 초기화하여 두고, 최초의 기록 요구가 행하여진 시점에서 플래그를 온으로 한다. 또한 로우 제어회로(16)는 기록 요구가 있은 경우(기록 이네이블 신호(/WE)= "L"레벨이면서 칩 실렉트 신호(/CS)= "L"레벨)에는 플래그가 온으로 되어 있는 경우에만 로우 이네이블 신호(RE)에 원숏 펄스를 발생시킨다. 이로써, 로우 제어회로(16) 및 칼럼 제어회로(17)는 기록에 필요하게 되는 제어 신호(CC), 센스 앰프 이네이블 신호(SE), 칼럼 이네이블 신호(CE), 프리차지 이네이블 신호(PE)를발생시킨다.
다음에 부스트 전원(18)은 메모리 셀 어레이(7) 내의 워드선에 인가되는 승압 전위를 로우 디코더(8)에 공급하는 전원이다. 또한 기판 전압 발생회로(19)는 메모리 셀 어레이(7)의 각 메모리 셀이 형성된 웰 또는 반도체 기판에 인가되는 기판 전압을 발생시키는 회로이다. 또한 리퍼런스 전압 발생회로(20)는 메모리 셀 어레이(7), 센스 앰프·리셋 회로(10) 내의 센스 앰프나 프리차지 회로·이퀄라이즈 회로가 사용하는 리퍼런스 전압(예를 들면 전원 전위의 1/2 = 1/2Vcc)을 발생시킨다. 이 리퍼런스 전압의 용도는 주로 다음 3종류(① 내지 ③)인데, 현재는 더미 셀을 마련하지 않는 ③의 사용 방법이 주류이다.
① 메모리 셀을 구성하고 있는 커패시터의 대극(對極)에 인가되는 기준 전압(1/2Vcc).
② 더미 셀을 마련하는 경우에, 메모리 셀로부터 비트선 쌍의 한쪽의 비트선상에 판독된 전위와 더미 셀으로부터 다른쪽의 비트선상에 판독된 전위(1/2Vcc)로부터 메모리 셀의 보존 데이터가 "0"/"1"의 어느쪽인지를 센스 앰프가 판정할 때의 참조 전위.
③ 더미 셀을 마련하지 않는 경우에, 비트선 쌍의 프리차지·이퀄라이즈 전압으로서 사용되는 기준 전압. 이 경우, 한쪽의 비트선에는 메모리 셀으로부터의 판독 전압이 나타나고, 다른쪽의 비트선은 센스 동작 시작 직전에 프리차지 전압(1/2Vcc)으로 되어 있다.
여기서 리프레시 제어회로(5), 부스트 전원(18), 기판 전압 발생회로(19) 및리퍼런스 전압 발생회로(20)에는 파워다운 제어 신호(PowerDown)가 공급되어 있다. 이 파워다운 제어 신호(PowerDown)는 반도체 기억 장치를 파워다운 상태로 할 때(스탠바이 상태)의 모드를 반도체 기억 장치 외부로부터 지정하기 위한 신호이다. 리프레시 제어회로(5), 부스트 전원(18), 기판 전압 발생회로(19) 및 리퍼런스 전압 발생회로(20)는 후술하는 바와 같이, 파워다운 제어 신호(PowerDown)에 따라 각각 자신에 대한 전원 공급을 제어하도록 하고 있다.
본 실시 형태에서는 메모리 셀 자체가 DRAM과 같은 것이기 때문에, SRAM과 같이 스탠바이 상태에서 단순하게 반도체 기억 장치 내의 회로 각 부분에의 전원 공급을 멈추어 버릴 수가 없다. 스탠바이 상태라도 메모리 셀의 데이터를 보존하기 위해서는 리프레시 동작에 필요하게 되는 회로에 전원을 계속 공급할 필요가 있다. 즉, 본 실시 형태의 반도체 기억 장치는 스탠바이 상태에 관해서는 SRAM과의 호환성을 완전하게 취할 수는 없다. 그렇지만, 그 만큼 본 실시 형태에서는 스탠바이 상태에 있어서의 모드를 몇개인가 마련하고 SRAM과의 호환성을 가능한 한 취하는 동시에, 기존의 반도체 기억 장치에는 존재하지 않은 모드도 마련하고 있다.
즉, 본 실시 형태에서는 리프레시 제어회로(5), 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)중의 어느쪽을 동작시키는지에 응하여 3종류의 스탠바이 모드를 준비하고 있다. 본 명세서에서는 이러한 스탠바이 모드를 편의상 스탠바이 모드(1 내지 3)라고 부르는 것으로 한다. 스탠바이 모드(1)는 4종류의 회로 전부에 전원을 공급하는 모드, 스탠바이 모드(2)는 4개의 회로중 리프레시 제어회로(5)만 전원 공급을 멈추고 이 이외의 3종류의 회로에 전원을 공급하는모드, 스탠바이 모드(3)는 4종류의 회로 전부에 대한 전원 공급을 멈추는 모드이다.
또한 이상과 같기 때문에, 파워다운 제어 신호(PowerDown)로서는 예를 들면, 리프레시 제어회로(5)에 전원을 공급하기 위한 제1의 전원 공급선과, 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)에 전원을 공급하기 위한 제2의 전원 공급선으로 구성하면 좋다.
다음에 각 스탠바이 모드에 관해 더욱 상세히 기술하면, 스탠바이 모드(1)는 보통의 DRAM과 동등한 전원 공급 모드로서, 3종류 있는 스탠바이 모드중에서는 가장 소비 전류가 크다. 그러나 이 경우에는 메모리 셀의 리프레시에 필요한 모든 회로에 전원이 공급된 채로 되어 있다. 이 때문에, 스탠바이 상태로 이행하기 직전에 있어서의 메모리 셀의 데이터가 보존되어 있는 외에, 반도체 기억 장치를 스탠바이 상태로부터 액티브 상태로 이행시키기 까지의 시간이 3종류의 스탠바이 모드중에서는 가장 짧다. 또한 스탠바이 모드(1)로 설정하는데는 제1의 전원 공급선 및 제2의 전원 공급선의 쌍방에 전원을 공급하면 좋다.
한편, 스탠바이 모드(2)는 리프레시에 필요하게 되는 회로에 대해 전원이 공급되지 않기 때문에, 스탠바이 상태에서 메모리 셀의 데이터를 보존하여 둘 수는 없지만, 그 만큼 스탠바이 모드(1)에 비하여 소비 전류를 저감시킬 수 있다. 즉 이 모드는 스탠바이 상태에서 데이터를 보존하여 둔다는 기성 개념으로부터 발상의 전환을 도모한 것으로서, 스탠바이 상태로부터 액티브 상태로 이행하면, 메모리 셀 어레이 전체에 대해 기록을 행할 수 있는 상태가 된다. 따라서 스탠바이 모드(2)와다음에 기술하는 스탠바이 모드(3)는 반도체 기억 장치를 버퍼로서 사용하는 경우 등에 알맞는 모드이다. 또한 스탠바이 모드(2)로 설정하는데는 제1의 전원 공급선에 전원을 공급하지 않도록 하여 리프레시 제어회로(5)에의 전원 공급을 정지시키도록 한다.
다른 한편, 스탠바이 모드(3)는 부스트 전압, 기판 전압, 리퍼런스 전압을 상승시킬 필요가 있기 때문에, 스탠바이 상태로부터 액티브 상태로 이행하기 까지의 시간이 3종류 있는 스탠바이 모드중에서 가장 길어지지만, 그 만큼, 스탠바이 모드에 있어서의 소비 전류를 가장 작게 할 수 있다. 또한 스탠바이 모드(1 내지 3)의 어느 경우에 있어서도, 상술한 4종류 이외의 회로에 관해서는 필요한 회로만에 전원을 공급하면 좋다.
예를 들면, 리프레시를 행할 뿐이라면, 어드레스 버퍼(1), 래치(2), 레지스터 회로(3)(단, 어드레스 레지스터를 제외한다), ATD 회로(4), 칼럼 디코더(9), 히트 제어회로(11), 레지스터 회로(12)(단, 데이터 레지스터를 제외 한다), I/O 버퍼(13), R/W 제어회로(14), 래치 제어회로(15), 칼럼 제어회로(17) 등은 사용되지 않기 때문에 전원 공급을 정지하더라도 상관 없다. 또한 스탠바이 모드(3)로 설정하는데는 제1의 전원 공급선 및 제2의 전원 공급선의 어느쪽에도 전원을 공급하지 않도록 하여, 리프레시 제어회로(5), 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)에의 전원 공급을 전부 정지시키도록 한다.
이상과 같은 스탠바이 모드를 마련함으로써 반도체 기억 장치가 적용되는 기기나 그 사용 환경 등에 응하여 스탠바이 상태에 있어서의 데이터 보존의 필요 여부, 액티브 상태로의 복귀 시간, 전류 소비량 등을 반도체 기억 장치 외부로부터 세밀하게 제어할 수 있게 된다. 또한 파워다운 제어 신호(PowerDown)는 필수의 기능이라는 것은 아니기 때문에 이것을 생략하여 버려도 좋고, 그렇게 함으로서 범용 SRAM과 I/O 핀의 호환성을 완전하게 확보하는 것이 가능게 된다.
<동작의 설명>
다음에 도 2에 도시한 타이밍차트를 참조하면서 상기 구성에 의한 반도체 기억 장치의 동작을 설명한다. 상술한 바와 같이, 반도체 기억 장치가 시작한 후에 있어서의 최초의 기록에서는 그 동작이 2회째 이후의 기록인 때와는 다른 예외적인 것으로 된다. 그래서 이하에서는 적어도 1회째의 기록이 행하여지고 있는 것을 전제로 하여 2회째 이후의 기록인 경우의 동작을 중심으로 설명한다.
즉, 전제 조건으로서 도 2에 도시한것 보다도 이전의 메모리 사이클에 있어서, 어드레스("Ax")에 대한 데이터("Qx")의 기록 요구가 있은 것으로 한다. 이로써, 해당 메모리 사이클에서는 어드레스("Ax")가 레지스터 회로(3) 내의 어드레스 레지스터에 받아들여지는 동시에, 데이터("Qx")가 레지스터 회로(12) 내의 데이터 레지스터에 받아들여진다. 또한 어드레스("Ax"), 데이터("Qx")가 각각 레지스터 회로(3, 12)에 받아들여질 때의 동작은 후술하는 바와 같이, 어드레스("An"), 데이터("Qn")가 각각 레지스터 회로(3, 12)에 받아들여질 때의 동작과 완전히 같다.
그리고 도 2에서는 어드레스("An")에 대한 기록 및 어드레스("An+1")로부터의 판독을 계속해서 행하는 경우에 대해 그 동작 타이밍을 도시하고 있다. 또한 리프레시 어드레스(R_ADD)의 값은 기록 전에 있어서 "R1-1"로 되어 있는 것으로 한다. 또한 도 2에 있어서 어드레스("An-1")는 직전의 메모리 사이클에서 주어진 어드레스이다. 가령 이 직전의 메모리 사이클에서 기록 요구가 행하여진 것이라면 어드레스 "An" = 어드레스("Ax")이고, 그렇지 않으면 직전의 기록 요구와 어드레스("An")에 대한 기록 요구와의 사이에 적어도 판독 요구가 1회는 있은 것으로 된다.
이 밖에의 전제 조건으로서, 리프레시 제어 신호(REFA, REFB)가 어느것이나 "H"레벨로 되어 있다고 한다. 즉, 외부로부터의 판독 및 기록 요구에 부수하여 반도체 기억 장치 내부에서 리프레시가 행하여지는 것으로 하고, 또한 내부에서 셀프 리프레시가 기동된 상황에는 이르지 않는 것으로 한다. 또한 칩 실렉트 신호(/CS)는 "L"레벨로 고정되어 있고, 도 1에 도시한 칩이 선택된 상태에 있는 것으로 한다.
(기록 동작)
우선 시각(t1)이 되면, 어드레스(Address)가 그때까지의 값 "An-1"로부터 "An"으로 변화하기 시작한다. 이 때, 후술하는 설명으로부터 분명한 바와 같이 래치 제어 신호(LC)는 "L"레벨, 또한 제어 신호(LW1)도 "L"레벨이다. 이 때문에, 어드레스(Address)는 어드레스 버퍼(1)에서 버퍼링되고, 래치(2)를 스루로 통과하여 내부 어드레스(LC_ADD)로 되고, 또한 내부 어드레스(LC_ADD)는 레지스터 회로(3)를 스루로 통과하여 내부 어드레스(L_ADD)가 된다.
그리고 ATD 회로(4)는 내부 어드레스(LC_ADD)의 변화로부터 어드레스(Address)가 변화하기 시작한 것을 검지하게 되다. 또한 이 시점에서 어드레스 스큐 기간(도 2에 도시한 시간(TSKEW)에 상당)으로 들어가기 때문에, 범용 SRAM의 경우와 같이 이 시점에서 어드레스(Address)의 값이 확정되어 있는다고는 한정할 수 없다. 이 때문에, 시각(t1)에서는 어드레스(Address)를 래치(2)에 받아들이지는 않고, 이 후에 시간(TSKEW)이 경과하여 어드레스(Address)의 값이 "An"으로 확정된 시점에서 래치(2)에 어드레스(Address)를 보존시키도록 하고 있다.
이 후, 어드레스 스큐 기간 내에 있어서 기록 이네이블 신호(/WE)에 부의 펄스가 예를 들면 시각(t2)에서 입력된다. R/W 제어회로(14)는 기록 이네이블 신호(/WE)가 하강한 것을 받고 제어 신호(CW0)을 "L"레벨로 하는 외에, 제어 신호(LW1, LW2)를 함께 "H"레벨로 한다. 그 결과, I/O 버퍼(13)는 버스(I/O)상의 기록 데이터를 버스(WRBX)상에 송출하게 된다. 다만 이 시점에서는 아직 기록 데이터의 값이 확정되어 있는다고는 한정할 수 없다. 또한 레지스터 회로(3)는 어드레스 레지스터에 보존하고 있는 어드레스("Ax")를 내부 어드레스(L_ADD)로서 출력하게 되는 외에 레지스터 회로(12)는 데이터 레지스터에 보존하고 있는 데이터("Qx")를 버스(WRB)상에 출력하게 된다.
다음에 시각(t3)이 되면 어드레스(Address)의 값이 "An"으로 확정된다. 또한 같은 시각(t3)에서는 어드레스(Address)(= 내부 어드레스(LC_ADD))가 변화하기 시작한 시점(시각(t1))으로부터 시간(TSKEW)이 경과하고 있기 때문에, ATD 회로(4)는이 후의 시각(t4)이 되면 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시킨다. 그리고 어드레스 변화 검출 신호(ATD)가 상승한 것을 받고, 리프레시 제어회로(5)는 기록 후에 계속해서 행하여지는 리프레시 동작을 위해, 리프레시 어드레스(R_ADD)의 값을 "1"만큼 증가시키고 그 값을 "R1"로 갱신한다.
그리고 어드레스 변화 검출 신호(ATD)의 상승을 계기로 하여 레이트 라이트 동작이 시작된다. 즉, 멀티플렉서(6)는 어드레스 변화 검출 신호(ATD)의 상승을 받고 내부 어드레스(L_ADD)측을 선택하게 된다. 이 때, 레지스터 회로(3)는 내부 어드레스(L_ADD)로서 어드레스 레지스터가 보존하는 어드레스("Ax")를 출력하고 있고, 멀티플렉서(6)는 이 값을 어드레스(M_ADD)로서 로우 디코더(8)에 출력한다. 또한 마찬가지로 어드레스 변화 검출 신호(ATD)가 상승함으로써, 로우 제어회로(16)는 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시킨다. 이로써 로우 디코더(8)는 어드레스("Ax")에 대응하는 워드선(이하, 기록 대상의 워드선을 「기록 워드선」이라고 부르는 일이 있다)을 활성화 시킨다.
다음에 로우 이네이블 신호(RE)의 원숏 펄스에 대응하여 로우 제어 회로(16)는 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 발생시키는 외에, 제어 신호(CC)에 정의 원숏 펄스를 발생시키고 이것을 칼럼 제어회로(17)에 출력한다. 이로써, 칼럼 제어회로(17)는 칼럼 이네이블 신호(CE)에 정의 원숏 펄스를 발생시킨다. 이렇게 칼럼 이네이블 신호(CE)가 "H"레벨로 되면, 칼럼 디코더(9)는 내부 어드레스(L_ADD)(= 어드레스("Ax"))에 포함되는 열 어드레스를 디코드하고, 이 열 어드레스에 대응하는 칼럼 선택 신호에 정의 원숏 펄스를 발생시킨다.
이 결과, 센스 앰프·리셋 회로(10) 내의 센스 앰프중, 상기 열 어드레스에 대응하는 센스 앰프가 선택되고 버스(WRB)와 접속된다. 이상의 결과, 시각(t4)으로부터는 센스 앰프·리셋 회로(10) 내의 센스 앰프를 통하여 어드레스("Ax")에 대응한 메모리 셀에 데이터("Qx")의 기록이 시작된다. 이 후에 시각(t5)이 되면, 어드레스("An")에 대한 기록 데이터인 데이터("Qn")가 공급되게 되고, 해당 데이터가 버스(I/O)에 실리고 I/O 버퍼(13)를 통하여 버스(WRBX)상에 송출된다. 다만 이 때 버스(WRBX)는 버스(WRB)에 접속되지 않기 때문에 이 시점에 있어서 데이터("Qn")는 메모리 셀 어레이(7)에의 기록에는 관계되지 않는다.
이 후, 로우 제어회로(16)는 기록 동작을 종료시키기 위해, 로우 이네이블 신호(RE)의 원숏 펄스를 하강시킨다. 이것을 받고, 로우 디코더(8)는 어드레스("Ax")에 대응한 기록 워드선을 비활성화 시킨다. 다음에 로우 제어회로(16)는 센스 앰프 이네이블 신호(SE)를 하강시키고 센스 앰프·리셋 회로(10) 내의 센스 앰프를 통한 기록 동작을 종료시킨다. 뒤이어, 로우 제어회로(16)는 제어 신호(CC)를 하강시키고, 이 하강을 받은 칼럼 제어회로(17)는 칼럼 이네이블 신호(CE)를 하강시킨다.
그 결과, 칼럼 디코더(9)는 칼럼 선택 신호를 무효화 하고, 선택되어 있던 센스 앰프·리셋 회로(10) 내의 센스 앰프와 버스(WRB)와의 사이를 분리한다. 다음에 로우 제어회로(16)는 프리차지 이네이블 신호(PE)를 상승시키고, 이로써 센스 앰프·리셋 회로(10) 내의 프리차지 회로는 다음 액세스에 대비하여 비트선을 프리차지 한다. 뒤이어, 로우 제어회로(16)는 프리차지 동작에 필요한 시간이 경과하고나서 프리차지 이네이블 신호(PE)를 하강시키고, 센스 앰프·리셋 회로(10) 내의 프리차지 회로에 의한 비트선의 프리차지 동작을 종료시킨다.
(기록에 수반하는 리프레시 동작)
다음에 시각(t6)이 되어 어드레스 변화 검출 신호(ATD)가 하강하면, 리프레시 동작이 시작된다. 즉, 멀티플렉서(6)는 어드레스 변화 검출 신호(ATD)가 "L"레벨로 됨으로써 리프레시 어드레스(R_ADD)측을 선택하게 되고, 어드레스(M_ADD)로서 "R1"을 출력한다. 또한 어드레스 변화 검출 신호(ATD)의 하강을 받고 로우 제어회로(16)는 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시킨다. 이로써 로우 디코더(8)는 어드레스(M_ADD)의 값 "R1"에 대응하는 워드선(이하, 리프레시 대상의 워드선을 「리프레시 워드선」이라고 부르는 일이 있다)을 활성화 시킨다.
그 결과, 메모리 셀 어레이(7)에서는 리프레시 워드선에 접속된 메모리 셀의 보존 데이터가 비트선상의 전위로서 나타나게 된다. 이 후, 로우 제어회로(16)가 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 생성하면, 센스 앰프. 리셋 회로(10) 내의 센스 앰프가 활성화되고, 리프레시 워드선에 접속된 각 메모리 셀의 리프레시가 시작된다. 또한 리프레시 자체는 DRAM에서 행하여지고 있는 것과 완전히 같고 주지의 기술 사항이기 때문에 여기서는 상세하게 설명하지는 않는다.
이렇게 하여 리프레시가 행하여지고 있는 한창때의 예를 들면 시각(t7)에 있어서, 기록 이네이블 신호(/WE)가 상응하면, R/W 제어회로(14)는 제어 신호(LW1, LW2)를 함께 하강시킨다. 이 제어 신호(LW1)의 하강을 받고, 레지스터 회로(3)는 시각(t8)에서 내부 어드레스(LC_ADD)의 값 "An"을 어드레스 레지스터에 받아들인다. 또한 레지스터 회로(12)는 제어 신호(LW2)의 하강을 받고 같은 시각(t8)에서 버스(WRBX)상의 데이터("Qn")를 데이터 레지스터에 받아들인다. 이들 레지스터에 받아들여진 어드레스("An") 및 데이터("Qn")는 다음 기록 요구가 행하여진 시점의 메모리 사이클에서 레이트 라이트 동작에 사용되는 것으로 된다.
이 후, 시각(t9)이 되면 기록을 위한 메모리 사이클이 종료되고 판독을 위한 메모리 사이클로 이행한다. 다만 이 시점에서는 레이트 라이트에 부수된 리프레시 동작이 계속하여 행하여지고 있는 상태이다. 한편, 리프레시를 시작(시각(t6))시키고 나서 리프레시에 필요하게 되는 시간이 경과하면, 로우 제어회로(16)는 리프레시 동작을 종료시키기 위해 로우 이네이블 신호(RE)를 하강시킨다. 이로써, 로우 디코더(8)는 리프레시 워드선을 비활성화 시킨다. 다음에 로우 제어회로(16)는 센스 앰프 이네이블 신호(SE)를 하강시키고, 리프레시를 종료한 센스 앰프·리셋 회로(10) 내의 센스 앰프를 비활성화 시킨다.
이 때, 래치 제어회로(15)는 센스 앰프 이네이블 신호(SE)가 하강한 것을 받고 래치 제어 신호(LC)를 하강시킨다. 또한 이상 설명한 것으로부터 알 수 있는 바와 같이, 앞에서 설명한 기록인 경우와는 달리, 리프레시의 과정에서는 메모리 셀의 데이터를 반도체 기억 장치 외부로 출력할 필요가 없기 때문에, 로우 이네이블 신호(RE)에 원숏 펄스가 생성되더라도 칼럼 이네이블 신호(CE)에는 원숏 펄스를 발생시키지 않는다. 따라서 칼럼 디코더(9)도 칼럼 선택 신호를 비활성 상태 그대로로 하고 있다.
이상과 같이 하여 리프레시 동작이 완료되었으면, 로우 제어회로(16)는 기록이 종료된 때와 마찬가지로 프리차지 이네이블 신호(PE)에 원숏 펄스를 발생시키고 비트선을 프리차지 한다. 그리고 지금까지 기술한 동작이 늦어도 시각(t10)(즉, 기록 사이클에 계속되는 판독 사이클의 시작 시점으로 시간(TSKEW)이 경과한 때)까지 행하여진다. 또한 리프레시 동작이 다음 메모리 사이클의 어드레스 스큐 기간 종료까지 연장시키더라고 문제 없는 것은 다음과 같은 이유에서 이다.
즉, 본 실시 형태에서는 어드레스(Address)가 미확정인 동안은 어드레스 변화 검출 신호(ATD)의 원숏 펄스를 발생시키지 않음으로써, 어드레스 스큐 기간이 종료될 때까지 기록 또는 판독 동작이 시작되지 않도록 제어하고 있다. 또한 이 제어에 대응시켜서, 어드레스 스큐 기간중은 기록·판독 어드레스에 사용되는 내부 어드레스(L_ADD)가 직전의 메모리 사이클의 값을 보존하도록 하고 있다.
또한 도 2에 있어서 시각(t1 내지 t9)(실제의 동작은 시각(t3 내지 t10))이 1메모리 사이클이고, 도 2에서는 사이클 타임을 「Tcyc」로 나타내고 있다. 또한 시각(t7 내지 t9)의 기간이 선술한 리커버리 시간(TWR)에 상당하고 있다. 그러나 본 실시 형태에서는 레이트 라이트 후의 프리차지 동작이 리프레시 동작 전에 완결되고 있기 때문에, 리커버리 시간(TWR)을 확보해 둘 필요는 없다. 예를 들면, 기록 이네이블 신호(/WE)가 시각(t9)에서 상승하도록 하여도 좋고, 그러한 경우에는 리커버리 시간(TWR)은 제로가 된다.
(판독 동작)
다음에 시각(t9)으로부터 시작되는 판독을 위한 메모리 사이클에 관해 설명한다. 우선 시각(t9)에서는 어드레스(Address)의 값이 "An"으로부터 변화하기 시작한다. 이 경우도 시각(t10)까지는 어드레스 스큐 기간이기 때문에, 어드레스가 "An+1"으로 확정될 때까지는 어드레스(Address)는 래치(2)에 받아들여지지 않는다. 또한 판독 요구가 이루어지는 경우는 어드레스 스큐 기간에 기록 이네이블 신호(/WE)가 하강되는 일은 없고, 그 대신에 출력 이네이블 신호(OE)가 유효화 된다.
이 때문에, R/W 제어회로(14)는 메모리 셀으로부터의 판독에 대비하여 제어 신호(CW0)를 "H"레벨로 하는 외에, 제어 신호(LW1, LW2)를 어느 것이나 "L"레벨 그대로로 한다. 이로써 I/O 버퍼(13)는 버스(WRBX)상의 데이터를 버스(I/O)에 송출하게 된다. 다만 이 시점에서는 아직 어드레스 스큐 기간이고, 히트 제어 신호(HE)도 직전의 메모리 사이클의 그대로 되어 있고, 버스(WRBX)상에 데이터(WRB)상의 데이터가 판독되는지, 데이터 레지스터의 보존 데이터가 판독되는지는 확정되지 않는다.
다음에 어드레스 스큐 기간이 끝나고 시각(t10)이 되면, 어드레스(Address) 및 내부 어드레스(LC_ADD)의 값이 "An+1"로 확정된다. 이 때, 제어 신호(LW1)는 "L"레벨이기 때문에, 내부 어드레스(LC_ADD)의 값이 그대로 내부 어드레스(L_ADD)로서 출력된다. 또한 내부 어드레스(LC_ADD)의 값 "An+1"은 어드레스 레지스터에 보존되어 있는 어드레스("An")와 일치하지 않기 때문에, 레지스터 회로(3)는 히트 신호(HIT)로서 "L"레벨을 출력한다.
다음에 ATD 회로(4)는 시각(t11)에서 어드레스 변화 검출 신호(ATD)에 정의원숏 펄스를 발생시키고, 이로써 판독 동작이 시작된다. 그리고 리프레시 제어회로(5)는 리프레시 어드레스(R_ADD)의 값을 "R1"로부터 "R1+1"로 갱신한다. 또한 히트 제어회로(11)는 같은 시각(t11)에서 히트 신호(HIT)를 받아들이고 히트 이네이블 신호(HE)로서 "L"레벨을 출력한다. 이로써, 레지스터 회로(12)는 버스(WRB)와 버스(WRBX)를 접속하게 되고, 센스 앰프·리셋 회로(10) 내의 센스 앰프에 의한 센스 결과가 I/O 버퍼(13) 및 버스(I/O)를 통하여 반도체 기억 장치 외부로 출력 가능게 된다.
다음에 멀티플렉서(6)는 내부 어드레스(L_ADD)측을 선택하고 어드레스("An+1")를 어드레스(M_ADD)로서 로우 디코더(8)에 출력한다. 동시에, 로우 제어회로(16)는 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시키고, 로우 디코더(8)는 어드레스("An+1")에 대응한 워드선(이하, 판독 대상의 워드선을 「판독 워드선」이라고 부르는 일이 있다)을 활성화 시킨다. 이 결과, 판독 워드선에 접속된 메모리 셀의 보존 데이터가 비트선상의 전위로서 판독된다. 다음에 로우 제어회로(16)는 센스 앰프 이네이블 신호(SE), 제어 신호(CC)에 각각 정의 원숏 펄스를 발생시킨다.
그러면, 칼럼 제어회로(17)는 칼럼 이네이블 신호(CE)에 정의 원숏 펄스를 발생시키고, 칼럼 디코더(9)는 어드레스("An+1")중의 열 어드레스에 대응한 칼럼 선택 신호를 활성화 시키고, 이 칼럼 선택 신호에 대응한 센스 앰프를 버스(WRB)와 접속한다. 이 센스 앰프는 판독 워드선에 접속된 각 메모리 셀의 데이터를 센스 하여 "O"/"1"의 레벨까지 증폭한다. 그 결과, 시각(t13)이 되면 어드레스("An+1")에기억되어 있는 데이터("Qn+1")가 버스(WRB)상에 나타나게 되고, 레지스터 회로(12), 버스(WRBX), I/O 버퍼(13)를 통하여 버스(I/O)로부터 외부로 판독된다.
이 후, 판독 동작을 종료시키기 위해, 로우 제어회로(16)는 로우 이네이블 신호(RE)를 하강시킨다. 그러면, 기록인 경우와 같이 하여, 어드레스("An+1")에 대응한 판독 워드선이 비활성화되고, 센스 앰프 이네이블 신호(SE)가 "L"레벨로 되고 센스 앰프·리셋 회로(10) 내의 센스 앰프가 센스 동작을 종료시킨다. 또한 칼럼 제어회로(17)가 칼럼 이네이블 신호(CE)를 "L"레벨로 함으로써, 센스 앰프와 버스(WRB)와의 사이가 분리된다. 뒤이어, 로우 제어회로(16)가 프리차지 이네이블 신호(PE)에 원숏 펄스를 생선함으로써 비트선이 프리차지 된다.
<판독에 수반하는 리프레시 동작>
한편, 시각(t12)에서는 어드레스 변화 검출 신호(ATD)가 하강되어 판독에 부수된 리프레시 동작이 시작된다. 이 경우, 시각(t12 내지 t15)에 있어서 이루어지는 동작은 기록에 부수되는 리프레시와 같고, 리프레시 어드레스(R_ADD)로서 "R1"이 아니라 "R1+1"가 사용되는 점만이 다르다. 그리고 리프레시 동작중에 시각(t14)이 되면, 판독을 위한 메모리 사이클이 종료되고 이에 계속된 새로운 메모리 사이클로 이행하고, 리프레시 동작은 이 새로운 메모리 사이클에서 어드레스 스큐 기간이 종료될 때까지에 완료된다. 또한 시각(t9 내지 t14)(실제의 동작은 시각(t10 내지 t15))은 역시 1메모리 사이클이고, 사이클 타임은 「Tcyc」이다.
이상과 같이 본 실시 형태에서는 기록 요구에 수반하는 기록 이네이블 신호(/WE)를 어드레스 스큐 기간 내에 하강시키고 있기 때문에, 어드레스가 확정된시점에 있어서 액세스가 기록/판독의 어느쪽인지가 확정되어 있다. 게다가 본 실시 형태에서는 레이트 라이트를 행하고 있기 때문에, 기록 어드레스 및 기록 데이터는 어느 것이나 어드레스 스큐 기간 이전에 있어서 이미 확정되어 있다. 이러하기 때문에 액세스 요구가 기록/판독의 어느쪽인지가 확정된 시점부터 곧바로 기록 동작 또는 판독 동작을 시작할 수 있다. 또한 상술한 바와 같이 본 실시 형태에서는 종래 기술과 같이 리커버리 시간(TWR)을 확보해 둘 필요가 없다.
따라서 기록 또는 판독에 요하는 시간이 최소한으로 되어, 1메모리 사이클의 길이(시각(t3 내지 t10) 또는 시각(t10 내지 t15))를 최단으로 할 수 있다. 또한 기록 또는 판독을 행하고 나서 리프레시를 실시하고 있기 때문에, 제1의 종래 기술이나 제2의 종래 기술과 같이 리프레시 후에 판독 또는 기록을 행하는 경우에 비하여, 리프레시를 실행하는데 필요하게 되는 시간만큼 액세스(판독인 경우에 있어서는 어드레스 액세스 시간(TAA))을 고속화 하는 것이 가능하다.
<바이패스가 행하여지는 경우>
도 2에 있어서, 판독 어드레스가 "An+'1"이 아니라 "An"인 경우, 어드레스("An")에 대한 기록 데이터("Qn")가 아직 메모리 셀 어레이(7)에 반영되지 않고. 이 때문에, 이하에 설명하는 바와 같은 바이패스 동작이 행하여진다.
그러면 이하에서는 상술한 동작과의 상위점에 관해 설명한다. 이 경우, 도 2에 도시한 시각(t10)이 되면 어드레스(Address)의 값이 "An"으로 확정되고, 내부 어드레스(LC_ADD)에도 이 값 "An"이 출력된다.
이 때, 레지스터 회로(3) 내의 어드레스 레지스터는 "An"를 보존하고 있기 때문에, 레지스터 회로(3)는 히트 신호(HIT)로서 "H"레벨을 출력하게 된다. 이 후, 시각(t11)이 되어 어드레스 변화 검출 신호(ATD)가 상승하면, 히트 제어회로(11)는 히트 신호(HIT)를 받아들이고, 히트 이네이블 신호(HE)로서 "H"레벨을 출력한다. 그리고 이 경우는 판독 동작이기 때문에, R/W 제어회로(14)는 제어 신호(LW2)로서 "L"레벨을 출력하고 있다. 따라서 레지스터 회로(12)는 데이터 레지스터에 보존하고 있는 데이터("Qn")를 버스(WRBX)상에 출력하게 된다.
이 후는 판독 어드레스가 "An+1"인 때에 준하여, 메모리 셀 어레이(7)로부터 어드레스("An")에 기억되어 있는 데이터가 판독되고, 시각(t13)이 되면 해당 데이터가 버스(WRB)상에 판독되어 온다. 그러나 이 데이터는 기록 전의 오래된 데이터이기 때문에, 판독 데이터로서 사용되지 않고 폐기된다. 그 대신에, 버스(WRBX)상에 출력되고 있는 데이터("Qn")가 I/O 버퍼(13), 버스(I/O)를 통하여 반도체 기억 장치 외부로 출력된다.
또한 바이패스 동작을 행하는 경우에는 메모리 셀 어레이(7)로부터의 판독은 필요없기 때문에, 판독 동작을 기동하지 않고 소비 전류를 저감시키는 것이 생각된다. 그를 위해서는 히트 이네이블 신호(HE)를 로우 제어회로(16)에도 공급한다. 그리고 판독 요구이고 어드레스 변화 검출 신호(ATD)의 상승 타이밍에서 히트 이네이블 신호(HE)가 "H"레벨이면, 로우 제어회로(16) 및 칼럼 제어회로(17)는 로우 이네이블 신호(RE)와 이 신호로부터 시계열적으로 생성되는 각 신호(센스 앰프 이네이블 신호(SE), 제어 신호(CC), 칼럼 이네이블 신호(CE), 칼럼 선택 신호, 프리차지이네이블 신호(PE))를 발생시키지 않도록 제어한다.
<리프레시를 수반하지 않는 기록·판독>
도 2에서는 외부로부터의 액세스에 부수하여 반드시 리프레시를 실행하는 것으로 하고 있다. 그러나 1사이클분의 리프레시(모든 워드선에 대해 1회씩 리프레시하는 것을 가리킨다)는 메모리 셀 어레이의 구성이나 용량에도 의하지만 수ms 내지 수십ms 정도의 소정 시간 내에 실시하면 좋다. 그것에는 어드레스(Address)가 변화할 때마다 반드시 리프레시할 필요는 없고, 예를 들면 수㎲에 1회 리프레시를 행하면 좋다.
즉, 소정의 메모리 사이클마다에 1회만 간헐적으로 리프레시를 행하도록 하면 좋다. 또는 도 2와 같이 연속적으로 리프레시를 실행하는 경우라도, 1사이클분의 리프레시를 실시한 것이면, 다음 사이클의 리프레시를 시작할 때까지는 리프레시할 필요가 없다. 이와 같이, 리프레시를 실시할 필요가 현재로서는 없어진 경우는 리프레시 제어 신호(REFA)를 하강시키고 리프레시를 일시적으로 정지시키면 좋다. 이렇게 함으로서 여분의 리프레시가 행하여지지 않게 되어 소비 전력을 삭감할 수 있다.
도 3은 리프레시 제어회로(5) 내의 리프레시 타이머의 제어에 의해 리프레시를 일시적으로 행하여지지 않도록 한 경우의 동작 타이밍차트를 도시하고 있다. 상술한 바와 같이, 도 2의 경우에는 리프레시 제어 신호(REFA)를 "H"레벨 그대로하고 있다. 이에 대해, 도 3의 경우에는 선행하는 메모리 사이클 내에 실시된 리프레시에 의해 1사이클분의 리프레시가 완료되었기 때문에, 리프레시 제어회로(5)가시각(t0)에서 리프레시 제어 신호(REFA)를 하강시키고 있다. 즉 도 3에서는 어드레스 변화 검출 신호(ATD)의 발생을 트리거로 한 리프레시 동작을 각 메모리 사이클에서 연속적으로 행하는 상태로부터, 이러한 리프레시 동작을 행하지 않는 상태로 이행하는 전환의 타이밍을 도시하고 있다. 또한 이 때 리프레시 제어 신호(REFB)는 도 2의 경우와 마찬가지로 "H"레벨인 채이기 때문에, 도 3에서는 특히 도시하지 않는다.
여기서 시각(t1 내지 t6)에 있어서의 동작은 도 2의 경우와 완전히 같다. 그리고 시각(t6)이 되면 어드레스 변화 검출 신호(ATD)가 하강하는데, 이 때에는 리프레시 제어 신호(REFA)가 "L"레벨로 되어 있기 때문에, 로우 제어회로(16)는 로우 이네이블 신호(RE) 및 이에 대응한 센스 앰프 이네이블 신호(SE) 및 프리차지 이네이블 신호(PE)를 발생시키지 않고, 리프레시는 행하여지지 않게 된다. 또한 리프레시 제어회로(5) 내의 어드레스 카운터는 리프레시 제어 신호(REFA)가 "L"레벨로 됨으로써 카운트 동작을 정지시키기 때문에, 리프레시 어드레스(R_ADD)의 값은 "R1-1" 그대로로 된다.
그리고 이상의 것이 판독인 경우(시각(t9 내지 t15))에도 완전히 마찬가지로 행하여진다. 따라서 시각(t12)에서 어드레스 변화 검출 신호(ATD)가 하강하더라도 리프레시는 행하여지지 않게 되고, 리프레시 어드레스(R_ADD)의 값도 계속해서 "R1-1"인 채로 된다. 또한 이 후의 어느 시점에서 다음 리프레시 사이클을 시작시키는 경우에는 리프레시 제어회로(5)가 리프레시 제어 신호(REFA)를 "H"레벨로 되돌리기 때문에, 도 2에 도시한 바와 같은 동작이 재차 행해지게 된다. 이렇게 하여리프레시 동작이 재개된 때에도 리프레시 카운터는 리셋되지 않고, 그때까지 리프레시 카운터에 보존되어 있는 값에 대해 인크리먼트 동작이 행하여진다. 즉, 예를 들면 셀프 리프레시 동작이 리프레시 사이클(즉, 전 워드선을 리프레시하는 사이클) 도중에서 중단하더라도 리프레시 카운터가 리셋되는 일은 없고, 다음 리프레시(판독 또는 기록에 수반하는 리프레시, 셀프 리프레시중 어느쪽라도 좋다.) 동작이 재개된 때에, 리프레시 카운터에 남아 있는 값이 인크리먼트 된다.
<셀프 리프레시>
다음에 반도체 기억 장치 외부로부터의 액세스 요구가 소정의 리프레시 시간에 걸쳐서 없기 때문에, 리프레시 타이머에 의한 셀프 리프레시가 행하여질 때의 동작에 관해 설명한다. 상술한 바와 같이, 본 실시 형태에서는 외부로부터의 액세스 요구에 수반하여 어드레스 변화가 있을 때에 해당 액세스 요구에 대응하는 기록 또는 판독을 행한 후에 리프레시를 행하도록 하고 있다.
그러나 외부로부터의 액세스 요구가 장시간 발생하지 않는 것도 생각되기 때문에, 액세스 요구에 부수하여 리프레시할 뿐으로는 메모리 셀 어레이(7)의 데이터를 계속 보존할 수 없다. 그래서 본 실시 형태에서는 리프레시 제어회로(5) 내의 리프레시 타이머를 이용하여, 외부로부터의 액세스 요구가 최후로 있던 시점부터 상기 리프레시 시간이 경과한 시점에서 셀프 리프레시를 기동하도록 하고 있다.
도 4는 이 때의 동작 타이밍을 도시한 것이다. 동 도면의 시각(t9 내지 t15)은 외부로부터의 판독 요구에 의한 판독과 이에 부수되는 리프레시로서, 도 2에 도시한 것과 완전히 같은 동작이다. 또한 시각(t11)에서 어드레스 변화 검출신호(ATD)에 원숏 펄스가 생성된 시점에서, 리프레시 제어회로(5)는 리프레시 타이머를 리셋하고 리프레시 시간의 계시를 최초로부터 행하도록 한다. 그리고 시각(t12)으로부터의 리프레시를 최후로 1사이클분의 리프레시가 종료된 것으로 한 경우에, 도 3의 때와 마찬가지로 리프레시 제어 신호(REFA)가 시각(t21)에서 하강된다.
이 후, 다음 사이클의 리프레시를 시작시키는 타이밍이 되면, 리프레시 제어회로(5)는 시각(t22)에서 리프레시 제어 신호(REFA)를 상승시킨다. 이 때문에, 외부로부터의 액세스 요구가 있은 때에 리프레시가 가능한 상태로 천이하지만, 이러한 상태에도 관계 없이 액세스 요구가 없는 상태가 계속되면, 리프레시 제어회로(5)는 리프레시 제어 신호(REFA)를 상기 지연 회로에서 지연시킨 신호의 상승을 트리거로 하여 상기 펄스 발생회로를 기동시키고, 시각(t23)에서 리프레시 제어 신호(REFB)에 부의 원숏 펄스를 발생시킨다. 이로써, 로우 제어회로(16)는 로우 이네이블 신호(RE)에 원숏 펄스를 발생시키고 리프레시를 행하게 한다. 이 때, 멀티플렉서(6)는 리프레시 제어 신호(REFB)가 "L"레벨로 되었기 때문에 리프레시 어드레스(R_ADD)측을 선택하게 되고, 어드레스(M_ADD)로서 "R1+1"을 출력한다. 또한 이 때에 행하여지는 리프레시 동작은 도 2에 도시한 동작과 완전히 같다.
이 후, 리프레시 제어회로(5)는 시각(t24)에서 리프레시 제어 신호(REFB)를 상승시켜서 리프레시 동작을 종료시킨다. 이 때, 멀티플렉서(6)는 리프레시 제어 신호(REFB)의 상승을 받고 내부 어드레스(L_ADD)측을 선택하게 된다. 또한 리프레시 제어회로(5)는 시각(t25)에서 리프레시 어드레스(R_ADD)를 "R1+2"로 갱신하다.또한 이 경우는 리프레시 제어 신호(REFA)가 시각(t22)에서 상승되고 나서 어드레스 변화 검출 신호(ATD)가 발생하지 않기 때문에 어드레스 변화에 수반하는 리프레시 동작을 연속하여 행하는 상태로는 이행하지 않는다. 따라서 리프레시 제어회로(5)는 시각(t26)에서 리프레시 제어 신호(REFA)를 하강시키고, 이 이후도 계속하여 리프레시 타이머로 리프레시 동작을 컨트롤하는 상태로 한다.
여기서 리프레시 타이머가 리프레시 시간을 계시하고 있는 동안에 반도체 기억 장치 외부로부터 액세스 요구가 있면, 그 동작은 도 5에 도시한 타이밍 차트와 같이 된다. 즉, 시각(t31)에서 어드레스(Address)가 변화하기 시작하고, 시각(t32)이 되어 그 값이 "An+2"로 확정되면, 시각(t33)에서 ATD 회로(4)는 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시킨다. 그러면, 리프레시 제어회로(5)는 도 4의 때와 같이 리프레시 제어 신호(REFB)를 하강시키는 일 없이 "H"레벨인 채로 유지한다. 이 때문에, 시각(t33) 이후에 있어서는 시각(t11 내지 t15)과 마찬가지로 하여, 어드레스("An+2")로부터의 판독과 어드레스("R1+2")에 관한 리프레시가 행하여진다. 그 결과, 시각(t35)이 되면 버스(WRBX)상에 어드레스("An+2")에 기억되어 있는 데이터("Qn+2")가 출력되게 된다. 또한 도 5에서는 셀 홀드 리밋의 타이밍에 근접하여 시각(t22)에서 리프레시 제어 신호(REFA)가 상승된 것을 상정하고 있고, 이 후에 연속하는 메모리 사이클에서 어드레스 변환 검출 신호(ATD)가 순차적으로 생성되고, 리프레시를 연속적으로 행하여 가는 것으로 되기 때문에 리프레시 제어 신호(REFA)를 "H"레벨인 채로 유지하고 있다.
<변형예>
(1) 상술한 설명에서는 레이트 라이트를 다음 기록 요구가 이루어지는 메모리 사이클에서 행하도록 하고 있다. 이와 같이 하고 있는 이유는 레이트 라이트를 확실하게 실시할 수 있는 것은 다음에 기록 요구가 있은 메모리 사이클이기 때문이다. 지금, 다음 기록 요구까지의 사이에 빈 시간을 이용하여 레이트 라이트를 실행하는 것으로 한다. 이 경우에 있어서, 레이트 라이트를 행하고 있는 한창때에 판독 요구가 주어지더라도, 레이트 라이트가 완료될 때까지는 판독 동작의 시작을 지연시키지 않으면 안된다. 따라서 어드레스 스큐 기간의 경과 후에 곧 판독 동작을 시작시킨 경우에 비하여, 판독 데이터가 얻어지는 것이 지연되어 버린다.
라고 말할 수 있고, 레이트 라이트에 필요한 시간만큼 판독 요구가 입력되지 않는 것을 보증할 수 있는 기간이 있으면, 그러한 기간 내에 레이트 라이트를 실시하여도 좋다. 따라서 레이트 라이트를 실행하는 타이밍은 반드시 다음 기록 요구가 있은 시점으로 한정되는 것은 아니다. 이러한 기간으로서, 칩 실렉트 신호(/CS)(또는 범용 SRAM의 칩 이네이블 신호에 상당하는 신호)가 무효화 되어 있고, 칩 그 자체가 비선택 상태(또는 비활성화 상태)로 되어 있는 경우가 생각된다. 그를 위해서는 칩 선택 신호(/CS) 또는 칩 이네이블 신호를 일단 무효화 한 경우는 적어도 레이트 라이트에 필요한 시간을 두고 나서 이러한 신호를 유효화 하도록, 반도체 기억 장치의 사양을 결정해 두면 좋다.
(2) 상술한 설명에서는 기록 또는 판독에 수반하여 리프레시를 1회만 행하도록 하고 있다. 그러나 본 실시 형태에서는 기록 또는 판독을 행한 후에 리프레시를행하고 있다. 이 때문에, 1메모리 사이클이 지금까지 설명한 경우에 비하여 길게 설정되어 있는 것이라면, 1메모리 사이클에 수습되는 범위 내에서 복수회의 리프레시를 행하도록 하여도 좋다. 이로써, 일반적인 SRAM과 같이, 라이트 펄스 시간(TWP)의 상한치나 사이클 타임(Tcyc)의 상한치를 규정할 필요가 없어진다. 이 이유에 관해서는 후에 상세하게 설명한다.
(3) 또한 상술한 바와 같이 칩이 비선택 상태로 되어 있고 외부로부터 액세스 요구가 없다면, 그 빈 시간을 이용하여 1회 내지 복수회의 리프레시를 행하도록 하여도 좋다. 또한 상기 변형예(1)에서 기술한 바와 같이, 칩이 비선택 상태로 된 시점에서 레이트 라이트를 실행하는 것이라면, 레이트 라이트와 함께 리프레시를 실시하면 좋다. 그 때, 상기 변형예(2)에서 기술한 바와 같이 복수회의 리프레시를 행하도록 하여도 좋다.
(4) 상술한 설명에서는 기록 이네이블 신호(/WE)를 어드레스 스큐 기간 내에 하강시키는다는 조건을 부과하고 있다. 그러나 이러한 조건은 필수라는 것은 아니다. 예를 들면, 기록 이네이블 신호(/WE)가 어드레스 스큐 기간보다도 후에 유효화 된 경우라도, 그 후의 레이트 라이트 동작 및 리프레시 동작에 요하는 시간이 짧다면, 상술한 조건을 엄격하게 부과할 필요성은 없다. 이러한 경우에는 시간(TSKEW)의 값을 스큐의 최대치보다도 크게 설정하도록 하여, 기록 이네이블 신호(/WE)를 하강시키는 타이밍까지 어드레스 스큐 기간을 연장시키도록 하면 좋다.
(5) 상술한 설명에서는 레이트 라이트 제어에 있어서 제어 신호(LW1, LW2)를같은 타이밍에서 구동하고 있다. 따라서 이들 양 제어 신호를 일원화 하여 버려도 좋다. 단, 예를 들면 기록 어드레스를 어드레스 레지스터에 받아들이는 것은 어드레스 스큐 기간이 경과한 시점으로부터 기록 이네이블 신호(/WE)가 상승하기 까지의 기간 내이라면 언제라도 좋다. 따라서 예를 들면 제어 신호(LW1)을 상승시키는 타이밍을 어드레스 스큐 기간 경과 후로 하고, 이 상승에 동기하여 기록 어드레스를 어드레스 레지스터에 받아들여도 좋다.
<라이트 펄스 시간(TWP)및 사이클 타임(Tcyc)에 관하여>
일반적으로, 리프레시를 필요로 하지 않는 SRAM의 경우, 라이트 펄스 시간(TWP) 및 사이클 타임(Tcyc)의 상한치에 관해 타이밍 사양상의 규정이 없다. 여기서 라이트 펄스 시간(TWP)은 데이터의 기록을 행할 때에 기록 이네이블 신호(/WE)가 "L"레벨로 되는 기간을 규정하고, 이 기간에 워드선이 선택되고 메모리 셀에 데이터가 기록된다. 또한 사이클 타임(Tcyc)은 데이터의 판독 또는 기록을 행할 때에 어드레스가 지정되어야 할 기간을 규정한다.
리프레시를 필요로 하지 않는 보통의 SRAM에서는 그 타이밍 사양상, 라이트 펄스 시간(TWP) 및 사이클 타임(Tcyc)에 관해서는 하한치만이 규정되어 있고, 그 상한치에 관해서는 특히 규정되어 있지 않다. 따라서, SRAM의 유저는 그 하한치만 만족하면, 라이트 펄스 시간(TWP) 및 사이클 타임(Tcyc)를 임의로 설정할 수 있다. 이에 대해, DRAM과 같은 메모리 셀에서 데이터를 보존하는 본 실시의 형태에 관한 의사 SRAM에서는 레이트 라이트에 의하지 않는 경우, 리프레시상의 제약 때문에 라이트 펄스 시간(TWP) 및 사이클 타임(Tcyc)의 상한치가 필요하게 된다.
즉, 본 실시의 형태에 있어서, 일반적인 의사 SRAM과 같은 라이트 방식을 채용한 경우에, 워드선이 선택 상태로 되는 기간이 라이트 펄스 시간(TWP)으로 규정되는 것으로 된다. 그리고 이 라이트 펄스 시간(TWP)으로 규정되는 기간에 있어서는 비트선상에서의 데이터의 경합을 피할 필요상, 다른 워드선의 선택이 일체 금지되고, 리프레시도 금지된다. 따라서, 라이트 펄스 시간(TWP)이 무제한으로 길어지면, 리프레시가 행하여지지 않는 기간도 길어져서, 메모리 셀에 보존된 데이터가 소실되어 버리기 때문에, 라이트 펄스 시간(TWP)에 상한치가 필요하게 된다.
또한 본 실시의 형태에서는 어드레스가 전환되면, 판독 또는 기록에 부수하여 리프레시가 행하여지지만, 사이클 타임(Tcyc)이 길어지면, 어드레스가 전환되기 까지의 기간도 길어지고, 리프레시의 간격도 길어지다. 따라서, 사이클 타임(Tcyc)이 무제한으로 길어지면, 리프레시가 행하여지지 않는 기간도 길어져서, 메모리 셀에 보존된 데이터가 소실되어 버리기 때문에, 사이클 타임(Tcyc)에도 상한치가 필요하게 된다. 그렇지만, 본 실시의 형태에 관한 레이트 라이트 방식에 의하면, 상술한 바와 같은 라이트 펄스 시간(TWP)이나 사이클 타임(Tcyc)의 상한치가 불필요하게 되어, 타이밍 사양상의 제약을 완화할 수 있다.
이하, 라이트 펄스 시간(TWP) 및 사이클 타임(Tcyc)의 상한치가 불필요하게되는 이유를 상세히 설명한다.
우선, 도 6에 도시한 타이밍 차트를 참조하여 라이트 펄스 시간(TWP)의 상한치가 불필요하게 되는 이유를 설명한다. 시각(t80)에 있어서 어드레스(Address)가 「An+1」로 전환되고, 시각(t81)에 있어서 기록 이네이블 신호(/WE)가 "L"레벨로 변화하면, 레이트 라이트와 리프레시가 순차적으로 행하여진다. 즉, 시각(t82)으로부터 시각(t83)에 걸쳐서 워드선(WL)이 선택되고, 레이트 라이트가 행하여진다. 즉, 액세스 어드레스(An+1)에 대한 기록 사이클 내에 있어서, 이 액세스 어드레스(An+1)로 지정되는 메모리 셀 어레이상의 워드선이 일시적으로 선택되고 레이트 라이트가 행하여진다.
그리고 이 레이트 라이트(기록)에 부수되어, 시각(t84)으로부터 시각(t85)에 걸쳐서 리프레시 어드레스(「R1+1」)로 지정되는 워드선이 일시적으로 선택되고, 이 리프레시 어드레스에 대한 리프레시가 행하여진다. 이 리프레시가 종료되면, 리프레시 타이머가 기동하고 계시가 시작된다. 이 계시는 최후의 리프레시가 행하여지고 나서의 경과 시간을 파악하고, 셀프 리프레시하여야 할 타이밍을 얻기 위해 행하여진다.
여기서 라이트 펄스 시간(TWP)이 길게 설정되어, 기록 이네이블 신호(/WE)가 장기간에 걸쳐서 "L"레벨로 유지된 경우를 생각한다. 이 경우, 시각(t87)에 있어서, 상술한 리프레시 타이머의 값이, 리프레시하여야 할 타이밍을 주는 값에 달하면, 리프레시 제어 신호(REFB)가 생성되고, 시각(t88)에 걸쳐서 리프레시가 행하여진다. 즉, 상술한 기록에 부수되는 리프레시가 행하여지고 나서 소정의 시간이 경과한 후에, 메모리 셀 어레이의 리프레시가 자발적으로 행하여진다. 이 예에서는 시각(t87) 이전의 시각(t86)에 있어서, 리프레시 어드레스(R_ADD)가 「R1+2」로 전환되고 있기 때문에, 시각(t87)에서는 리프레시 어드레스(「R1+2」)에 대한 리프레시가 행하여진다. 또한 리프레시 어드레스는 셀프 리프레시의 타이밍과 정합이 취하여져서 적절한 주기로 인크리먼트 된다.
이와 같이, 레이트 라이트 방식을 채용함으로써, 데이터를 기록하기 위해서는 워드선이 일시적으로 밖에 선택되지 않고, 기록 사이클 내의 다른 기간은 데이터의 기록이 행하여지지 않는 기간으로 된다. 따라서, 라이트 펄스 시간(TWP)으로 규정되는 기간이라도, 자발적인 리프레시(셀프 리프레시)를 유효하게 기능시킬 수 있고, 라이트 펄스 시간(TWP)을 무제한으로 길게 하더라도, 메모리 셀의 데이터를 보존하는 것이 가능하게 된다 . 따라서, 보통의 SRAM과 같이, 라이트 펄스 시간(TWP)의 상한을 규정할 필요가 없게 되어, 타이밍 사양상의 제약을 완화할 수 있다.
다음에 도 7에 도시한 타이밍차트를 참조하여 사이클 타임(Tcyc)의 상한치가 불필요하게 되는 이유를 상세히 설명한다.
시각(t90)에 있어서 어드레스(Address)가 「An+1」로 전환되면, 시각(t92)으로부터 시각(t93)에 걸쳐서 워드선(WL)이 일시적으로 선택되고, 보통의 리드가 행하여진다. 즉, 액세스 어드레스(An+1)에 대한 판독 사이클 내에 있어서, 이 액세스어드레스(An+1)로 지정된 메모리 셀 어레이상의 워드선이 일시적으로 선택되고 리드가 행하여진다. 이 리드에 부수되어, 시각(t94)으로부터 시각(t95)에 걸쳐서 리프레시 어드레스(「R1+1」)로 지정된 워드선이 선택되고 리프레시가 행하여진다. 이 리프레시가 종료되면, 셀프 리프레시하여야 할 타이밍을 얻기 위해, 리프레시 타이머가 기동한다.
여기서 사이클 타임(Tcyc)이 길게 설정되어, 리드 사이클이 장기간에 걸쳐서 계속되는 경우를 생각한다. 이 경우, 시각(t97)에 있어서, 상술한 리프레시 타이머의 값이, 리프레시하여야 할 타이밍을 주는 값에 달하면, 상술한 라이트 펄스(TWP)의 경우와 마찬가지로 리프레시 제어 신호(REFB)가 생성되고, 시각(t98)에 걸쳐서 리프레시 어드레스(「R1+2」)에 대한 리프레시가 행하여진다. 즉, 상술한 판독 사이클에 부수하는 리프레시가 행하여지고 나서 소정의 시간이 경과한 후에, 메모리 셀 어레이의 리프레시가 자발적으로 행하여진다.
도 7에 도시한 예에서는 판독(리드)을 행하는 경우를 설명하였지만, 레이트 라이트를 실행하는 경우의 사이클 타임(Tcyc)을 길게 하였다고고 하더라도, 마찬가지로 적절한 타이밍에서 셀프 리프레시가 행하여진다 . 따라서, 사이클 타임(Tcyc)을 무제한으로 길게 하더라도, 메모리 셀의 데이터를 보존하는 것이 가능하게 되고, 따라서, 보통의 SRAM과 같이, 사이클 타임(Tcyc)의 상한을 규정할 필요가 없고, 타이밍 사양상의 제약을 완화 할 수 있다.
[제 2 실시 형태]
제 1 실시 형태에서는 1메모리 사이클(사이클 타임(Tcyc)) 중에서 레이트 라이트 및 리프레시 또는 판독 및 리프레시를 행하고 있다. 한편, 본 실시 형태에서는 예를 들면 연속하는 2메모리 사이클에 있어서 2회의 액세스(레이트 라이트 또는 판독) 및 1회의 리프레시를 행함으로써, 제1 실시 형태보다도 사이클 타임을 단축하여 고속화를 도모하고 있다.
도 8은 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도로서, 도 1과 같은 구성 요소에 관해서는 동일한 부호를 붙이고 있다. 도 1과의 상위점은 ATD 회로(4) 대신에 ATD 회로(24)를 마련하고, 이 ATD 회로(24)에 리프레시 제어 신호(REFA, REFB)를 또한 입력하는데 있다. 이하에 기술하는 바와 같이, 본 실시 형태에서는 어드레스 변화 검출 신호(ATD)의 생성 타이밍이 제1 실시 형태와 약간 다르다.
즉, 제1 실시 형태에서는 어드레스(Address)가 변화하기 시작한 시점으로부터 어드레스 스큐 기간이 경과한 때에, ATD 회로(4)가 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시키고 있다. 이에 대해, 본 실시 형태에서는 사이클 타임을 단축하고 있기 때문에, 리프레시가 행하게 되는 메모리 사이클 중에서는 리프레시가 완료되지 않는다. 그래서 이 메모리 사이클에 계속되는 메모리 사이클에서는 직전의 메모리 사이클에서 시작된 리프레시가 종료될 때까지 판독 동작 또는 레이트 라이트 동작의 시작을 지연시키고 있다.
그 때문에, ATD 회로(24)는 리프레시 제어 신호(REFA, REFB)에 의거하여 리프레시가 행하여진 것을 검출할 수 있도록 하고 있다. 그리고 직전의 메모리 사이클에서 리프레시가 행하여진 것을 검출한 경우에, ATD 회로(24)는 후속의 메모리 사이클에서 판독 또는 레이트 라이트의 시작을 지연시키는 분만큼 원숏 펄스의 발생을 지연시키고 있다. 또한 직전의 메모리 사이클에서 리프레시가 검출되지 않은 경우에, ATD 회로(24)는 제1 실시 형태와 마찬가지로 어드레스 스큐 기간이 경과한 시점에서 원숏 펄스를 발생시킨다.
도 9는 본 실시 형태에 의한 반도체 기억 장치의 동작을 도시한 타이밍 차트이다. 동 도면은 제1 실시 형태에서 참조한 도 2의 동작 타이밍에 준하고 있기 때문에 도 2와 같은 시각에 관해서는 동일한 부호를 붙이고 있다. 본 실시 형태에서는 판독, 레이트 라이트, 리프레시에 요하는 시간을 모두 도 2에 맞추고 있다. 한편, 본 실시 형태에서는 도 2와 같이 리프레시를 매사이클 행하는 것은 아니고, 복수의 메모리 사이클(도 9에 도시한 예에서는 2메모리 사이클)에 1회만 리프레시를 행하도록 하고 있다. 또한 본 실시 형태에서는 사이클 타임(도 9중의 Tcycs)을 도 2에 도시한 사이클 타임(Tcyc)보다도 짧게 설정하고 있다(즉, Tcycs < Tcyc). 이 때문에 본 실시 형태에서는 판독 및 리프레시 또는 레이트 라이트 및 리프레시가 1메모리 사이클에 수습되지 않게 되어 있다.
우선, 시각(t1 내지 t6)에 있어서의 동작은 도 2의 동작과 완전히 같으며, 어드레스 스큐 기간 후에 레이트 라이트가 행하여진다. 다음에 도 2의 시각(t9)보다도 빠른 시각(t9a)에서 어드레스(Address)가 변화를 시작하고, 도 2의 시각(t10)보다도 빠른 시각(t10a)에서 어드레스 스큐 기간이 종료되고 어드레스(Address)가 "An+1"로 확정된다. 그러나 본 실시 형태에서는 도 2의 경우보다도 사이클 타임이짧아져 있기 때문에, 이 시점에서는 레이트 라이트에 계속되는 리프레시가 아직 행하여지고 있는 한창때이다.
이 때문에 ATD 회로(24)는 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시키는 타이밍을 도 2와 같이 시각(t11)(도면중의 파선을 참조)이 아니라, 리프레시가 종료된 시점까지 지연시키고 있다. 이로써, 다음 판독 동작의 시작이 지연되어, 리프레시와 판독과의 경합을 회피할 수 있다. 이 후에 리프레시가 종료되어 시각(t11a)이 되면, ATD 회로(24)는 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시키고, 어드레스("An+1")의 판독 동작을 시작시킨다. 또한 이 메모리 사이클에서는 판독에 계속하여 리프레시는 행하여지지 않는다.
이 후, 도 2의 시각(t14)보다도 빠른 시각(t14a)에서 어드레스(Address)가 변화를 시작하고, 도 2의 시각(t12)보다도 느린 시각(t12a)에서 원숏 펄스가 하강된다. 다음에 도 2의 시각(t15)보다도 빠른 시각(t15a)에서 어드레스 스큐 기간이 종료된다. 이 시점에서는 직전의 메모리 사이클에서 리프레시가 행하여지지 않기 때문에, ATD 회로(24)는 시각(t15a)의 직후의 시각(t39)에서 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시키고, 어드레스("An+2")에 대한 액세스를 시작시킨다.
이상과 같이 본 실시 형태에서는 시각(t1 내지 t14a)(실제의 동작은 시각(t3 내지 t15a))에 대응하는 2메모리 사이클에서 리프레시를 1회만 행함으로써 제1 실시 형태에 비하여 사이클 타임을 단축하여 고속화를 도모하는 것이 가능하게 된다.또한 어드레스("An")와 어드레스("An+1")로 어드레스 액세스 시간(TAA)을 비교하면, 원숏 펄스의 발생을 지연시킨분(시각(t11 내지 t11a))만큼 어드레스("An+1")의 어드레스 액세스 시간(TAA)이 커지지만, 어드레스 액세스 시간(TAA)을 단축하기 보다는 사이클 타임의 단축을 우선시키고 싶는 경우에는 제1 실시 형태보다도 본 실시 형태의 쪽이 알맞다.
또한 상술한 설명에서는 판독을 지연시키는 경우에 관해 설명하였지만, 판독이 아니라 레이트 라이트라도 완전히 같다.
또한 도 9에서는 어드레스 스큐 기간이 종료하는 시각(t15a)까지에 어드레스("An+1")의 판독이 완료되고 있지만, 이 판독 동작이 시각(t15a) 이후가 이루어지는 경우도 생각된다. 그러한 경우에는 어드레스("An+1")의 판독 동작이 종료될 때까지, 어드레스("An+2") 이후의 메모리 사이클에서도 어드레스 변화 검출 신호(ATD)의 발생 타이밍을 늦추어서 액세스(레이트 라이트 또는 판독)의 시작을 지연시키면 좋다. 따라서 이 경우에는 3메모리 사이클 이상에 1회 리프레시를 행하게 된다.
[제 3 실시 형태]
상술한 제1 실시 형태나 제2 실시 형태에서는 레이트 라이트를 행함으로써 메모리 사이클의 단축화를 도모하고 있다. 이에 대해 본 실시 형태에서는 제1 실시 형태 등에서 부과한 조건에 더하여 또한 다음과 같은 조건을 부과하고 있다. 그로 인해, 제1 실시 형태 등과 같이 레이트 라이트를 실행하는 일 없이, 기록 요구가있은 메모리 사이클 내에서 메모리 셀에 대한 본래의 기록을 행하면서, 제1 실시 형태 등과 마찬가지로 메모리 사이클을 단축할 수 있는 등의 효과를 얻을 수 있다.
즉, 제1 실시 형태 등에서는 기록 데이터가 기록 이네이블 신호(/WE)의 하강보다도 지연되어 어드레스 스큐 기간 후에 확정되는 경우를 고려하고 있다. 한편, 본 실시 형태에서는 기록 이네이블 신호(/WE)뿐만 아니라 기록 데이터도 어드레스 스큐 기간 내에서 확정되도록, 반도체 기억 장치의 사양을 정하고 있다. 이러하기 때문에 레이트 라이트를 실행하는 경우와 마찬가지로 어드레스 스큐 기간 후 곧바로 기록 데이터를 메모리 셀에 공급하는 것이 가능하게 되고, 굳이 레이트 라이트를 행할 필요가 없어진다.
도 10은 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도로서, 도 1에 도시한 것과 같은 구성 요소에 대해서는 동일한 부호를 붙이고 있다. 도 1과의 상위점은 레지스터 회로(3), 히트 제어회로(11), 레지스터 회로(12)가 불필요하게 되는 것이다. 이 때문에, 래치(2)의 출력이 내부 어드레스(L_ADD)로서 ATD 회로(4), 멀티플렉서(6), 칼럼 디코더(9)에 공급되어 있다. 또한 R/W 제어회로(64)는 도 1에 도시한 R/W 제어회로(14)와 거의 같은 구성이으로서, 제어 신호(LW1, LW2)를 생성하기 위한 논리가 들어있지 않은 점에 있어서 R/W 제어회로(14)와 상위하고 있다. 이 밖의 상이점으로서, 센스 앰프, 리셋 회로(10)과 I/O 버퍼(13)의 사이가 버스(WRB)에 의해 직접 접속되어 있다.
다음에 도 11의 타이밍차트를 참조하여 상기 구성에 의한 반도체 기억 장치의 동작을 설명한다. 도 11에 예시한 동작 타이밍은 도 2에 도시한 동작 타이밍을기본으로하고 있기 때문에, 여기서는 도 2의 동작과의 상위점에 관해서만 설명한다. 또한 본 실시 형태는 도 2에 한하지 않고 제1 실시 형태에서 설명한 모든 경우에 관하여 적용 가능하다. 그런데 본 실시 형태에서는 어드레스("An")에 기록하여야 할 데이터("Qn")가 어드레스 스큐 기간 내의 예를 들면 시각(t2a)에서 주어진다. 여기서 본 실시 형태에서도, 제1 실시 형태와 마찬가지로 기록 이네이블 신호(/WE)가 하강된 시점(시각(t2))에서 제어 신호(CW0)를 "L"레벨로하고 있다.
이 때문에, 버스(I/O)상에 공급된 기록 데이터("Qn")는 I/O 버퍼(13)를 통하여 버스(WRB)에 송출된다. 또한 본 실시 형태에서는 래치(2)의 출력이 그대로 내부 어드레스(L_ADD)로서 멀티플렉서(6)에 공급되기 때문에, 시각(t3)에서 확정된 어드레스(Address)의 값 "An"이 어드레스(M_ADD)로서 로우 디코더(8)에 공급된다. 따라서 시각(t4)에서 어드레스 변화 검출 신호(ATD)가 상승한 때로부터, 어드레스("An")에 대해 데이터("Qn")를 보통의 기록 동작(노멀라이트; 도면중, 「Normal write」)에 따라 기록하는 것이 가능게 된다.
이상과 같이 본 실시 형태에 의하면, 제1 실시 형태와 같이 레지스터 회로(3), 레지스터 회로(11), 히트 제어회로(12)가 불필요한 동시에, R/W 제어회로(64)에서 제어 신호(LW1, LW2)를 생성할 필요가 없기 때문에, 회로 구성을 소규모이면서 간단화 하는 것이 가능하다. 또한 상술한 설명에서는 기록 이네이블 신호(/WE)를 하강시키고 나서 기록 데이터가 확정된 것으로 하였다. 그러나 기록 데이터는 어드레스 스큐 기간 내에 확정되면 좋고, 기록 이네이블 신호(/WE)의 하강과 기록 데이터의 확정의 타이밍은 어드레스 스큐 기간 내라면 임의여도 좋다.또한 본 실시 형태에서는 기록 이네이블 신호(/WE)의 상승(시각(t7))에서 기록 어드레스 및 기록 데이터를 받아들일 필요는 없기 때문에, 기록 어드레스("An") 및 기록 데이터("Qn")는 노멀라이트에 필요한 시간만큼 보증되고 있으면 좋다.
[제 4 실시 형태]
본 실시 형태는 범용의 DRAM 등에서 채용되고 있는 페이지 모드와 같은 기능을 실현하는 것이다. 도 12는 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도로서, 도 1에 도시한 것과 같은 구성 요소 및 신호명에 대해서는 동일한 부호를 붙이고 있다. 본 실시 형태에서는 제1 실시 형태에서 설명한 어드레스(Address)를 상위 비트측의 어드레스(UAddress)와 하위 비트측의 어드레스(PageAddress)로 분할함으로써, 어드레스(UAddress)를 같이하는 비트에 관해서는 어드레스(PageAddress)를 바꿀뿐으로 연속해서 데이터를 입출력 가능하게 하고 있다.
예를 들면, 본 실시 형태에서는 어드레스(PageAddress)를 2비트 폭으로 하고 있기 때문에, 어드레스(PageAddress)를 "OO"B 내지 "11"B(여기서 「B」는 2진수를 의미 한다)의 범위 내에서 가변시킴으로써, 연속되는 4어드레스분의 데이터를 연속적으로 액세스 가능하다. 또한 어드레스(PageAddress)의 폭은 2비트로 한정되는 것이 아니라, 「2비트」 내지 「어드레스(Address)에 포함되는 열 어드레스의 비트 수」의 범위 내라면 임의의 비트수라도 좋다. 또한 본 실시 형태에서는 어드레스(PageAddress)로 4비트의 데이터를 선택 가능하게 한 것에 수반하여, 도 1에 도시한 버스(WRB) 대신에 4쌍의 버스(WRBi)(여기서는 i= 0 내지 3)를 마련하고있다. 이 때문에, 어드레스(PageAddress)의 값이 "0O"B 내지 "11"B인 때에, 이들 어드레스로 지정되는 메모리 셀의 각 비트 데이터는 각각 버스(WRB0 내지 WRB3)를 통하여 입출력되게 된다.
다음에 어드레스 버퍼(141), 래치(142), ATD 회로(143), 칼럼 디코더(148), 센스 앰프·리셋 회로(149)는 도 1에 도시한 어드레스 버퍼(1), 래치(2), ATD 회로(4), 칼럼 디코더(9), 센스 앰프·리셋 회로(10)와 같은 구성이다. 본 실시 형태에서는 제1 실시 형태에 있어서의 어드레스(Address) 대신에 어드레스(UAddress)를 이용하고 있기 때문에, 이들 어드레스의 비트 폭에 차이가 있는 분만큼 이들 회로의 구성이 다르다. 단, 센스 앰프·리셋 회로(149)는 또한 약간의 상위점이 있다.
즉, 본 실시 형태에서는 내부 어드레스(L_ADD)에 포함되는 개개의 열 어드레스에 대해 4비트분의 데이터를 각각 버스(WRB0 내지 WRB3)상에서 입출력하게 된다. 이 때문에, 센스 앰프. 리셋 회로(149)는 칼럼 디코더(148)로부터 출력되는 칼럼 선택 신호에 따라, 메모리 셀 어레이(7) 내에서 인접하고 있는 4개의 비트선을 동시에 선택하고, 이들 비트선에 접속된 4쌍의 센스 앰프와 버스(WRB0 내지 WRB3)를 각각 접속한다. 또한 ATD 회로(143)에는 어드레스(PageAddress)가 입력되지 않기 때문에, 어드레스(PageAddress)를 바꾸어 연속적으로 액세스를 실행하는 경우에는 어드레스 변화 검출 신호(ATD)에 원숏 펄스가 생성되어 버리는 일은 없다.
이 밖에, 레지스터 회로(150)는 도 1에 도시한 레지스터 회로(12)와 같은 구성이지만, 버스(WRB)의 버스 폭을 넓혀서 버스(WRB0 내지 WRB3)로 한 것에 대응하여, 레지스터 회로(150)가 동시에 취급하는 데이터 폭을 레지스터 회로(12)의 그것의 4배로 하고 있다. 다음에 어드레스 버퍼(151)는 어드레스의 비트 폭이 다른 점을 제외한다면 어드레스 버퍼(1)와 같은 구성으로서 어드레스(PageAddress)를 버퍼링하는 것이다. 또한 버스 디코더(152)는 어드레스 버퍼(151)로부터 출력되는 2비트분의 페이지 어드레스를 디코드하여 4개의 버스 선택 신호를 출력한다.
다음에 버스 실렉터(153)는 버스(WRBi)와 같은 폭을 갖는 버스(WRBAi)를 통하여 레지스터 회로(150)와 접속되어 있고, 버스 디코더(152)로부터 출력되는 버스 선택 신호에 따라 버스(WRBA0 내지 WRBA3)중의 어느 하나와 버스(WRBX)와의 사이를 접속한다. 또한 버스 실렉터(153)는 메모리 셀 어레이(7)로부터의 판독을 위해, 버스(WRBA0 내지 WRBA3)에 각각 대응한 래치 회로를 내장하고 있다. 이 래치 회로는 리프레시 동작과 병행하여 버스(WRBAi)상의 데이터를 순차적으로 외부로 출력해 가기 위해, 어드레스 변화 검출 신호(ATD)의 하강에서 버스(WRBA0 내지 WRBA3)상에 판독된 데이터를 동시에 받아들이도록 하고 있다.
그 때문에 ATD 회로(143)는 판독 동작이 완료되고 버스(WRBA0 내지 WRBA3)상에 데이터가 확실하게 판독되고 나서 어드레스 변화 검출 신호(ATD)를 하강시키도록, 어드레스 변화 검출 신호(ATD)의 원숏 펄스 폭을 결정하고 있다. 한편, 기록 동작인 경우, 버스 실렉터(153)는 기록 이네이블 신호(/WE)의 상승을 트리거로 하여 상기 버스 선택 신호로 지정된 버스(WRBA0 내지 WRBA3)중의 어느 하나에 버스(WRBX)상의 기록 데이터를 송출하는 동시에, 버스(WRBA0 내지 WRBA3)중의 어느 하나에 대응한 내부의 래치 회로에 해당 기록 데이터를 래치한다.
다음에 R/W 제어회로(154)는 도 1에 도시한 R/W 제어회로(14)와 거의 같은 구성이지만, 제어 신호(LW1, LW2)를 발생시키는 타이밍이 약간 다르다. 즉, 제1 실시 형태에서는 기록 이네이블 신호(/WE)가 상승할 때마다 R/W 제어회로(14)가 제어 신호(LW1, LW2)를 함께 하강시키고 있다. 한편, 본 실시 형태의 R/W 제어회로(154)에서는 기록 이네이블 신호(/WE)의 4회째의 상승(즉, 1회분의 페이지 기록을 종료시키는 타이밍)을 트리거로 하여 기록 이네이블 신호(/WE)의 상승보다도 약간 지연되어 제어 신호(LW1, LW2)를 함께 하강시키고 있다.
다음에 상기 구성을 채용한 반도체 기억 장치의 동작을 설명한다. 우선 처음에, 도 13의 타이밍 차트를 참조하면서 페이지 판독 동작에 관해 설명한다. 동 도면의 동작은 제1 실시 형태에서 설명한 도 2의 동작에 준하고 있고, 레지스터 회로(150) 내의 데이터 레지스터가 아니라 메모리 셀 어레이(7)로부터 데이터가 판독되는(미스히트의) 경우이다.
이하에서는 도 2의 동작과의 상위점을 중심으로 설명한다. 또한 본 실시 형태는 도 2의 경우에 한하지 않고 제1 실시 형태에서 설명한 그 밖의 경우에 대해서도 마찬가지로 적용 가능하다. 여기서 도 13에 도시한 "Y1" 내지 "Y4"는 "00"B 내지 "11"B 중의 어느 하나의 값으로서, 여기서는 후술하는 버스트 동작과 구별하기 위해, "Y1" 내지 "Y4"의 값이 각각 "11"B, "10"B, "01"B, "O0"B인 것을 상정한다.
우선 시각(t10)에서는 도 2와 마찬가지로 어드레스(UAddress)에 "An+1"를 준다. 단, 이 때에는 어드레스 PageAddfess가 "Y1"로 되어 있다. 이로써, 시각(t11)에서 어드레스 변화 검출 신호(ATD)가 상승하고, 어드레스(An+1)로 지정된 4개의메모리 셀(즉, 하위 어드레스가 "0O"B 내지 "11"B)을 각각 버스(WRBO 내지 WRB3)상에 판독하기 위한 동작이 시작된다.
여기서는 미스히트이기 때문에 히트 이네이블 신호(HE)는 "L"레벨이고, 판독이기 때문에 제어 신호(LW2)도 "L"레벨이고, 레지스터 회로(150)는 버스(WRBi)와 버스(WBAi)와의 사이를 스루로 접속한다. 또한 이 때 어드레스(PageAddress)의 값은 "11"B이기 때문에, 버스 디코더(152)는 어드레스 버퍼(151)를 통하여 수취한 어드레스(PageAddress "Y1")의 값 "11"B를 디코드한다. 이 결과, 버스 실렉터(153)는 버스(WRBA3)를 선택하고 버스(WRBX)와 접속한다.
이 후에 시각(t13)이 되면, 어드레스("An+1")로부터 시작되는 4비트분의 데이터가 버스(WRBO 내지 WRB3)상에 판독되고, 레지스터 회로(150)를 통하여 버스(WRBA0 내지 WRBA3)에 출력된다. 또한 버스(WRBX)상에는 버스(WRBA3)상에 판독된 어드레스(An+1(YD))의 값 [Qn+1(YD)]이 출력되고, I/O 버퍼(13), 버스(I/O)를 통하여 외부로 출력된다. 이렇게 하여 판독이 완료되면, ATD 회로(143)는 시각(t40)에서 어드레스 변화 검출 신호(ATD)를 하강시킨다. 이로써, 버스 실렉터(153)는 버스(WRBA0 내지 WRBA3)상에 판독되어 있는 4비트분의 데이터를 내부의 래치 회로에 받아들인다. 또한 이 때 도 2의 경우와 마찬가지로 리프레시 동작이 기동되어 어드레스("R1+1")의 리프레시가 행하여진다.
이러한 리프레시 동작이 행하여지고 있는 한창때에 어드레스(PageAddress)를 적절히 변경하여 감으로써, 어드레스(UAddress)(= "An+1")를 같이하는 메모리 셀의 데이터를 순차적으로 판독할 수 있다. 즉, 시각(t41)에서 어드레스(PageAddress)에"Y2"(= "10"B)를 주면, 버스 실렉터(153)는 버스(WRBA2)에 대응하는 내부의 래치 회로가 보존하는 데이터를 선택하여 버스(WRBX)에 출력한다. 이로써, 시각(t42)이 되면 하위 어드레스("1O"B)의 어드레스에 기억되어 있는 데이터("Qn+1(Y2)")가 버스(I/O)로부터 외부로 출력된다.
이후 마찬가지로 하여 시간(t43)에서 어드레스(PageAddress)에 "Y3"(= "01"B)을 주면, 버스(WRBA1)에 대응한 래치 회로가 보존하는 데이터가 버스(WRBAX)에 출력되고, 시각(t44)에서 하위 어드레스("01"B)의 어드레스에 기억되어 있는 데이터("Qn+1(Y3)")가 버스(I/O)로부터 외부로 출력된다. 또한 시각(t45)에서 어드레스(PageAddress)에 "Y4"(= "O0"B)를 주면, 버스(WRBA0)에 대응한 래치 회로가 보존하는 데이터가 버스(WRBX)에 출력되고, 시각(t46)에서 하위 어드레스("0O"B)의 어드레스에 기억되어 있는 데이터("Qn+ 1(Y4)")가 버스(I/O)로부터 외부로 출력된다.
이상은 미스히트한 경우의 동작이였지만, 히트하여 바이패스 동작이 행하여지는 경우도 거의 같다. 단, 이 경우에는 시각(t11)에서 어드레스 변화 검출 신호(ATD)가 상승하면, 히트 이네이블 신호(HE)가 "H"레벨로 된다. 또한 이 때에는 제어 신호(LW2)가 "L"레벨이기 때문에, 레지스터 회로(150)는 데이터 레지스터에 보존하고 있는 데이터("Qn+1(Y1 내지 Y4)")를 동시에 버스(WRBA3 내지 WRBA0)상에 출력한다. 그리고 이 이후는 미스히트의 경우와 완전히 같은 동작으로 되고, 버스(WRBA3 내지 WRBA0)상에 출력되어 있는 데이터("Qn+1(Y1 내지 Y4)")가 순차적으로 외부로 출력되어 간다.
이와 같이, 본 실시 형태에서는 시각(t13)까지에 4데이터 전부의 판독이 완료되고 있기 때문에, 최초의 어드레스("Y1")(시각(t10 내지 t41))에 비하여 2번째 이후의 어드레스("Y2" 내지 "Y4")(시각(t41 내지 t43), 시각(t43 내지 t45), 시각(t45 내지 t47))를 고속으로 변화시킬 수 있다. 이 때문에, 최초의 데이터의 어드레스 액세스 시간(시각(t10 내지 t13)에 비하여 2번째 이후의 어드레스 액세스 시간(시각(t41 내지 t42), 시각(t43 내지 t44), 시각(t45 내지 t46)도 단축할 수 있다.
그리고 본 실시 형태의 페이지 판독 동작에서는 버스(WRBi)상에 메모리 셀의 데이터가 출력되게 된 시점에서 메모리 셀 어레이(7)로부터의 판독 동작을 종료시키고 리프레시 동작으로 이행하고 있다. 이 때문에, 반도체 기억 장치 외부에 대해 페이지 판독을 행하고 있는 한창때에 메모리 셀 어레이(7)에 대한 리프레시를 완료시킬 수 있다. 따라서 외부에서 보았을 때에 리프레시 기간이 완전하게 보이지 않게 되고 사이클 타임을 그만큼 단축하는 것이 가능게 된다.
다음에 도 14의 타이밍차트를 참조하면서 페이지 기록 동작에 관해 설명한다. 동 도면의 동작도 제1 실시 형태에서 설명한 도 2의 동작에 준하고 있기 때문에, 이하에서는 도 2와의 상위점에 관해 설명한다. 여기서 전제 조건으로서 도 14에 도시한 것보다도 이전의 메모리 사이클에 있어서, 어드레스(UAddress)가 "Ax" 인 4개의 어드레스에 대해 데이터("Qx(Y1 내지 Y4)")의 기록 요구가 있은 것으로 한다. 이 때문에, 레지스터 회로(3) 내의 어드레스 레지스터에는 어드레스("Ax")가 보존되고, 레지스터 회로(150) 내의 데이터 레지스터에는 데이터("Qx(Y1 내지 Y4)")가 보존되어 있는 것으로 한다.
우선 시각(t1 내지 t4)까지는 도 2와 같은 동작으로 된다. 단, 본 실시 형태에서는 기록 이네이블 신호(/WE)가 시각(t2)에서 하강하면, 레지스터 회로(150)는 데이터 레지스터에 보존되어 있는 데이터("Qx(Y1 내지 Y4)")를 각각 버스(WRB3 내지 WRB0)에 동시에 송출한다. 그리고 시각(t4)이 되어 레이트 라이트 동작이 시작되면, 어드레스("Ax")로부터 시작되는 4개의 어드레스에 대해 각각 데이터("Qx(Y1 내지 Y4)")가 기록된다.
이 후에 시각(t5)이 되면, 어드레스("An(YD)"(Y1= "11"B))에 대한 기록 데이터("Qn(Y1)")가 버스(I/O)상에 공급된다. 이 시점에서 제어 신호(CW0)는 "L"레벨이기 때문에, I/O 버퍼(13)는 버스(I/O)상의 데이터를 그대로 버스(WRBX)상에 출력한다. 다음에 시각(t7)에서 기록하고 이네이블 신호(/WE)가 상승하는데, 본 실시 형태에서는 이 시점에서 어드레스 레지스터, 데이터 레지스터에의 받아들임은 행하여지지 않는다. 그리고 시각(t51)에서 버스 실렉터(153)는 버스 디코더(152)로부터의 버스 선택 신호로 지정되는 버스(WRBA3)에 대응한 내부의 래치 회로에 데이터("Qn(Y1))를 래치하는 동시에, 이 기록 데이터를 버스(WRBA3)에 송출한다.
이 후, 어드레스(PageAddress)만을 적절히 변경하여 가는데 수반하여 기록 데이터가 순차적으로 공급된다. 즉, 시각(t52)에서 어드레스(PageAddress)가 "Y2"(= "1O"B)로 변화하고, 시각(t53)이 되면 어드레스("An(Y2)")에 대한 기록 데이터("Qn(Y2)")가 버스(I/O)를 통하여 버스(WRBX)상에 송출된다. 그리고 시각(t54)에서 기록 이네이블 신호(/WE)가 하강된다. 그러나 이 경우는 어드레스(Uaddress)가 변화하지 않기 때문에 어드레스 변화 검출 신호(ATD)에 원숏 펄스는 생성되어있지 않고, 레이트 라이트도 리프레시도 행하여지지 않는다.
이 후의 시각(t55)에서 기록 이네이블 신호(/WE)가 상승하면, 버스 실렉터(153)는 시각(t56)에서 버스(WRBA2)에 대응한 내부의 래치 회로에 데이터("Qn(Y2))를 래치하는 동시에, 이 기록 데이터를 버스(WRBA2)에 송출한다. 이후도 마찬가지로서, 시각(t57)에서 어드레스(PageAddress)가 "Y3"(= "O1"B)으로 변화하고, 시각(t58)에서 어드레스("An(Y3)")에 대한 기록 데이터("Qn(Y3)")가 버스(WRBX)상에 송출되고, 시각(t59)에서 기록 이네이블 신호(/WE)가 하강된다.
다음에 시각(t60)에서 기록 이네이블 신호(/WE)가 상승하면, 버스 실렉터(153)는 시각(t61)에서 버스(WRBA1)에 대응한 래치 회로에 데이터("Qn(Y3))를 래치하는 동시에, 이 데이터를 버스(WRBA1)에 송출한다. 다음에 시각(t62)에서 어드레스(PageAddress)가 "Y4"(= "00"B)로 변화하고, 시각(t63)에서 어드레스("An(Y4)")에 대한 기록 데이터("Qn(Y4)")가 버스(WRBX)상에 출력되고, 시각(t64)에서 기록 이네이블 신호(/WE)가 하강된다.
다음에 시각(t65)에서 기록 이네이블 신호(/WE)가 상승하고, 시각(t66)에서 버스 실렉터(153)는 버스(WRBA0)에 대응한 래치 회로에 데이터("Qn(Y4)")를 래치하는 동시에, 이 데이터를 버스(WRBA0)에 송출한다. 다음에 시각(t65)에서 기록 이네이블 신호(/WE)가 상승한 것을 받고, R/W 제어회로(154)는 제어 신호(LW1, LW2)를 함께 하강시킨다. 이 결과, 레지스터 회로(3)는 어드레스(LC_ADD)의 값 "An"을 어드레스 레지스터에 받아들이고, 레지스터 회로(150)는 버스(WRBA3 내지 WRBA0)상의 데이터("Qn(Y1 내지 Y4)")를 내부의 데이터 레지스터에 받아들인다. 이로써, 다음에 기록 요구가 있을 때의 레이트 라이트에 사용되는 어드레스, 데이터가 정돈된다. 이상에 의해 1회분의 페이지 기록 동작이 완료된다.
이상과 같이, 페이지 기록인 경우에도, 최초의 어드레스(시각(t3 내지 t52))에 비하여 2번째 이후의 어드레스(시각(t52 내지 t57, t57 내지 t62, t62 내지 t65))를 고속으로 변화시킬 수 있다. 또한 최초의 데이터의 기록 시간(시각(t2 내지 t7))에 비하여 2번째 이후의 기록 시간(시각(t54 내지 t55, t59 내지 t60, t64 내지 t67))도 단축된다. 그리고 본 실시 형태의 페이지 기록 동작에서는 개개의 페이지가 4데이터(페이지어드레스가 2비트)로 구성되어 있는 경우, 데이터(Qx(Y1 내지 Y4))를 버스(WRB3 내지 WRBO)에 대응한 레지스터 회로(150) 내의 데이터 레지스터에 격납하여 두고, 이들 4데이터의 전부를 메모리 셀 어레이(7)에 일괄하여 기록할 수 있다.
또한 이 일괄 기록은 레이트 라이트이기 때문에, 실제로 페지 기록을 행하는 메모리 사이클 중의 빠른 타이밍으로 기록 동작이 완료되고, 페이지 판독인 경우와 거의 동일한 타이밍에서 리프레시 동작으로 이행할 수 있다. 이 때문에, 외부로부터 페이지 기록을 위한 데이터를 공급하고 있는 사이에 리프레시 동작을 완결할 수 있고, 판독인 경우와 마찬가지로 외부에서 보았을 때에 리프레시 기간이 완전하게 보이지 않게 되고, 사이클 타임의 단축에 효과적이다.
또한 상술한 설명에서는 2회째 이후의 어드레스(PageAddress)(Y2 내지 Y4)에 비하여 1회째의 어드레스(PageAddress)(Y1)의 보존 기간을 길게 잡고 있고, 이것에 대응하여 기록 펄스의 폭도 1회째의 것을 넓게 잡고 있다. 그러나 본 실시 형태에서는 레이트 라이트를 행하고 있고, 도 14에 도시한 타이밍에 있어서 어드레스(PageAddress) 및 기록 이네이블 신호(/WE)는 기록 데이터의 받아들임을 위해서만 사용된다. 따라서 1회째의 어드레스(PageAddress)의 보존 기간 및 기록 펄스를 2회째 이후의 보존 기간 및 기록 펄스와 같도록 좁게 하여도 좋다. 나아가서는 2회째 이후의 보존 기간 및 기록 펄스에 대해서도 도시한 것보다 더욱 단축하여도 좋다.
또한 상술한 설명에서는 도 13에 도시한 페이지 판독을 행하는데 있어서, 어드레스 변화 검출 신호(ATD)의 하강에서 버스(WRBAi)상의 데이터를 버스 실렉터(153) 내의 래치 회로에 받아들이고 있다. 그러나 그 대신에, 시각(t41)에서 어드레스(PageAddress)가 "Y1"로부터 "Y2"로 변화된 타이밍을 파악하고, 버스 실렉터(153) 내의 래치 회로에 받아들이도록 하여도 좋다. 도 15는 이러한 변형예에 의한 반도체 기억 장치의 구성을 도시한 블록도로서, 도 12와 같은 구성 요소에 관해서는 동일한 부호를 붙이고 있다.
도 12와 상위한 점은 어드레스(PageAddress)의 변화를 검출하기 위해, ATD 회로(143)와는 별도로 전용의 ATD 회로(155)를 마련하고 있는 것이다. 이 ATD 회로(155)는 어드레스(PageAddress)의 변화를 검출한 경우에, 어드레스 변화 검출 신호(/ATDP)에 부의 원숏 펄스를 발생시킨다. 그 때, 어드레스(UAddress)가 변화된 후, 최초에 어드레스(PageAddress)가 변화된 타이밍에만 원숏 펄스를 발생시킬 필요가 있다.
그 때문에, ATD 회로(155)는 어드레스 변화 검출 신호(ATD)의 상승을 검출한후에 어드레스(PageAddress)가 변화된 때에만 어드레스 변화 검출 신호(/ATDP)에 원숏 펄스를 발생시킨다. 그리고 이후 ATD 회로(155)는 재차 어드레스 변화 검출 신호(ATD)가 상승할 때까지는 예를 들어 어드레스(PageAddress)가 변화하더라도 어드레스 변화 검출 신호(/ATDP)에 원숏 펄스를 발생시키지 않도록 한다. 이 밖에, 버스 실렉터(153)에는 어드레스 변화 검출 신호(ATD) 대신에 어드레스 변화 검출 신호(/ATDP)를 공급한다. 그리고 버스 실렉터(153)는 어드레스 변화 검출 신호(/ATDP)에 발생한 부의 원숏 펄스의 하강을 검출하고, 버스(WRBAi)상의 판독 데이터를 내부의 래치 회로에 받아들이도록 한다.
또한 상술한 바와 같이 도 13 또는 도 14에서는 리프레시를 1회만 행하도록 하고 있다. 그러나 예를 들면 도 13에 있어서, 시각(t40)으로부터 시작된 리프레시가 완료되면, 시각(t48)(다음 메모리 사이클의 어드레스 스큐 기간의 종료 타이밍)까지의 동안은 메모리 셀 어레이(7)에 대한 액세스는 이루어지지 않는다. 따라서 도 13 또는 도 14에 존재하는 빈 시간을 이용하여 복수회의 리프레시를 행하도록 하여도 좋다.
[제 5 실시 형태]
본 실시 형태는 제4 실시 형태에서 설명한 페이지 모드 동작에 기능 한정을 가한 버스트 동작을 행하기 위한 것이다. 버스트 모드는 어드레스(Address)중의 하위 어드레스를 변화시켜 고속으로 판독 또는 기록을 행하는 점에서는 페이지 모드와 같다. 그렇지만, 버스트 모드와 페이지 모드에서는 어드레스를 주는 방식이 다르다. 즉, 페이지 모드 동작에서는 모든 하위 어드레스를 외부로부터 직접 입력하는 사양이기 때문에, 하위 어드레스의 순서를 외부로부터 랜덤하게 지정하는 것이 가능하다.
예를 들면 제4 실시 형태에서는 어드레스(PageAddress)를 "11"B 내지 "OO"B의 순서로 주고 있지만, 이것을 예를 들면 "10"B, "01"B, "00"B, "11"B 등의 순번으로 하여도 좋다. 이에 대해 버스트 모드에서는 외부로부터 주는 하위 어드레스의 정보는 버스트 동작의 시작시에 사용되는 하위 어드레스뿐이다. 즉 버스트 모드에서는 버스트 동작을 시작시키기 위한 트리거에 대응하여, 시작시에 주어지는 이외의 하위 어드레스를 내부에서 순차적으로 생성하고 있고, 하위 어드레스의 발생 순서는 미리 결정된 것으로 된다.
여기서 하위 어드레스의 발생 순서에는 리니어 방식, 인터리브 방식 등이 대표적이다. 이 중 전자는 어드레스를 "1"씩 증가시켜 가는 수법이다. 예를 들면 하위 어드레스가 2비트인 경우, 시작 어드레스의 값에 응하여 예를 들면 이하와 같이 하위 어드레스를 순차적으로 생성하여 간다.
(시작 어드레스) (하위 어드레스)
"00"B : "00"B → "01"B → "10"B → "11"B
"01"B : "01"B → "10"B → "11"B → "00"B
"10"B : "10"B → "11"B → "00"B → "01"B
"11"B : "11"B → "00"B → "01"B → "10"B
한편, 후자는 반도체 기억 장치를 인터리브 동작시키는 경우에 알맞는 것으로서, 시작 어드레스의 값에 을하여 예를 들면 이하와 같이 하위 어드레스를 순차적으로 생성하여 간다.
(시작 어드레스) (하위 어드레스)
"00"B : "00"B → "01"B → "10"B → "11"B
"01"B : "01"B → "00"B → "11"B → "10"B
"10"B : "10"B → "11"B → "00"B → "01"B
"11"B : "11"B → "10"B → "01"B → "00"B
다음에 도 16은 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도로서, 도 12(제 4 실시 형태)와 같은 구성 요소에 대해서는 동일한 부호를 붙이고 있다. 도 16에서는 도 12의 구성에 대해 버스트 제어회로(161) 및 버스트 어드레스 발생회로(162)를 추가하고 있다. 또한 어드레스(Address)의 하위 어드레스는 버스트 동작의 시작 어드레스를 지정하기 위해, 도 12에 도시한 Pageaddress 대신에 StartAddress라고 표기하고 있다.
버스트 제어회로(161)는 출력 이네이블 신호(OE)(판독인 경우) 또는 기록 이네이블 신호(/WE)(기록인 경우)를 트리거로 하여 어드레스 변화 검출 신호(ATD)의 상승으로부터 4개의 트리거 신호를 출력한다. 또한 이들 트리거 신호가 발생하는 타이밍은 후술하는 동작 설명의 곳에서 상술한다. 다음에 버스트 어드레스 발생회로(162)는 4개의 트리거 신호중의 최초의 것이 주어진 때에 어드레스 버퍼(151)로부터 출력되고 있는 어드레스를 시작 어드레스라고 간주하고, 이후는 트리거 신호가 주어질 때마다, 상술한 리니어 방식 또는 인터리브 방식에 따라 하위 어드레스를 발생시켜 간다.
다음에 상기 구성에 의한 반도체 기억 장치의 동작을 설명한다. 최초에 도 17을 참조하여 버스트 판독 동작을 설명하지만, 이 동작은 제4 실시 형태의 페이지 판독의 동작을 기본으로하고 있기 때문에, 여기서는 도 13과의 상위점에 관해 설명한다. 우선, 어드레스 스큐 기간 내의 시각(t9a)에서 출력 이네이블 신호(OE)가 유효화 되면, 버스트 제어회로(161)는 트리거 신호를 출력 가능한 상태로 된다. 이 후, 시각(t1O)이 되면 어드레스(UAddress)로서 "An+1"가 공급되는 동시에, 어드레스(StartAddress)로서 "Y1"가 공급된다.
그리고 시각(t11)이 되어 어드레스 변화 검출 신호(ATD)가 상승하면, 버스트 제어회로(161)는 버스트 어드레스 발생회로(162)에 트리거 신호를 출력한다. 이로써, 버스트 어드레스 발생회로(162)는 어드레스 버퍼(151)로부터 출력되어 있는 어드레스("Y1")를 내부에 받아들이는 동시에, 이것을 버스 디코더(152)에 출력한다. 그러면, 제4 실시 형태와 같이 어드레스("An+1")에 대응한 4어드레스분의 판독이 시작되고, 시각(t13)이 되면 버스(WRB0 내지 WRB3)상에 나타난 데이터중의 데이터("Qn+1(YD)")가 버스(WRBX)상에 출력된다.
이 후, 시각(t40)에서 어드레스 변화 검출 신호(ATD)가 하강하여 리프레시 동작으로 이행한다. 다음에 시각(t11)으로부터 시간(Ti)이 경과하여 시각(t71)이 되면, 버스트 제어회로(161)는 2개째의 트리거 신호를 출력하고, 버스트 어드레스 발생회로(162)는 그 출력을 "Y2"로 변화시킨다. 또한 시간(Ti)은 메모리 셀 어레이(7)로부터의 판독이 완료되는 시각(t13) 이후에 설정된다. 또한 "Y1"가 예를 들면 "O1"B이고 또한 인터리브 방식을 채용하는 것이면 "Y2"는 "O0"B로 된다. 그리고 버스 디코더(152)가 출력하는 버스 선택 신호가 변화하면, 버스 실렉터(153)는 시각(t72)에서 데이터("Qn+1(Y2)")를 버스(WRBX)상에 출력하게 된다.
여기서 본 실시 형태에서는 하위 어드레스가 반도체 기억 장치 내부에서 미리 결정된 타이밍에서 변화하여 가기 때문에, 페이지 어드레스가 외부로부터 주어지는 도 13의 경우(시각(t41))와는 다른 타이밍(이 경우는 시각(t41)보다도 빠른 시각(t71))에서 하위 어드레스가 "Y2"로 변화된다. 그리고 이 이후도 마찬가지로서, 버스트 제어회로(161)가 3개째, 4개째의 트리거 신호를 시각(t71)으로부터 시간(Ti') 후의 시각(t73), 이 시각(t73)으로부터 시간(Ti') 후의 시각(t75)에서 각각 출력하면, 버스트 어드레스 발생회로(162)는 자신의 출력을 각각 "Y3", "Y4"로 변화시켜 가고, 이에 대응하여 버스(WRBX)상에는 각각 시각(t74, t76)에서 데이터("Qn+1(Y3)", "Qn+1(Y4)")가 출력된다.
여기서 본 실시 형태에서도 시각(t13)까지에 4데이터 전부의 판독이 완료되고 있다. 이 때문에, 도시한 바와 같이 시간(Ti')을 상기 시간(Ti)보다도 짧게(예를 들면 시간(Ti)의"1/2") 설정하여 두면, 페이지 모드의 경우와 같이, 최초의 데이터의 어드레스 액세스 시간(시각(t10 내지 t13)에 비하여 2번째 이후의 데이터의 어드레스 액세스 시간(시각(t71 내지 t72), 시각(t73 내지 t74), 시각(t75 내지 t76))도 단축할 수 있다.
그리고 다음에 도 18을 참조하여 버스트 기록의 동작에 관해 설명한다. 이 경우도 페이지 기록 동작을 기본으로 하고 있기 때문에 도 14와의 상위점을 중심으로 설명한다. 또한 여기서는 리니어 방식을 채용하는 것을 상정하고, 어드레스(Y1)가 "11"B(따라서 어드레스(Y2 내지 Y4)는 각각 "00"B 내지 "10"B)라고 한다. 우선, 어드레스 스큐 기간 내의 시각(t2)에서 도 14와 마찬가지로 기록 이네이블 신호(/WE)가 유효화 되면, 버스트 제어회로(161)는 트리거 신호를 출력 가능한 상태로 된다. 이 후, 시각(t3)이 되면 어드레스(UAddress)로서 "An"이 공급되는 동시에, 어드레스(StartAddress)로서 "Y1"가 공급된다.
그리고 시각(t4)이 되어 어드레스 변화 검출 신호(ATD)가 상승하면, 버스트 제어회로(161)는 트리거 신호를 출력하기 때문에, 버스트 어드레스 발생회로(162)는 어드레스 버퍼(151)로부터 출력되는 어드레스("Y1")를 받아들이고 버스 디코더(152)에 출력한다. 이로써, 제4 실시 형태와 같이 어드레스("Ax")에 대응한 4개의 어드레스에 대해 데이터("Qx(Y2 내지 Y4, Y1)")가 동시에 레이트 라이트 된다. 이 후, 시각(t5)에서 어드레스(An(Y1))에 대한 기록 데이터("Qn(Y1)")가 버스(I/O) 상에 공급되고, 시각(t6)에서 어드레스 변화 검출 신호(ATD)가 하강하여 리프레시 동작으로 이행한다.
다음에 시각(t4)으로부터 시간(Tj)이 경과하여 시각(t81)이 되면, 버스트 제어회로(161)는 2개째의 트리거 신호를 출력하기 때문에, 버스트 어드레스 발생회로(162)는 그 출력을 "Y2"로 변화시킨다. 그리고 시각(t82)이 되면, 버스 실렉터(153)는 시각(t7)에서 기록 이네이블 신호(/WE)가 상승한 것을 받고, 버스(WRBA3)에 대응한 내부의 래치 회로에 데이터("Qn(Y1))를 래치하는 동시에, 이 데이터를 버스(WRBA3)에 송출한다.
다음에 시각(t83)이 되면, 하위 어드레스가 "Y2"로 변화된 것에 대응하여 데이터("Qn(Y2)")가 버스(I/O)상에 공급되게 된다. 또한 시각(t87)이 되면, 버스 실렉터(153)는 시각(t85)에서 기록 이네이블 신호(/WE)가 상승한 것에 대응하여(이 경우는 어드레스("Y2")가 "00"B이기 때문에) 버스(WRBA0)에 대응한 내부의 래치 회로에 데이터("Qn(Y2))를 래치하는 동시에, 이 데이터를 버스(WRBA0)에 송출한다.
이 이후도 마찬가지로서, 버스트 제어회로(161)가 3개째, 4개째의 트리거 신호를 시각(t81)으로부터 시간(Tj') 후의 시각(t86), 이 시각(t86)으로부터 시간(Tj') 후의 시각(t91)에서 각각 출력하면, 버스트 어드레스 발생회로(162)는 자신의 출력을 각각 "Y3", "Y4"로 변화시키고, 이에 대응하도록 버스(WRBX)상에는 각각 시각(t89, t94)에서 데이터("Qn(Y3)", "Qn(Y4)")가 출력된다. 또한 시각(t90, t95)에서 기록 이네이블 신호(/WE)가 상승하는 것을 받고, 버스 실렉터(153)는 각각 시각(t93, t96)에서(이 경우는 어드레스("Y3", "Y4")가 각각 "01"B, "10"B이기 때문에) 버스(WRBA1, WRBA2)에 대응한 래치 회로에 데이터("Qn(Y3)", "Qn(Y4)")를 래치 하는 동시에, 이들을 버스(WRBA1, WRBA2)에 송출한다.
또한 본 실시 형태에 있어도 페이지 모드의 때와 마찬가지로, 1회째의 하위 어드레스의 보존 기간(시간Tj) 및 기록 펄스를 2회째 이후의 하위 어드레스의 보존 기간(Tj') 및 기록 펄스와 같이 좀더 좁게 하여도 좋다. 또한 2회째 이후의 보존 기간(Tj') 및 기록 펄스에 대해서도 도 18에 도시한 것보다 더욱 단축하여도 좋다.
이상과 같이, 본 실시 형태에서는 연속 액세스를 실행하는 경우에 하위 어드레스로서 시작 어드레스(startAddress)만을 주면 좋아, 페이지 모드에 비하여 반도체 기억 장치 외부에 있어서의 제어가 간단하게 된다. 또한 버스트 동작을 행하는일반적인 반도체 기억 장치에서는 동작 시작의 트리거로서 동기식의 클록 신호를 이용하고 있는데, 상술한 바와 같이 클록 신호에 따라 동작시키면 소비 전력이 증대하여 버린다. 이에 대해 본 실시 형태에서는 버스트 동작 시작의 트리거로서 출력 이네이블 신호(OE) 또는 기록 이네이블 신호(/WE)를 사용하고 있고, 클록 신호를 트리거로는 하지 않는다. 이 때문에, 본 실시 형태에 의하면 소비 전력을 저감할 수 있어서, 휴대 전화 등의 저소비 전력 용도의 기기에 알맞다.
[제 6 실시 형태]
상술한 각 실시 형태에서는 반도체 기억 장치 외부로부터 공급되는 파워다운 제어 신호(PowerDown)에 의거하여 스탠바이 모드가 전환되도록 하고 있다.
이에 대해, 본 실시 형태에서는 미리 정하여 둔 메모리 셀 어레이(7)상의 특정한 어드레스에 대해 모드 전환 지시를 위한 데이터를 기록함으로써, 상술한 각 실시 형태와 같은 스탠바이 모드 전환을 실현하고 있다. 즉, 본 실시 형태에서는 메모리 셀 어레이(7)상의 "O"번지(최하위 번지)를 모드 변경 전용의 데이터 격납 영역으로하고 있다. 또한 본 실시 형태에서는 스탠바이 모드(2)로 설정하기 위한 데이터가 "FO"h(여기서 「h」는 16진수를 의미한다)이고, 스탠바이 모드(3)로 설정하기 위한 데이터가 "0F"h인 것으로하고 있다. 따라서 본 실시 형태에서는 버스(WRB, WRBX)의 버스 폭이 8비트로 되어 있다.
도 19는 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도로서, 도 1에 도시한 것과 같은 구성 요소 및 신호명에 대해서는 동일한 부호를 붙이고 있다. 도 19가 도 1와 상위한 점으로서는 파워다운 제어 신호(PowerDown)를 입력하기 위한 핀이 존재하지 않는 것, 스탠바이 모드 제어회로(201)가 새롭게 추가되어 있는 것, 리프레시 제어회로(204), 부스트 전원(215), 기판 전압 발생회로(216), 리퍼런스 전압 발생회로(217)가 각각 도 1에 도시한 리프레시 제어회로(5), 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)과 일부의 구성이 다른것을 들 수 있다. 그래서 이하, 도 20 내지 도 24도 참조하면서 이들 각 부분의 상세한 것에 관해 설명하여 간다. 또한 이들 도 20 내지 도 24에서는 도 1 또는 도 19에 도시한 것과 같은 구성 요소 및 신호명에 대해서는 동일한 부호를 붙이고 있다.
우선 도 19에 있어서, 스탠바이 모드 제어회로(201)는 내부 어드레스(LC_ADD), 칩 실렉트 신호(/CS), 기록 이네이블 신호(/WE), 버스(WRBX)상의 기록 데이터에 의거하여 모드 설정 신호(MD2, MD3)를 발생시킨다. 이 중, 모드 설정 신호(MD2)는 스탠바이 모드(2)로 설정할 때에 "H"레벨로 되는 신호로서, 리프레시 제어회로(204)에 공급된다. 한편, 모드 설정 신호(MD3)는 스탠바이 모드(2) 또는 스탠바이 모드(3)로 설정할 때에 "H"레벨로 되는 신호이로서 부스트 전원(215), 기판 전압 발생회로(216), 리퍼런스 전압 발생회로(217)에 공급되다. 또한 모드 설정 신호(MD2, MD3)가 어느 것이나 "L"레벨인 때가 스탠바이 모드(1)이다.
여기서 도 20은 스탠바이 모드 제어회로(201)의 상세한 구성을 도시한 회로도이다. 동 도면에 있어서, 데이터(WRB0 내지 WRB3, WRB4 내지 WRB7)는 반도체 기억 장치 외부로부터 버스(WRBX)상에 공급되는 기록 데이터의 비트(0 내지 3, 4 내지 7)이다. 그리고 앤드(AND) 게이트(221), 노어 게이트(222) 및 앤드 게이트(223)으로 이루어지는 회로는 기록 데이터가 "FO"h인 때에만 "H"레벨을 출력한다. 마찬가지로 하여, 노어 게이트(224), 앤드 게이트(225) 및 앤드 게이트(226)으로 이루어지는 회로는 기록 데이터가 "0F"h인 때에만 "H"레벨을 출력한다. 또한 오어 게이트(227)는 앤드 게이트(233, 226)의 출력을 논리합 함으로써, 기록 데이터로서 "F0"h 또는 "OF"h의 어느 하나가 입력된 때에 "H"레벨을 출력한다.
다음에 어드레스(X0B 내지 Y7B)는 내부 어드레스(LE_ADD)를 구성하는 각 비트를 반전시킨 어드레스 값이다. 예를 들면, 어드레스(X0B)는 로우 어드레스의 비트(0)를 반전한 값이고, 어드레스(Y7B)는 칼럼 어드레스의 비트(7)를 반전한 값이다. 따라서 앤드 게이트(228)는 내부 어드레스(LC_ADD)의 각 비트가 전부 "0"B(즉 "0"번지)를 검출한 때에만 "H"레벨을 출력한다. 그리고 앤드 게이트(229)는 "O"번지에 대해 데이터("F0"h 또는"OF"h)를 기록하는 경우에만, 기록 이네이블 신호(/WE)를 클록으로서 그대로 출력한다. 또한 앤드 게이트(230)는 "O"번지에 데이터("OF"h)를 기록하는 경우에만 기록 이네이블 신호(/WE)를 그대로 클록으로서 출력한다.
다음에 인버터(231 내지 236) 및 앤드 게이트(237)로 이루어지는 회로는 칩 실렉트 신호(/CS)의 하강 에지를 잡아서 신호(CEOS)에 원숏 펄스를 발생시킨다. 다음에 래치(238)는 앤드 게이트(229)의 출력이 상승하여 C단자에 클록이 입력된 때에, D단자에 공급된 전원 전위에 대응하는 "H"레벨을 모드 설정 신호(MD2)로서 Q단자로부터 출력한다. 또한 래치(238)는 R단자에 공급되는 신호(CEOS)에 원숏 펄스가발생한 때에, 자신을 리셋하여 모드 설정 신호(MD2)에 "L"레벨을 출력한다. 래치(239)도 같은 구성으로서, 앤드 게이트(230)의 출력이 상승한 때에 모드 설정 신호(MD3)에 "H"레벨을 출력하고, 신호(CEOS)에 원숏 펄스가 발생한 때에 모드 설정 신호(MD3)에 "L"레벨을 출력한다.
이상과 같이, 스탠바이 모드(2)로 설정하는 경우는 기록 이네이블 신호(/WE)의 상승에 동기하여 앤드 게이트(229)의 출력이 상승하고 D타입의 래치(238)가 세트되고, 모드 설정 신호(MD2)가 "H"레벨로 된다. 또한 스탠바이 모드(3)로 설정하는 경우에는 기록 이네이블 신호(/WE)의 상승에 동기하여 앤드 게이트(229, 230)의 출력이 어느 것이나 상승하여 래치(238, 239)가 모두 세트되고, 모드 설정 신호(MD2) 및 모드 설정 신호(MD3)가 모두 "H"레벨로 된다.
다음에 도 19에 도시한 리프레시 제어회로(204)는 파워다운 제어 신호(PowerDown) 대신에 칩 실렉트 신호(/CS) 및 모드 설정 신호(MD2)를 이용하여, 리프레시 어드레스(R_ADD), 리프레시 제어 신호(REFA, REFB)를 발생시킨다. 여기서 도 21은 리프레시 제어회로(204)의 상세한 구성을 도시한 회로도이다. 도면중, P채널의 트랜지스터(240)는 게이트 단자, 소스 단자, 드레인 단자가 각각 앤드 게이트(241)의 출력, 전원 전위, 리프레시 제어회로(5)의 전원 공급 핀에 접속되어 있다. 이 때문에, 앤드 게이트(241)의 출력이 "L"레벨이면 트랜지스트(240)가 온하여 리프레시 제어회로(5)에 전원을 공급하고, 동 출력이 "H"레벨이면 트랜지스트(240)가 겉오프하여 전원 공급을 정지시킨다.
앤드 게이트(241)는 반도체 기억 장치가 비선택 상태(칩 실렉트 신호(/CS)가"H"레벨), 또한 스탠바이 모드(2) 또는 스탠바이 모드(3)(모드 설정 신호(MD2)가 "H"레벨)인 때에, 트랜지스터(240)를 컷오프시킨다. 다음에 인버터(242)는 모드 설정 신호(MD2)의 반전 신호를 생성하는 것으로서, 스탠바이 모드(1)인 때에 그 출력이 "H"레벨로 된다. 앤드 게이트(243)는 스탠바이 모드(1)에서는 리프레시 제어회로(5)가 발생시키는 리프레시 어드레스(R_ADD)를 그대로 출력하는 한편, 스탠바이 모드(2) 또는 스탠바이 모드(3)에서는 동 어드레스를 "0"으로 고정시킨다.
앤드 게이트(244)는 스탠바이 모드(1)에서는 리프레시 제어회로(5)가 발생시키는 리프레시 제어 신호(REFA)를 그대로 출력하는 한편, 스탠바이 모드(2) 또는 스탠바이 모드(3)에서는 동 신호를 "L"레벨로 고정한다. 또한 인버터(245)는 인버터(242)의 출력을 반전하기 때문에, 스탠바이 모드(1)인 때에 "L"레벨을 출력한다. 오어 게이트(246)는 스탠바이 모드(1)에서는 리프레시 제어회로(5)가 발생시키는 리프레시 제어 신호(REFB)를 그대로 출력하는 한편, 스탠바이 모드(2) 또는 스탠바이 모드(3)에서는 동 신호를 "H"레벨로 고정한다.
다음에 도 22 내지 도 24는 각각 부스트 전원(215), 기판 전압 발생회로(216), 리퍼런스 전압 발생회로(217)의 상세한 구성을 도시한 회로도이다. 부스트 전원(215)에 있어서, P채널의 트랜지스터(250), 앤드 게이트(251)는 각각 도 21에 도시한 트랜지스터(240), 앤드 게이트(241)와 동일한 기능을 갖고 있다. 즉, 반도체 기억 장치가 비선택 상태(칩 실렉트 신호(/CS)가 "H"레벨), 또한 스탠바이 모드(3)(모드 설정 신호(MD3)가 "H"레벨)인 때에, 트랜지스터(250)를 컷오프하여 부스트 전원(18)에 대한 전원 공급을 정지시키고, 이 이외의 경우에는 부스트전원(18)에 전원을 공급한다. 이상의 것은 기판 전압 발생회로(216), 리퍼런스 전압 발생회로(217)에 대해서도 완전히 같은 것으로서, 이러한 회로를 구성하는 트랜지스터(252, 254)는 부스트 전원(215) 내의 트랜지스터(250)에 대응하고, 앤드 게이트(253, 255)는 부스트 전원(215) 내의 앤드 게이트(251)에 대응하여 있다.
상기 구성에 의한 반도체 기억 장치에 있어서 스탠바이 모드 전환시의 동작은 다음과 같이 된다.
① 스탠바이 모드(1)
반도체 기억 장치를 스탠바이 모드(1)로 설정하는데는 칩 실렉트 신호(/CS)를 하강시키면 좋다. 그렇게 함으로써 스탠바이 모드 제어회로(201)는 칩 실렉트 신호(/CS)의 하강 에지로부터 원숏 펄스를 발생시키고 래치(238), 래치(239)를 리셋하고, 모드 설정 신호(MD2, MD3)를 어느 것이나 "L"레벨로 한다.
이로써, 리프레시 제어회로(204)에서는 트랜지스터(240)가 온하여 내부의 리프레시 제어회로(5)에 전원이 공급되는 동시에, 리프레시 제어회로(5)가 생성시키는 리프레시 어드레스(R_ADD), 리프레시 제어 신호(REFA, REFB)가 그대로 출력되게 된다. 또한 부스트 전원(215), 기판 전압 발생회로(216), 리퍼런스 전압 발생회로(217)도 각각 내부의 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)에 전원이 공급되게 된다. 이상의 동작이 행하여짐으로써, 상술한 각 실시 형태에서 설명한 바와 같은 동작이 가능하게 된다.
② 스탠바이 모드(2)
스탠바이 모드(2)로 설정하는데는 상술한 바와 같이 "0"번지에 "F0"h의 데이터를 기록하면 좋다. 이로써, 스탠바이 모드 제어회로(201)는 기록 이네이블 신호(/WE)의 상승 에지로부터 모드 설정 신호(MD2)를 "H"레벨로 한다. 이 시점에서 반도체 기억 장치가 선택되고 있지 않던지, 또는 그 후에 선택되지 않게 되면 칩 실렉트 신호(/CS)가 "H"레벨로 되기 때문에, 리프레시 제어회로(204)는 내부의 리프레시 제어회로(5)에 대한 전원 공급을 정지시킨다.
또한 리프레시 제어회로(5)에 대한 전원 공급이 없어짐으로써 그 출력이 부정(不定)으로 되기 때문에, 리프레시 제어회로(204)는 리프레시 어드레스(R_ADD)를 "0"으로 고정시키는 동시에, 리프레시 제어 신호(REFA, REFB)의 레벨을 각각 "L"레벨, "H"레벨로 고정시킨다. 또한 이 시점에서는 칩 실렉트 신호(/CS)가 "H"레벨이기 때문에, ATD 회로(4)는 내부 어드레스(LC_ADD)의 각 비트가 변화하더라도 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시키지 않고 "L"레벨 그대로 한다.
이 때문에, 로우 제어회로(16)는 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 프리차지 이네이블 신호(PE), 제어 신호(CC)를 어느 것이나 "L"레벨로 고정시킨다. 따라서 칼럼 이네이블 신호(CE), 래치 제어 신호(LC)도 "L"레벨인 채로 된다. 한편, 리프레시 제어 신호(REFB)가 "H"레벨로 고정되고, 또한 어드레스 변화 검출 신호(ATD)가 "L"레벨로 고정되기 때문에, 멀티플렉서(6)는 내부 어드레스(L_ADD)측을 계속 선택하게 된다. 이상과 같이 하여, 리프레시 동작이 중단되고 소비 전류가 삭감되다. 또한 이 때 모드 설정 신호(MD3)는 "L"레벨인 채이기 때문에, 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)(도 22 내지 도 24 참조)에는 전원이 계속 공급된다.
③ 스탠바이 모드(3)
스탠바이 모드(3)로 설정하는데는 상술한 바와 같이 "0"번지에 "0F"h의 데이터를 기록하면 좋다. 이로써, 스탠바이 모드 제어회로(201)는 기록 이네이블 신호(/WE)의 상승 에지로부터 모드 설정 신호(MD2) 및 모드 설정 신호(MD3)를 함께 "H"레벨로 한다. 이 때문에, 칩 실렉트 신호(/CS)가 "H"레벨로 된 시점에서, 스탠바이 모드(2)인 때와 마찬가지로 리프레시 제어회로(204)는 내부의 리프레시 제어회로(5)에 대한 전원 공급을 정지시킨다. 이와 동시에, 부스트 전원(215), 기판 전압 발생회로(216), 리퍼런스 전압 발생회로(217)는 각각 내부의 부스트 전원(18), 기판 전압 발생회로(19), 리퍼런스 전압 발생회로(20)에 대한 전원 공급을 정지시킨다. 이로써, 스탠바이 모드(2)와 마찬가지로 리프레시 제어가 중단되는데 더하여, 전원계 제어회로의 전류도 컷트되고 더욱 소비 전류가 저감한다.
이상과 같이, 본 실시 형태에서는 제1 실시 형태에서 설명한 파워다운 제어 신호(PowerDown)와 같은 신호를 반도체 기억 장치 외부로부터 줄 필요가 없기 때문에, 그 만큼 핀 수를 삭감할 수 있다. 또한 상술한 설명에서는 제1 실시 형태를 기초로 설명하였지만, 같은 것을 그대로 제2 실시 형태 이후에 적용하여도 좋다. 뿐만 아니라, 상술한 각 실시 형태에서 설명한 스탠바이 모드의 제어를 의사 SRAM 등의 기존의 반도체 기억 장치에 적용하여도 좋다.
[변형예]
상술한 각 실시 형태에서는 메모리 셀 어레이(7)의 각 메모리 셀이 1트랜지스터 1커패시터로 구성되어 있는 것으로 하였지만, 메모리 셀의 구성이 이러한 형태에 한정되는 것은 아니다. 확실히, 칩 사이즈 등의 점에서는 이러한 메모리 셀이 가장 바람직하지만, 본 발명의 반도체 기억 장치에서는 1트랜지스터 1커패시터 이외의 메모리 셀의 사용을 부정하는 것은 아니다. 즉, 범용 SRAM의 메모리 셀보다도 구성이 작은 DRAM 메모리 셀이라면, 1트랜지스터 1커패시터 구성이 아니더라도 범용 SRAM에 비하여 칩 사이즈를 삭감할 수 있는 효과가 있다. 또한 상술한 각 실시 형태에서는 예를 들면 어드레스 변화 검출 신호(ATD)에 발생하는 원숏 펄스의 하강 에지로부터 리프레시를 행하도록 하였지만, 원숏 펄스의 논리를 반전시키켜서 그 상승 에지로부터 리프레시를 행하도록 하여도 좋다. 이것은 어드레스 변화 검출 신호(ATD) 이외의 각 신호에 대해서도 완전히 같다.
또한 상술한 각 실시 형태에 의한 반도체 기억 장치는 예를 들면 도 1에 도시한 회로 전체가 단일의 칩상에 실장되어 있는 형태라도 좋은 것은 물론이지만, 회로 전체가 몇개의 기능 블록으로 분할되어 있고 각 기능 블록이 각각의 칩에 실장되어 있는 형태라도 좋다. 후자의 예로서는 각종의 제어 신호나 어드레스 신호를 발생시키는 제어부분과 메모리 셀 부분이 각각의 칩(컨트롤 칩과 메모리 칩)에 탑재된 혼재 IC(집적회로)가 생각된다. 즉, 메모리 칩의 외부에 마련한 컨트롤 칩으로부터 각종의 제어 신호를 메모리 칩에 공급하는 구성도 본 발명의 범주에 속한다.
본 발명은 이하의 특징을 갖는 반도체 기억 장치를 실현하기 위한 기술을 제공한다.
· 리프레시에 의해 보통의 판독 및 기록 액세스가 지연된다는 일이 없다.
· 어드레스에 스큐가 존재하는 경우에도 액세스 지연이 생기거나 메모리 셀이 파괴된다는 부적당함이 생기는 일이 없다.
· 기록 시간의 삭감에 의해 메모리 사이클 전체를 단축할 수 있다.
· 범용 SRAM 사양으로 동작하고 대용량화 하여도 칩 사이즈가 작고 저소비 전력이고 또한 저가이다.
· 범용 SRAM에서 채용되고 있는 것과 동등한 스탠바이 모드나 기존의 반도체 기억 장치에서는 보여지지 않는 독특한 저소비 전력 모드를 갖는다.

Claims (20)

  1. 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와,
    액세스 어드레스에 대한 판독 또는 기록을 상기 메모리 셀 어레이에 행한 이후에 상기 메모리 셀 어레이의 리프레시를 실행하는 액세스 회로와,
    상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터가 입력되는 메모리 사이클 보다도 이후의 시점에 있어서, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 이용한 기록을 레이트 라이트(late write)로 상기 액세스 회로에 행하게 하는 제어회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 제어회로는 선행하는 상기 기록 요구의 다음 기록 요구가 주어진 메모리 사이클에 있어서, 해당 선행하는 기록 요구에 대응한 기록을 레이트 라이트로 행하게 하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1항에 있어서,
    상기 제어회로는 상기 기록 요구가 주어진 메모리 사이클에서 상기 기록 요구가 없어진 때에, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 받아들이고 상기 레이트 라이트에 이용하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항에 있어서,
    상기 제어회로는 칩이 비선택 상태 또는 비활성화 상태에 있는 것을 검출하고, 해당 비선택 상태 또는 해당 비활성화 상태에서 상기 레이트 라이트를 행하게 하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1항에 있어서,
    칩이 비선택 상태로부터 선택 상태로 이행하였거나 또는 상기 액세스 어드레스가 변화된 것을 검출하는 어드레스 변화 검출 회로를 구비하고,
    상기 제어회로는 해당 검출의 시점을 기준으로 하여 상기 선택·비선택 상태를 제어하는 칩 선택 신호 또는 상기 액세스 어드레스의 적어도 한쪽에 포함되는 스큐의 최대치 이상으로 설정한 스큐 기간이 경과한 후에, 상기 판독 또는 상기 기록을 시작시키는 것을 특징으로 하는 반도체 기억 장치.
  6. 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와,
    액세스 어드레스에 대한 판독 또는 상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터를 기초로 한 상기 액세스 어드레스에의 기록을 상기 메모리 셀 어레이에 행한 이후에 상기 메모리 셀 어레이의 리프레시를 실행하는 액세스 회로와,
    칩이 비선택 상태로부터 선택 상태로 이행하였거나 또는 상기 액세스 어드레스가 변화된 것을 검출하는 어드레스 변화 검출 회로와,
    해당 검출의 시점을 기준으로 하여 상기 선택·비선택 상태를 제어하는 칩 선택 신호 또는 상기 액세스 어드레스의 적어도 한쪽에 포함되는 스큐의 최대치 이상으로 설정한 스큐 기간이 경과한 후에, 상기 판독 또는 상기 기록을 시작시키는 제어회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  7. 제 5항 또는 제6항에 있어서,
    상기 제어회로는 상기 기록 요구가 주어졌는지의 여부가 확정되어 있는 시점 이후로 상기 스큐 기간의 종료 타이밍을 설정한 것을 특징으로 하는 반도체 기억 장치.
  8. 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와,
    동일한 메모리 사이클에 있어서, 액세스 어드레스에 대한 판독 또는 기록을 상기 메모리 셀 어레이에 행한 이후에 상기 메모리 셀 어레이의 리프레시를 실행하는 액세스 회로와,
    칩이 비선택 상태로부터 선택 상태로 이행하였거나 또는 상기 액세스 어드레스가 변화된 것을 검출하는 어드레스 변화 검출 회로와,
    해당 검출의 시점을 기준으로 하여 상기 선택·비선택 상태를 제어하는 칩 선택 신호 또는 상기 액세스 어드레스의 적어도 한쪽에 포함되는 스큐의 최대치 이상의 길이를 갖는 스큐 기간의 종료 타이밍을, 상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터가 확정되어 있는 시점 이후로 설정하는 제어회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  9. 제 5항, 제6항 및 제8항중 어느 한 항에 있어서,
    상기 제어회로는 판독 요구 또는 기록 요구가 있은 현재의 메모리 사이클보다도 앞의 메모리 사이클에서 시작된 기록, 판독 또는 리프레시가 상기 현재의 메모리 사이클에 있어서의 스큐 기간의 종료 타이밍까지 완료되지 않은 경우에, 상기 기록, 판독 또는 리프레시가 완료될 때까지 상기 현재의 메모리 사이클에 있어서의 기록 또는 판독의 시작을 지연시키는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 9항에 있어서,
    상기 액세스 회로는 판독 또는 기록 후의 리프레시를 복수의 메모리 사이클에 1회만 행하고,
    상기 제어회로는 해당 리프레시가 행하여진 메모리 사이클의 후속의 메모리 사이클의 기록 또는 판독의 시작을 지연시키는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 1항, 제6항 및 제8항중 어느 한 항에 있어서,
    상기 액세스 회로는 상기 메모리 셀 어레이상의 복수의 어드레스에 대해 동시에 판독 또는 레이트 라이트를 행하고,
    상기 제어회로는 상기 판독에 의해 얻어진 복수의 판독 데이터를 순차적으로 외부로 출력하는 동작, 또는 다음 레이트 라이트를 위해 외부로부터 입력되는 복수의 기록 데이터를 순차적으로 받아들이는 동작을 상기 리프레시와 병행하여 행하게 하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 11항에 있어서,
    상기 제어회로는 상기 액세스 어드레스중의 상위 소정 비트의 변화를 검출하고, 상기 판독 또는 상기 레이트 라이트를 행할 때에, 상기 액세스 어드레스중 상기 상위 소정 비트가 동일한 상기 복수의 어드레스에 대해, 상기 액세스 어드레스중 상기 상위 소정 비트 이외의 비트로 이루어지는 하위 어드레스를 변화시켜서 상기 복수의 판독 데이터를 연속적으로 출력하거나 또는 상기 복수의 기록 데이터를 연속적으로 받아들이는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 12항에 있어서,
    상기 제어회로는 외부로부터 주어지는 상기 하위 어드레스에 따라, 상기 복수의 판독 데이터를 연속적으로 출력하거나 또는 상기 복수의 기록 데이터를 연속적으로 받아들이는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 12항에 있어서,
    상기 제어회로는 외부로부터 주어지는 상기 하위 어드레스의 초기치를 기초로 미리 결정된 순번에 따라 상기 하위 어드레스를 변화시키면서, 상기 복수의 판독 데이터를 연속적으로 출력하거나 또는 상기 복수의 기록 데이터를 연속적으로 받아들이는 것을 특징으로 하는 반도체 기억 장치.
  15. 제 1항, 제6항 및 제8항중 어느 한 항에 있어서,
    상기 제어회로는 칩이 비선택 상태 또는 비활성화 상태에 있는 것을 검출하고, 해당 비선택 상태 또는 해당 비활성화 상태에서 상기 리프레시를 행하게 하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제 1항, 제6항 및 제8항중 어느 한 항에 있어서,
    상기 리프레시의 제어를 실행하는 상기 액세스 회로 및 상기 제어회로 내의 회로와, 상기 리프레시의 대상이 되는 메모리 셀을 나타내는 리프레시 어드레스를 생성하고, 상기 리프레시를 행할 때마다 해당 리프레시 어드레스를 갱신하는 리프레시 어드레스 생성 회로를 갖는 리프레시 제어회로와,
    장치 내의 각 부분에 공급하는 전압을 발생시키는 전압 발생회로와,
    상기 리프레시 제어회로 및 상기 전압 발생회로의 쌍방에 전원을 공급하는 제1의 모드, 상기 리프레시 제어회로에 대한 전원의 공급을 정지하는 동시에 상기 전압 발생회로에 전원을 공급하는 제2의 모드, 상기 리프레시 제어회로 및 상기 전압 발생회로의 쌍방에 대한 전원의 공급을 정지하는 제3의 모드중 어느 하나로 전환하고, 해당 전환된 모드에 응하여 상기 리프레시 제어회로 및 상기 전압 발생회로에 전원 공급을 행할지의 여부를 각각 제어하는 모드 전환회로를 또한 구비한 것을 특징으로 하는 반도체 기억 장치.
  17. 제 16항에 있어서,
    상기 모드 전환회로는 소정의 어드레스에 대해 모드마다 미리 결정된 데이터의 기록이 행하여진 것을 검출하고 모드의 전환을 행하는 것을 특징으로 하는 반도체 기억 장치.
  18. 리프레시를 필요로 하는 메모리 셀로 구성된 메모리 셀 어레이와,
    액세스 어드레스에 대한 기록 사이클에 부수하여 상기 메모리 셀 어레이의 리프레시를 실행하는 동시에, 상기 기록 사이클에 부수하는 리프레시가 행하여지고 나서 소정의 시간이 경과한 후에 상기 메모리 셀 어레이의 리프레시를 자발적으로 행하는 액세스 회로와,
    상기 액세스 어드레스에 대해 비동기적으로 주어지는 기록 요구 및 기록 데이터가 입력되는 메모리 사이클보다도 후의 시점에 있어서, 해당 메모리 사이클에서 주어진 상기 액세스 어드레스 및 상기 기록 데이터를 이용한 기록을 레이트 라이트로 상기 액세스 회로에 행하게 하는 제어회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  19. 제 18항에 있어서,
    상기 액세스 회로는 상기 액세스 어드레스에 대한 기록 사이클 내에 있어서, 상기 액세스 어드레스로 지정되는 메모리 셀 어레이상의 워드선을 일시적으로 선택한 후에, 자발적인 리프레시를 실행하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제 18항에 있어서,
    상기 액세스 회로는 상기 액세스 어드레스에 대한 판독 사이클 내에 있어서, 상기 액세스 어드레스로 지정되는 메모리 셀 어레이상의 워드선을 일시적으로 선택한 후에, 자발적인 리프레시를 실행하는 것을 특징으로 하는 반도체 기억 장치.
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