JP2010152957A - インターフェース回路およびインターフェース方法 - Google Patents

Abstract

【課題】 本発明は、擬似ＳＲＡＭを制御するインターフェース回路において、リフレッシュコマンドを外部から供給しなくてもリフレッシュ動作を可能とするインターフェース回路およびインターフェース方法を提供することを目的とする。
【解決手段】 本発明は、外部からのバーストアクセスと擬似ＳＲＡＭへのアクセスとのインターフェースを採るに当たり、外部からのバーストアクセスに対応する期間に擬似ＳＲＡＭに対して行われるコマンドサイクル中に、外部からのバーストアクセスに対応するアクセスコマンドに加えてリフレッシュコマンドを埋め込ませることができる。リフレッシュコマンドを埋め込ませる期間については、書き込みのバーストアクセス時において、コマンドサイクル中の、ライトデータの取り込みが行われている期間、読み出しのバーストアクセスにおいて、内部リードデータの読み出し後とすることを特徴とする。
【選択図】図２

Description

本発明は擬似ＳＲＡＭを制御するインターフェース回路およびインターフェース方法に関する。

メモリには、６つのトランジスタを使ったスタティック型メモリセル(以下、ＳＲＡＭと記す)や、１つのトランジスタと１つのキャパシタからなるダイナミック型のメモリセル(以下、ＤＲＡＭと記す)がある。ＤＲＡＭは、ＳＲＡＭに比べてメモリセルの面積が小さいので、同じ占有面積内により多くのメモリセルを集積できるという利点がある。しかし、以下のような欠点がある。キャパシタにデータとして蓄積された電荷がリーク電流で減少するためにリフレッシュ動作が必要である。

ＤＲＡＭの欠点を補ったものに擬似ＳＲＡＭがある。擬似ＳＲＡＭとは、いわば、セルフリフレッシュ機能をもったＤＲＡＭである。ここで、セルフリフレッシュ機能とは、リフレッシュ対象となるメモリセルのアドレスについては、内部で自動的に生成するリフレッシュ動作を言う。外部からは、リフレッシュコマンドの発行以外に制御が不要である。

特開平１１−２９７０６７ 特開２００２−１４０８９０ 特開２００５−３０２１９６ 特許４０７８１１９

背景技術に記載した通り、例えば、擬似ＳＲＡＭを例とする記憶装置は、リフレッシュ動作を行う場合、リフレッシュ対象のアドレスを内部で自動的に生成する。従って、記憶装置を制御するインターフェース回路においては、リフレッシュ対象のアドレスを制御し記憶装置に供給するといったリフレッシュ制御は不要である。しかし、記憶装置にリフレッシュ動作を行わせるためのリフレッシュコマンドは発行しなければならない。リフレッシュコマンドの発行は、メモリセル内部のキャパシタにデータとして蓄積されている電荷が、リーク電流によって減少して消滅しない頻度で行われなくてはならない。通常、メモリセルごとにリフレッシュを行うべき周期は定められている。リード／ライトアクセスが行われていないタイミングで、周期内にすべてのメモリセルに対してリフレッシュ動作が行われるように、外部からリフレッシュコマンドを発行する制御を行わなければならない。

本発明は、上記の課題に鑑み提案されたものであり、記憶装置を制御するインターフェース回路において、リフレッシュコマンドを外部から供給しなくてもリフレッシュ動作を可能とするインターフェース回路およびインターフェース方法を提供することを目的とする。

本発明に係るインターフェース回路は、外部からのバーストアクセスに応じて記憶装置に対してアクセスを行うインターフェース回路であって、外部からのバーストアクセスに対応する期間に前記記憶装置に対してコマンドをＮ回（Ｎは２以上の整数）発行可能とする制御部を備え、制御部は、Ｎ回のうち、多くとも（Ｎ−1）回において、外部からバーストアクセスに対応するアクセスコマンドを発行し、Ｎ回から多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回において、リフレッシュコマンドを発行する。

また、本発明に係るインターフェース方法は、外部からのバーストアクセスに応じて記憶装置に対してアクセスを行うインターフェース方法であって、外部からのバーストアクセスに対応する期間に記憶装置に対してＮ回コマンド（Ｎは２以上の整数）を発行可能とするステップを有し、このステップは、Ｎ回のうち、多くとも（Ｎ−1）回において、外部からバーストアクセスに対応するアクセスコマンドを発行するステップと、Ｎ回から多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回において、リフレッシュコマンドを発行するステップとを有している。

本発明に係るインターフェース回路およびインターフェース方法は、外部バーストアクセスに応じて記憶装置に対してアクセスを行うインターフェースについて、外部バーストアクセスに対応する期間に記憶装置に対してＮ回コマンド（Ｎは２以上の整数）を発行可能とする。このコマンド発行は、多くとも（Ｎ−1）回はある外部バーストアクセスに対応するアクセスコマンドと、Ｎ回から多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回はあるリフレッシュコマンドとを含んで発行される。

本発明によれば、外部バーストアクセスと記憶装置へのアクセスとのインターフェースを採るに当たり、外部バーストアクセスに対応する期間に記憶装置に対して行われるコマンドサイクルの中に、外部からのバーストアクセスに対応するアクセスコマンドに加えてリフレッシュコマンドを埋め込ませることができる。

図１を参照し、実施形態の構成について説明する。１が擬似ＳＲＡＭを含むシーケンサ回路である。シーケンサ回路１は、擬似ＳＲＡＭ２と、擬似ＳＲＡＭ２と外部コントローラ（不図示）とをインターフェースするインターフェース回路３とを備えている。インターフェース回路３は、外部コントローラ（不図示）と擬似ＳＲＡＭ２との間で異なる入出力バスのバス幅、および動作クロックをインターフェースする機能を奏するものである。

外部コントローラ（不図示）とのインターフェースでは、バースト長＝４、リードレイテンシ＝３で設定されている。

ここで、バースト長とは、ユーザクロックＵＣＬＫに対してバースト転送するクロック数を示す指数である。バースト長＝４であれば、ユーザクロックＵＣＫＬの４クロックにわたりバースト転送することを意味する。また、リードレイテンシとは、コマンドがインターフェース回路３に取り込まれてから、最初のデータが出力されるまでの時間遅れをクロック数で表現したものである。リードレイテンシ＝３であれば、リードコマンドがインターフェース回路３取り込まれてから、最初のリードデータＲＤＡＴＡが出力されるまで、ユーザクロックＵＣＬＫの３クロック分の時間を要することを意味する。リードレイテンシはメモリ性能によっても異なってくる。

一方、擬似ＳＲＡＭ２とのインターフェースでは、マクロクロックＭＣＬＫが、ユーザクロックＵＣＬＫの２分周に設定されている。また、データの入出力用のバスである内部リードデータＭＲＤＡＴＡおよび内部ライトデータＭＷＤＡＴＡのバス幅は、リードデータＲＤＡＴＡおよびライトデータＷＤＡＴＡの４倍に設定されている。

本実施形態では、外部コントローラ（不図示）との間でバースト長＝４で入出力されるデータを、擬似ＳＲＡＭ２において、４倍のバス幅を使用し１クロックの期間で入出力する。ここで、擬似ＳＲＡＭ２に供給されるマクロクロックＭＣＬＫは、外部コントローラから供給されるユーザクロックＵＣＬＫの２分周の周波数である。このため、１回のバースト動作であるユーザクロックＵＣＬＫの４クロックの期間に対応する、マクロクロックＭＣＬＫの２クロックの期間のうち１クロックの期間は、擬似ＳＲＡＭ２へのデータの入出力は行われない。本実施形態では、バースト動作性能を減ずることなく空いた１クロックの期間にリフレッシュ動作を挿入する際の構成を提示する。

最初に、インターフェース回路３の回路構成につき説明する。ユーザクロックＵＣＬＫは分周回路１０に入力される。分周回路１０はユーザクロックＵＣＬＫを２分周したマクロクロックＭＣＬＫを出力する。マクロクロックＭＣＬＫは擬似ＳＲＡＭ２に入力される。マクロクロックＭＣＬＫが擬似ＳＲＡＭ２の動作クロックである。

チップ取り込み信号ＣＥとライト取り込み信号ＷＥとがコマンドバッファ１２に入力される。コマンドバッファ１２は、チップ取り込み信号ＣＥとライト取り込み信号ＷＥとをコマンド制御回路１４に伝える。コマンド制御回路１４は、内部チップ取り込み信号ＭＣＥと内部ライト取り込み信号ＭＷＥとを出力する。内部チップ取り込み信号ＭＣＥと内部ライト取り込み信号ＭＷＥとは擬似ＳＲＡＭ２に入力される。

内部チップ取り込み信号ＭＣＥと内部ライト取り込み信号ＭＷＥとが、バースト動作の期間中にどのような論理状態で擬似ＳＲＡＭ２に取り込まれるかで、擬似ＳＲＡＭ２の動作が定まる。内部チップ取り込み信号ＭＣＥがハイレベルで擬似ＳＲＡＭ２に取り込まれると、擬似ＳＲＡＭ２はリフレッシュ動作を行う。内部チップ取り込み信号ＭＣＥがローレベル、内部ライト取り込みＭＷＥ信号がローレベルで擬似ＳＲＡＭ２に取り込まれると、擬似ＳＲＡＭ２は書き込み動作を行う。内部チップ取り込み信号ＭＣＥがローレベル、内部ライト取り込みＭＷＥ信号がハイレベルで擬似ＳＲＡＭに取り込まれると、擬似ＳＲＡＭ２は読み出し動作を行う。

内部チップ取り込み信号ＭＣＥは、さらにリフレッシュマスク信号生成回路１６に入力される。リフレッシュマスク信号生成回路１６はリフレッシュマスク信号ＭＲＥＦＢを出力する。リフレッシュマスク信号ＭＲＥＦＢは擬似ＳＲＡＭ２に入力される。リフレッシュマスク信号ＭＲＥＦＢがハイレベルで擬似ＳＲＡＭ２に取り込まれる時には、擬似ＳＲＡＭ２はリフレッシュ動作を行わないよう設定されている。

ここで、リフレッシュマスク信号生成回路１６は、擬似ＳＲＡＭ２に必要なリフレッシュ周期などを制御する機能を備える回路である。すなわち、コマンド制御回路１４は、内部チップ取り込み信号ＭＣＥに応じて、バースト動作ごとにリフレッシュ動作の指令を発するところ、リフレッシュマスク信号生成回路１６は、内部チップ取り込み信号ＭＣＥによるリフレッシュ動作の指令を検出する。規定回数以上の指令を検出することに応じてハイレベルのリフレッシュマスク信号ＭＲＥＦＢが出力され、必要以上のリフレッシュ動作が行われることを防止する。

また、コマンド制御回路１４は、外部コマンド取り込み信号ＣＭＥとアドレス取り込み信号ＡＤＥとライトデータ取り込み信号ＷＤＥとリードデータ取り込み信号ＲＤＥとを出力する。外部コマンド取り込み信号ＣＭＥはコマンドバッファ１２に、アドレス取り込み信号ＡＤＥはアドレスバッファ１８に、ライトデータ取り込み信号ＷＤＥはシリパラ変換回路２０に、リードデータ取り込み信号ＲＤＥはリードデータ制御回路２２を介してパラシリ変換回路２４に、入力される。

アドレスバッファ１８には、さらに外部アドレスＡＤＤＲが入力される。アドレスバッファ１８に取り込まれた外部アドレスＡＤＤＲは、内部アドレスＭＡＤＤＲとして擬似ＳＲＡＭ２へ出力される。

シリパラ変換回路２０には、さらにライトデータＷＤＡＴＡが入力される。ライトデータＷＤＡＴＡは、バースト動作によりユーザクロックＵＣＬＫの４クロックの期間で１クロックごとに順次入力される。シリパラ変換回路２０に取り込まれた４クロックの期間のライトデータＷＤＡＴＡは、パラレルデータに変換された上で、書き込みデータバッファ２６を介して内部ライトデータＭＷＤＡＴＡとして出力される。内部ライトデータＭＷＤＡＴＡは、擬似ＳＲＡＭ２に入力される。シリパラ変換回路２０により、内部ライトデータＭＷＤＡＴＡは、ライトデータＷＤＡＴＡの４倍のバス幅に拡大される。

パラシリ変換回路２４には、さらに擬似ＳＲＡＭ２からマクロクロックＭＣＬＫの１クロックで出力される内部リードデータＭＲＤＡＴＡが入力される。パラシリ変換回路２４に取り込まれた内部リードデータＭＲＤＡＴＡは、パラシリ変換回路２４により４分割されたシリアルデータに変換されたうえで、読み出しデータバッファ２８を介して、リードデータＲＤＡＴＡとして、外部に出力される。パラシリ変換回路２４により、ライトデータＷＤＡＴＡは、内部リードライトデータＭＲＤＡＴＡの１／４倍のバス幅に縮小される。

次に、図２を参照し、ライトコマンドを実行する時の実施形態の作用を説明する。

ローレベルのチップ取り込み信号ＣＥおよびローレベルのライト取り込み信号ＷＥがライトコマンドとして、ユーザクロックＵＣＬＫがハイレベルに遷移するタイミング（Ｔ１）でコマンドバッファ１２に取り込まれる。取り込まれたチップ取り込み信号ＣＥおよびライト取り込み信号ＷＥは、コマンド制御回路１４に入力される。同時に、外部アドレスＡＤＤＲが、アドレスバッファ１８に取り込まれる。取り込まれた外部アドレスＡＤＤＲは、書き込みのバースト動作が行われる以降の４クロック（１）〜（４）において、内部アドレスＭＡＤＤＲとして出力される。

ライトコマンドの取り込みによりコマンド制御回路１４は、アドレス取り込み信号ＡＤＥとコマンド取り込み信号ＣＭＥとを、共にハイレベルからローレベルに遷移する。ローレベルの状態は、書き込みのバースト動作が行われる以降の３クロック（１）〜（３）において維持される。これにより、アドレスバッファ１８は、外部アドレスＡＤＤＲの取り込み、コマンドバッファ１２は、ライト取り込み信号ＷＥとチップ取り込み信号ＣＥとの取り込みが禁止される。また、ライトデータ取り込み信号ＷＤＥをローレベルからハイレベルに遷移する。ハイレベルの状態は、書き込みのバースト動作が行われる以降の４クロック（１）〜（４）において維持される。これにより、シリパラ変換回路２０は、ライトデータＷＤＡＴＡの取り込みが可能な状態になる。書き込みのバースト動作が行われる以降の４クロック（１）〜（４）において、クロックごとにライトデータＷＤＡＴＡの取り込みが行われる。さらにコマンド制御回路１４は、リードデータ取り込み信号ＲＤＥをローレベルに維持する。パラシリ変換回路２４は、書き込みのバースト動作が行われる以降の４クロック（１）〜（４）において、内部リードデータＭＲＤＡＴＡの取り込みが禁止された状態に維持される。

ライト取り込み信号ＷＥとチップ取り込み信号ＣＥとが、共にローレベルとしてコマンド制御回路１４に取り込まれると、コマンド制御回路１４は、バースト動作におけるユーザクロックＵＣＬＫの最初の２クロックの期間（１）〜（２）、内部チップ取り込み信号ＭＣＥをハイレベルで出力する。この期間はマクロクロックＭＣＬＫの最初の１クロックの期間である。この期間に内部チップ取り込み信号ＭＣＥがハイレベル状態に維持されているので、マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミング（Ｔ２）で、擬似ＳＲＡＭ２は、ハイレベルの内部チップ取り込み信号ＭＣＥを取り込み、リフレッシュ動作を開始する。リフレッシュ動作はマクロクロックＭＣＬＫの１クロックの期間（３）〜（４）で行われる。この期間は、書き込みのバースト動作の前半の期間に相当する。

書き込みのバースト動作では、擬似ＳＲＡＭ２へのデータの書き込みが行われるのは、すべてのデータが書き込みデータバッファ２６に取り込まれ、内部ライトデータＭＷＤＡＴＡが出力された後である。バースト動作開始から２クロックの期間経過後に、ユーザクロックＵＣＬＫがハイレベルに遷移するタイミング（Ｔ２）で、コマンド制御回路１４は、内部チップ取り込み信号ＭＣＥと内部ライト取り込み信号ＭＷＥとを共にローレベルに遷移する。そして、その後のユーザクロックＵＣＬＫの２クロックの期間（３）〜（４）、ローレベルに維持する。また、バースト動作の最後のクロック（４）で内部ライトデータＭＷＤＡＴＡが出力される。

そこで、ユーザクロックＵＣＬＫのクロック（４）から次のクロック（５）がハイレベルに遷移するタイミング（Ｔ４）、すなわち、マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミング（Ｔ４）で、内部アドレスＭＡＤＤＲと内部ライトデータＭＷＤＡＴＡとを擬似ＳＲＡＭ２が取り込み、書込み動作を開始する。ここで、擬似ＳＲＡＭ２への書き込み用のクロックはマクロクロックＭＣＬＫである。書込み動作は、マクロクロックＭＣＬＫの１クロック期間（５）〜（６）に行われる。

外部からユーザクロックＵＣＬＫの４クロックで構成されるバースト動作で書き込まれたライトデータＷＤＡＴＡは、擬似ＳＲＡＭ２に対して内部ライトデータＭＷＤＡＴＡとしてマクロクロックＭＣＬＫの１クロックで書き込まれる。これは、擬似ＳＲＡＭ２へのデータバスである内部ライトデータＭＷＤＡＴＡのバス幅が、外部のデータバスであるライトデータＷＤＡＴＡのバス幅の４倍だからである。すなわち、バースト動作におけるすべてのクロック（４クロック）によるライトデータＷＤＡＴＡが取り込まれることによって擬似ＳＲＡＭ２へのデータバスに内部ライトデータＭＷＤＡＴＡが割り付けられる。このタイミングは、バースト動作における最後のクロック期間（４）となる。

これにより、書き込みのバースト動作を構成するユーザクロックＵＣＬＫの４クロックの期間（１）〜（４）は、ライトデータＷＤＡＴＡが順次書き込みデータバッファ２６に取り込まれる期間であって、擬似ＳＲＡＭ２に対しては、書き込み動作は生じていない。この期間に擬似ＳＲＡＭ２に対するリフレッシュ動作を埋め込ませることができる。具体的には、内部チップ取り込み信号ＭＣＥがハイレベル状態であることを擬似ＳＲＡＭ２が取り込むことができるマクロクロックＭＣＬＫのハイレベル遷移のタイミング（Ｔ２）からの１クロックの期間（３）〜（４）でリフレッシュ動作が行われる。この期間は、擬似ＳＲＡＭ２への書き込み動作が開始されるクロック（５）の１クロック前である。リフレッシュ動作と書き込み動作とを合わせて２クロックのマクロクロックＭＣＬＫで行うことができる。

書き込みのバースト動作においては、バースト動作の期間のうちライトデータＷＤＡＴＡの取り込みが行われている期間にリフレッシュ動作を埋め込ませることができる。書き込み動作を行う通常のバースト動作期間の中で、リフレッシュ動作も行うことができる。

尚、クロック期間（５）〜（６）は、外部からの次のバースト動作である読み出しバースト動作の期間と重なる。インターフェース回路３では、外部からのユーザクロックＵＣＬＫに同期して指令されるバースト動作に対して、ユーザクロックＵＣＬＫの２クロックの期間（マクロクロックＭＣＬＫの１クロックの期間）の遅れをもって、擬似ＳＲＡＭ２に対してマクロクロックＭＣＬＫに同期してアクセスを行う。

また、バースト動作の最後のクロック期間（４）では、次のバースト動作の開始に備えて、コマンド制御回路１４は、アドレス取り込み信号ＡＤＥおよびコマンド取り込み信号ＣＭＥをハイレベルとする。

図２を参照し、リードコマンドを実行する時の実施形態の作用を説明する。

ローレベルのチップ取り込み信号ＣＥおよびハイレベルのライト取り込み信号ＷＥがリードコマンドとして、ユーザクロックＵＣＬＫがハイレベルに遷移するタイミング（Ｔ４）でコマンドバッファ１２に取り込まれる。取り込まれたチップ取り込み信号ＣＥおよびライト取り込み信号ＷＥは、コマンド制御回路１４に入力される。同時に、外部アドレスＡＤＤＲが、アドレスバッファ１８に取り込まれる。取り込まれた外部アドレスＡＤＤＲは、読み出しのバースト動作が行われる以降の４クロック（５）〜（８）において、内部アドレスＭＡＤＤＲとして出力される。

リードコマンドの取り込みによりコマンド制御回路１４は、アドレス取り込み信号ＡＤＥとコマンド取り込み信号ＣＭＥとを、共にハイレベルからローレベルに遷移する。ローレベルの状態は、読み出しのバースト動作が行われる以降の３クロック（５）〜（７）において維持される。これにより、アドレスバッファ１８は、外部アドレスＡＤＤＲの取り込み、コマンドバッファ１２は、ライト取り込み信号ＷＥとチップ取り込み信号ＣＥとの取り込みが禁止される。また、ライトデータ取り込み信号ＷＤＥをハイレベルからローレベルに遷移する。ローレベルの状態は、読み出しのバースト動作が行われる以降の４クロック（５）〜（８）において維持される。これにより、シリパラ変換回路２０は、ライトデータＷＤＡＴＡの取り込みが禁止された状態に維持される。さらにコマンド制御回路１４は、リードデータ取り込み信号ＲＤＥを、第３のクロックの期間（７）でハイレベルとし、他の３クロックの期間（５）、（６）、（８）でローレベルに維持する。また、擬似ＳＲＡＭ２からは、ユーザクロックのクロック期間（８）で内部リードデータＭＲＤＡＴＡが読み出される。リードデータ制御回路２２は、ユーザクロックＵＣＬＫのクロック期間（７）におけるハイレベルのリードデータ取り込み信号ＲＤＥに応じて、次クロックのハイレベル遷移のタイミング（Ｔ７）でパラシリ変換回路２４に指令する。パラシリ変換回路２４は、この指令に応じて内部リードデータＭＲＤＡＴＡを取り込む。

ライト取り込み信号ＷＥがハイレベル、チップ取り込み信号ＣＥがローレベルとしてコマンド制御回路１４に取り込まれると、コマンド制御回路１４は、バースト動作におけるユーザクロックＵＣＬＫの最初の２クロック期間（５）〜（６）、内部チップ取り込み信号ＭＣＥをローレベル、内部ライト取り込み信号ＭＷＥをハイレベルで出力する。

この期間は、マクロクロックＭＣＬＫの最初の１クロックの期間である。この期間に内部チップ取り込み信号ＭＣＥがローレベル、内部ライト取り込み信号ＭＷＥがハイレベルで維持されるので、マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミング（Ｔ６）で、擬似ＳＲＡＭ２は、ローレベルの内部チップ取り込み信号ＭＣＥ、ハイレベルの内部ライト取り込み信号ＭＷＥ、および内部アドレスＭＡＤＤＲを取り込み、読み出し動作を開始する。

読み出し動作は、マクロクロックＭＣＬＫの１クロックの期間（７）〜（８）に行われる。マクロクロックＭＣＬＫの後半の期間（８）に擬似ＳＲＡＭ２から内部リードデータＭＲＤＡＴＡが読み出される。

クロック期間（８）でパラシリ変換回路２４に取り込まれた内部リードデータＭＲＤＡＴＡはシリアル信号に変換され、ユーザクロックＵＣＬＫの４クロックのクロック期間（８）〜（１１）に順次、読み出しデータバッファ２８へ出力される。読み出しデータバッファ２８はリードデータＲＤＡＴＡを出力する。

マクロクロックＭＣＬＫの１クロックの期間（７）〜（８）に擬似ＳＲＡＭ２から読み出された内部リードデータＭＲＤＡＴＡは、インターフェース回路３を介して、ユーザクロックＵＣＬＫの４クロックの期間（８）〜（１１）に、リードデータＲＤＡＴＡとして４分割されたシリアル信号で出力される。読み出しのバースト動作が開始されるのは、ユーザクロックＵＣＬＫのクロック期間（５）であるので、読み出しのレイテンシ＝３で読み出されることとなる。マクロクロックＭＣＬＫの１クロックで擬似ＳＲＡＭ２から読み出された内部リードデータＭＲＤＡＴＡが、ユーザクロックＵＣＬＫの４クロックで外部に読み出されるのは、内部リードデータＭＲＤＡＴＡの読み出されるデータバスのバス幅が、リードデータＲＤＡＴＡの読み出されるデータバスのバス幅の４倍であるからである。

外部への読み出しバースト動作はレイテンシ＝３で動作し、ユーザクロックＵＣＬＫの４クロックの期間（８）〜（１１）でリードデータＲＤＡＴＡが読み出されるところ、擬似ＳＲＡＭ２からの内部リードデータＭＲＤＡＴＡの読み出しは、マクロクロックＭＣＬＫの１クロックの期間（７）〜（８）で行われる。

コマンド制御回路１４は、内部チップ取り込み信号ＭＣＥを、バースト動作におけるユーザクロックＵＣＬＫの第３のクロックのハイレベル遷移タイミング（Ｔ６）でハイレベルに遷移し、それ以後の２クロックの期間（７）〜（８）ハイレベルに維持する。内部チップ取り込み信号ＭＣＥがハイレベルで維持されているクロック期間（８）から次のクロック期間（９）へのハイレベル遷移時、すなわち、マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミング（Ｔ８）で、擬似ＳＲＡＭ２は、ハイレベルの内部チップ取り込み信号ＭＣＥを取り込み、リフレッシュ動作を開始する。リフレッシュ動作はマクロクロックＭＣＬＫの１クロックの期間（９）〜（１０）に行われる。この期間は、読み出しのバースト動作の後半の期間に相当する。

読み出しのバースト動作において、擬似ＳＲＡＭ２からのデータの読み出しが行われるのは、バースト動作の前半の２クロックの期間（７）〜（８）である。擬似ＳＲＡＭ２は、外部へのデータバスのバス幅の４倍のバス幅を有しており、ユーザクロックＵＣＬＫが２分周されたマクロクロックの１クロックで必要な内部リードデータＭＲＤＡＴＡの読み出しが行われるからである。擬似ＳＲＡＭ２から内部リードデータＭＲＤＡＴＡが読み出されることにより擬似ＳＲＡＭ２への読み出し動作は終了する。そこで、読み出し動作の終了したバースト動作の後半の２クロックの期間（９）〜（１０）にリフレッシュ動作を行うことができる。

これにより、読み出しのバースト動作を構成するユーザクロックＵＣＬＫの前半の２クロックの期間（５）〜（６）に対応するクロック期間（７）〜（８）（マクロクロックＭＣＬＫの１クロック）のに、内部リードデータＭＲＤＡＴＡが読み出され、擬似ＳＲＡＭ２への読み出し動作は終了する。したがって、後半の２クロックの期間（７）〜（８）に対応するクロック期間（９）〜（１０）（マクロクロックＭＣＬＫの１クロック）に擬似ＳＲＡＭ２に対するリフレッシュ動作を埋め込ませることができる。読み出し動作とリフレッシュ動作とを合わせて２クロックのマクロクロックＭＣＬＫで行うことができる。

読み出しのバースト動作においては、バースト動作の期間のうち内部リードデータＭＲＤＡＴＡの読み出し後にリフレッシュ動作を埋め込ませることができる。読み出し動作を行う通常のバースト動作期間の中で、リフレッシュ動作も行うことができる。

ここで、バースト動作の最後のクロック期間（８）では、次のバースト動作の開始に備えて、コマンド制御回路１４は、アドレス取り込み信号ＡＤＥおよびコマンド取り込み信号ＣＭＥをハイレベルとする。そして、クロック期間（８）経過後（Ｔ８）、コマンド制御回路１４は、アドレス取り込み信号ＡＤＥおよびコマンド取り込み信号ＣＭＥをローレベルに遷移する。

尚、読み出しのバースト動作においては、レイテンシ＝３で動作する。また、リードデータＲＤＡＴＡの読み出しはクロック期間（１１）まで続く。バースト動作が開始されるクロック期間（５）から４クロック期間（５）〜（８）を越えて、更に３クロックの期間（９）〜（１１）の間は、リードデータＲＤＡＴＡが外部に出力されているため、新たなバースト動作を開始することはできない。しかしながら、この間にリフレッシュ動作を行うことは可能である。この場合、基本動作単位をバースト動作と同じユーザクロックＵＣＬＫの４クロックをとすれば、基本動作単位において２回のリフレッシュ動作を行うことが可能である。

図３を参照し、リフレッシュマスク信号生成回路１６の作用を説明する。

図３は、リフレッシュマスク信号生成回路１６の作用を示したフローチャートである。最初に、マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミングを判定する（Ｓ１）。マクロクロックＭＣＬＫが、ローレベルからハイレベルに遷移する（Ｓ１：ＹＥＳ）と、リフレッシュマスク信号生成回路１６のマスク動作モードがオンであるか、オフであるかの判定を行う（Ｓ２）。ここでは、リセット信号ＲＥＳＥＴがハイレベルである場合をマスク動作モードのオン状態としている。マスク動作モードのオン・オフは、外部で設定できるよう構成されている。

マスク動作モードがオフであった場合、リセット信号ＲＥＳＥＴがローレベルであるとして（Ｓ２：ＮＯ）、リフレッシュマスク信号生成回路１６の内部カウントＣＯＵＮＴを０にし（Ｓ３）、リフレッシュマスク信号ＭＲＥＦＢをローレベルで出力する（Ｓ４）。そして、（Ｓ１）に戻って、マクロクロックＭＣＬＫが次にローレベルからハイレベルに遷移するタイミングを待つ。

マスク動作モードがオンであった場合、ＲＥＳＥＴがハイレベルであるとして（Ｓ２：ＹＥＳ）、内部チップ取り込み信号ＭＣＥの論理状態を判定する（Ｓ５）。内部チップ取り込み信号ＭＣＥがローレベルである場合（Ｓ５：ＮＯ）、（Ｓ１）に戻り、マクロクロックＭＣＬＫが次にローレベルからハイレベルに遷移するタイミングを待つ（Ｓ１）。内部チップ取り込み信号ＭＣＥがローレベルの場合は、リフレッシュ動作が行われないので、マスク動作を行う必要がないからである。

内部チップ取り込み信号ＭＣＥがハイレベルである場合（Ｓ５：ＹＥＳ）、リフレッシュマスク信号生成回路１６の内部カウントＣＯＵＮＴに１を加算する（Ｓ６）。そして、リフレッシュマスク信号生成回路１６の内部カウントＣＯＵＮＴの判定を行う。リフレッシュマスク信号生成回路１６の内部カウントＣＯＵＮＴが２０である場合（Ｓ７：ＹＥＳ）、リフレッシュマスク信号生成回路１６の内部カウントＣＯＵＮＴを０にリセットし（Ｓ８）、リフレッシュマスク信号ＭＲＥＦＢをハイレベルで出力してマスク動作を行う（Ｓ９）。その後、（Ｓ１）に戻り、マクロクロックＭＣＬＫが次にローレベルからハイレベルに遷移するタイミングを待つ（Ｓ１）。

リフレッシュマスク信号生成回路１６の内部カウントが、２０ではなく（Ｓ７：ＮＯ）、かつ１６以上である場合（Ｓ１０：ＹＥＳ）、リフレッシュマスク信号ＭＲＥＦＢをハイレベルで出力してマスク動作を行う（Ｓ９）。その後、（Ｓ１）に戻り、マクロクロックＭＣＬＫが次にローレベルからハイレベルに遷移するタイミングを待つ（Ｓ１）。

リフレッシュマスク信号生成回路１６の内部カウントが２０でなく（Ｓ７：ＮＯ）、かつ１６未満である場合（Ｓ１０：Ｎ）、リフレッシュマスク信号ＭＲＥＦＢをローレベルで出力する（Ｓ１１）。この場合は、マスク動作は行われずリフレッシュ動作が行われる。その後、（Ｓ１）に戻り、マクロクロックＭＣＬＫが次にローレベルからハイレベルに遷移するタイミングを待つ（Ｓ１）。

マスク動作モードがオン状態を維持している場合（ＲＥＳＥＴ＝Ｈ）において、マクロクロックＭＣＬＫがローレベルからハイレベルに遷移すると、内部取り込み信号ＭＣＥの論理状態が検出される。この時、内部取り込み信号ＭＣＥがハイレベル状態であると、内部カウントＣＯＵＮＴに１を加算する。内部カウントＣＯＵＮＴが、１６以上かつ２０以下である場合、リフレッシュマスク信号ＭＲＥＦＢをハイレベルで出力する。リフレッシュマスク信号ＭＲＥＦＢがハイレベルである場合には、擬似ＳＲＡＭ２はリフレッシュ動作がマスクされる。尚、内部カウントＣＯＵＮＴが２０である場合、内部カウントＣＯＵＮＴは０にリセットされる。

マクロクロックＭＣＬＫがローレベルからハイレベルに遷移するタイミングに応じて内部取り込み信号ＭＣＥがハイレベルであることにより、擬似ＳＲＡＭ２に対してリフレッシュ動作が指令される。マスク動作モードがオン状態（ＲＥＳＥＴ＝Ｈ）においては、２０回のリフレッシュ動作の指令のうち、１６回目から２０回目のリフレッシュ動作がマスクされる。これにより、過度なリフレッシュ動作を抑制することができる。擬似ＳＲＡＭ２における過度なリフレッシュ動作に伴う電力損失を抑制することができる。

ここで、コマンド制御回路１４は制御部の一例であり、ライトデータのデータバスに備えられているシリパラ変換回路２０、およびリードデータのデータバスに備えられているパラシリ変換回路２４は、バス幅変換部の一例である。また、リフレッシュマスク信号生成回路１６はマスク制御部の一例である。また、擬似ＳＲＡＭ２は記憶装置の一例である。

以上、詳細に説明したように、本実施形態によれば、書き込みのバースト動作においては、バースト動作の期間のうちライトデータＷＤＡＴＡの取り込みが行われている期間（１）〜（４）にリフレッシュ動作を埋め込ませる（３）〜（４）ことができる。書き込み動作を行う通常のバースト動作期間の中（１）〜（４）で、リフレッシュ動作も行うことができる。また、読み出しのバースト動作においては、バースト動作の期間（５）〜（８）のうち内部リードデータＭＲＤＡＴＡの読み出し後（７）〜（８）にリフレッシュ動作を埋め込ませることができる。読み出し動作を行う通常のバースト動作期間の中（５）〜（８）で、リフレッシュ動作も行うことができる。

また、リフレッシュ動作を行う期間を、書き込みのバースト動作においては、バースト動作の期間のうちライトデータＷＤＡＴＡの取り込みが行われている期間（１）〜（４）、読み出しのバースト動作においては、バースト動作の期間（５）〜（８）のうち内部リードデータＭＲＤＡＴＡの読み出し後（７）〜（８）とすることで、バースト動作を阻害することがなくなる。これにより、バースト動作を阻害することにより発生するレイテンシの増加を抑制することができる。

なお、本実施形態を実施するにあたり、擬似ＳＲＡＭ２がリフレッシュ動作を過度に行う可能性を生じる。リフレッシュが過度に行われると、それに伴う無用な電力損失が発生する。リフレッシュマスク信号生成回路１６の作用により、擬似ＳＲＡＭ２が過度なリフレッシュ動作をすることで発生する電力損失を抑制することができる。

尚、本発明では前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態においては、ライトコマンドがコマンドバッファ１２に取り込まれてから、擬似ＳＲＡＭ２がライトコマンドを取り込むまでに、擬似ＳＲＡＭ２がリフレッシュコマンドを取り込む期間は１回しかなかった。しかし、回路ブロックの構成によって、擬似ＳＲＡＭ２がリフレッシュコマンドを取り込む期間を２回以上とする構成も可能である。これと同様なことがリードコマンドを実行した時にも言える。また、図３に記載したリフレッシュマスク信号生成回路のフローチャートにあるステップ７とステップ１０に示した数値はあくまで一例であり、この数値は、自由に可変することができる。これにより、擬似ＳＲＡＭ２が行うリフレッシュ動作の回数を調整することができる。
以下に本発明の諸態様を付記としてまとまる。
（付記１）
外部からのバーストアクセスに応じて記憶装置に対してアクセスを行うインターフェース回路であって、
前記外部からのバーストアクセスに対応する期間に前記記憶装置に対してコマンドをＮ回（Ｎは２以上の整数）発行可能とする制御部を備え、
前記制御部は、
前記Ｎ回のうち、多くとも（Ｎ−1）回において、前記外部からバーストアクセスに対応するアクセスコマンドを発行し、前記Ｎ回から前記多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回において、リフレッシュコマンドを発行することを特徴とするインターフェース回路。
（付記２）
前記アクセスコマンドがライトコマンドである場合、前記リフレッシュコマンドは、該ライトコマンドに先行して発行されることを特徴とする付記１に記載のインターフェース回路。
（付記３）
前記アクセスコマンドがリードコマンドである場合、前記リフレッシュコマンドは、該リードコマンドに後行して発行されることを特徴とする付記１または２に記載のインターフェース回路。
（付記４）
前記アクセスコマンドのサイクル数は、
（外部データバスのバス幅）×（前記外部からのバーストアクセスのバースト長）／（前記記憶装置のデータバスのバス幅）であることを特徴とする付記１乃至３の少なくとも何れか１項に記載のインターフェース回路。
（付記５）
外部データバスのバス幅と前記記憶装置のデータバスのバス幅との間に介在し、両データバスのバス幅の変換を行うバス幅変換部を備えることを特徴とする付記１乃至４の少なくとも何れか１項に記載のインターフェース回路。
（付記６）
前記リフレッシュコマンドの発行を検出し、規定回数を越える前記リフレッシュコマンドに対してはマスクするマスク制御部を備えることを特徴とする付記１乃至５の少なくとも何れか１項に記載のインターフェース回路。
（付記７）
外部からのバーストアクセスに応じて記憶装置に対してアクセスを行うインターフェース方法であって、
前記外部からのバーストアクセスに対応する期間に前記記憶装置に対してＮ回コマンド（Ｎは２以上の整数）を発行可能とするステップを有し、
前記ステップは、
前記Ｎ回のうち、多くとも（Ｎ−1）回において、前記外部からバーストアクセスに対応するアクセスコマンドを発行するステップと、
前記Ｎ回から前記多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回において、リフレッシュコマンドを発行するステップとを有することを特徴とするインターフェース方法。

第１実施形態のブロック構成図 各信号、データのクロック図 リフレッシュマスク信号生成回路のフローチャート

符号の説明

１ シーケンサ回路
２ 擬似ＳＲＡＭ
３ インターフェース回路
１０ 分周回路
１２ コマンドバッファ
１４ コマンド制御回路
１６ リフレッシュマスク信号生成回路
１８ アドレスバッファ
２０ シリパラ変換回路
２２ リードデータ制御回路
２４ パラシリ変換回路
２６ 書き込みデータバッファ
２８ 読み出しデータバッファ
ＡＤＤＲ 外部アドレス
ＡＤＥ アドレス取り込み信号
ＣＥ チップ取り込み信号
ＣＭＥ 外部コマンド取り込み信号
ＭＡＤＤＲ 内部アドレス
ＭＣＥ 内部チップ取り込み信号
ＭＣＬＫ マクロクロック
ＭＲＤＡＴＡ 内部リードデータ
ＭＲＥＦＢ リフレッシュマスク信号
ＭＷＤＡＴＡ 内部ライトデータ
ＭＷＥ 内部ライト取り込み信号
ＲＤＡＴＡ リードデータ
ＲＤＥ リード取り込み信号
ＵＣＬＫ ユーザクロック
ＷＤＡＴＡ ライトデータ
ＷＤＥ ライトデータ取り込み信号
ＷＥ ライト取り込み信号

Claims (6)

1. 外部からのバーストアクセスに応じて記憶装置に対してアクセスを行うインターフェース回路であって、
   前記外部からのバーストアクセスに対応する期間に前記記憶装置に対してコマンドをＮ回（Ｎは２以上の整数）発行可能とする制御部を備え、
   前記制御部は、
   前記Ｎ回のうち、多くとも（Ｎ−1）回において、前記外部からバーストアクセスに対応するアクセスコマンドを発行し、前記Ｎ回から前記多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回において、リフレッシュコマンドを発行することを特徴とするインターフェース回路。
2. 前記アクセスコマンドがライトコマンドである場合、前記リフレッシュコマンドは、該ライトコマンドに先行して発行されることを特徴とする請求項１に記載のインターフェース回路。
3. 前記アクセスコマンドがリードコマンドである場合、前記リフレッシュコマンドは、該リードコマンドに後行して発行されることを特徴とする請求項１または２に記載のインターフェース回路。
4. 前記アクセスコマンドのサイクル数は、
   （外部データバスのバス幅）×（前記外部からのバーストアクセスのバースト長）／（前記記憶装置のデータバスのバス幅）であることを特徴とする請求項１乃至３の少なくとも何れか１項に記載のインターフェース回路。
5. 外部データバスのバス幅と前記記憶装置のデータバスのバス幅との間に介在し、両データバスのバス幅の変換を行うバス幅変換部を備えることを特徴とする請求項１乃至４の少なくとも何れか１項に記載のインターフェース回路。
6. 外部からのバーストアクセスに応じて記憶装置に対してアクセスを行うインターフェース方法であって、
   前記外部からのバーストアクセスに対応する期間に前記記憶装置に対してＮ回コマンド（Ｎは２以上の整数）を発行可能とするステップを有し、
   前記ステップは、
   前記Ｎ回のうち、多くとも（Ｎ−1）回において、前記外部からバーストアクセスに対応するアクセスコマンドを発行するステップと、
   前記Ｎ回から前記多くとも（Ｎ−1）回を減じた回数のうちの少なくとも１回において、リフレッシュコマンドを発行するステップとを有することを特徴とするインターフェース方法。
   
   
   
   
   
   
   
   
   

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