JP2004071104A - 半導体記憶装置及び半導体記憶装置を含む記憶素子モジュール - Google Patents

Abstract

【課題】複数のメモリデバイスを一つのチップ内に収めたメモリモジュールにおいて高速動作を実現する。
【解決手段】メモリモジュールは、ワークＲＡＭ１０ａ〜１０ｃとフラッシュメモリ４１を１つのパッケージに封止した装置であって、制御信号を入力する制御ピン３５と、アドレスを入力するアドレスピン３１と、データを入出力するデータピン３３とを有する。制御ピン３５中のチップイネーブルピンは各デバイス毎に設けられ、その他の制御ピン３５、アドレスピン３１及びデータピン３３は各デバイス間で共有される。ワークＲＡＭ１０ａ〜１０ｃはクロック同期式で動作するデバイスで構成し、他のデバイスとインターリーブさせて動作可能とする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置、及び、複数の半導体記憶装置を一のパッケージに封止した記憶素子モジュールに関する。
【０００２】
【従来の技術】
従来より、一つのパッケージ内に複数のメモリデバイスを搭載し、樹脂で封止したマルチチップパッケージ（以下「ＭＣＰ」という。）で構成したメモリモジュールがある。ＭＣＰで構成したメモリモジュールには、例えば、データ読み出し専用のＲＯＭと、データの読み出し、書き込み可能な作業領域用のワークＲＡＭとが含まれる。ＲＯＭには通常フラッシュメモリが使用される。
【０００３】
図８に従来のＭＣＰで構成されたメモリモジュールの構成を示す。メモリモジュール１０１にはフラッシュメモリ４１と、ワークＲＡＭ４３、４５とが含まれている。各デバイス４１、４３、４５は、それぞれチップイネーブルピン５３ａ、５３ｂ、５３ｃに接続され、チップイネーブル信号／ＣＥ、／ＣＥ１、／ＣＥ２を入力する。チップイネーブル信号／ＣＥ、／ＣＥ１、／ＣＥ２は、動作させるべきデバイスを選択するための制御信号である。なお、信号名中の「／」はその信号がアクティブ・ローで動作することを示している（以下に同じ）。
【０００４】
また、ＭＣＰにおいて、各デバイス４１、４３、４５は、リード、ライトするアドレスを与えるアドレスピン５４、入出力するデータを与えるデータピン５５、チップイネーブル信号以外の種々の制御信号（出力イネーブル（／ＯＥ）、ライトイネーブル（／ＷＥ）等）を入力する制御ピン５７を共用している。故に、これらのデバイス４１、４３、４５がアドレス遷移式で動作する場合、動作サイクル中はアドレスを遷移させることができない。つまり、一旦、一つのデバイスが動作を開始すると、その動作が終了するまでは、アドレスピン、データピンはその一つのデバイスが占有するため、その間は他のデバイスを動作（すなわちインタリーブ動作）させることは不可能であった。このため、複数のメモリデバイスを続けて動作させる場合、各デバイスの動作の完了を待って次のデバイスを動作させる必要があり、全体として動作の高速化の妨げとなっていた。
【０００５】
また、ワークＲＡＭには、従前はＳＲＡＭが主に用いられてきたが、最近は、ビット単価の低いＤＲＡＭメモリセルを用いて擬似的にＳＲＡＭの動作をさせる擬似ＳＲＡＭが用いられるようになってきた。
【０００６】
メモリセルにＤＲＡＭを用いることによりリフレッシュが必要となる。一般的なＤＲＡＭではリフレッシュ動作は外部のリフレッシュコントローラを用いて行なわれるが、擬似ＳＲＡＭは自動的にリフレッシュ動作（以下「セルフリシュレッシュ」という。）を行なう回路を組み込んでいる。すなわち、一定期間（以下「セルフリシュレッシュ周期」という。）毎にセルフリフレッシュ動作を行なうアドレスを内部カウンタで発生させてセルフリフレッシュを行なう。これにより外部からＳＲＡＭと同様に動作させることができる。
【０００７】
リフレッシュ動作を行なう場合、１サイクル中に通常にアクセスされたアドレスのワード線を活性化してリストア、プリチャージ動作を行なう時間と、内部のアドレスカウンタによって発生したセルフリフレッシュを行なうアドレスのワード線を活性化してリストア、プリチャージ動作を行なう時間（以下「セルフリフレッシュ時間」という。）とが必要になる。そのため、セルフリフレッシュの時間分だけサイクルタイムを長くしなければならないが、セルフリフレッシュ周期によりセルフリフレッシュを行なうため、外部からはいつセルフリフレッシュが行なわれるかを把握することができない。そのため、１サイクルの動作時間として、セルフリフレッシュに要する時間を含めた長い時間を規定する必要があり、高速動作実現の妨げとなっていた。
【０００８】
【発明が解決しようとする課題】
以上のように、複数のメモリデバイスを一つのチップ内に収めたＭＣＰで構成される従来のメモリモジュールにおいては、アドレスピン、データピンのデバイス間の共有や、ワークＲＡＭとして擬似ＳＲＡＭを用いた場合のセルフリフレッシュによる、高速動作実現に対して問題があった。
【０００９】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、複数のメモリデバイスを一つのチップ内に収めたメモリモジュールにおいて高速動作を実現するメモリモジュールを提供することにある。また、セルフリフレッシュ動作を有する半導体記憶装置において高速なアクセス動作を実現することにある。
【００１０】
【課題を解決するための手段】
本発明に係る記憶素子モジュールは、複数の半導体記憶装置を１つのパッケージ内に封止したモジュールである。記憶素子モジュールは、複数の半導体記憶装置の中から一の半導体記憶装置を選択するチップイネーブル信号を入力するチップイネーブルピンと、半導体記憶装置の動作を制御する信号であってチップイネーブル信号以外の制御信号を入力する制御ピンと、アドレスを入力するアドレスピンと、データを入出力するデータピンとを有する。チップイネーブルピンは各半導体記憶装置毎に設けられ、制御ピン、アドレスピン及びデータピンは各半導体記憶装置間で共有される。半導体記憶装置は、クロック同期式で動作するデバイスで構成し、これにより、半導体記憶装置間のインターリーブ動作を可能とする。
このように、半導体記憶装置にクロック同期式のデバイスを使用し、半導体記憶装置間でインターリーブさせて動作可能とすることにより、記憶素子モジュールにおいて複数の半導体記憶装置を同時に動作させることが可能となり、モジュール全体の処理速度を向上できる。
【００１１】
記憶素子モジュールにおいて、半導体記憶装置はセルフリフレッシュ動作が必要なメモリであってもよい。半導体記憶装置にリード又はライト動作をさせる際には、その半導体記憶装置に対し、所定の準備コマンドを入力し、準備コマンドの入力から所定時間経過後にリードコマンド又はライトコマンドを入力するようにする。このように準備コマンドを入力し所定時間後にコマンドを入力するようにすることにより、セルフリフレッシュ動作が継続中にコマンドが入力されることがないようにできる。故に、例えばリードコマンドコマンドの入力からデータ出力までの時間が正確に規定できるので、クロックに同期した動作制御が容易となる。
【００１２】
その場合、所定時間はセルフリフレッシュ動作の開始から完了までに要する時間以上に設定されるのが好ましい。これにより、準備コマンド入力直前にセルフリフレッシュ動作が開始された場合であっても、コマンド入力前にセルフリフレッシュ動作が完了することになり、セルフリフレッシュ動作が継続中にコマンドが入力されることがなくなる。
【００１３】
また、半導体記憶装置は、セルフリフレッシュ動作を行なっていないときに準備コマンドを入力したときは、準備コマンドに続いて入力したリードコマンド又はライトコマンドの実行完了まではセルフリフレッシュ動作を行なわないよう動作するのが好ましい。これにより、セルフリフレッシュ動作継続中のコマンド入力を防止できる。
【００１４】
本発明に係る半導体記憶装置は、メモリセルを有し、そのメモリセルに対してセルフリフレッシュ動作を行なう半導体記憶装置であって、所定の開始コマンドを入力したときにメモリセルのセルフリフレッシュを行なわないように、高速にアクセスを可能とするモードである高速アクセスモードに入り、所定の終了コマンドを入力したときに高速アクセスモードを終了するよう動作する。このように、セルフリフレッシュを行なわない高速アクセスモードを設定することにより、高速アクセスモード中は、セルフリフレッシュに相当する時間が不要となり、リード／ライト動作を行なうのに要する時間のみで動作が可能となり、高速処理が可能となる。
【００１５】
上記の半導体記憶装置において、高速アクセスモードを終了したときに、メモリセルのセルフリフレッシュすべき一部のアドレスについてセルフリフレッシュを行なうようにしてもよい。高速アクセスモード終了後にセルフリフレッシュを行なうことによりデータの揮発を防止し、また、セルフリフレッシュを一部のアドレスについて行なうことにより、メモリセルの能力に基くデータ量に応じたリフレッシュ動作が可能となる。
【００１６】
または、高速アクセスモードを終了したときに、メモリセルのセルフリフレッシュすべき全てのアドレスについてセルフリフレッシュを一時に行なうようにしてもよい。セルフリフレッシュをメモリセルの全てのアドレスについて行なうことにより、セルフリフレッシュ動作間の時間間隔をより長くとることができ、高速アクセスモード継続時間をより長くできる。
【００１７】
上記の半導体記憶装置は、クロック同期式のデバイス、またはアドレス信号の遷移によってアクセス動作の１サイクルが規定されるアドレス遷移式のデバイスのいずれで構成されてもよい。これによりデバイスの選択の自由度が増す。
【００１８】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係るメモリモジュールの実施の形態を詳細に説明する。
【００１９】
実施の形態１．
本発明に係るメモリモジュールは複数のメモリデバイスを一つのパッケージ内に収め、樹脂で封止したマルチチップパッケージ（ＭＣＰ）で構成される。図１（ａ）は本実施形態のＭＣＰで構成されたメモリモジュールに含まれるメモリデバイスを示しており、メモリモジュール１００は不揮発性メモリであるフラッシュメモリ４１と、ワークＲＡＭ１０ａ、１０ｂ、１０ｃとを含んでいる。ワークＲＡＭ１０ａ、１０ｂ、１０ｃはランダムアクセス可能なメモリであり、メモリセルにＤＲＡＭセルを用いた擬似ＳＲＡＭである。図１（ａ）はメモリデバイス構成の一例を示したものであり、メモリデバイスの数、種類は適宜決定され、図１の構成には限られない。
【００２０】
各ワークＲＡＭ１０ａ、１０ｂ、１０ｃ及びフラッシュメモリ４１は、図８で示したものと同様に、アドレスピン、データピン及びチップイネーブル以外の制御ピンを共用する。チップイネーブルピンは各デバイス１０ａ、１０ｂ、１０ｃ、４１毎に設けられている。
【００２１】
図１（ｂ）は擬似ＳＲＡＭであるワークＲＡＭ１０ａの構成を示した図である。ワークＲＡＭ１０ａは、ＤＲＡＭメモリセル構造を有するメモリセル１１、行デコーダ１３、列デコーダ１５、メモリセル１１に対してデータの入出力を行なうバッファ１７、セルフリフレッシュ周期を内部で発生させるセルフリフレッシュ周期発生回路２３、セルフリフレッシュのための制御信号を生成するセルフリフレッシュ制御信号発生回路２５、及びそれらの回路を制御する制御回路２７を含む。なお、他のワークＲＡＭ１０ｂ、１０ｃも同様の構成を有する。
【００２２】
行デコーダ１３、列デコーダ１５はアドレスピン３１を介して入力されたアドレスをデコードしてアドレス指定されたワード線、ビット線の活性化等を行ない、データ入出力バッファ１７を介して入出力されるデータのメモリセル１１への書き込みを行なう。行デコーダ１３、列デコーダ１５の制御は制御回路２７により行なわれる。
【００２３】
制御回路２７は制御ピン３５を介して入力された制御信号に基いてコマンドを発生させるコマンド発生部２７ａを有する。コマンド発生部２７ａは制御ピン３５を介して外部から入力される制御信号の組み合わせで、リードコマンド／ライトコマンド等のコマンドを発生させる。制御回路２７はコマンド発生部２７ａで発生したコマンドにしたがい各回路の動作を制御する。制御信号には、チップイネーブル信号／ＣＥ、及び、それ以外の出力イネーブル／ＯＥ、ライトイネーブル／ＷＥ等の複数の制御信号が含まれる。
【００２４】
以上の構成を有するメモリモジュールにおいて、特に、ワークＲＡＭ１０ａ〜１０ｃはクロック同期式で動作する。すなわち、クロックに同期して入力されたリードコマンド／ライトコマンドに応じてワークＲＡＭ１０ａ〜１０ｃを動作させる。ワークＲＡＭ１０ａ〜１０ｃに対するリード、ライトコマンドはコマンド発生部２７ａにおいて制御信号の組み合わせで生成される。
【００２５】
図２は、一のワークＲＡＭのクロック同期式動作について説明したタイムチャートである。あるタイミングにおて、ワークＲＡＭに対し、クロックに同期してチップイネーブル信号（図２（ｂ）参照）とチップイネーブル信号以外の制御信号（図２（ｃ）参照）との組み合わせで決まるコマンド（図２（ｄ）参照）が入力される。ワークＲＡＭはコマンドが入力されると、それと同期して与えられたアドレスを取得し、そのコマンドを実行するための内部動作を開始する。例えば、リードコマンドが入力されたときは、そのときに設定されているアドレスを取得し、読み出しのための内部動作を開始し、その後にデータ出力コマンドが入力されたときにデータを出力する。
【００２６】
このように、ワークＲＡＭをクロック同期式に動作させることにより、１つのワークＲＡＭはコマンドを入力したときのみ、アドレスピン３１を占有し、コマンドを入力するタイミング以外の期間（Ｔ１、Ｔ２）ではアドレスピン３１を解放するため、その間（Ｔ１、Ｔ２）、他のワークＲＡＭがアドレスピン３１を利用可能となる。これにより、各メモリデバイスを各タイミングでそれぞれ並列して独立に動作させるいわゆるインターリーブ動作させることが可能となる。
【００２７】
図３は３つのワークＲＡＭ１０ａ、１０ｂ、１０ｃに対するコマンド入力のタイミングの一例を示したものである。ワークＲＡＭ１０ａ、１０ｂ、１０ｃのそれぞれに対してチップイネーブル信号／ＣＥ１、／ＣＥ２、／ＣＥ３が同図のように制御され、一のワークＲＡＭ１０ａに対するコマンドが入力されない期間Ｔ１、Ｔ２において他のワークＲＡＭ１０ｂ、１０ｃに対するコマンド（コマンド２、コマンド３）が入力され、インターリーブ動作が実現されている。各ワークＲＡＭはコマンドを受けると、そのコマンドにしたがい内部動作を開始する（例えば、リードコマンドを受けると、その後にデータ出力コマンドを入力したときに直ちにデータ出力が可能となるように内部動作を開始する。）ため、各ワークＲＡＭにおいてそれぞれの内部動作が並列して進行でき、全体として動作の高速化が実現できる。
【００２８】
ワークＲＡＭは擬似ＳＲＡＭであるため、セルフリフレッシュ動作が必要である。このセルフリフレッシュ動作について説明する。
【００２９】
セルフリフレッシュ周期発生回路２３が、内部タイマにより所定の周期を発生させ、その周期（以下「セルフ周期」という。）を示すパルス信号（以下「セルフ周期信号」という。）を生成する。セルフリフレッシュ制御信号発生回路２５は、セルフリフレッシュ周期発生回路２３によるセルフ周期信号に基いてセルフリフレッシュ動作をするための制御信号を生成する。すなわち、セルフリフレッシュ周期発生回路２３はセルフ周期信号をトリガとしてセルフリフレッシュ要求信号／ＳＥＬＦＤをイネーブルにする。このセルフリフレッシュ要求信号／ＳＥＬＦＤと、制御回路２７からのワード線活性化信号／ＳＥＬＦＥとの双方がイネーブルのときにセルフリフレッシュ動作が行なわれるようになっている。ワード線活性化信号／ＳＥＬＦＥは制御回路２７により制御される。
【００３０】
従来技術で述べたように、ワークＲＡＭを擬似ＳＲＡＭで構成した場合、セルフリフレッシュを考慮し、サイクルタイムを長い時間に設定する必要があり、高速化の実現が困難であった。この問題を解決するため、本実施形態では、ワークＲＡＭに、リードコマンドやライトコマンドを入力する際に、それらのコマンドの前に準備コマンドを入力し、その準備コマンドの入力後、所定時間経過後に所望のリードコマンドやライトコマンドを入力するようにする。ここで、所定時間は少なくともセルフリフレッシュに要する時間に設定する。このように設定するのは、準備コマンドが入力されたときにセルフリフレッシュが行なわれていた場合であっても、その後に所望のリード／ライトコマンドが入力される際には必ずセルフリフレッシュが終了しているようにするためである。
【００３１】
本実施形態では、準備コマンドとしていわゆるＭＲＳ（モードレジスタセット）コマンドを用いているが、所定のコマンドであればその他のコマンドでもよい。ＭＲＳコマンドはチップイネーブル（ＣＥ）信号と制御信号の所定の組み合わせで生成される。例えば、図２に示すように、読み出し動作を行なうときは、リードサイクルの最初にＭＲＳコマンドを入力し、所定時間後にリードコマンド（ＲＥＡＤ）を入力するようにしている。準備コマンド（ＭＲＳコマンド）を入力して所定時間経過後に、本来のコマンド（リードコマンド、ライトコマンド）を入力するようにすることにより、セルフリフレッシュ動作が必ず行なわれていないタイミングで本来のコマンドが入力されるようにし、これにより、その後のコマンド（例えばデータ出力コマンド）の入力タイミングが一義的に決定できるため、他のデバイスとのインタリーブ動作において制御が容易となる。
【００３２】
また、準備コマンド入力後に本来のコマンドが入力されたときに、セルフリフレッシュが行なわれないようにするために、準備コマンド入力時には、ワード線活性化信号／ＳＥＬＦＥをディスエーブルに制御する。ワード線活性化信号／ＳＥＬＦＥはコマンド実行完了後にイネーブルにされる。
【００３３】
図４、図５は、セルフリフレッシュ動作継続中に準備コマンド（ＭＲＳコマンド）が入力された場合の制御を説明したタイムチャートであり、図４は読み出し動作時を、図５は書き込み動作時を示している。同図中、「セルフＷＬ」とは、セルフリフレッシュ対象のワード線を総称して表記したものであり、「ノーマルＷＬ」とは、リード、ライト動作対象のワード線を総称して表記したものである。これらのワード線がイネーブルにされている間、セルフリフレッシュ、リード、ライト動作が行なわれる。
【００３４】
図４、図５に示すように、セルフリフレッシュ動作継続中に準備コマンド（ＭＲＳコマンド）が入力された場合は、そのままセルフリフレッシュ動作を継続させるが、このとき、継続中のセルフリフレッシュ終了後に、引き続いて新たなセルフリフレッシュが開始されないよう、ワード線活性化信号／ＳＥＬＦＥをディスエーブルに制御する。
【００３５】
すなわち、セルフリフレッシュが行なわれているときに（セルフリフレッシュ要求信号／ＳＥＬＦＤ及びワード線活性化信号／ＳＥＬＦＥがともにイネーブル）、ＭＲＳコマンドが入力されると、ワード線活性化信号／ＳＥＬＦＥがディスエーブルに制御され、これにより、セルフリフレッシュ要求信号／ＳＥＬＦＤが新たにイネーブルになっても、セルフリフレッシュの動作が開始されない。
【００３６】
セルフリフレッシュすなわち内部アドレスカウンタに発生したアドレスのワード線（セルフＷＬ）が活性化してリストア、プリチャージが行なわれた後に本来のコマンドを入力するため、本来のコマンドが入力されたときは、本来のコマンドで入力されたアドレスのワード線を活性化させることができるようにプリチャージ状態になっている。
【００３７】
以上のように、準備コマンドが入力されたときにセルフリフレッシュ動作が継続中のときは、そのセルフリフレッシュ動作を継続させるが、その後の新たなセルフリフレッシュ動作の開始はなされないようにすることにより、準備コマンド入力後の本来のコマンド入力時には即座にそのコマンド実行のための動作を開始することができる。
【００３８】
なお、リードサイクルにおいては、図４に示すように、リードコマンド入力時にアドレスを入力する。そのアドレスのワード線が活性化され、センス動作が行なわれ、ビット線にデータが読み出され、データバスに送られる。データ出力コマンドが入力されるとデータバスからデータが出力される。出力データのディスエーブルは出力ディスエーブルコマンドで行なわれる。または、次サイクルの準備コマンドにより出力データのディスエーブルを行なっても良い。一方、ビット線の読み出しデータがデータバスに送られた後、リストア、プリチャージが行なわれる。リードサイクルの最小時間は、ワード線活性化、リストア、及びプリチャージを行なうのに十分な時間に規定する。
【００３９】
また、ライトサイクルでは、図５に示すようにライトコマンド入力時にアドレスを入力する。そのアドレスのワード線が活性化される。その後、データ入力コマンドによりメモリセル１１にデータが書き込まれ、且つライトコマンドが入力されてからリストアできるだけの時間が経過していればワード線を立ち下げてプリチャージを行なう。この場合はライトコマンドが入ってからデータ入力コマンドが入るまでの間、ワード線が立ち下げられずセルフリフレッシュできないので、ライトコマンドからデータ入力コマンドまでの最大時間を、セルフリフレッシュ周期相当に規定する。ライトサイクルの最小時間としてワード線活性化、リストア、プリチャージできるだけの時間を規定する。データ入力コマンドから次のサイクルのＭＲＳコマンドが入るまでの最小時間として入力データがメモリセルに書き込まれた後、ワード線が立ち下がりプリチャージできるのに十分な時間を規定する。
【００４０】
図６は、セルフリフレッシュが行なわれていない状態で準備コマンド（ＭＲＳコマンド）が入力され、その後にセルフ周期がきたときの制御を説明したタイムチャートである。
【００４１】
同図に示すように、準備コマンド（ＭＲＳコマンド）が入力されると、ワード線活性化信号／ＳＥＬＦＥがディスエーブルにされる。これにより、その後にセルフ周期によるトリガがあり、セルフリフレッシュ要求信号／ＳＥＬＦＤがイネーブルになっても、セルフリフレッシュが開始されることはない。コマンド実行終了時に、すなわち、リードコマンドまたはライトコマンドによるアドレスのワード線が活性化してリストア、プリチャージが行なわれた後に、ワード線活性化信号／ＳＥＬＦＥはイネーブルにされる。故に、一旦、準備コマンドが入力されると、コマンド実行中は、セルフリフレッシュ信号発生回路２５によりセルフ周期によりセルフリフレッシュ要求信号／ＳＥＬＦＤがイネーブルにされても、セルフリフレッシュは開始されず、コマンド実行完了を待ってセルフリフレッシュが行なわれる。
【００４２】
以上のように、一旦、準備コマンドが入力されると、ワード線活性化信号／ＳＥＬＦＥをディスエーブルに制御することから、準備コマンドの入力から、コマンド実行までの時間がセルフリフレッシュ動作により影響されず、リードコマンドまたはライトコマンドを入力してからデータ入出力コマンドを入力できるまでの時間を決定できるので、他のデバイスとのインタリーブ動作を容易に行なうことが可能となる。
【００４３】
なお、仕様において、準備コマンドが入力されてから、リードコマンド又はライトコマンドが入力されるまでの時間の最小時間は、セルフリフレッシュのワード線が活性化してリストア、プリチャージが行なわれる時間に規定し、最大時間は、セルフリフレッシュの周期に相当する時間を規定する。
【００４４】
また、ページモード機能やバーストモード機能を持っているワークＲＡＭにおいて、準備コマンド（例えば、ＭＲＳコマンド）入力時にアドレスまたは入力データの組み合わせによりこれらの機能の設定やバースト長の設定を行なうようにしてもよい。
【００４５】
以上のように、本実施形態のメモリモジュールでは、アドレスピン、データピン、制御ピン（チップイネーブルピンを除く）を各メモリデバイスで共有し、ＤＲＡＭメモリセルを有し、自動的にリフレッシュを行なうことができるワークＲＡＭをクロック同期式で動作させ、また、本来のコマンドの入力前に準備コマンドを入力し、この準備コマンドによりセルフリフレッシュの作動開始を制御する。これにより、リード、ライトコマンドが入力されてから次に入力されるデータ入出力コマンドの入力時間を一義的に決定することができるため、ＭＣＰ上に混載されたデバイス間でインタリーブ動作を容易に実現することを可能とする。
【００４６】
上記に示したリード、ライトを行なう方法は一例であり、他の方法でもよい。例えば、ライトコマンドでワード線を立ち上げるのではなく、データ入力コマンドが入力されたときにワード線を立ち上げるようにしてライトサイクルの最大時間を規定する必要がないようにしてもよい。
【００４７】
また、上記においては、ＭＣＰに混載されるデバイスへの適用例を示しているが、単独のデバイスとして使用されるＳＤＲＡＭ等のデバイスに適用してもよい。
【００４８】
実施の形態２．
上記の実施形態のメモリモジュールにおいてさらに高速な動作を可能とするメモリデバイスの制御について説明する。本実施形態では、メモリモジュール内のワークＲＡＭに対して、高速なアクセスを可能とする「高速アクセスモード」を設けた。ここで、「高速アクセスモード」とは、そのモード継続中はメモリセルのセルフリフレッシュを行なわないようにするモードであり、それにより高速アクセスを実現する動作モードである。以下、図７を用いて高速アクセスモード時の制御について説明する。
【００４９】
高速アクセスモードの開始は、準備コマンドの１つとして用意された高速モードエントリ・コマンドにより行ない、高速アクセスモードの終了は、高速モードイグジット・コマンドにより行なう。これらのコマンドは制御信号の組み合わせにより規定される。高速アクセスモード中はセルフリフレッシュを行なわないように制御される。このため、高速モードエントリ・コマンドが入力されると、ワード線活性化信号／ＳＥＬＦＥをディスエーブルにして保持し、高速モードイグジット・コマンドが入力されたときに、ワード線活性化信号／ＳＥＬＦＥをイネーブルにする。高速アクセスモード中はセルフリフレッシュを考慮することなく、所定のタイミングでコマンドを入力する。高速アクセスモード中にセルフリフレッシュ要求信号／ＳＥＬＦＤがイネーブルになった場合であっても、セルフリフレッシュは行なわれず、高速アクセスモード終了後にセルフリフレッシュが行なわれる。以上のように高速アクセスモード中は、セルフリフレッシュが行なわれないため、コマンド入力後、すぐにワード線を活性化させることができ、リードサイクル、ライトサイクルの最小時間でアクセスすることができる。
【００５０】
高速アクセスモード終了後は、強制的にセルフリフレッシュを１サイクル行なうようにする。高速アクセスモードの継続時間の最大時間は、セルフリフレッシュ周期相当の時間に規定する。そうすることにより、セルフリフレッシュが行なわれる直前に高速アクセスモードに入った最悪の場合でも、セルフリフレッシュ周期の一周期分だけデータ保持時間が長くなるだけであるため、セルフリフレッシュを考慮することなく、一定期間は高速にアクセスすることができる。
【００５１】
高速アクセスモード終了時すなわち高速モードイグジット・コマンドが入力されたときに、全てのアドレスについてセルフリフレッシュ動作を集中して行なうようにしてもよい。これにより、高速アクセスモードの継続時間の最大時間を、より長い時間に規定することができる。あるアドレスがリフレッシュされ、セルフリフレッシュによるデータリテンション時間が経過後、次にセルフリフレッシュが行なわれる前に高速アクセスモードにエントリすると、そのアドレスがデータ保持できる時間はリフレッシュの実力値からセルフリフレッシュによるデータリテンション時間を差し引いた時間となる。そこで、セルフリフレッシュによるデータリテンション時間をリフレッシュの実力値の１／２相当の時間より短い時間に設定すると、高速アクセスモードにエントリしていることができる最大時間の規定値は、リフレッシュの実力値の１／２相当の時間にすることができる。
【００５２】
なお、本実施形態の高速アクセスモードの思想は、アドレス遷移により動作するワークＲＡＭにも同様に適用することもできる。この場合、最初のサイクルでチップイネーブル信号を含む各制御信号の組み合わせにより高速モードエントリ・コマンドを設定して高速アクセスモードに入る。その後、通常の擬似ＳＲＡＭと同様に、アドレス信号の遷移によってアクセス動作の１サイクルが規定されるような動作を行なう。サイクル時間についてはモードを終了するまではセルフリフレッシュを行なう時間分だけ短いサイクル時間でアクセスすることができる。
【００５３】
【発明の効果】
本発明によれば、記憶素子モジュールに含まれる半導体記憶装置にクロック同期式のデバイスを使用し、他の半導体記憶装置とインターリーブさせて動作可能とすることにより、記憶素子モジュールにおいて複数デバイスを同時に動作させることが可能となり、記憶素子モジュール全体の処理速度を向上できる。
【００５４】
また、半導体記憶装置において、セルフリフレッシュを行なわない高速アクセスモードを設定することにより、高速アクセスモード中は、セルフリフレッシュを考慮せずに通常のサイクルタイムでの動作が可能となり、高速処理が可能となる。
【図面の簡単な説明】
【図１】（ａ）本発明に係るＭＣＰで構成されたメモリモジュールにおけるメモリ構成を示した図、及び（ｂ）本発明に係るメモリモジュールに使用されるワークＲＡＭの構成を示した図
【図２】ワークＲＡＭのクロック同期式動作について説明したタイムチャート
【図３】３つのワークＲＡＭに対するコマンド入力のタイミングの一例を示した図
【図４】セルフリフレッシュ動作継続中に準備コマンド（ＭＲＳコマンド）が入力された場合の読み出し動作についての制御を説明したタイムチャート
【図５】セルフリフレッシュ動作継続中に準備コマンド（ＭＲＳコマンド）が入力された場合の書き込み動作についての制御を説明したタイムチャート
【図６】セルフリフレッシュが行なわれていない状態で準備コマンド（ＭＲＳコマンド）が入力され、その後にセルフ周期がきたときの制御を説明したタイムチャート
【図７】高速アクセスモード時の制御を説明するためのタイムチャート
【図８】従来のＭＣＰで構成されたメモリモジュールの構成を示した図
【符号の説明】
１０ａ〜１０ｃ　ワークＲＡＭ、　１１　メモリセル、　２７　制御回路、　２７ａ　コマンド発生部、　２３　セルフリフレッシュ周期発生回路、　２５　セルフリフレッシュ制御信号発生回路、　３１　アドレスピン、　３３　データピン、　３５　制御ピン、　４１　フラッシュメモリ、　１００　ＭＣＰで構成されたメモリモジュール。

Claims (9)

1. 複数の半導体記憶装置を１つのパッケージ内に封止した記憶素子モジュールであって、
   前記複数の半導体記憶装置の中から一の半導体記憶装置を選択するチップイネーブル信号を入力するチップイネーブルピンと、半導体記憶装置の動作を制御する信号であってチップイネーブル信号以外の制御信号を入力する制御ピンと、アドレスを入力するアドレスピンと、データを入出力するデータピンとを有し、
   チップイネーブルピンを各半導体記憶装置毎に設け、制御ピン、アドレスピン及びデータピンを各半導体記憶装置間で共有し、
   前記半導体記憶装置をクロック同期式で動作するデバイスで構成して、半導体記憶装置間のインターリーブ動作を可能にしたことを特徴とする記憶素子モジュール。
2. 前記半導体記憶装置はセルフリフレッシュ動作が必要なメモリであり、
   前記半導体記憶装置にリード又はライト動作させる際には、その半導体記憶装置に対し、所定の準備コマンドを入力し、該準備コマンドの入力から所定時間経過後に前記リードコマンド又はライトコマンドを入力することを特徴とする請求項１記載の記憶素子モジュール。
3. 前記所定時間はセルフリフレッシュ動作の開始から完了までに要する時間以上に設定されることを特徴とする請求項２記載の記憶素子モジュール。
4. 前記半導体記憶装置は、セルフリフレッシュ動作を行なっていないときに前記準備コマンドを入力したときは、該準備コマンドに続いて入力したリードコマンド又はライトコマンドの実行完了まではセルフリフレッシュ動作を行なわないよう動作することを特徴とする請求項２記載の記憶素子モジュール。
5. メモリセルを有し、該メモリセルに対してセルフリフレッシュ動作を行なう半導体記憶装置であって、
   所定の開始コマンドを入力したときに、前記メモリセルのセルフリフレッシュを行なわないように、高速にアクセスを可能とするモードである高速アクセスモードに入り、所定の終了コマンドを入力したときに該高速アクセスモードを終了するよう動作することを特徴とする半導体記憶装置。
6. 前記高速アクセスモードを終了したときに、メモリセルのセルフリフレッシュすべき全アドレスのうちの一部についてセルフリフレッシュを行なうことを特徴とする請求項５記載の半導体記憶装置。
7. 前記高速アクセスモードを終了したときに、メモリセルのセルフリフレッシュすべき全アドレスについてセルフリフレッシュを一時に行なうことを特徴とする請求項５記載の半導体記憶装置。
8. クロック同期式の半導体記憶装置であることを特徴とする請求項５記載の半導体記憶装置。
9. アドレス信号の遷移によってアクセス動作の１サイクルが規定されるアドレス遷移式の半導体記憶装置であることを特徴とする請求項５記載の半導体記憶装置。

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