JP2007503069A - 選択的バンクリフレッシュ - Google Patents

Abstract

本発明は、メモリコントローラから命令シグナルを受け取るメモリ装置が有する複数のメモリバンクをリフレッシュする方法に関するものである。この方法には、メモリ装置が受け取った命令信号を参照する工程と、複数のメモリバンクのうち、不適切な内容を含む特定のひとつがリフレッシュされることにより電力が不必要に消費されることを回避するように、参照された命令信号に基づいて複数のメモリバンクをリフレッシュするリフレッシュ工程とを含む。

Description

発明の詳細な説明

〔背景技術〕
〔技術分野〕
本発明は、メモリシステムの分野に関するものであり、特にリフレッシュ動作を行うメモリシステムに関するものである。

〔関連技術についての議論〕
様々なタイプのパーソナルコンピュータ、例えば、デスクトップコンピュータやバッテリ駆動型のノートブックコンピュータは、中央処理ユニット（ＣＰＵ）および当該中央処理ユニットにアクセスする主記憶装置を備えていることは当業者にとって周知である。中央処理ユニットは、主記憶装置にロードされたプログラムを実行し、続いて、プログラムを実行することによって得られた結果を主記憶装置のバンク内の作業領域に書き込み、このようにしてコンピュータ処理が行われる。

主記憶装置は、ＳＲＡＭ（static RAM）やＤＲＡＭ（dynamic RAM）などのランダムアクセスメモリ（ＲＡＭ）からなっている。主記憶装置として、ＤＲＡＭが一般に用いられている。なぜなら、ＤＲＡＭは、単純なセル構造を有しており、安いからである。従って、以下での議論は、公知のＤＲＡＭメモリシステムに絞ることにする。

主記憶装置のＤＲＡＭメモリセルは、マトリクス状に配置されている。個々のメモリセルにアドレスするために、まず、アクティブコマンドが行アドレスを用いて発行され、そして、読み込みまたは書き込み命令が列アドレスを用いて発行される。ＤＲＡＭメモリセルでは、データはキャパシタにおける電荷として格納される。そのため、データがメモリセルに書き込まれ、長時間放置されたときには、その電荷はキャパシタからリークし、格納されていたデータは消失してしまう。このようなデータの消失を防ぐために、書き込まれたデータは、所定の間隔でリフレッシュまたは再書込みされる必要がある。

公知のリフレッシュ動作は、特定のメモリセルの行にアクセスし、当該行に沿っているすべてのセルをリフレッシュする工程を含んでいる。すべての行アドレスをリフレッシュするために、リフレッシュアドレスを逐次的に示すリフレッシュアドレスカウンタが必要とされる。さらに、公知のリフレッシュ動作では、リフレッシュサイクルが備わっているか、または所定の間隔でリフレッシュ要求が発行される。

メモリの内容をリフレッシュするための公知の方法のひとつは、アクティブ-プリチャージコマンド・シーケンスによって、連続的にすべての行にアクセスすることである。この方法では、リフレッシュアドレスカウンタは、メモリの外部から供給されるリフレッシュ行アドレスを指し示す。

２つめの公知のリフレッシュ動作は、オート・リフレッシュとして知られるものであり、オート・リフレッシュコマンドを送信することにより、リフレッシュ要求をメモリに供給するものである。そのリフレッシュアドレスは、ＤＲＡＭ内において、アドレスカウンタによって生成されるため、外部のアドレスカウンタを必要としない。

３つめのリフレッシュ動作は、セルフ・リフレッシュである。このセルフ・リフレッシュでは、残りのシステムの電源が落ちていても、ＤＲＡＭ内のデータをリフレッシュすることができる。セルフ・リフレッシュの間は、内部タイミング回路および内部アドレスカウンタが、格納されたデータを完全な状態で維持するのに十分短い間隔で、すべての行に対してリフレッシュ動作を生じさせる。この方法では、リフレッシュ動作の間隔を最適化でき、その他の回路をすべて停止することができるため、電力消費量をとても少なくすることができる。

図１は、ノーマル・リフレッシュ機能とセルフ・リフレッシュ機能とを有する、従来のコンピュータシステム１００の構成を示す概略図である。ＤＲＡＭアレイ１０３を含むＤＲＡＭ装置１０２およびメモリコントローラユニット１０４は、バス１０６およびＩ/Ｏ装置１０８によって互いに接続されている。ＤＲＡＭ装置１０２の外部には、ノーマル・リフレッシュ回路１１０およびグローバルクロック１１２が設けられている。このノーマル・リフレッシュ回路１１０は、メモリコントローラユニット１０４の一部を構成しており、メモリコントローラユニット１０４がメモリにアクセスしている間にリフレッシュ動作を行う。ＤＲＡＭ装置１０２の内部には、比較的低速のリフレッシュ動作を行うセルフ・リフレッシュ回路１１４およびセルフ・リフレッシュ回路１１４に比較的長い間隔のシグナルを供給する内部タイミング発生器１１６が設けられている。さらに、ＤＲＡＭ装置１０２をリフレッシュするために、ノーマル・リフレッシュ回路１１０かセルフ・リフレッシュ回路１１４かを選択するスイッチ１１８が設けられている。

スイッチ１１８がセルフ・リフレッシュ回路１１４を選択すれば、上述したように、公知のセルフ・リフレッシュ方法により、ＤＲＡＭアレイ１０３内のすべてのバンクが同時にリフレッシュされるか、または、外部からのプログラムによって指定されたバンクまたはその一部がリフレッシュされる。これにより、その内容が不適切であるが故にリフレッシュされる必要のないバンクがリフレッシュされるという状況が生み出される。ここでは、データがバンクに決して書き込まれないと想定されている。行アドレスを活性化およびプリチャージするためのリフレッシュ・シーケンスはエネルギーを消費するという事実に基づけば、そのような不必要なリフレッシュ動作は、不必要な電力消費を招くことになる。

〔発明の概要〕
本発明の第１の観点は、メモリコントロールシステムに関するものである。このメモリコントロールシステムは、メモリコントローラと、命令バスを介して上記メモリコントローラに接続されたメモリ装置とを備えており、命令信号は、上記メモリコントローラから上記メモリ装置へと送られる。上記メモリ装置は、複数のメモリバンクと、バンクリフレッシュ指示レジスタと、上記バンクリフレッシュ指示レジスタに接続され、上記命令信号を受け取り、上記バンクリフレッシュ指示レジスタの内容を制御する命令デコーダと、上記複数のメモリバンクおよび上記バンクリフレッシュ指示レジスタに接続されたリフレッシュ回路とを備えている。上記リフレッシュ回路は、上記複数のメモリバンクのうち、不適切な内容を含む特定のひとつをリフレッシュすることによる不要な電力消費を回避する。

本発明の第２の観点は、メモリコントローラからの命令信号を受け取るメモリ装置の複数のメモリバンクをリフレッシュする方法に関するものである。この方法は、メモリ装置が受け取った命令信号を参照する参照工程と、上記複数のメモリバンクのうち、不適切な内容を含む特定のひとつをリフレッシュすることによる不要な電力消費を回避するように、上記参照された命令信号に基づいて上記複数のメモリバンクをリフレッシュするリフレッシュ工程とを含む。

本発明の上記の観点は、メモリシステムをセルフ・リフレッシュする間の電力を低減できるという効果を奏するものである。

本発明は、その目的や効果とともに、添付された図面に関する下記の詳細な説明を参照することにより十分理解されるであろう。
図１は、ノーマル・リフレッシュ回路およびセルフ・リフレッシュ回路を含む従来のメモリ装置の形態を示す概略図である。
図２は、本発明のメモリシステムの第１の実施形態を示す概略図である。
図３は、図２に示されたメモリシステムにおいて行われる、本発明のリフレッシュ工程のフローチャートである。

〔発明の詳細な説明〕
本発明は、実施の形態と、図２および図３によって示された動作の様式とを概観することにより十分に理解されるであろう。図２に示すように、メモリシステム２００は、メモリコントローラ２０２とメモリ装置２０４とを備えている。メモリコントローラ２０２は、中央処理ユニット（不図示）によって発行されるメモリアクセス要求に応じて、メモリ装置２０４に対してメモリアクセス（読み取りアクセスと書き込みアクセスとを含む）を行う。

メモリコントローラ２０２およびメモリ装置２０４は、命令信号のための命令バス２０５、アドレス信号のためのアドレスバス２０７、データ信号、クロック信号（不図示）、データストローブ信号（不図示）のためのデータバス２０９によって互いに接続されている。

メモリコントローラ２０２は、ノーマル・リフレッシュ回路２０６を備えている。このノーマル・リフレッシュ回路２０６は、上述したものと同様にノーマル・リフレッシュ動作を行う。ノーマル・リフレッシュ回路２０６は、命令バス２０５を通してメモリ装置２０４へオート・リフレッシュ信号を送信することで、所定の間隔ごとにノーマル・リフレッシュサイクルを供給する。

メモリ装置２０４に組み込まれているのは、セルフ・リフレッシュ回路２１０、セルフ・リフレッシュタイマー２１４、命令デコーダ２１６、バンクリフレッシュ指示レジスタ２１２である。セルフ・リフレッシュ回路２１０は、リフレッシュアドレスカウンタとコントローラとを含んでいる。上記リフレッシュアドレスカウンタは、各リフレッシュサイクルでリフレッシュされる行アドレスを増加させるものである。上記コントローラは、リフレッシュ要求に応答して、メモリの内容が消失することを避けることができる所定の間隔以内で、すべての行がリフレッシュされるように、行アドレスへのアクセスを制御するものである。上記アドレスカウンタは、すべての行アドレスをカバーし、最も大きい行アドレスがリフレッシュされた後に、最も小さい行アドレスから再びカウントを始める。組み込まれたリフレッシュ回路２１０は、対応するリフレッシュ要求を受け取ると、ノーマル・リフレッシュ動作またはセルフ・リフレッシュ動作を行う。ノーマル・リフレッシュ動作は、ノーマル・リフレッシュ回路２０６からのメモリオート・リフレッシュ要求に応答し、指定された行アドレスにアクセスすることで実現される。

セルフ・リフレッシュ動作は、メモリコントローラ２０２からのそれぞれの命令シーケンスを通じて、メモリ装置２０４がセルフ・リフレッシュモードになっているときに始められる。セルフ・リフレッシュモードでは、メモリコントローラ２０２からセルフ・リフレッシュ回路２１０へ、セルフ・リフレッシュタイマー２１４によって定められる所定の時間間隔でセルフ・リフレッシュ要求が発行される。最新式のメモリ装置では、そのようなセルフ・リフレッシュ回路は、メモリ装置２０４が有するすべてのメモリバンク２０８に対して、アクティブ/プリチャージ・シーケンスを同時に行う。本発明において好適に使用できる公知のセルフ・リフレッシュ回路は、インフィネオン社によって製造販売されている２５６ビット-ＤＤＲ-ＳＤＲＡＭ（部品番号ＨＹＢ２５Ｄ２５６１６ＯＢＴ-６）である。

図２に示すように、メモリ装置２０４は、命令デコーダ２１６とセルフ・リフレッシュ回路２１０とに接続しているバンクリフレッシュ指示レジスタ２１２を備えている。レジスタ２１２は、各メモリバンク２０８に対応する１ビットを有している。

命令デコーダ２１６は、メモリバンク２０８に対するすべての書き込み命令をモニターし、バンクリフレッシュ指示レジスタ２１２の内容を制御する。以下では、第ｉメモリバンクに対応するビットをＢｉ（ｉ＝０、１、２、・・・ｎ）と表す。各ビットＢｉは、第ｉメモリバンクがセルフ・リフレッシュ動作中にリフレッシュされる必要があるかどうかを示している。各ビットＢｉは、オート・リフレッシュまたはセルフ・リフレッシュのどちらの場合にも、第ｉメモリバンクがリフレッシュされる必要があるかどうかを示すものとしても利用される。例えば、もしビットＢｉが高い値の場合、第ｉメモリバンクはリフレッシュされなければならない。もし、ビットＢｉが低い値の場合、第ｉメモリバンクはリフレッシュされる必要はない。メモリバンクｉは、メモリ装置が起動してから、または、特別な命令シーケンスにより対応するビットＢｉが最後にリセットされてから、データが当該バンクに書き込まれたときに、リフレッシュが必要であると示される。

バンクリフレッシュ指示レジスタ２１２の内容は、メモリ装置２０４の起動シーケンスの間に、すべて最初はローレベルに設定される。その後、バンクリフレッシュ指示レジスタ２１２の内容は、メモリ装置２０４の命令デコーダ２１６によって制御される。書き込み命令がメモリ装置２０４に発行されたときには、命令デコーダ２１６は、この書き込み命令を解読し、データがどこに書き込まれるのかを示すバンクアドレスも解読する。次に、命令デコーダ２１６は、バンクリフレッシュ指示レジスタ２１２が有するアドレスバンクの、対応するビットＢｉをハイレベルに設定する。このように、命令デコーダ２１６は、どのメモリバンクにデータが含まれているのかを明らかにする。通常、拡張モードレジスタセットと称される命令シーケンスは、バンクリフレッシュ指示レジスタ２１２のひとつのビット、または、そのすべてのビットをローレベルにプログラム/リセットするために使用され得るものである。このように、命令シーケンスは、バンクリフレッシュ指示レジスタ２１２をプログラムし、対応するメモリバンク２０８の内容が妥当なものであるか、リフレッシュされる必要がないかを示す。

セルフ・リフレッシュ回路２１０は、バンクリフレッシュ指示レジスタ２１２の内容を参照し、バンクリフレッシュ指示レジスタ２１２の対応するビットＢｉがハイレベルであるバンクに対してのみアクティブ/プリチャージ・シーケンスを開始する。対応するビットＢｉがローレベルであるバンクに対しては、セルフ・リフレッシュ回路２１０は、これらのバンクのワードラインをリフレッシュすることを抑制する。このように、回路２１０は、バンクリフレッシュ指示レジスタ２１２内の対応するビットＢｉの値がローレベルであることによって、リフレッシュされる必要のないと示されたバンクをリフレッシュすることにより不必要に電力が消費されることを回避する。回路２１０は、セルフ・リフレッシュモードの場合のみ、または、セルフ・リフレッシュとオート・リフレッシュの両方の場合に、バンクリフレッシュ指示レジスタ２１２を参照してもよい。

図３に示すように、２つの並行なプロセスは、セルフ・リフレッシュ・プロセスおよび、オート・リフレッシュ・プロセスをも含めた処理を伴うプロセス３００を制御するものである。この２つのプロセスは、命令デコーダ２１６を含む、グローバルコントロール回路によって実行される。サブプロセス３０２は、バンクリフレッシュ指示レジスタ２１２の内容を制御する。メモリ装置が起動すると（ステップ３０４）、ステップ３０６においてレジスタのすべてのビットＢｉがローレベル（論理上の０に等しい）にリセットされる。メモリ装置２０４において或る命令が命令デコーダ２１６によって検出されると、その命令は、バンクリフレッシュ指示レジスタ２１２に対する拡張モードレジスタセットであるかどうかがステップ３０８において検査される。もし、そうであれば、拡張モードレジスタセットに与えられたバンクアドレスが、命令デコーダ２１６によってステップ３１０において解読され、バンクリフレッシュ指示レジスタ２１２の対応するビットＢｉが、拡張モードレジスタセットにさらに与えられた値に、ステップ３１２において設定または再設定される。もし、その命令が拡張モードレジスタセットではないか、または、そのビットがステップ３１２で設定/再設定されているのであれば、その命令は、書き込み命令であるかどうかがステップ３１４で検査される。書き込み命令が検出された場合は、そのバンクアドレスは、ステップ３１６にて解読され、対応するビットＢｉをステップ３１８でハイレベル（論理上の１に等しい）に設定する。第２並行サブプロセス３２０は、リフレッシュのフローである。セルフ・リフレッシュまたはオート・リフレッシュがステップ３２２において検出されると、セルフ・リフレッシュ回路は、リフレッシュ動作におけるバンクの行の活性化に先立って、バンクリフレッシュ指示レジスタの内容をステップ３２４において読み出す。そして、バンクリフレッシュ指示レジスタの対応するビットＢｉがローレベル（論理上の０に等しい）であるバンクのみがステップ３２６にてリフレッシュされる。

上述したプロセス３００の説明に基づけば、メモリコントローラ２００およびメモリ装置２０４の設計は、サムスン、マイクロン、エルピーダ、インフィネオンなどの業者から販売されている既存のＤＲＡＭ製品を基礎としたものであり、あらゆるＤＲＡＭ設計者や一般論理設計者にとって極めて明白である。

前述の説明は、発明の一例を示すものであり、本発明を限定するものではない。以下に添付された請求項の範囲から離れることなく、様々な付加、置換、およびその他の変更を本発明に対して行うことができる。

ノーマル・リフレッシュ回路およびセルフ・リフレッシュ回路を含む従来のメモリ装置の形態を示す概略図である。 本発明のメモリシステムの第１の実施形態を示す概略図である。 図２に示されたメモリシステムにおいて用いられる、本発明のリフレッシュ動作のフローチャートである。

Claims (25)

1. メモリコントローラと、
   命令バスを介して上記メモリコントローラに接続されたメモリ装置とを備え、
   命令信号は、上記メモリコントローラから上記メモリ装置へと送られ、
   上記メモリ装置は、
   複数のメモリバンクと、
   バンクリフレッシュ指示レジスタと、
   上記バンクリフレッシュ指示レジスタに接続され、上記命令信号を受け取り、上記バンクリフレッシュ指示レジスタの内容を制御する命令デコーダと、
   上記複数のメモリバンクおよび上記バンクリフレッシュ指示レジスタに接続されたリフレッシュ回路とを備え、
   上記リフレッシュ回路は、上記複数のメモリバンクのうち、不適切な内容を含む特定のひとつをリフレッシュすることによる不要な電力消費を回避することを特徴とするメモリコントロールシステム。
2. 上記リフレッシュ回路は、上記複数のメモリバンクがそこに書き込まれたデータを含む場合のみ、当該複数のメモリバンクをリフレッシュする請求項１に記載のメモリコントロールシステム。
3. 上記メモリコントローラは、オート・リフレッシュ信号を上記命令バスを介して上記メモリ装置へ送るノーマル・リフレッシュ回路を備えていることを特徴とする請求項１に記載のメモリコントロールシステム。
4. 上記リフレッシュ回路は、
   リフレッシュサイクルにおいてリフレッシュされる行アドレスを増加させるリフレッシュアドレスカウンタと、
   リフレッシュされることをリフレッシュ要求によって要求された行アドレスへのアクセスを制御するコントローラとを備えることを特徴とする請求項１に記載のメモリコントロールシステム。
5. 上記バンクリフレッシュ指示レジスタは、上記メモリ装置が有する上記複数のメモリバンクのうちのひとつとそれぞれ対応する１ビットを有しており、
   上記ビットは、対応する、上記複数のメモリバンクのうちのひとつが、リフレッシュ動作の間にリフレッシュされる必要があるかどうかを示す値を有していることを特徴とする請求項１に記載のメモリコントロールシステム。
6. 上記ビットは、上記対応するメモリバンクが、そこに書き込まれたデータを有しているかどうかを示す値を有していることを特徴とする請求項５に記載のメモリコントロールシステム。
7. 上記デコーダは、上記命令および当該命令のバンクアドレスの解読を行い、当該解読に基づいて上記ビットの上記値を設定することを特徴とする請求項６に記載のメモリコントロールシステム。
8. 上記リフレッシュ回路は、上記バンクリフレッシュ指示レジスタを参照し、上記ビットが高いレベルに設定されているときに、上記複数のメモリバンクのうちのひとつに対してアクティブ/プリチャージ・シーケンスを開始することを特徴とする請求項１に記載のメモリコントロールシステム。
9. 上記リフレッシュ回路は、セルフ・リフレッシュモードの場合にのみ、上記バンクリフレッシュ指示レジスタを参照することを特徴とする請求項８に記載のメモリコントロールシステム。
10. 上記リフレッシュ回路は、セルフ・リフレッシュモードおよびオート・リフレッシュモードの両方において、上記バンクリフレッシュ指示レジスタを参照することを特徴とする請求項８に記載のメモリコントロールシステム。
11. 上記リフレッシュ動作は、オート・リフレッシュ動作であることを特徴とする請求項５に記載のメモリコントロールシステム。
12. 上記リフレッシュ動作は、セルフ・リフレッシュ動作であることを特徴とする請求項５に記載のメモリコントロールシステム。
13. 上記メモリコントローラは、ノーマル・リフレッシュ回路を備えていることを特徴とする請求項１に記載のメモリコントロールシステム。
14. 上記バンクリフレッシュ指示レジスタは、プログラム可能であることを特徴とする請求項１に記載のメモリコントロールシステム。
15. メモリコントローラからの命令信号を受け取る複数のメモリバンクをリフレッシュする方法であって、
    メモリ装置が受け取った命令信号を参照する参照工程と、
    上記複数のメモリバンクのうち、不適切な内容を含む特定のひとつをリフレッシュすることによる不要な電力消費を回避するように、上記参照された命令信号に基づいて上記複数のメモリバンクをリフレッシュするリフレッシュ工程とを含むことを特徴とする方法。
16. 上記参照工程は、
    上記メモリ装置が書き込み命令を受け取ったかどうかを確認する工程と、
    上記複数のメモリバンクのうちのひとつが、そこに格納されたデータを有していることを示す工程とを含むことを特徴とする請求項１５に記載の方法。
17. 上記リフレッシュ工程は、セルフ・リフレッシュ動作であることを特徴とする請求項１５に記載の方法。
18. 上記リフレッシュ工程は、オート・リフレッシュ動作であることを特徴とする請求項１５に記載の方法。
19. バンクリフレッシュ指示レジスタの１ビットを、上記参照工程に基づいた値に設定し、上記複数のメモリバンクをリフレッシュするリフレッシュ工程は、上記ビットの値に基づいて行われることを特徴とする請求項１５に記載の方法。
20. 上記ビットは、上記複数のメモリバンクが起動するときに、低い値にリセットされることを特徴とする請求項１９に記載の方法。
21. 上記ビットの値が高い場合に、上記リフレッシュ工程が行われることを特徴とする請求項１９に記載の方法。
22. 上記ビットの値が低い場合に、上記リフレッシュ工程が行われないことを特徴とする請求項１９に記載の方法。
23. 上記参照工程は、
    上記メモリ装置に対して発行されたすべての書き込み命令を解読する工程と、
    データが書き込まれる先のバンクアドレスを解読する工程とを含むことを特徴とする請求項１９に記載の方法。
24. 上記ビットを高いレベルに設定する工程をさらに含むことを特徴とする請求項２３に記載の方法。
25. 拡張モードレジスタセットと通称される、特別な命令シーケンスによって、上記ビットを低いレベルにリセットする工程をさらに含むことを特徴とする請求項２３に記載の方法。
    
    

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