KR100455393B1 - 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템. - Google Patents

리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템. Download PDF

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Abstract

리프레시 플래그를 발생시키는 반도체 메모리 장치 및 반도체 메모리 시스템이 개시된다. 본 발명에 따른 반도체 메모리 장치는 오실레이터, 리프레시 타이머, MRS 부 및 리프레시 제어부를 구비하는 것을 특징으로 한다. 오실레이터는 오실레이터 출력 신호를 발생한다. 리프레시 타이머는 소정의 제 1 및 제 2 제어 신호, 오실레이터 출력 신호 및 외부 클럭 신호에 응답하여 리프레시 펄스를 발생한다. MRS 부는 어드레스 신호 및 외부 명령에 응답하여, 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 상기 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 상기 제 2 제어 신호를 발생한다. 리프레시 제어부는 상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생한다. 상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력된다.
본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 시스템은 DRAM을 SRAM 대체 메모리로 이용할 경우, 리프레시로 인한 메모리 면적의 증가나 독출/기입에 소요되는 사이클 시간(cycle time)의 증가 문제를 제거할 수 있는 장점이 있다.

Description

리프레시 플래그를 발생시키는 반도체 메모리 장치 및 반도체 메모리 시스템.{Semiconductor memory device and semiconductor memory system with outputting refresh flag}
본 발명은 반도체 메모리 장치에 관한 것으로서 특히, 디램(DRAM :Dynamic Random Access Memory)과 같이 데이터의 유지에 리프레시를 필요로 하는 반도체 메모리 장치 및 반도체 메모리 시스템에 관한 것이다.
현재, 휴대 전화 등의 간이 단말기에는 SRAM(SRAM : Static Random Access Memory)이 장착되어 있으나, SRAM의 집적도의 한계에 도달함에 따라 SRAM 대신 DRAM을 사용하는 방식이 증가되고 있다. 이는 미국 특허 번호 6,275,437, 미국 특허 번호 4,984,208, 미국 특허 번호 5,999,474등에서 설명되고 있다.
그런데 , 이 경우 DRAM은 SRAM과 달리 데이터 유지에 리프레시가 필요하며, 리프레시의 수행이 DRAM 의 동작 특성에 미치는 영향은 크다. 이를 극복하기 위해 미국 특허 번호 5,999,474에서는 다중 뱅크(multi-bank) 구조와 캐쉬(cache) 메모리를 구비하여 리프레시 동작을 숨기고 있다.
또한 미국 특허 번호 6,275,437에서는 한 개의 외부 명령(command)에 리프레시를 위한 워드 라인(word line) 동작과 노말 억세스(normal access)를 위한 워드 라인(word line) 동작을 구현하여 리프레시 동작을 숨기고 있다. 미국 특허 번호 6,275,437에서, 리프레시는 내부의 리프레시 타이머(refresh timer)를 사용하여 수행되므로 메모리 컨트롤러가 리프레시를 신경 쓰지 않고 메모리에 접근(access)할 수 있다고 설명하고 있다.
그러나 미국 특허 번호 5,999,474와 같이 캐쉬 메모리를 사용하는 경우, 캐쉬 메모리를 구비하기 위한 면적 증가가 필요하며, 특정 뱅크에 대한 외부 접근(access)이 계속되는 경우 캐쉬 메모리 미스(cache memory miss)가 연속적으로 발생된다면 리프레시 실패(refresh fail)가 발생될 가능성이 있다. 캐쉬 메모리 접근(cache memory access)이 통계적인 추측에 의존함을 고려한다면 리프레시 실패(refresh fail)를 완전히 피하는 것이 어렵다는 문제가 있다.
한편, 미국 특허 번호 6,275,437 및 미국 특허 번호 4,984,208에서와 같이, 노말 억세스(normal access), 즉, 기입/독출 접근(Read/Write access), 마다 리프레시를 위한 로우 사이클(row cycle) 동작과 노말 로우 사이클(normal row cycle) 동작이 모두 수행될 수 있도록 하면, 로우 사이클 시간(row cycle time)이 증가되어 통상의 DRAM 리프레시 사이클 시간(refresh cycle time)보다 독출/기입(read/write)에 소요되는 사이클 시간(cycle time)이 증가되는 문제가 있다. 물론 미국 특허 번호 6,275,437에서는 리프레시 사이클 시간이 증가되는 문제를 극복하기 위해 별도의 기입 버퍼(write buffer)가 존재하지만, 여전히 독출/기입(read/write)에 소요되는 사이클 시간(cycle time)이 증가된다.
도 1은 일반적인 메모리 및 메모리 컨트롤러를 나타내는 블록도이다.
종래의 메모리(120)는 리프레시 동작이 전적으로 메모리 컨트롤러(110)에 의하여 제어된다. 즉, 메모리 컨트롤러(110)안에 리프레시 카운팅 수단이 존재하고, 메모리의 데이터 보유 시간 스펙(data retention time specification)을 기준으로 주기적인 리프레시 명령이 발생된다. 이 경우 메모리(120)로의 기입/독출 등의 명령어(COMMAND)의 전달이 리프레시가 수행되는 동안에는 메모리 컨트롤러(110) 내부에서 지연되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 메모리 장치의 면적의 증가나 독출/기입에 소요되는 사이클 시간(cycle time)의 증가를 제거할 수 있는 SRAM 대체용 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 메모리 장치의 면적의 증가나 독출/기입에 소요되는 사이클 시간(cycle time)의 증가를 제거할 수 있는 SRAM 대체용 반도체 메모리 시스템을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 메모리 및 메모리 컨트롤러를 나타내는 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 본 발명의 다른 제 1 실시예에 따른 반도체 메모리 시스템의 블록도이다.
도 6은 도 5의 메모리 컨트롤러를 나타내는 블록도이다.
도 7은 본 발명의 다른 제 2 실시예에 따른 반도체 메모리 시스템의 블록도이다.
도 8은 본 발명의 다른 제 2 실시예에 따른 반도체 메모리 시스템의 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 오실레이터, 리프레시 타이머, MRS 부 및 리프레시 제어부를 구비하는 것을 특징으로 한다.
오실레이터는 오실레이터 출력 신호를 발생한다. 리프레시 타이머는 소정의 제 1 및 제 2 제어 신호, 오실레이터 출력 신호 및 외부 클럭 신호에 응답하여 리프레시 펄스를 발생한다.
MRS 부는 어드레스 신호 및 외부 명령에 응답하여, 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 상기 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 상기 제 2 제어 신호를 발생한다.
리프레시 제어부는 상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생한다. 상기 리프레시 제어 신호는 상기 메모리셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력된다.
상기 외부 클럭 신호는 상기 반도체 메모리 장치가 파워 다운 모드인 경우에 발생되는 파워 다운 신호가 디스에이블되면 상기 리프레시 타이머로 인가되고, 상기 오실레이터 출력 신호는 상기 파워 다운 신호가 인에이블 되면 상기 리프레시 타이머로 인가되는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 외부 클럭 신호를 분주하여 상기 타이머로 인가하는 분주기를 더 구비하는 것을 특징으로 한다. 상기 제 1 및 제 2 제어 신호는 MRS 신호인 것을 특징으로 한다. 상기 외부 클럭 신호는 상기 반도체 메모리 장치의 기준 클럭 신호인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 리프레시 타이머, MRS 부 및 리프레시 제어부를 구비하는 것을 특징으로 한다.
리프레시 타이머는 소정의 제 1 및 제 2 제어 신호 및 외부 클럭 신호에 응답하여 리프레시 펄스를 발생한다. MRS 부는 어드레스 신호 및 외부 명령에 응답하여 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생한다.
리프레시 제어부는 상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생한다. 상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력된다.
상기 반도체 메모리 장치는 상기 외부 클럭 신호를 분주하여 상기 타이머로인가하는 분주기를 더 구비하며, 상기 외부 클럭 신호는 상기 반도체 메모리 장치의 기준 클럭 신호인 것을 특징으로 한다. 상기 제 1 및 제 2 제어 신호는 MRS 신호인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 오실레이터, 리프레시 타이머, MRS 부 및 리프레시 제어부를 구비하는 것을 특징으로 한다.
오실레이터는 오실레이터 출력 신호를 발생한다. 리프레시 타이머는 소정의 제 1 및 제 2 제어 신호 및 오실레이터 출력 신호에 응답하여 리프레시 펄스를 발생한다.
MRS 부는 어드레스 신호 및 외부 명령에 응답하여 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생한다.
리프레시 제어부는 상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생한다. 상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력된다.
상기 오실레이터는 상기 반도체 메모리 장치의 동작 상태 또는 대기 상태에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 오실레이터는 상기 반도체 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 반도체 메모리 장치의 동작 온도를 센싱하는 온도 센서를 더 구비하고, 상기 온도 센서는 상기 반도체 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호를 상기 오실레이터로 인가하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 제 1 및 제 2 제어 신호는 MRS 신호인 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 시스템은 제 1 내지 제 M 메모리 모듈들 및 메모리 컨트롤러를 구비하는 것을 특징으로 한다.
제 1 내지 제 M 메모리 모듈들은 어드레스 신호 및 외부 명령을 수신하고, 내부에 리프레시 타이머를 구비하며, 메모리 셀이 리프레시 되는 동안 리프레시 플래그를 발생하는 N 개의 메모리 장치를 구비한다.
메모리 컨트롤러는 상기 리프레시 플래그에 응답하여 상기 어드레스 신호 및 상기 외부 명령의 발생을 제어한다.
상기 N 개의 메모리 장치가 구비하는 각각의 리프레시 타이머는 오실레이터 출력 신호 또는 외부 클럭 신호에 응답하여 상기 메모리 셀을 리프레시 시키며, 동시에 리셋 되는 것을 특징으로 한다.
상기 외부 클럭 신호는 상기 메모리 장치가 파워 다운 모드인 경우에 발생되는 파워 다운 신호가 디스에이블되면 상기 리프레시 타이머로 인가되고, 상기 오실레이터 출력 신호는 상기 파워 다운 신호가 인에이블 되면 상기 리프레시 타이머로인가되는 것을 특징으로 한다.
상기 메모리 장치는 상기 외부 클럭 신호를 분주하여 상기 타이머로 인가하는 분주기를 더 구비할 수 있다. 상기 제 1 및 제 2 제어 신호는 MRS 신호인 것을 특징으로 한다. 상기 외부 클럭 신호는 상기 반도체 메모리 시스템의 기준 클럭 신호인 것을 특징으로 한다.
상기 메모리 컨트롤러는 메모리 비지 신호 발생부 및 명령 제어부를 구비한다.
메모리 비지 신호 발생부는 상기 리프레시 플래그를 수신하여 메모리 비지 신호를 발생한다. 명령 제어부는 CPU 로부터 메모리 접근 명령을 수신하고, 상기 메모리 비지 신호에 응답하여 상기 어드레스 신호 및 상기 외부 명령을 상기 메모리 장치로 인가하거나 인가를 보류한다.
상기 명령 제어부는 피포(FIFO : First-In First Out)인 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 메모리 시스템은 메모리 컨트롤러 및 메모리 모듈을 구비하는 것을 특징으로 한다.
메모리 컨트롤러는 소정의 출력 리프레시 플래그에 응답하여 어드레스 신호 및 외부 명령의 발생을 제어한다. 메모리 모듈은 상기 어드레스 신호 및 상기 외부 명령을 수신하고, 메모리 셀이 리프레시 되는 동안 제 1 내지 제 N 리프레시 플래그를 발생하는 제 1 내지 제 N 메모리 장치를 구비한다.
상기 메모리 모듈은 상기 제 1 내지 제 N 플래그 신호들 중 하나라도 활성화되면 상기 활성화된 플래그 신호를 상기 출력 플래그 신호로서 출력하는 출력 연산부를 구비하는 것을 특징으로 한다.
상기 각각의 메모리 장치는 오실레이터, 리프레시 타이머, MRS 부 및 리프레시 제어부를 구비한다.
오실레이터는 오실레이터 출력 신호를 발생한다. 리프레시 타이머는 소정의 제 1 및 제 2 제어 신호 및 상기 오실레이터 출력 신호에 응답하여 리프레시 펄스를 발생한다.
MRS 부는 상기 어드레스 신호 및 상기 외부 명령에 응답하여 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생한다.
리프레시 제어부는 상기 리프레시 펄스에 응답하여 상기 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생한다. 상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 상기 리프레시 플래그로서 외부로 출력되는 것을 특징으로 한다.
상기 오실레이터는 상기 메모리 장치의 동작 상태 또는 대기 상태에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 오실레이터는 상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 제 1 내지 제 N 메모리 장치는 상기 메모리 장치 각각의 동작 온도를 센싱하는 온도 센서를 더 구비하고, 상기 온도 센서는 상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호를 상기 오실레이터로 인가하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 제 1 및 제 2 제어 신호는 MRS 신호인 것을 특징으로 한다. 상기 출력 연산부는 논리합 수단인 것을 특징으로 한다.
상기 메모리 컨트롤러는 메모리 비지 신호 발생부 및 명령 제어부를 구비한다.
메모리 비지 신호 발생부는 상기 리프레시 플래그를 수신하여 메모리 비지 신호를 발생한다. 명령 제어부는 CPU 로부터 메모리 접근 명령을 수신하고, 상기 메모리 비지 신호에 응답하여 상기 어드레스 신호 및 상기 외부 명령을 상기 메모리 장치로 인가하거나 인가를 보류한다.
상기 명령 제어부는 피포(FIFO : First-In First Out)인 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 메모리 시스템은 메모리 컨트롤러, 메모리 모듈 및 출력 연산부를 구비하는 것을 특징으로 한다.
메모리 컨트롤러는 소정의 출력 리프레시 플래그에 응답하여 어드레스 신호 및 외부 명령의 발생을 제어한다.
메모리 모듈은 상기 어드레스 신호 및 상기 외부 명령을 수신하고, 메모리 셀이 리프레시 되는 동안 제 1 내지 제 N 리프레시 플래그를 발생하는 제 1 내지 제 N 메모리 장치를 구비한다.
출력 연산부는 상기 제 1 내지 제 N 플래그 신호들 중 하나라도 활성화되면 상기 활성화된 플래그 신호를 상기 출력 플래그 신호로서 출력한다.
상기 각각의 메모리 장치는 오실레이터, 리프레시 타이머, MRS 부 및 리프레시 제어부를 구비한다.
오실레이터는 오실레이터 출력 신호를 발생한다. 리프레시 타이머는 소정의 제 1 및 제 2 제어 신호 및 상기 오실레이터 출력 신호에 응답하여 리프레시 펄스를 발생한다.
MRS 부는 기 어드레스 신호 및 상기 외부 명령에 응답하여 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생한다.
리프레시 제어부는 상기 리프레시 펄스에 응답하여 상기 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생한다. 상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 상기 리프레시 플래그로서 외부로 출력된다.
상기 오실레이터는 상기 메모리 장치의 동작 상태 또는 대기 상태에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 오실레이터는 상기 메모리 장치의 동작 온도에 의하여 제어되는 모드신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 제 1 내지 제 N 메모리 장치는 상기 메모리 장치 각각의 동작 온도를 센싱하는 온도 센서를 더 구비하고, 상기 온도 센서는 상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호를 상기 오실레이터로 인가하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 한다.
상기 제 1 및 제 2 제어 신호는 MRS 신호인 것을 특징으로 한다. 상기 출력 연산부는 논리합 수단인 것을 특징으로 한다.
상기 메모리 컨트롤러는 메모리 비지 신호 발생부 및 명령 제어부를 구비한다.
메모리 비지 신호 발생부는 상기 리프레시 플래그를 수신하여 메모리 비지 신호를 발생한다. 명령 제어부는 CPU 로부터 메모리 접근 명령을 수신하고, 상기 메모리 비지 신호에 응답하여 상기 어드레스 신호 및 상기 외부 명령을 상기 메모리 장치로 인가하거나 인가를 보류한다.
상기 명령 제어부는 피포(FIFO : First-In First Out)인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치(200)는 오실레이터(205), 리프레시 타이머(210), MRS 부(215) 및 리프레시 제어부(220)를 구비한다.
도 2에는 반도체 메모리 장치(200)의 동작을 좀 더 상세히 설명하기 위하여, 리프레시 어드레스 카운터(240), 메인 제어부(245), 어드레스 발생부(250), 로우 디코더(230), 센스 앰프(235), 메모리 셀(225)이 도시되어 있다.
오실레이터(205)는 오실레이터 출력 신호(OSCS)를 발생한다. 리프레시 타이머(210)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2), 오실레이터 출력 신호(OSCS) 및 외부 클럭 신호(ECLK)에 응답하여 리프레시 펄스(RFHP)를 발생한다.
리프레시 타이머(210)는 제 1 제어 신호(CTRL1) 및 제 2 제어 신호(CTRL2)에 응답하여 리프레시 주기를 설정한다. 그리고, 외부 클럭 신호(ECLK) 또는 오실레이터 출력 신호(OSCS)에 응답하여 시간 간격을 검출한다. 외부 클럭 신호(ECLK)는 반도체 메모리 장치(200)의 기준 클럭 신호이다. 제 1 및 제 2 제어 신호(CTRL1, CTRL2)에 대하여는 후술된다.
리프레시 타이머(210)의 리프레시 주기는 메모리 셀(225)의 데이터 보유 시간(data retention time)과 온도 및 잡음 등에 따라 다양하게 변화될 수 있다. 일반적으로, 반도체 메모리 장치(200)가 파워 다운 모드의 상태에 있어서 온도가 낮은 경우에는 데이터 보유 시간이 길어진다. 따라서 리프레시 주기를 길게 할 수 있다.
이러한 특성을 이용하여 반도체 메모리 장치(200)의 파워 다운 모드와 동작 모드에 따라 리프레시 타이머(210)로 인가되는 구동 신호를 다르게 할 수 있다.
외부 클럭 신호(ECLK)는 파워 다운 신호(PD)가 디스에이블 되면 리프레시 타이머(210)로 인가된다. 파워 다운 신호(PD)는 반도체 메모리 장치(200)가 파워 다운 모드인 경우에 인에이블 되는 신호이다. 파워 다운 신호(PD)가 인에이블 되면 오실레이터 출력 신호(OSCS)가 리프레시 타이머(210)로 인가된다.
즉, 반도체 메모리 장치(200)가 파워 다운 모드 일 경우에는 리프레시 타이머(210)는 오실레이터 출력 신호(OSCS)에 응답하여 일정한 주기마다 리프레시 펄스(RFHP)를 발생한다. 그리고, 반도체 메모리 장치(200)가 동작 모드일 경우에는 리프레시 타이머(210)는 외부 클럭 신호(ECLK)에 응답하여 일정한 주기마다 리프레시 펄스(RFHP)를 발생한다.
이 경우, 리프레시 주기는 제 1 제어 신호(CTRL1)를 이용하여 조절할 수 있다. 제 1 제어 신호(CTRL1)는 MRS 신호이다.
MRS 부(215)는 어드레스 신호(ADD) 및 외부 명령(COMM)에 응답하여, 리프레시 타이머(210)의 리프레시 펄스(RFHP) 발생 시간을 제어하는 제 1 제어 신호(CTRL1) 및 리프레시 타이머(210)를 리셋 시키는 제 2 제어 신호(CTRL2)를 발생한다.
제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 MRS 신호이다. 즉, 외부명령(COMM) 및 어드레스 신호(ADD)가 조합되어 제 1 제어 신호(CTRL1) 및 제 2 제어 신호(CTRL2)가 발생된다.
리프레시 타이머(210)에서 발생된 리프레시 펄스(RFHP)는 리프레시 제어부(230) 및 리프레시 어드레스 카운터(240)로 인가된다.
리프레시 제어부(220)는 리프레시 펄스(RFHP)에 응답하여 메모리 셀(225)을 리프레시하기 위한 리프레시 제어 신호(RFCS)를 발생한다. 리프레시 제어 신호(RFCS)는 메인 제어부(245)와 어드레스 발생부(240)로 인가된다.
리프레시 어드레스 카운터(240)는 리프레시 펄스(RFHP)에 응답하여 리프레시가 이루어질 메모리 셀의 로우 어드레스를 선택하기 위한 신호(RADD)를 어드레스 발생부(250)로 인가한다. 그러면 어드레스 발생부(250)는 리프레시 될 로우 어드레스 정보를 가지는 신호(RA)를 로우 디코더(230)로 인가한다.
메인 제어부(245)는 리프레시 제어 신호(RFCS)를 수신하고 워드 라인 활성화, 센싱 및 프리 차지 등을 제어하는 메인 제어 신호(MCTRLS)를 발생하여 로우 디코더(230) 및 센스 앰프(235)로 인가한다.
또한 리프레시 제어 신호(RFCS)는 메모리 셀(225)이 리프레시 되는 동안 리프레시 플래그(REF_FLAG)로서 외부로 출력된다. 버퍼(260)는 리프레시 제어 신호(RFCS)의 드라이빙 능력을 증가시킨 후 리프레시 플래그(REF_FLAG)로서 외부로 출력한다. 리프레시 플래그(REF_FLAG)가 외부로 출력되면 반도체 메모리 장치(200)는 리프레시 동작중임을 의미한다. 따라서, 리프레시 플래그(REF_FLAG)를 외부에서 인식하여 반도체 메모리 장치(200)를 제어하는데 이용할 수 있다. 이에 대해서는후술한다.
반도체 메모리 장치(200)는 외부 클럭 신호(ECLK)를 분주하여 리프레시 타이머(210)로 인가하는 분주기(255)를 더 구비한다. 외부 클럭 신호(ECLK)의 주기는 매우 짧으므로 리프레시 타이머(210)가 필요로 하는 주기를 외부 클럭 신호(ECLK)가 가지도록 분주기(255)를 이용한다.
이와 같은 구성을 가지는 반도체 메모리 장치(200)는 캐시 메모리의 사용으로 인한 반도체 메모리 장치의 면적의 증가나 독출/기입에 소요되는 사이클 시간(cycle time)의 증가 등의 문제없이 리프레시를 해결할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치(300)는 리프레시 타이머(310), MRS 부(315) 및 리프레시 제어부(320)를 구비한다.
도 2의 반도체 메모리 장치(200)의 리프레시 타이머(210)와 달리 도 3의 반도체 메모리 장치(300)의 리프레시 타이머(310)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2)와 외부 클럭 신호(ECLK)에 응답하여 동작된다. 이러한 차이점 외에는 도 3의 반도체 메모리 장치(300)의 동작은 도 2의 반도체 메모리 장치(200)와 동일하다. 따라서 동작에 관한 상세한 설명은 생략한다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치(400)는 오실레이터(405), 리프레시 타이머(410), MRS 부(415) 및 리프레시 제어부(420)를 구비한다.
오실레이터(405)는 오실레이터 출력 신호(OSCS)를 발생한다. 리프레시 타이머(410)는 제 1 및 제 2 제어 신호(CTRL1, CTRL2) 및 오실레이터 출력 신호(OSCS)에 응답하여 리프레시 펄스(RFHP)를 발생한다.
제 3 실시예에 따른 반도체 메모리 장치(400)의 리프레시 타이머(410)는 오실레이터 출력 신호(OSCS)에 응답하여 리프레시 펄스(RFHP)를 일정한 주기로 발생한다. 즉, 제 1 실시예에 따른 반도체 메모리 장치(200)의 리프레시 타이머(210)와는 달리 오실레이터 출력 신호(OSCS)만의 시간 간격을 검출하여 일정한 주기로 리프레시 펄스(RFHP)를 발생한다. 따라서, 오실레이터 출력 신호(OSCS)의 주기를 조절하여 리프레시 펄스(RFHP)의 발생 주기를 조절할 수 있다.
오실레이터(405)는 모드 신호(MODES)에 응답하여 오실레이터 출력 신호(OSCS)의 주기를 제어한다. 모드 신호(MODES)는 반도체 메모리 장치(400)의 동작 상태 또는 대기 상태에 응답하여 제어되는 신호이다.
예를 들어, 반도체 메모리 장치(400)의 대기 상태에서 모드 신호(MODES)는 로우 레벨(또는 하이 레벨)로 발생될 수 있다. 그러면 오실레이터(405)는 모드 신호(MODES)에 응답하여 오실레이터 출력 신호(OSCS)의 주기를 증가(또는 감소)시킨다. 오실레이터 출력 신호(OSCS)의 주기가 증가되면 리프레시 타이머(410)에 의하여 리프레시 펄스(RFHP)가 발생되는 주기가 길어진다. 리프레시 펄스(RFHP)의 발생 주기가 길어지면 결국, 메모리 셀(425)이 리프레시 되는 시간 간격이 길어진다.
모드 신호(MODES)는 반도체 메모리 장치(400)의 동작 온도에 의하여 제어되는 신호일 수도 있다. 즉, 오실레이터(405)는 상기 반도체 메모리 장치(400)의 동작 온도에 따라서 오실레이터 출력 신호(OSCS)의 발생 주기를 제어할 수 있다.
예를 들어, 반도체 메모리 장치(400)의 동작 온도가 낮으면 메모리 셀(425)의 데이터 보유 시간이 길어지므로 리프레시 주기를 길게 하여도 된다. 따라서 반도체 메모리 장치(400)의 동작 온도가 낮으면 모드 신호(MODES)를 로우 레벨로 발생시킨다.
그러면 오실레이터(405)는 모드 신호(MODES)에 응답하여 오실레이터 출력 신호(OSCS)의 주기를 증가(또는 감소)시킨다. 오실레이터 출력 신호(OSCS)의 주기가 증가되면 리프레시 타이머(410)에 의하여 리프레시 펄스(RFHP)가 발생되는 주기가 길어진다. 리프레시 펄스(RFHP)의 발생 주기가 길어지면 결국, 메모리 셀(425)이 리프레시 되는 시간 간격이 길어진다.
반도체 메모리 장치(400)는 반도체 메모리 장치(400)의 동작 온도를 센싱하는 온도 센서(455)를 더 구비할 수 있다. 온도 센서(455)는 반도체 메모리 장치(400)의 동작 온도에 의하여 제어되는 모드 신호(MODES)를 발생한다. 모드 신호(MODES)가 오실레이터(405)로 인가되어 오실레이터 출력 신호(OSCS)의 발생 주기를 제어하는 방법은 앞서 설명되었으므로 생략한다.
리프레시 펄스(RFHP)가 발생된 이후 메모리 셀(425)의 리프레시가 이루어지는 동작은 제 1 실시예에 따른 반도체 메모리 장치(200)와 동일하다. 따라서 도 4의 반도체 메모리 장치(400)의 상세한 동작 설명은 생략된다.
도 5는 본 발명의 제 1 실시예에 따른 반도체 메모리 시스템의 블록도이다.
도 6은 도 5의 메모리 컨트롤러를 나타내는 블록도이다.
도 5 및 도 6을 참조하면, 제 1 실시예에 따른 반도체 메모리 시스템(500)은 제 1 내지 제 M 메모리 모듈들(510, 550, 560) 및 메모리 컨트롤러(540)를 구비한다.
제 1 내지 제 M 메모리 모듈들(510, 550, 560)은 어드레스 신호(ADD) 및 외부 명령(COMM)을 수신하고, 내부에 리프레시 타이머를 구비하며, 메모리 셀이 리프레시 되는 동안 리프레시 플래그(REF_FLAG)를 발생하는 N 개의 메모리 장치(515, 520, 525, 530)를 구비한다.
N 개의 메모리 장치(515, 520, 525, 530)가 구비하는 각각의 리프레시 타이머는 오실레이터 출력 신호 또는 외부 클럭 신호(ECLK)에 응답하여 메모리 셀을 리프레시 시키며, 동시에 리셋 된다.
N 개의 메모리 장치들(515, 520, 525, 530)은 각각 도 2에 도시된 반도체 메모리 장치(200)와 동일한 구성을 갖는다. 따라서 메모리 장치들(515, 520, 525, 530)의 구성에 대한 설명은 생략한다.
메모리 컨트롤러(540)는 리프레시 플래그(REF_FLAG)에 응답하여 어드레스 신호(ADD) 및 외부 명령(COMM)의 발생을 제어한다.
좀더 설명하면, 메모리 컨트롤러(540)는 메모리 비지 신호 발생부(610) 및 명령 제어부(620)를 구비한다.
메모리 비지 신호 발생부(610)는 리프레시 플래그(REF_FLAG)를 수신하여 메모리 비지 신호(MEMBUSY)를 발생한다. 명령 제어부(620)는 CPU 로부터 메모리 접근 명령(MAR)을 수신하고, 메모리 비지 신호(MEMBUSY)에 응답하여 어드레스 신호(ADD)및 외부 명령(COMM)을 메모리 모듈(510)로 인가하거나 인가를 보류한다.
명령 제어부(620)는 피포(FIFO : First-In First Out)일 수 있다.
도 5 및 도 6을 참조하여 본 발명의 반도체 메모리 시스템(500)의 동작이 설명된다.
제 1 내지 제 M 메모리 모듈들(510, 550, 560)은 동일한 구성을 가진다. 따라서 제 1 메모리 모듈(510)의 동작에 대하여 설명한다.
제 1 메모리 모듈(510)은 N 개의 메모리 장치(515, 520, 525, 530)를 가진다. 따라서, N개의 메모리 장치(515, 520, 525, 530)는 내부의 메모리 셀에 대한 리프레시가 이루어지는 경우, 리프레시 플래그를 외부로 출력한다.
N 개의 메모리 장치(515, 520, 525, 530)는 하나의 메모리 컨트롤러(540)에 의하여 제어된다. 그런데 N 개의 메모리 장치(515, 520, 525, 530)가 출력하는 리프레시 플래그(REF_FLAG)가 각각 서로 다른 시간에 출력된다면, 메모리 컨트롤러(540)가 N 개의 메모리 장치(515, 520, 525, 530)를 제어하는 것이 어렵게된다. 또한 각각의 메모리 장치(515, 520, 525, 530)에서 출력되는 리프레시 플래그(REF_FLAG)가 모두 메모리 컨트롤러(540)로 입력되는 것은 비효율적이다.
따라서 도 5의 반도체 메모리 시스템(500)에서 N 개의 메모리 장치들(515, 520, 525, 530)은 동일한 외부 클럭 신호(ECLK)에 응답하여 리프레시 타이머(미도시)가 동작되도록 하고, 제 2 제어 신호(CTRL2)에 의하여 N 개의 메모리 장치들(515, 520, 525, 530)이 동시에 리셋 되도록 한다.
그러면, N 개의 메모리 장치들(515, 520, 525, 530)의 리프레시 타이머(미도시)가 동기 되어 N 개의 메모리 장치(515, 520, 525, 530)중 하나에서 발생되는 리프레시 플래그가 N 개의 메모리 장치(515, 520, 525, 530)를 대표하여 메모리 컨트롤러(540)로 인가된다. 따라서 하나의 메모리 컨트롤러(540)는 N 개의 메모리 장치(515, 520, 525, 530)를 효율적으로 제어할 수 있다.
메모리 컨트롤러(540)는 입력 핀(미도시)을 통하여 리프레시 플래그(REF_FLAG)를 수신한다. 메모리 비지 신호 발생부(610)는 리프레시 플래그(REF_FLAG)에 응답하여 메모리 비지 신호(MEMBUSY)를 발생한다.
명령 제어부(620)는 CPU 로부터 메모리 접근 명령(MAR)을 수신하여 외부 명령(COMM)과 어드레스 신호(ADD)를 메모리 모듈(510)로 인가한다. 이때 CPU 로부터 발생되는 메모리 접근 명령(MAR)은 해독부(630)에서 명령 제어부(620)가 인식할 수 있도록 번역되고, 번역된 명령(MAR_IPT)이 명령 제어부(620)로 인가된다.
메모리 비지 신호(MEMBUSY)가 발생되면 N 개의 메모리 장치들(515, 520, 525, 530)이 리프레시 동작을 수행중인 것을 의미하므로, 명령 제어부(620)는 외부 명령(COMM)과 어드레스 신호(ADD)의 인가를 보류한다.
명령 제어부(620)는 피포(FIFO : First-In First Out)일 수 있다. 피포는 메모리 비지 신호(MEMBUSY)에 응답하여 외부 명령(COMM)과 어드레스 신호(ADD)의 출력을 보류하지만 CPU 로부터 메모리 접근 명령(MAR)은 계속 받아들여 처리한다.
도 5의 반도체 메모리 시스템(500)은 하나의 메모리 컨트롤러(540)로 여러개의 메모리 모듈(510, 550, 560)을 효율적으로 제어할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리 시스템의 블록도이다.
도 7을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 시스템(700)은 메모리 컨트롤러(770) 및 메모리 모듈(710)을 구비한다.
메모리 컨트롤러(770)는 출력 리프레시 플래그(OREF_FLAG)에 응답하여 어드레스 신호(ADD) 및 외부 명령(COMM)의 발생을 제어한다. 메모리 모듈(710)은 어드레스 신호(ADD) 및 외부 명령(COMM)을 수신하고, 메모리 셀이 리프레시 되는 동안 제 1 내지 제 N 리프레시 플래그(REF_FLAG1~REF_FLAG N)를 발생하는 제 1 내지 제 N 메모리 장치(720, 730, 740, 750)를 구비한다.
메모리 모듈(710)은 제 1 내지 제 N 리프레시 플래그(REF_FLAG1~REF_FLAG N) 중 하나라도 활성화되면 활성화된 플래그 신호를 출력 리프레시 플래그 (OREF_FLAG)로서 출력하는 출력 연산부(760)를 구비한다. 출력 연산부(760)는 논리합 수단일 수 있다.
각각의 메모리 장치(720, 730, 740, 750)는 도 4의 반도체 메모리 장치(400)와 동일한 구성을 가지고 있다. 따라서 상세한 설명은 생략한다.
메모리 컨트롤러(770)는 도 6의 메모리 컨트롤러(540)와 동일한 구성을 가지고 있다. 따라서 상세한 설명은 생략한다. 제 1 내지 제 N 메모리 장치(720, 730, 740, 750)는 내부에 리프레시 타이머(미도시)를 구비하고, 리프레시 타이머(미도시)는 내부에 장착된 오실레이터(미도시)에서 출력되는 오실레이터 출력 신호에 응답하여 리프레시 펄스를 일정한 주기로 발생한다.
제 1 내지 제 N 메모리 장치(720, 730, 740, 750)가 각각 오실레이터를 구비하므로 리프레시 동작이 수행되는 시간도 서로 다를 수 있다. 그러면 제 1 내지 제N 리프레시 플래그(REF_FLAG1~REF_FLAG N)도 서로 다른 시간에 발생된다.
출력 연산부(760)는 제 1 내지 제 N 리프레시 플래그(REF_FLAG1~REF_FLAG N) 중 하나라도 활성화되면 활성화된 리프레시 플래그를 수신하여 출력 리프레시 플래그(OREF_FLAG)로서 메모리 컨트롤러(770)로 출력한다.
즉, N 개의 메모리 장치(720, 730, 740, 750)중 하나라도 리프레시 동작을 수행한다면 리프레시 플래그가 발생되고, N 개의 리프레시 플래그(REF_FLAG1~REF_FLAG N) 중 하나라도 활성화되면 활성화된 리프레시 플래그는 출력 리프레시 플래그(OREF_FLAG)로서 메모리 컨트롤러(770)로 출력된다. 그러면 메모리 컨트롤러(770)는 외부 명령(COMM)과 어드레스 신호(ADD)를 메모리 모듈로 인가하는 것을 보류한다. 이러한 기능을 하는 출력 연산부(760)는 논리합 수단일 수 있다.
도 5의 반도체 메모리 시스템(500)과 달리 도 7의 반도체 메모리 시스템(700)은 N 개의 메모리 장치(720, 730, 740, 750)가 외부 클럭 신호에 의하여 동기 되지 않고 서로 다른 시간에 동작되더라도 하나의 메모리 컨트롤러(770)로 메모리 모듈(710)을 효율적으로 제어할 수 있다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 메모리 시스템의 블록도이다.
도 8을 참조하면, 본 발명의 제 3 실시예에 따른 반도체 메모리 시스템(800)은 메모리 컨트롤러(870), 메모리 모듈(810) 및 출력 연산부(860)를 구비한다.
메모리 컨트롤러(870)는 출력 리프레시 플래그(OREF_FLAG)에 응답하여 어드레스 신호(ADD) 및 외부 명령(COMM)의 발생을 제어한다. 메모리 모듈(810)은 어드레스 신호(ADD) 및 외부 명령(COMM)을 수신하고, 메모리 셀이 리프레시 되는 동안 제 1 내지 제 N 리프레시 플래그(REF_FLAG1~REF_FLAG N)를 발생하는 제 1 내지 제 N 메모리 장치(820, 830, 840, 850)를 구비한다.
출력 연산부(860)는 제 1 내지 제 N 리프레시 플래그(REF_FLAG1 ~ REF_FLAG N) 중 하나라도 활성화되면 활성화된 플래그 신호를 출력 리프레시 플래그(OREF_FLAG)로서 출력한다. 출력 연산부(860)는 논리합 수단일 수 있다.
각각의 메모리 장치(820, 830, 840, 850)는 도 4의 반도체 메모리 장치(400)와 동일한 구성을 가지고 있다. 따라서 상세한 설명은 생략한다. 메모리 컨트롤러(870)는 도 6의 메모리 컨트롤러(540)와 동일한 구성을 가지고 있다. 따라서 상세한 설명은 생략한다.
도 8의 반도체 메모리 시스템(800)은 출력 연산부(860)가 메모리 모듈(810) 외부에 존재한다는 점 이외에는 도 7의 반도체 메모리 시스템(700)과 구성 및 동작이 동일하다.
즉, N 개의 메모리 장치(820, 830, 840, 850)중 하나라도 리프레시 동작을 수행한다면 리프레시 플래그가 발생되고, N 개의 리프레시 플래그(REF_FLAG1 ~ REF_FLAG N) 중 하나라도 활성화되면 활성화된 리프레시 플래그는 메모리 모듈(810) 외부의 출력 연산부(860)로 출력된다. 출력 연산부(860)는 활성화된 리프레시 플래그를 수신하여 출력 리프레시 플래그(OREF_FLAG)로서 메모리 컨트롤러(870)로 출력한다. 그러면 메모리 컨트롤러(870)는 외부 명령(COMM)과 어드레스 신호(ADD)를 메모리 모듈로 인가하는 것을 보류한다. 이러한 기능을 하는출력 연산부(860)는 논리합 수단일 수 있다.
도 8의 반도체 메모리 시스템(800)은 N 개의 메모리 장치(820, 830, 840, 850)가 외부 클럭 신호에 의하여 동기 되지 않고 서로 다른 시간에 동작되더라도 하나의 메모리 컨트롤러(870)를 이용하여 메모리 모듈(810)을 효율적으로 제어할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 시스템은 DRAM을 SRAM 대체 메모리로 이용할 경우, 리프레시로 인한 메모리 면적의 증가나 독출/기입에 소요되는 사이클 시간(cycle time)의 증가 문제를 제거할 수 있는 장점이 있다.

Claims (40)

  1. 오실레이터 출력 신호를 발생하는 오실레이터 ;
    소정의 제 1 및 제 2 제어 신호, 오실레이터 출력 신호 및 외부 클럭 신호에 응답하여 리프레시 펄스를 발생하는 리프레시 타이머 ;
    어드레스 신호 및 외부 명령에 응답하여, 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 상기 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 상기 제 2 제어 신호를 발생하는 MRS 부 ; 및
    상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생하는 리프레시 제어부를 구비하고,
    상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 외부 클럭 신호는 상기 반도체 메모리 장치가 파워 다운 모드인 경우에 발생되는 파워 다운 신호가 디스에이블되면 상기 리프레시 타이머로 인가되고, 상기 오실레이터 출력 신호는 상기 파워 다운 신호가 인에이블 되면 상기 리프레시 타이머로 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 반도체 메모리 장치는,
    상기 외부 클럭 신호를 분주하여 상기 리프레시 타이머로 인가하는 분주기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 외부 클럭 신호는,
    상기 반도체 메모리 장치의 기준 클럭 신호인 것을 특징으로 하는 반도체 메모리 장치.
  6. 소정의 제 1 및 제 2 제어 신호 및 외부 클럭 신호에 응답하여 리프레시 펄스를 발생하는 리프레시 타이머 ;
    어드레스 신호 및 외부 명령에 응답하여 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생하는 MRS 부 ; 및
    상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생하는 리프레시 제어부를 구비하고,
    상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 반도체 메모리 장치는,
    상기 외부 클럭 신호를 분주하여 상기 리프레시 타이머로 인가하는 분주기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항에 있어서, 상기 외부 클럭 신호는,
    상기 반도체 메모리 장치의 기준 클럭 신호인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS 신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 오실레이터 출력 신호를 발생하는 오실레이터 ;
    소정의 제 1 및 제 2 제어 신호 및 오실레이터 출력 신호에 응답하여 리프레시 펄스를 발생하는 리프레시 타이머 ;
    어드레스 신호 및 외부 명령에 응답하여 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생하는 MRS 부 ; 및
    상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생하는 리프레시 제어부를 구비하고,
    상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 리프레시 플래그로서 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 오실레이터는,
    상기 반도체 메모리 장치의 동작 상태 또는 대기 상태에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 오실레이터는,
    상기 반도체 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10항에 있어서, 상기 반도체 메모리 장치는,
    상기 반도체 메모리 장치의 동작 온도를 센싱하는 온도 센서를 더 구비하고, 상기 온도 센서는 상기 반도체 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호를 상기 오실레이터로 인가하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 6항 또는 제 10항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS 신호인 것을 특징으로 하는 반도체 메모리 장치.
  15. 어드레스 신호 및 외부 명령을 수신하고, 내부에 리프레시 타이머를 구비하며, 메모리 셀이 리프레시 되는 동안 리프레시 플래그를 발생하는 N 개의 메모리장치를 구비하는 제 1 내지 제 M 메모리 모듈들 ; 및
    상기 리프레시 플래그에 응답하여 상기 어드레스 신호 및 상기 외부 명령의 발생을 제어하는 메모리 컨트롤러를 구비하고,
    상기 N 개의 메모리 장치가 구비하는 각각의 리프레시 타이머는,
    오실레이터 출력 신호 또는 외부 클럭 신호에 응답하여 상기 메모리 셀을 리프레시 시키며, 동시에 리셋 되는 것을 특징으로 하는 반도체 메모리 시스템.
  16. 제 15항에 있어서, 상기 메모리 장치는,
    오실레이터 출력 신호를 발생하는 오실레이터 ;
    소정의 제 1 및 제 2 제어 신호, 상기 오실레이터 출력 신호 및 상기 외부 클럭 신호에 응답하여 리프레시 펄스를 발생하는 상기 리프레시 타이머 ;
    상기 어드레스 신호 및 상기 외부 명령에 응답하여 상기 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생하는 MRS 부 ; 및
    상기 리프레시 펄스에 응답하여 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생하는 리프레시 제어부를 구비하고,
    상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 상기 리프레시 플래그로서 외부로 출력되는 것을 특징으로 하는 반도체 메모리 시스템.
  17. 제 16항에 있어서,
    상기 외부 클럭 신호는 상기 메모리 장치가 파워 다운 모드인 경우에 발생되는 파워 다운 신호가 디스에이블되면 상기 리프레시 타이머로 인가되고, 상기 오실레이터 출력 신호는 상기 파워 다운 신호가 인에이블 되면 상기 리프레시 타이머로 인가되는 것을 특징으로 하는 반도체 메모리 시스템.
  18. 제 16항에 있어서, 상기 메모리 장치는,
    상기 외부 클럭 신호를 분주하여 상기 리프레시 타이머로 인가하는 분주기를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  19. 제 16항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  20. 제 16에 있어서, 상기 외부 클럭 신호는,
    상기 반도체 메모리 시스템의 기준 클럭 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  21. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    상기 리프레시 플래그를 수신하여 메모리 비지 신호를 발생하는 메모리 비지 신호 발생부 ; 및
    CPU 로부터 메모리 접근 명령을 수신하고, 상기 메모리 비지 신호에 응답하여 상기 어드레스 신호 및 상기 외부 명령을 상기 메모리 장치로 인가하거나 인가를 보류하는 명령 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  22. 제 21항에 있어서, 상기 명령 제어부는,
    피포(FIFO : First-In First Out)인 것을 특징으로 하는 반도체 메모리 시스템.
  23. 소정의 출력 리프레시 플래그에 응답하여 어드레스 신호 및 외부 명령의 발생을 제어하는 메모리 컨트롤러 ; 및
    상기 어드레스 신호 및 상기 외부 명령을 수신하고, 메모리 셀이 리프레시 되는 동안 제 1 내지 제 N 리프레시 플래그를 발생하는 제 1 내지 제 N 메모리 장치를 구비하는 메모리 모듈을 구비하고,
    상기 메모리 모듈은,
    상기 제 1 내지 제 N 플래그 신호들 중 하나라도 활성화되면 상기 활성화된 플래그 신호를 상기 출력 플래그 신호로서 출력하는 출력 연산부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  24. 제 23항에 있어서, 상기 각각의 메모리 장치는,
    오실레이터 출력 신호를 발생하는 오실레이터 ;
    소정의 제 1 및 제 2 제어 신호 및 상기 오실레이터 출력 신호에 응답하여리프레시 펄스를 발생하는 리프레시 타이머 ;
    상기 어드레스 신호 및 상기 외부 명령에 응답하여 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생하는 MRS 부 ; 및
    상기 리프레시 펄스에 응답하여 상기 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생하는 리프레시 제어부를 구비하고,
    상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 상기 리프레시 플래그로서 외부로 출력되는 것을 특징으로 하는 반도체 메모리 시스템.
  25. 제 24항에 있어서, 상기 오실레이터는,
    상기 메모리 장치의 동작 상태 또는 대기 상태에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  26. 제 24항에 있어서, 상기 오실레이터는,
    상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  27. 제 24항에 있어서, 상기 제 1 내지 제 N 메모리 장치는,
    상기 메모리 장치 각각의 동작 온도를 센싱하는 온도 센서를 더 구비하고, 상기 온도 센서는 상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호를 상기 오실레이터로 인가하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  28. 제 24항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  29. 제 23항에 있어서, 상기 출력 연산부는,
    논리합 수단인 것을 특징으로 하는 반도체 메모리 시스템.
  30. 제 23항에 있어서, 상기 메모리 컨트롤러는,
    상기 리프레시 플래그를 수신하여 메모리 비지 신호를 발생하는 메모리 비지 신호 발생부 ; 및
    CPU 로부터 메모리 접근 명령을 수신하고, 상기 메모리 비지 신호에 응답하여 상기 어드레스 신호 및 상기 외부 명령을 상기 메모리 장치로 인가하거나 인가를 보류하는 명령 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  31. 제 30항에 있어서, 상기 명령 제어부는,
    피포(FIFO : First-In First Out)인 것을 특징으로 하는 반도체 메모리 시스템.
  32. 소정의 출력 리프레시 플래그에 응답하여 어드레스 신호 및 외부 명령의 발생을 제어하는 메모리 컨트롤러 ;
    상기 어드레스 신호 및 상기 외부 명령을 수신하고, 메모리 셀이 리프레시 되는 동안 제 1 내지 제 N 리프레시 플래그를 발생하는 제 1 내지 제 N 메모리 장치를 구비하는 메모리 모듈 ; 및
    상기 제 1 내지 제 N 플래그 신호들 중 하나라도 활성화되면 상기 활성화된 플래그 신호를 상기 출력 플래그 신호로서 출력하는 출력 연산부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  33. 제 32항에 있어서, 상기 각각의 메모리 장치는,
    오실레이터 출력 신호를 발생하는 오실레이터 ;
    소정의 제 1 및 제 2 제어 신호 및 상기 오실레이터 출력 신호에 응답하여 리프레시 펄스를 발생하는 리프레시 타이머 ;
    상기 어드레스 신호 및 상기 외부 명령에 응답하여 리프레시 타이머의 리프레시 펄스 발생 시간을 제어하는 제 1 제어 신호 및 상기 리프레시 타이머를 리셋 시키는 제 2 제어 신호를 발생하는 MRS 부 ; 및
    상기 리프레시 펄스에 응답하여 상기 메모리 셀을 리프레시하기 위한 리프레시 제어 신호를 발생하는 리프레시 제어부를 구비하고,
    상기 리프레시 제어 신호는 상기 메모리 셀이 리프레시 되는 동안 상기 리프레시 플래그로서 외부로 출력되는 것을 특징으로 하는 반도체 메모리 시스템.
  34. 제 33항에 있어서, 상기 오실레이터는,
    상기 메모리 장치의 동작 상태 또는 대기 상태에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  35. 제 33항에 있어서, 상기 오실레이터는,
    상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호에 응답하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  36. 제 32항에 있어서, 상기 제 1 내지 제 N 메모리 장치는,
    상기 메모리 장치 각각의 동작 온도를 센싱하는 온도 센서를 더 구비하고, 상기 온도 센서는 상기 메모리 장치의 동작 온도에 의하여 제어되는 모드 신호를 상기 오실레이터로 인가하여 상기 오실레이터 출력 신호의 주기를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  37. 제 33항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  38. 제 32항에 있어서, 상기 출력 연산부는,
    논리합 수단인 것을 특징으로 하는 반도체 메모리 시스템.
  39. 제 32항에 있어서, 상기 메모리 컨트롤러는,
    상기 리프레시 플래그를 수신하여 메모리 비지 신호를 발생하는 메모리 비지 신호 발생부 ; 및
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  40. 제 39항에 있어서, 상기 명령 제어부는,
    피포(FIFO : First-In First Out)인 것을 특징으로 하는 반도체 메모리 시스템.
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