JPH01302594A - Ｄｒａｍメモリのバックアップ方式 - Google Patents
Ｄｒａｍメモリのバックアップ方式Info
- Publication number
- JPH01302594A JPH01302594A JP63132137A JP13213788A JPH01302594A JP H01302594 A JPH01302594 A JP H01302594A JP 63132137 A JP63132137 A JP 63132137A JP 13213788 A JP13213788 A JP 13213788A JP H01302594 A JPH01302594 A JP H01302594A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- refresh
- temperature
- backup
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非動作時にもデータ保持（バックアップ）が可
能なりＲＡＭ （ダイナミックＲＡＭ）を用いたメモリ
システムに関し、特にバックアップに要する電力をセー
ブする方式に関する。
能なりＲＡＭ （ダイナミックＲＡＭ）を用いたメモリ
システムに関し、特にバックアップに要する電力をセー
ブする方式に関する。
従来、この種のメモリバックアップシステムはＳＲＡＭ
（スタテックＲＡＭ）をメモリ素子として使用してい
たため、非動作時のバックアップ電力は非常に少ないも
のですんでいた。近年、低コスト・大容量の半導体メモ
リシステムの要求に応えるため、バックアップで可能な
りＲＡＭが開発され、ある程度の低パワーで非動作時の
メモリ内容を保持可能となったが、ＳＲＡＭに比べて、
１〜２ケタも多くのパワーが必要であった。
（スタテックＲＡＭ）をメモリ素子として使用してい
たため、非動作時のバックアップ電力は非常に少ないも
のですんでいた。近年、低コスト・大容量の半導体メモ
リシステムの要求に応えるため、バックアップで可能な
りＲＡＭが開発され、ある程度の低パワーで非動作時の
メモリ内容を保持可能となったが、ＳＲＡＭに比べて、
１〜２ケタも多くのパワーが必要であった。
上述したＤＲＡＭ（ダイナミックＲＡＭ）によるメモリ
システムは、ＳＲＡＭに比べて低コストであるため、Ｒ
ＡＭディスク又はＲＡＭハードディスクとして構成可能
であり、情報処理機器に対して有効であるが、バックア
ップ時にもリフレッシュが必要で、このため同じ規模の
ＳＲＡＭに比べて１ケタから２ケタのバックアップ電力
が必要となる。徒って、電池でバックアップする機器の
場合に大きな負担となり、バックアップ可能な時間が大
幅に短くなるという欠点を有していた。
システムは、ＳＲＡＭに比べて低コストであるため、Ｒ
ＡＭディスク又はＲＡＭハードディスクとして構成可能
であり、情報処理機器に対して有効であるが、バックア
ップ時にもリフレッシュが必要で、このため同じ規模の
ＳＲＡＭに比べて１ケタから２ケタのバックアップ電力
が必要となる。徒って、電池でバックアップする機器の
場合に大きな負担となり、バックアップ可能な時間が大
幅に短くなるという欠点を有していた。
本発明の目的は前記課題を解決したＤＲＡＭメモリのバ
ックアップ方式を提供することにある。
ックアップ方式を提供することにある。
上記目的を達成するため、本発明は、リフレッシュ周波
数が動作時とバックアップ時の二通りに切り換えられる
ＤＲＡＭをメモリ素子として用い、動作時には高速のリ
フレッシュ回路からリフレッシュ周波数を供給し、バッ
クアップ時には低速のリフレッシュ回路から低速のリフ
レッシュ周波数を供給するデュアルリフレッシュ方式の
リフレッシュ回路において、ＤＲＡＭの周囲温度を検出
して、高温時にはより速い周波数を発振し、低温時には
より低い周波数を発振するものである。
数が動作時とバックアップ時の二通りに切り換えられる
ＤＲＡＭをメモリ素子として用い、動作時には高速のリ
フレッシュ回路からリフレッシュ周波数を供給し、バッ
クアップ時には低速のリフレッシュ回路から低速のリフ
レッシュ周波数を供給するデュアルリフレッシュ方式の
リフレッシュ回路において、ＤＲＡＭの周囲温度を検出
して、高温時にはより速い周波数を発振し、低温時には
より低い周波数を発振するものである。
以下、本発明の一実施例を図により説明する。
第１図は本発明のバックアップ方式を実施する装置を示
す構成図である。
す構成図である。
図において、バックアップ可能なりＲＡＭメモリ１は通
常の動作時には、高速リフレッシュ回路３より数百ＫＨ
ｚ〜数Ｍｌｌｚのリフレッシュ周波数の信号をセレクタ
６を通じて受けており、 ｃｐｕからのＲｅａｄＱｒｉ
ｔ６命令をゲート７のＢ端子から受けたら、アドレスバ
ス／データバスＡを通じて、データのＲｅａｄ／Ｗｒｉ
ｔｅ動作を高速に行う。ここで、ゲート７はアドレスＡ
とリフレッシュがぶつからないためのＲｅａｄ／Ｗｒｉ
ｔｅ４Ｉｋ先のためのゲートである。動作時のＤＲＡＭ
メモリ１の消費電力は、例えば４ＭＨｚのクロック動作
で、通常Ｉ Ｍｂｉｔ素子当り２５ｍＡ（５Ｖ）程度と
なる。
常の動作時には、高速リフレッシュ回路３より数百ＫＨ
ｚ〜数Ｍｌｌｚのリフレッシュ周波数の信号をセレクタ
６を通じて受けており、 ｃｐｕからのＲｅａｄＱｒｉ
ｔ６命令をゲート７のＢ端子から受けたら、アドレスバ
ス／データバスＡを通じて、データのＲｅａｄ／Ｗｒｉ
ｔｅ動作を高速に行う。ここで、ゲート７はアドレスＡ
とリフレッシュがぶつからないためのＲｅａｄ／Ｗｒｉ
ｔｅ４Ｉｋ先のためのゲートである。動作時のＤＲＡＭ
メモリ１の消費電力は、例えば４ＭＨｚのクロック動作
で、通常Ｉ Ｍｂｉｔ素子当り２５ｍＡ（５Ｖ）程度と
なる。
一方、非動作時に、バックアップ用電源１０でＤＲＡＭ
メモリ１内のデータを保持するときは、通常の動作時側
の回路をなす、ゲート７、高速リフレッシュ回路３、ア
ドレス／データバスＡなどはスイッチ８により動作用電
源９からの給電がストップし、動作を停止する。唯一、
低速リフレッシュ回路２と、コントロール回路５がバッ
クアップ用電源１０によって動作を開始する。この際、
バックアップ可能なりＲＡＭメモリ１にはスイッチ８を
通じてバックアップ用電源１０から電力が供給される。
メモリ１内のデータを保持するときは、通常の動作時側
の回路をなす、ゲート７、高速リフレッシュ回路３、ア
ドレス／データバスＡなどはスイッチ８により動作用電
源９からの給電がストップし、動作を停止する。唯一、
低速リフレッシュ回路２と、コントロール回路５がバッ
クアップ用電源１０によって動作を開始する。この際、
バックアップ可能なりＲＡＭメモリ１にはスイッチ８を
通じてバックアップ用電源１０から電力が供給される。
低速リフレッシュ回路２は高速リフレッシュ回路３と比
べ低い周波数１例えば５０Ｋ）ｌｚ−２００ＫＨｚ程度
のリフレッシュ周波数の信号をセレクタ６を通じてＤＲ
ＡＭメモリ１へ供給し、ＤＲＡＭメモリ１内のメモリデ
ータの保持を行う。温度センサ４はＤＲＡＭメモリ１の
周囲温度を検出し、コントロール回路５はあらかじめ設
定されたカーブに従って低速リフレッシュ回路２の発振
周波数をコントロールする。
べ低い周波数１例えば５０Ｋ）ｌｚ−２００ＫＨｚ程度
のリフレッシュ周波数の信号をセレクタ６を通じてＤＲ
ＡＭメモリ１へ供給し、ＤＲＡＭメモリ１内のメモリデ
ータの保持を行う。温度センサ４はＤＲＡＭメモリ１の
周囲温度を検出し、コントロール回路５はあらかじめ設
定されたカーブに従って低速リフレッシュ回路２の発振
周波数をコントロールする。
例えば、温度が２０℃ならば５０にＨｚ、３０℃ならば
３００Ｋｌ（ｚという具合に高温になるに従って周波数
を上げる。また、逆に低温になったら、周波数を下げる
。
３００Ｋｌ（ｚという具合に高温になるに従って周波数
を上げる。また、逆に低温になったら、周波数を下げる
。
第２図、第３図は本発明による効果をグラフによって示
したものである。
したものである。
第２図は従来のごとく、一定の周波数で低速リフレッシ
ュを行って、ＤＲＡＭメモリ１のバックアップを行った
場合、ＤＲＡＭメモリ１の周囲温度の平均値を最高値に
合わせて、３００Ｋｌ（ｚ（例えば）という高いレイト
Ｆに設定しておく必要があり、従って低温時でもＨのご
とくＧより大きいものとなり、多くのムダなマージンを
強いられ、従って、多くのバックアップ電力を消費する
こととなる。
ュを行って、ＤＲＡＭメモリ１のバックアップを行った
場合、ＤＲＡＭメモリ１の周囲温度の平均値を最高値に
合わせて、３００Ｋｌ（ｚ（例えば）という高いレイト
Ｆに設定しておく必要があり、従って低温時でもＨのご
とくＧより大きいものとなり、多くのムダなマージンを
強いられ、従って、多くのバックアップ電力を消費する
こととなる。
一方、第３図に示すごとく本発明による方式によれば温
度ｔの上下に従って、低速リフレッシュ回路２の周波数
をコントロール回路５によってコントロールすれば、図
の点線Ｆで示すごとく、高温時にはマージンＧ′で、低
温時にもほぼＧ′と同等のマージンＨ′のみでメモリ内
容が保持可能となり。
度ｔの上下に従って、低速リフレッシュ回路２の周波数
をコントロール回路５によってコントロールすれば、図
の点線Ｆで示すごとく、高温時にはマージンＧ′で、低
温時にもほぼＧ′と同等のマージンＨ′のみでメモリ内
容が保持可能となり。
必要なバックアップ電力もリフレッシュ周波数に比例す
ることから、最少な量ですむこととなる。
ることから、最少な量ですむこととなる。
以上説明したように本発明はＤＲＡＭのバックアップに
おいて、周囲温度に従って最適なリフレッシュ周波数を
供給することにより、最低限のバックアップ電力でメモ
リデータを保持可能となり、よって大容量のＲＡＭ Ｄ
ＩＳＫ、ＲＡＭ Ｉ（ＡＲＤ ＤＩＳＫをバッテリイで
データ保持可能となり、情報機器の小形、高速化を実現
できる効果がある。
おいて、周囲温度に従って最適なリフレッシュ周波数を
供給することにより、最低限のバックアップ電力でメモ
リデータを保持可能となり、よって大容量のＲＡＭ Ｄ
ＩＳＫ、ＲＡＭ Ｉ（ＡＲＤ ＤＩＳＫをバッテリイで
データ保持可能となり、情報機器の小形、高速化を実現
できる効果がある。
第１図は本発明のバックアップ方式を実施する基本的構
成を示す図、第２図、第３図は本発明による効果を説明
する図である。
成を示す図、第２図、第３図は本発明による効果を説明
する図である。
Claims (1)
- （１）リフレッシュ周波数が動作時とバックアップ時の
二通りに切り換えられるＤＲＡＭをメモリ素子として用
い、動作時には高速のリフレッシュ回路からリフレッシ
ュ周波数を供給し、バックアップ時には低速のリフレッ
シュ回路から低速のリフレッシュ周波数を供給するデュ
アルリフレッシュ方式のリフレッシュ回路において、Ｄ
ＲＡＭの周囲温度を検出して、高温時にはより速い周波
数を発振し、低温時にはより低い周波数を発振すること
を特徴とするＤＲＡＭメモリのバックアップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132137A JPH01302594A (ja) | 1988-05-30 | 1988-05-30 | Ｄｒａｍメモリのバックアップ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132137A JPH01302594A (ja) | 1988-05-30 | 1988-05-30 | Ｄｒａｍメモリのバックアップ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302594A true JPH01302594A (ja) | 1989-12-06 |
Family
ID=15074231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132137A Pending JPH01302594A (ja) | 1988-05-30 | 1988-05-30 | Ｄｒａｍメモリのバックアップ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61271693A (ja) * | 1985-05-27 | 1986-12-01 | Mitsubishi Electric Corp | メモリ装置 |
| JPS61271694A (ja) * | 1985-05-27 | 1986-12-01 | Mitsubishi Electric Corp | メモリ装置 |
-
1988
- 1988-05-30 JP JP63132137A patent/JPH01302594A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61271693A (ja) * | 1985-05-27 | 1986-12-01 | Mitsubishi Electric Corp | メモリ装置 |
| JPS61271694A (ja) * | 1985-05-27 | 1986-12-01 | Mitsubishi Electric Corp | メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
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