KR100803358B1 - 반도체 메모리 장치의 리프레쉬 회로 - Google Patents

반도체 메모리 장치의 리프레쉬 회로 Download PDF

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Abstract

본 발명은 외부 명령을 입력 받아 리프레쉬 펄스를 출력하는 명령 디코더, 상기 리프레쉬 펄스와 뱅크 어드레스 신호인 제어 신호에 응답하여 리프레쉬 플래그 신호를 생성하는 리프레쉬 플래그 신호 생성 수단, 및 상기 리프레쉬 플래그 신호를 입력 받아 리프레쉬 신호를 생성하는 리프레쉬 신호 생성 수단을 포함하는 포함한다.
버스트, 리프레쉬, 뱅크 어드레스

Description

반도체 메모리 장치의 리프레쉬 회로{Refresh Circuit of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 리프레쉬 회로의 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로의 블록도,
도 3은 도 2의 제어 디코더의 회로도,
도 4는 도 2의 리프레쉬 제어부의 회로도,
도 5는 도4의 플래그 신호 생성 제어부의 회로도,
도 6은 도 4의 플래그 신호 생성부의 회로도,
도 7은 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어 디코더 200: 리프레쉬 제어부
300: 리프레쉬 플래그 신호 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메 모리 장치의 리프레쉬 회로에 관한 것이다.
반도체 메모리 장치의 셀(cell)은 휘발성이기 때문에 반도체 메모리 장치를 사용하는 시스템은 필수적으로 상기 셀에 데이터 리텐션 타임(data retention time)내에 리프레쉬 명령을 해주어야 한다. 이때, 상기 데이터 리텐션 타임이란 셀에 전압의 리키지(leakage)가 발생함에 따라 반도체 메모리 장치가 셀의 데이터를 리드(read)할 수 있는 최대 시간을 말한다.
상기 시스템이 리프레쉬 명령을 사용하는 방법에는 여러가지가 있다. 예를 들어 4K/64ms의 리프레쉬 사이클(refresh cycle)을 가진 반도체 메모리가 있다면 균일하게 15.6us에 한번씩 리프레쉬를 수행하거나, 31.2us에 두 번씩 리프레쉬 명령을 넣어 주는 방식이나, 액티브 - 리드 - 라이트 동작 중간에 리프레쉬 명령을 넣어서 데이터 리텐션 타임을 넘지 않는 범위에서 리프레쉬를 사용한다.
종래의 반도체 메모리 장치의 리프레쉬 회로의 블록도는 도 1에 도시된 바와 같이, 외부 명령(COM)을 입력 받아 리프레쉬 펄스(arefp)를 생성하는 명령 디코더(10), 상기 리프레쉬 펄스(arefp)를 입력 받아 리프레쉬 주기를 갖는 리프레쉬 신호를 생성하는 리프레쉬 신호 생성 수단(20)을 포함한다.
이와 같이 구성된 종래의 반도체 메모리 장치의 리프레쉬 회로는 리프레쉬를 연속적으로 두번, 네번, 여덟번 사용할 경우에 매번 외부 명령을 입력해서 사용해야 하는데, 이와 같은 방식은 반도체 메모리 장치를 사용하는 시스템 입장에서 매번 반도체 메모리 장치에 외부 명령을 주기 위하여 소모되는 파워(power)나 컨트롤러가 타임을 반도체 메모리 장치에 배분해야 하는 등의 시스템 낭비를 초래한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리프레쉬 동작을 수행하라는 한번의 외부 명령에 의해서 적어도 한 개 이상의 리프레쉬 신호를 생성할 수 있는 반도체 메모리 장치의 리프레쉬 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로는 외부 명령을 입력 받아 리프레쉬 펄스를 출력하는 명령 디코더, 상기 리프레쉬 펄스와 뱅크 어드레스 신호인 제어 신호에 응답하여 리프레쉬 플래그 신호를 생성하는 리프레쉬 플래그 신호 생성 수단, 및 상기 리프레쉬 플래그 신호를 입력 받아 리프레쉬 신호를 생성하는 리프레쉬 신호 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 리프레쉬 회로의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로는 도 2에 도시된 바와 같이, 외부 명령(COM)을 입력 받아 리프레쉬 펄스(arefp)를 출력하는 명령 디코더(10), 상기 리프레쉬 펄스(arefp)와 제어 신호(BA0,BA1)에 응답하여 리프레쉬 플래그 신호(aref_flag)를 생성하는 리프레쉬 플래그 신호 생성 수단(300), 및 상기 리프레쉬 플래그 신호(aref_flag)를 입력 받아 리프레쉬 신호(Refa)를 생성하는 리프레쉬 신호 생성 수단(20)을 포함한다.
상기 리프레쉬 플레그 신호 생성 수단(300)은 상기 제어 신호(BA0, BA1)에 따라 한 개 이상의 상기 리프레쉬 플레그 신호(aref_flag)를 생성한다.
상기 리프레쉬 플래그 신호 생성 수단(300)은 상기 제어 신호(BA0,BA1)를 디코딩하여 제 1 버스트 랭스 선택 신호(이하, BL1), 제 2 버스트 랭스 선택 신호(이하, BL2), 제 3 버스트 랭스 선택 신호(이하, BL4), 및 제 4 버스트 랭스 선택 신호(이하, BL8)를 생성하는 제어 디코더(100), 상기 리프레쉬 펄스(arefp)를 연속적으로 출력하기 위한 상기 제 1 내지 제 4 버스트 랭스 선택 신호(BL1, BL2, BL4, BL8)를 입력 받아 상기 리프레쉬 플래그 신호(aref_flag)를 생성하는 리프레쉬 제어부(200)를 포함한다.
도 3은 도 2의 제어 디코더(100)의 회로도이다.
이때, 상기 제어 신호(이하, BA0, BA1)는 종래의 리프레쉬 동작에 사용하지 않는 뱅크 어드레스(이하, BA0, BA1)를 사용할 수 있으나, 이에 한정되지 않는다.
상기 BA0과 상기 BA1을 입력 받아 디코딩하여 상기 BL1, 상기 BL2, 상기 BL4, 및 상기 BL8를 생성하는 상기 제어 디코더(100)는 상기 BA0를 입력 받는 제 1 인버터(IV1), 상기 BA1를 입력 받는 제 2 인버터(IV2), 상기 제 1 인버터(IV1)와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 1 낸드 게이트(ND1), 상기 제 1 인버터(IV1)의 출력 신호와 상기 BA1를 입력 받는 제 2 낸드 게이트(ND2), 상기 BA0과 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 3 낸드 게이트(ND3), 상기 BA0와 상기 BA1를 입력 받는 제 4 낸드 게이트(ND4), 상기 제 1 낸드 게이트의 출력 신호를 입력 받고 상기 BL1를 출력하는 제 3 인버터(IV3), 상기 제 2 낸드 게이트의 출력 신호를 입력 받고 상기 BL2를 출력하는 제 4 인버터(IV4), 상기 제 3 낸드 게이트의 출력 신호를 입력 받고 상기 BL4를 출력하는 제 5 인버터(IV5), 및 상기 제 4 낸드 게이트의 출력 신호를 입력 받고 상기 BL8를 출력하는 제 6 인버터(IV6)를 포함한다.
도 4는 도 2의 리프레쉬 제어부(200)의 블록도이다.
상기 리프레쉬 제어부(200)는 리프레쉬 주기를 갖는 오실레이터 신호(OSC)를 출력하는 오실레이터(210), 상기 리프레쉬 펄스(arefp)와 상기 오실레이터 신호(OSC)를 입력 받고 상기 BL2, 상기 BL4, 및 상기 BL8에 응답하여 신호의 폭이 결정되는 플래그 인에이블 신호(flag_EN)를 생성하는 플래그 신호 생성 제어부(220), 및 상기 플래그 인에이블 신호(flag_EN)의 인에이블 구간만큼의 상기 오실레이터 신호(OSC)를 논리 연산하여 생성된 상기 리프레쉬 플래그 신호(aref_flag) 또는 상기 리프레쉬 펄스(arefp)를 상기 BL1에 응답하여 선택적으로 출력하는 플래그 신호 생성부(230)를 포함한다. 이때 상기 플래그 신호 생성부(230)에서 출력되는 신호를 모두 리프레쉬 플래그 신호(aref_flag)라 한다.
도 5는 도 4의 플래그 신호 생성 제어부(220)의 회로도이다.
상기 플래그 신호 생성 제어부(220)는 상기 플래그 인에이블 신호(flag_EN)의 인에이블 구간동안 상기 오실레이터 신호(OSC)를 논리 연산하여 제 1 펄스를 생성하는 제 1 펄스 생성부(220-1), 상기 제 1 펄스를 입력 받아 상기 오실레이터 신호(OSC)를 2분주한 신호인 제 1 카운터 신호(CNTp0), 상기 제 1 카운터 신호(CNTp0)를 2분주한 신호인 제 2 카운터 신호(CNTp1), 및 상기 제 2 카운터 신호(CNTp1)를 2분주한 신호인 제 3 카운터 신호(CNTp2)를 생성하는 카운터부(220- 2), 상기 BL2, 상기 BL4, 상기 BL8, 및 상기 리프레쉬 펄스(arefp)를 입력 받아 상기 플래그 인에이블 신호(flag_EN)를 인에이블 시키는 인에이블부(220-3), 상기 카운터 신호(CNTp0~CNTp2), 상기 BL2, 상기 BL4, 상기 BL8를 입력 받아 상기 플래그 인에이블 신호를 디스에이블 시키는 디스에이블부(220-4), 상기 인에이블부(220-3)와 상기 디스에이블부(220-4)의 출력 신호를 입력 받아 상기 플래그 인에이블 신호(flag_EN)를 출력하는 래치부(220-5)를 포함한다.
상기 플래그 인에이블 신호(flag_EN)의 인에이블 구간동안 상기 오실레이터 신호(OSC)를 출력하는 상기 제 1 펄스 생성부(220-1)는 상기 오실레이터 신호(OSC)와 상기 플래그 인에이블 신호(flag_EN)를 입력 받는 제 5 낸드 게이트(ND11), 상기 제 5 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 제 1 펄스 생성부(220-1)의 출력 신호를 출력하는 제 3 인터버(IV11)를 포함한다.
상기 제 1 펄스 생성부(220-1) 또는 이전 카운터의 출력 신호가 하이로 천이하면 카운트하는 복수개의 카운터(CNT0, CNT1, CNT2)를 구비한 상기 카운터부(220-2)는 상기 제 1 펄스 생성부(220-1)의 출력 신호를 입력 받아 제 1 카운터 신호(CNTp0)를 출력하는 제 1 카운터(CNT0), 상기 제 1 카운터 신호(CNTp0)를 입력 받아 제 2 카운터 신호(CNTp1)를 출력하는 제 2 카운터(CNT1), 및 상기 제 2 카운터 신호(CNTp1)를 입력 받아 제 3 카운터 신호(CNTp2)를 출력하는 제 3 카운터(CNT2)를 포함한다.
상기 BL2, 상기 BL4, 및 상기 BL8 중 어느 하나라도 인에이블될 경우 상기 플래그 인에이블 신호(flag_EN)를 인에이블 시키는 상기 인에이블부(220-3)는 상기 BL2, 상기 BL4, 상기 BL8를 입력 받는 제 1 노어 게이트(NOR11), 상기 제 1 노어 게이트(NOR11)의 출력 신호와 상기 리프레쉬 펄스(arefp)를 입력 받는 제 2 노어 게이트(NOR12)를 포함한다.
상기 디스에이블부(220-4)는 상기 BL2, 상기 BL4, 및 상기 BL8 중 인에이블된 신호에 해당하는 상기 카운터 신호(CNTp0~CNTp2)가 입력되면 상기 플래그 인에이블 신호(flag_EN)를 디스에이블 시킨다. 따라서 상기 디스에이블부(220-4)는 상기 제 2 카운터 신호(CNTp1)를 입력 받는 제 4 인버터(IV12), 상기 제 3 카운터 신호(CNTp2)를 입력 받는 제 5 인버터(IV13), 상기 제 1 카운터 신호(CNTp0), 상기 제 4 인버터(IV12)의 출력 신호(CNTp1b), 상기 제 5 인버터(IV13)의 출력 신호(CNTp2b), 및 상기 BL2를 입력 받는 제 6 낸드 게이트(ND12), 상기 제 1 카운터 신호(CNTp0), 상기 제 2 카운터 신호(CNTp1), 상기 제 5 인버터(IV13)의 출력 신호(CNTp2b), 및 상기 BL4를 입력 받는 제 7 낸드 게이트(ND13), 상기 제 1 카운터 신호(CNTp0), 상기 제 2 카운터 신호(CNTp1), 상기 제 3 카운터 신호(CNTp2), 및 상기 BL8를 입력 받는 제 8 낸드 게이트(ND14), 상기 제 6 낸드 게이트(ND12)의 출력 신호를 입력 받는 제 6 인버터(IV14), 상기 제 7 낸드 게이트(ND13)의 출력 신호를 입력 받는 제 7 인버터(IV15), 상기 제 8 낸드 게이트(ND16)의 출력 신호를 입력 받는 제 8 인버터(IV16), 상기 제 6 인버터(IV14), 상기 제 7 인버터(IV15), 상기 제 8 인버터(IV16)의 출력 신호를 입력 받는 제 3 노어 게이트(NOR13), 및 상기 제 3 노어 게이트(NOR13)의 출력 신호를 지연 시키는 제 1 지연기(DL1)를 포함한다.
상기 플래그 인에이블 신호(flag_EN)를 생성하는 상기 래치부(220-5)는 상기 인에이블부(220-3)의 출력 신호를 입력 받아 상기 플래그 인에이블 신호(flag_EN)를 출력하는 제 9 낸드 게이트(ND15), 상기 제 9 낸드 게이트(ND15)의 출력 신호와 상기 디스에이블부(220-4)의 출력 신호를 입력 받고 자신의 출력 신호는 상기 제 9 낸드 게이트(ND15)에 입력되는 제 10 낸드 게이트(ND16)를 포함한다.
도 6은 도 4의 플래그 신호 생성부(230)의 회로도이다.
상기 플래그 신호 생성부(230)는 상기 플래그 인에이블 신호(flag_EN)의 인에이블 구간동안의 상기 오실레이터 신호(OSC)를 논리 연산하여 제 2 펄스를 생성하는 제 2 펄스 생성부(230-1), 상기 BL1에 응답하여 상기 리프레쉬 펄스(arefp)와 상기 제 2 펄스를 상기 리프레쉬 플래그 신호(aref_flag)로 출력하는 선택부(230-2)를 포함한다.
상기 제 2 펄스 생성부(230-1)는 상기 오실레이터 신호(OSC)와 상기 플래그 인에이블 신호(flag_EN)를 입력 받는 제 11 낸드 게이트(ND21), 상기 제 11 낸드 게이트(ND21)의 출력 신호를 입력 받는 제 9 인버터(IV21), 상기 제 9 인버터(IV21)의 출력 신호를 지연시키는 제 2 지연기(DL2), 상기 제 9 인버터(IV21)와 상기 제 2 지연기(DL2)의 출력 신호를 입력 받는 제 12 낸드 게이트(ND22), 상기 제 12 낸드 게이트(ND22)의 출력 신호를 입력 받아 상기 제 2 펄스 생성부(230-1)의 출력 신호를 출력하는 제 10 인버터(IV22)를 포함한다.
상기 선택부(230-2)는 상기 BL1를 입력 받는 제 11 인버터(IV23), 제 1 제어단에 상기 BL1를 입력 받고 제 2 제어단에 상기 제 11 인버터(IV23)의 출력 신호를 입력 받으며 입력단에 상기 리프레쉬 펄스(arefp)를 입력 받아 상기 리프레쉬 플래그 신호(aref_flag)로 출력하는 제 1 패스 게이트(PG21), 및 제 1 제어단에 상기 제 11 인버터(IV23)의 출력 신호를 입력 받고 제 2 제어단에 상기 BL1를 입력 받으며 입력단에 상기 제 2 펄스 생성부(230-1)의 출력 신호를 입력 받아 상기 리프레쉬 플래그 신호(aref_flag)로 출력하는 제 2 패스 게이트(PG22)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로의 동작을 설명하면 다음과 같다.
이때, 본 발명의 일실시예에 따른 동작 설명에 있어서 상기 BA0과 상기 BA1의 레벨에 따른 버스트 랭스가 다른 4개의 버스트 리프레쉬 신호가 있으나 도 7은 상기 BA0의 레벨이 하이이고 상기 BA1의 레벨이 로우인 경우를 나타낸 타이밍도이다.
도 7은 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로의 타이밍도이다.
반도체 메모리 장치의 사용자는 종래의 리프레쉬 동작에 사용하지 않는 뱅크 어드레스 0번과 1번(BA0, BA1)에 자신이 사용하고자 하는 버스트 랭스에 대한 정보를 저장해 두었다. 이때, 상기 BA0는 하이, 상기 BA1는 로우이다. 즉, 상기 BL4가 인에이블된 경우이다. 상기 버스트 랭스는 상기 뱅크 어드레스(BA0, BA1)에 응답하여 연속으로 몇 번의 리프레쉬 신호를 본 발명의 리프레쉬 회로가 생성할 것인지에 대한 정보이다.
외부에서 명령(COM)이 입력되면 상기 명령 디코더(10)가 상기 리프레쉬 펄 스(arefp)를 출력한다.
상기 BA0와 상기 BA1의 신호에 응답하여 상기 제어 디코더(100)의 출력 신호는 즉, 상기 버스트 랭스 선택 신호(BL1, BL2, BL4, BL8) 중 상기 제 3 버스트 랭스 선택 신호(BL4)만이 하이 신호이고 나머지 버스트 랭스 선택 신호(BL1, BL2, BL8)는 모두 로우 신호로 상기 제어 디코더(100)에서 출력된다.
상기 리프레쉬 펄스(arefp)와 상기 버스트 랭스 선택 신호(BL1, BL2, BL4, BL8)를 입력 받는 상기 리프레쉬 제어부(200)는 상기 BL4의 정보에 따라 상기 리프레쉬 플래그 신호(aref_flag)를 출력한다. 이때 상기 BL2, 상기 BL4, 상기 BL8, 및 상기 리프레쉬 펄스(arefp)를 입력 받는 상기 인에이블부(220-3)는 상기 BL4가 인에이블되고 상기 리프레쉬 펄스(arefp)가 인에이블된 구간에서는 상기 플래그 인에이블 신호(flag_EN)를 인에이블 시키기 위한 로우 신호를 출력하고 상기 리프레쉬 펄스(arefp)가 디스에이블된 구간에서는 상기 플래그 인에이블 신호(flag_EN)를 디스에이블 시키기 위한 상태를 만드는 하이 신호를 출력한다.
상기 인에이블부(220-3)가 로우 신호를 출력하면 상기 래치부(220-5)의 출력 신호 즉, 상기 플래그 인에이블 신호(flag_EN)를 인에이블시켜 출력한다. 또한 상기 래치부(220-5)의 제 10 낸드 게이트(ND16)의 출력 신호가 하이로 천이할 때까지 즉, 상기 디스에이블부(220-4)의 출력 신호가 로우 신호로 천이할 때까지 상기 플래그 인에이블 신호(flag_EN)는 인에이블된 상태를 유지한다.
상기 플래그 인에이블 신호(flag_EN)와 상기 오실레이터 신호(OSC)를 입력 받는 상기 제 1 펄스 생성부(220-1)는 상기 플래그 인에이블 신호(flag_EN)의 인에 이블 구간동안만 상기 오실레이터 신호(OSC)를 출력한다.
상기 제 1 펄스 생성부(220-1)의 출력 신호 즉 상기 오실레이터 신호(OSC)를 입력 받는 상기 카운터부(220-2)는 상기 오실레이터 신호(OSC)가 하이로 천이할 때마다 로우에서 하이로 혹은 하이에서 로우로 천이하는 상기 제 1 카운터 신호(CNTp0)를 출력하는 상기 제 1 카운터(CNT0), 입력 신호에 대해 상기 제 2 카운터(CNT1)와 상기 제 3 카운터(CNT2)도 상기 제 1 카운터(CNT0)와 같은 동작을 한다. 이때, 상기 제 2 카운터(CNT1)의 입력 신호는 상기 제 1 카운터 신호(CNTp0)이고 상기 제 3 카운터(CNT2)의 입력 신호는 상기 제 2 카운터 신호(CNTp1)이다. 따라서 상기 제 1 카운터 신호(CNTp0)는 상기 오실레이터 신호(OSC)를 2분주한 것이고, 상기 제 2 카운터 신호(CNTp1)는 상기 제 1 카운터 신호(CNTp0)를 2분주한 것이며, 상기 제 3 카운터 신호(CNTp2)는 상기 제 2 카운터 신호(CNTp1)를 2분주한 것이다.
상기 플래그 인에이블 신호(flag_EN)의 디스에이블 타이밍을 결정하는 상기 디스에이블부(220-4)는 상기 카운터부(220-2)의 출력 신호 즉 상기 제 1 내지 제 3 카운터 신호(CNTp0~CNTp2)와 상기 버스트 랭스 선택 신호(BL2, BL4, BL8)의 논리 연산에 따라 출력 신호를 생성한다. 예를 들면 상기 카운터 신호(CNTp0~CNTp2)의 조합을 (CNTp0, CNTp1, CNTp2)로 나타내면 (1,0,0)와 상기 BL2가 인에이블되었을 경우, (1,1,0)와 상기 BL4가 인에이블되었을 경우, (1,1,1)와 상기 BL8이 인에이블되었을 경우 이렇게 3가지 경우에만 상기 디스에이블부(220-4)는 로우 신호를 출력한다. 다시 설명하면 상기 BL2가 인에이블되면 상기 오실레이터 신호(OSC)의 2 주 기에 해당하는 시점에서 상기 디스에이블부(220-4)는 로우 신호를 출력하고 상기 BL4가 인에이블되면 상기 오실레이터 신호(OSC)의 4 주기에 해당하는 시점에서 상기 디스에이블부(220-4)는 로우 신호를 출력하며 상기 BL8가 인에이블되면 상기 오실레이터 신호(OSC)의 8 주기에 해당하는 시점에서 상기 디스에이블부(220-4)는 로우 신호를 출력한다.
따라서 상기 제 1 펄스 생성부(220-1), 상기 카운터부(220-2), 상기 인에이블부(220-3), 상기 디스에이블부(220-4), 및 상기 래치부(220-5)를 포함하는 상기 플래그 신호 생성 제어부(220)는 상기 플래그 인에이블 신호(flag_EN)를 생성함에 있어서 상기 BA0와 상기 BA1에 의해 인에이블된 상기 BL4는 상기 플래그 인에이블 신호(flag_EN)의 인에이블 시간을 상기 오실레이터 신호(OSC)의 4 주기에 해당하게 한다.
인에이블 폭이 결정된 상기 플래그 인에이블 신호(flag_EN)와 상기 오실레이터 신호(OSC)를 입력 받는 상기 제 2 펄스 생성부(230-1)는 상기 플래그 인에이블 신호(flag_EN)의 인에이블 구간동안 상기 오실레이터 신호(OSC)를 통과시켜 즉 상기 오실레이터 신호(OSC)의 4주기에 해당하는 상기 제 2 펄스를 생성하게 된다.
상기 제 2 펄스와 상기 리프레쉬 펄스(arefp)를 상기 BL1의 레벨에 따라 선택하여 상기 리프레쉬 플래그 신호(aref_flag)로 출력하는 상기 선택부(230-2)는 상기 BL1가 로우 신호이므로 상기 제 2 펄스가 상기 리프레쉬 플래그 신호(aref_flag)로 출력된다.
따라서 상기 리프레쉬 제어부(200)는 상기 BA0와 상기 BA1에 의해 결정된 상 기 BL4, 상기 BL4에 의해 결정된 상기 오실레이터 신호(OSC)의 4 주기에 해당하는 인에이블 구간을 갖는 상기 플래그 인에이블 신호(flag_EN), 상기 플래그 인에이블 신호(flag_EN)의 인에이블 구간안에 4개의 펄스를 갖는 상기 리프레쉬 플래그 신호(aref_flag)를 생성하고 상기 리프레쉬 플래그 신호(aref_flag)를 출력한다.
상기 리프레쉬 플래그 신호(aref_flag)를 입력 받는 상기 리프레쉬 신호 생성 수단(20)은 연속적으로 4개의 리프레쉬 신호를 출력한다.
또한, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 회로는 상기 BA0와 상기 BA1에 의해 결정되는 상기 BL1, 상기 BL2, 상기 BL4, 상기 BL8에 응답하여 상기 BL1가 인에이블되면 한 개의 상기 리프레쉬 신호를, 상기 BL2가 인에이블되면 두 개의 상기 리프레쉬 신호를, 상기 BL4가 인에이블되면 네 개의 상기 리프레쉬 신호를, 상기 BL8가 인에이블되면 여덟 개의 상기 리프레쉬 신호를 출력한다. 이때, 한 개의 상기 리프레쉬 신호를 발생시키는 상기 BL1를 최소 버스트 랭스 선택 신호라 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 뱅크 어드레스 신호에 정보를 입력하여 리프레쉬 신호를 연속적으로 출력함으로써 반도체 메모리 장치를 사용하는 시스템이 리프레쉬 명령을 매번 넣어주어야 하는 불편을 덜어준다. 따라서 반도체 메모리 장치를 사용하는 시스템에서 반도체 메모리 장치를 제어하는 부분을 다른 곳에 이용할 수 있는 효과가 있다.

Claims (21)

  1. 외부 명령을 입력 받아 리프레쉬 펄스를 출력하는 명령 디코더;
    상기 리프레쉬 펄스와 뱅크 어드레스 신호인 제어 신호에 응답하여 리프레쉬 플래그 신호를 생성하는 리프레쉬 플래그 신호 생성 수단; 및
    상기 리프레쉬 플래그 신호를 입력 받아 리프레쉬 신호를 생성하는 리프레쉬 신호 생성 수단을 포함하는 반도체 메모리 장치의 리프레쉬 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 리프레쉬 플래그 신호 생성 수단은
    상기 제어 신호에 따라 한 개 이상의 상기 리프레쉬 플래그 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  4. 제 1 항에 있어서,
    상기 리프레쉬 플래그 신호 생성 수단은
    상기 제어 신호를 디코딩하여 복수개의 버스트 랭스 선택 신호를 출력하는 제어 디코더, 및
    상기 버스트 랭스 선택 신호에 응답하여 리프레쉬 플래그 신호를 생성하는 리프레쉬 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  5. 제 4 항에 있어서,
    상기 리프레쉬 제어부는
    상기 복수개의 버스트 랭스 선택 신호 중 어느 한 개의 신호가 인에이블되면 그에 해당하는 개수의 상기 리프레쉬 펄스가 연속적으로 생성되어 상기 리프레쉬 플래그 신호로 출력되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  6. 제 5 항에 있어서,
    상기 리프레쉬 제어부는
    리프레쉬 주기를 갖는 오실레이터 신호를 생성하는 오실레이터,
    상기 리프레쉬 펄스, 상기 복수개의 버스트 랭스 선택 신호 중 최소 개수의 상기 리프레쉬 펄스를 생성하는 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호, 및 상기 오실레이터 신호를 입력 받아 플래그 인에이블 신호를 출력하는 플래그 신호 생성 제어부, 및
    상기 오실레이터 신호, 상기 플래그 인에이블 신호, 상기 최소 버스트 랭스 선택 신호, 및 상기 리프레쉬 펄스를 입력 받아 상기 리프레쉬 플래그 신호를 생성 하는 플래그 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  7. 제 6 항에 있어서,
    상기 플래그 신호 생성 제어부는
    상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호 중 인에이블된 신호의 정보에 해당하는 신호 폭을 갖는 상기 플래그 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  8. 제 7 항에 있어서,
    상기 플래그 신호 생성 제어부는
    상기 플래그 인에이블 신호의 인에이블 구간동안 상기 오실레이터 신호를 입력 받아 펄스를 생성하는 펄스 생성부,
    상기 펄스를 입력 받는 복수개의 카운터를 구비하여 복수개의 카운터 신호를 생성하는 카운터부,
    상기 리프레쉬 펄스, 상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호를 입력 받아 상기 플래그 인에이블 신호의 인에이블 타이밍을 결정하는 인에이블부,
    상기 카운터 신호, 상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호를 입력 받아 상기 플래그 인에이블 신호의 디스에이블 타이밍을 결 정하는 디스에이블부, 및
    상기 인에이블부와 상기 디스에이블부의 출력 신호를 입력 받아 상기 플래그 인에이블 신호를 생성하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  9. 제 8 항에 있어서,
    상기 펄스 생성부는
    상기 오실레이터 신호와 상기 플래그 인에이블 신호를 입력 받는 낸드 게이트,
    상기 낸드 게이트의 출력 신호를 입력 받고 자신의 출력 신호가 상기 펄스 생성부의 출력 신호인 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  10. 제 8 항에 있어서,
    상기 카운터부는
    상기 펄스 또는 이전 카운터 신호를 2분주하여 출력하는 복수개의 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  11. 제 10 항에 있어서,
    상기 카운터부는
    상기 복수개의 카운터가 직렬로 연결된 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  12. 제 8 항에 있어서,
    상기 인에이블부는
    상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호 중 어느 하나의 버스트 랭스 선택 신호가 인에이블되고 동시에 상기 리프레쉬 펄스가 인에이블될 경우 상기 플래그 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  13. 제 12 항에 있어서,
    상기 인에이블부는
    상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호를 입력 받는 제 1 노어 게이트, 및
    상기 노어 게이트의 출력 신호와 상기 리프레쉬 펄스를 입력 받는 제 2 노어 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  14. 제 8 항에 있어서,
    상기 디스에이블부는
    상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호 중 어느 하나의 버스트 랭스 선택 신호가 인에이블되면 상기 복수개의 카운터 신호를 논리 연산하여 상기 플래그 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  15. 제 14 항에 있어서,
    상기 디스에이블부는
    상기 최소 버스트 랭스 선택 신호를 제외한 상기 버스트 랭스 선택 신호 중 인에이블된 상기 버스트 랭스 선택 신호와 상기 인에이블된 상기 버스트 랭스 선택 신호에 해당하는 상기 카운터 신호가 입력되는 제 1 낸드 게이트, 제2 낸드 게이트, 및 제 3 낸드 게이트,
    상기 제 1 낸드 게이트의 출력 신호를 입력 받는 제 1 인버터,
    상기 제 2 낸드 게이트의 출력 신호를 입력 받는 제 2 인버터,
    상기 제 3 낸드 게이트의 출력 신호를 입력 받는 제 3 인버터,
    상기 제 1 인버터, 상기 제 2 인버터, 상기 제 3 인버터의 출력 신호를 입력 받는 노어 게이트, 및
    상기 노어 게이트의 출력 신호를 입력 받고 자신의 출력단이 상기 디스에이블부의 출력단인 지연기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  16. 제 8 항에 있어서,
    상기 래치부는
    상기 인에이블부의 출력 신호가 디스에이블되면 상기 플래그 인에이블 신호를 인에이블시키고 이를 유지하다가 상기 디스에이블부의 출력 신호가 디스에이블되면 상기 플래그 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  17. 제 6 항에 있어서,
    상기 플래그 신호 생성부는
    상기 오실레이터 신호와 상기 플래그 인에이블 신호를 입력 받아 펄스 신호를 생성하는 펄스 생성부, 및
    상기 최소 버스트 랭스 선택 신호에 응답하여 상기 리프레쉬 펄스 또는 상기 펄스 신호를 선택적으로 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  18. 제 17 항에 있어서,
    상기 펄스 생성부는
    상기 플래그 인에이블 신호의 인에이블 구간동안 상기 오실레이터 신호에 응답하여 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  19. 제 18 항에 있어서,
    상기 펄스 생성부는
    상기 오실레이터 신호와 상기 플래그 인에이블 신호를 입력 받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력 신호를 입력 받는 제 1 인버터,
    상기 제 1 인버터의 출력 신호를 입력 받는 지연기,
    상기 제 1 인버터와 상기 지연기의 출력 신호를 입력 받는 제 2 낸드 게이트, 및
    상기 제 2 낸드 게이트의 출력 신호를 입력 받고 자신의 출력 신호가 상기 펄스 생성부의 출력 신호인 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  20. 제 17 항에 있어서.
    상기 선택부는
    상기 최소 버스트 랭스 선택 신호에 응답하여 상기 펄스 신호 또는 상기 리프레쉬 펄스를 선택하여 상기 리프레쉬 플래그 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
  21. 제 20 항에 있어서,
    상기 선택부는
    상기 최소 버스트 랭스 선택 신호를 입력 받는 인버터,
    제 1 제어단에 상기 최소 버스트 랭스 선택 신호를 입력 받고 제 2 제어단에 상기 인버터의 출력 신호를 입력 받으며 입력단에 상기 리프레쉬 펄스를 입력 받는 제 1 패스 게이트, 및
    제 1 제어단에 상기 인버터의 출력 신호를 입력 받고 제 2 제어단에 상기 최소 버스트 랭스 선택 신호를 입력 받으며 입력단에 상기 펄스 신호를 입력받는 제 2 패스 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 회로.
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* Cited by examiner, † Cited by third party
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KR20040014838A (ko) * 2002-08-12 2004-02-18 삼성전자주식회사 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템.

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