KR100854456B1 - 리프레쉬 제어회로 - Google Patents

리프레쉬 제어회로 Download PDF

Info

Publication number
KR100854456B1
KR100854456B1 KR1020060114746A KR20060114746A KR100854456B1 KR 100854456 B1 KR100854456 B1 KR 100854456B1 KR 1020060114746 A KR1020060114746 A KR 1020060114746A KR 20060114746 A KR20060114746 A KR 20060114746A KR 100854456 B1 KR100854456 B1 KR 100854456B1
Authority
KR
South Korea
Prior art keywords
signal
refresh
count signal
count
latch
Prior art date
Application number
KR1020060114746A
Other languages
English (en)
Other versions
KR20080045528A (ko
Inventor
양종열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060114746A priority Critical patent/KR100854456B1/ko
Publication of KR20080045528A publication Critical patent/KR20080045528A/ko
Application granted granted Critical
Publication of KR100854456B1 publication Critical patent/KR100854456B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프레쉬 명령에 응답하여 인에이블되는 리프레쉬 신호를 입력받아, 카운팅 동작을 통해 카운트 신호를 생성하는 카운터부 및; 상기 카운트 신호를 입력받아, 리프레쉬 수행을 위해 일부 뱅크를 인에이블 시키는 뱅크 선택신호를 생성하는 뱅크 선택부를 포함하는 리프레쉬 제어회로에 관한 것이다.
Figure R1020060114746
리프레쉬, 전류감소, 뱅크

Description

리프레쉬 제어회로 {Refresh Control Circuit}
도1은 본 발명의 일 실시예에 따른 리프레쉬 제어회로의 구성을 도시한 블럭도이다.
도2는 본 발명의 일 실시예에 따른 제1 카운터의 회로도이다.
도3은 본 발명의 일 실시예에 따른 제2 카운터의 회로도이다.
도4는 본 발명의 일 실시예에 따른 뱅크선택부의 회로도이다.
도5는 본 발명의 일 실시예에 따른 카운터부의 내부신호 타이밍도이다.
도6은 본 발명의 일 실시예에 따른 뱅크 선택부의 내부신호 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1:카운터부 2:뱅크 선택부
10:제1 카운터 12:제2 카운터
100,120:제1 래치부 102,122:제2 래치부
20:디코딩부 22:논리부
본 발명은 리프레쉬 제어회로에 관한 것으로, 더욱 구체적으로는 리프레시 특성에 따라 리프레시 명령시 모든 뱅크를 선택하여 리프레쉬를 수행하지 않고 리텐션 타임을 초과하지 않는 범위에서 일부 뱅크만을 선택하여 리프레쉬를 수행함으로써, 리프레쉬 전류를 감소할 수 있도록 한 리프레쉬 제어회로에 관한 것이다.
최근 이동전화 단말기, PDA(personal digital assistant) 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 DRAM(Dynamic Random Access Memory)의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 DRAM의 리프레쉬(refresh) 전류를 줄이는 것이 큰 이슈가 되고 있다.
메모리 반도체 중에서도 DRAM은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flesh Memory)와 달리 시간이 흐름에 따라 메모리 셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다. 리프레쉬는 뱅크 안의 각 셀들이 가지는 리텐션 타임(retention time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 타임이란 셀에 어떤 데이터를 기록한 후 리프레쉬 없이 데이터가 셀에 유지될 수 있는 시간을 말한다.
종래기술에 따른 DRAM은 리프레쉬 명령시 인에이블되는 리프레쉬 신호에 응답하여 내부 어드레스를 생성하는 리프레쉬 카운터와 상기 내부 어드레스를 인가받아 해당 어드레스에 대한 리프레쉬를 실시하는 뱅크를 구비하고 있다. 또한, 종래에는 웨이퍼 레벨 테스트를 통해 각 뱅크의 리프레쉬 특성을 파악하고, 리프레쉬 특성이 가장 나쁜 뱅크의 리프레쉬 주기(가장 짧은 주기)에 맞춰 모든 뱅크의 리프레쉬를 수행하였다. 즉, 리프레쉬 신호가 인에이블될 때마다 하나의 리프레쉬 카운터가 출력하는 내부 어드레스에 따라 모든 뱅크가 리프레쉬를 수행하였다. 하지만, 리프레쉬 특성이 가장 나쁜 뱅크를 제외한 다른 뱅크의 측면에서는 불필요하게 리프레쉬를 자주 수행함으로써 리프레쉬 전류를 과도하게 소모하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 리프레시 특성에 따라 리프레시 명령시 모든 뱅크를 선택하여 리프레쉬를 수행하지 않고 리텐션 타임을 초과하지 않는 범위에서 일부 뱅크만을 선택하여 리프레쉬를 수행함으로써, 리프레쉬 전류를 감소할 수 있도록 한 리프레쉬 제어회로를 제공하는 데 있다.
본 발명은 리프레쉬 명령에 응답하여 인에이블되는 리프레쉬 신호를 입력받아, 카운팅 동작을 통해 카운트 신호를 생성하는 카운터부 및; 상기 카운트 신호를 입력받아, 리프레쉬 수행을 위해 일부 뱅크를 인에이블 시키는 뱅크 선택신호를 생성하는 뱅크 선택부를 포함하는 리프레쉬 제어회로를 제공한다.
본 발명에서, 상기 카운터부는 상기 리프레쉬 신호를 입력받아, 카운팅 동작을 통해 제1 카운트 신호를 생성하는 제1 카운터 및; 상기 제1 카운트 신호를 입력받아, 카운팅 동작을 통해 제2 카운트 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 카운트 신호의 주기는 상기 리프레쉬 신호의 주기의 2배 크기로 형성되는 것이 바람직하다.
본 발명에서, 상기 제2카운트 신호의 주기는 상기 제1카운트 신호의 주기의 2배 크기로 형성되는 것이 바람직하다.
본 발명에서, 상기 제1 카운터는 상기 리프레쉬 신호를 래치하는 제1 래치와; 상기 리프레쉬 신호가 제1 레벨인 구간 동안 상기 제1 래치의 출력신호를 전달하는 전달소자 및; 상기 전달소자로부터 전달된 제1 래치의 신호를 래치하고, 래치된 신호를 상기 제1 카운트 신호로 출력하는 제2 래치를 포함하는 것이 바람직하다.
본 발명에서, 상기 전달소자는 상기 리프레쉬 신호가 제1 레벨일 때 인에이블되고, 상기 리프레쉬 신호가 제2 레벨일 때 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제2 카운터는 상기 제1 카운트 신호를 래치하는 제1 래치와; 상기 제1 카운트 신호가 제1 레벨인 구간 동안 상기 제1 래치의 출력신호를 전달하는 전달소자 및; 상기 전달소자로부터 전달된 제1 래치의 신호를 래치하고, 래치된 신호를 상기 제2 카운트 신호로 출력하는 제2 래치를 포함하는 것이 바람직하 다.
본 발명에서, 상기 전달소자는 상기 제1 카운트 신호가 제1 레벨일 때 인에이블되고, 상기 제1 카운트 신호가 제2 레벨일 때 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 뱅크 선택부는 상기 제1카운트 신호 및 제2카운트 신호를 입력받아 디코딩하여 디코딩 신호를 생성하는 디코딩부 및; 상기 디코딩 신호를 입력받아 논리연산하여, 상기 뱅크 선택신호를 생성하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 디코딩부는 상기 제1카운트 신호를 버퍼링하는 제1버퍼및; 상기 제2카운트 신호를 버퍼링하는 제2버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 및 제2버퍼는 인버터인 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 제1버퍼의 출력신호와 상기 제2버퍼의 출력신호를 입력받아, 논리연산을 수행하는 제1논리소자와; 상기 제1 카운트 신호와 상기 제2버퍼의 출력신호를 입력받아, 논리연산을 수행하는 제2논리소자와; 상기 제1버퍼의 출력신호와 상기 제2카운트 신호를 입력받아, 논리연산을 수행하는 제3논리소자 및; 상기 제1카운트 신호와 상기 제2카운트 신호를 입력받아, 논리연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제1 내지 제4 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 뱅크 선택신호에 의해 3개의 뱅크가 동시에 인에이블되는 것이 바람직하다.
리프레쉬 전류를 감소시키는 방법은 리프레쉬 특성, 뱅크 수 등의 조건에 따라 달라질 수 있다. 가령 모든 뱅크의 리프레쉬 특성이 64ms이고 한 뱅크는 8K(1K=1000)의 워드라인을 포함하며 리프레시 주기가 8us인 경우 셀의 리텐션 타임을 초과하지 않기 위해서는 64ms안에 모든 뱅크에 위치하는 셀에 대해 한번씩 리프레쉬를 수행하여야 한다. 반면, 뱅크가 8개이고 모든 뱅크의 리프레쉬 특성이 128ms인 경우 리프레시 주기마다 8개의 뱅크 중 4개의 뱅크만 리프레쉬를 수행하면 리프레시 전류를 최소화할 수 있다. 이와 같이, 뱅크 수 및 리프레쉬 특성에 맞추어 리프레쉬 전류를 감소할 수 있도록 뱅크의 개수를 달리 선택하여 리프레쉬를 수행할 수 있다.
따라서, 본 발명은 뱅크의 리프레쉬 특성에 따라 셀의 데이터를 유지하면서 순환적으로 일부의 뱅크만을 리프레쉬할 수 있도록 하는 뱅크 선택신호를 생성하고, 생성된 뱅크 선택신호에 의해 일부 뱅크에 대해서만 리프레쉬를 수행하여 리프레쉬 전류를 절감하고 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 아래의 실시예에서 표기된 소자들 중 상기 종래기술의 예에서와 동일한 것은 동일한 기호를 사용한다. 본 발명의 일 실시예에서 는 뱅크의 개수는 4개이고, 한 뱅크는 8K(1K=1000)의 워드라인을 포함하고 있으며, 리프레쉬 주기는 8us라고 가정한다. 또한, 뱅크의 리프레쉬 특성은 96ms이상 128ms이하로 가정한다. 따라서, 상기 조건에서는 리프레쉬 주기인 8us마다 리프레쉬 신호가 인에이블될 때 4개의 뱅크 중 3개의 뱅크만을 리프레쉬하여 리텐션 시간을 초과하지 않으면서 리프레쉬 전류를 감소시킬 수 있다.
도1은 본 발명의 일 실시예에 따른 리프레쉬 제어회로의 구성을 도시한 블럭도이다.
도1에서 도시된 바와 같이, 본 발명의 일 실시예에 따른 리프레쉬 제어회로는 리프레쉬 명령에 응답하여 인에이블되는 리프레쉬 신호(refresh signal)를 입력받아, 카운팅 동작을 통해 카운트 신호(sig_A, sig_B)를 생성하는 카운터부(1) 및; 상기 카운트 신호(sig_A, sig_B)를 입력받아, 리프레쉬 수행을 위해 일부 뱅크를 인에이블 시키는 뱅크 선택신호(BS<0:3>)를 생성하는 뱅크 선택부(2)를 포함한다.
카운터부(1)는 카운팅 동작을 통해 제1 카운트 신호(sig_A)를 생성하는 제1 카운터(10) 및; 상기 제1 카운트 신호(sig_A)를 입력받아, 카운팅 동작을 통해 제2 카운트 신호(sig_B)를 생성하는 제2 카운터(12)를 포함한다.
도2에서 도시된 바와 같이, 제1 카운터(10)는 접지전원(VSS)을 버퍼링하는 인버터(IV1)와; 인버터(IV1)의 출력신호와 리프레쉬 신호(refresh signal)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND1)와; 낸드게이트(ND1)를 버퍼링하는 인버터(IV2)와; 낸드게이트(ND1) 및 인버터(IV2)의 출력신호에 응답하여 인에이 블되는 인버터(IV3, IV4, IV6, IV7)와; 노드nd1을 하이레벨로 초기화하는 PMOS트랜지스터(PM1)와; 노드nd1의 신호를 래치하는 제1 래치(100)와; 인버터(IV6)를 통해 전달된 제1 래치(100)의 신호를 래치하여 제1 카운트 신호(sig_A)를 출력하는 제2 래치(102) 및; 제2 래치(102)의 출력신호를 인버터(IV3)을 통해 제1 래치(100)로 전달하는 인버터(IV9)를 포함한다.
도3에서 도시된 바와 같이, 제2 카운터(12)는 접지전원(VSS)을 버퍼링하는 인버터(IV10)와; 인버터(IV10)의 출력신호와 리프레쉬 신호(refresh signal)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND2)와; 낸드게이트(ND2)를 버퍼링하는 인버터(IV11)와; 낸드게이트(ND2) 및 인버터(IV11)의 출력신호에 응답하여 인에이블되는 인버터(IV12, IV13, IV14, IV16)와; 노드nd2를 하이레벨로 초기화하는 PMOS트랜지스터(PM2)와; 노드nd2의 신호를 래치하는 제1 래치(120)와; 인버터(IV15)를 통해 전달된 제1 래치(120)의 신호를 래치하여 제2 카운트 신호(sig_B)를 출력하는 제2 래치(122) 및; 제2 래치(122)의 출력신호를 인버터(IV12)를 통해 제1 래치(120)로 전달하는 인버터(IV18)를 포함한다.
도4에서 도시된 바와 같이, 뱅크 선택부(2)는 상기 제1카운트 신호(sig_A) 및 제2카운트 신호(sig_B)를 입력받아 디코딩하여 디코딩 신호를 생성하는 디코딩부(20) 및; 디코딩 신호를 입력받아 논리연산하여, 상기 뱅크 선택신호(BS<0>-BS<3>)를 생성하는 논리부(22)를 포함한다. 디코딩부(20)는 상기 제1카운트 신호(sig_A)를 버퍼링하는 인버터(IV19) 및; 상기 제2카운트 신호(sig_B)를 버퍼링하는 인버터(IV20)를 포함한다. 상기 논리부(22)는 상기 인버터(IV19)의 출력신호와 상기 인버터(IV20)의 출력신호를 입력받아, 부정논리곱 연산을 수행하는 낸드게이트(ND3)와; 상기 제1 카운트 신호(sig_A)와 상기 인버터(IV20)의 출력신호를 입력받아, 부정논리곱 연산을 수행하는 낸드게이트(ND4)와; 상기 인버터(IV19)의 출력신호와 상기 제2카운트 신호(sig_B)를 입력받아, 부정논리곱 연산을 수행하는 낸드게이트(ND5) 및; 상기 제1카운트 신호(sig_A)와 상기 제2카운트 신호(sig_B)를 입력받아, 부정논리곱 연산을 수행하는 낸드게이트(ND6)를 포함한다.
이와 같이 구성된 리프레쉬 제어회로의 동작을 도1 내지 도4 및, 본 발명의 일 실시예에 따른 리프레쉬 제어회로의 내부신호 타이밍도를 도시한 도5 및 도6을 참고하여 설명하면 다음과 같다.
우선, 카운터부(1)는 리프레쉬 신호(refresh signal)를 입력받아, 제1 및 제2 카운트 신호(sig_A, sig_B)를 생성한다. 즉, 제1 카운터(10)는 제1 카운트 신호(sig_A)를 생성하고, 제2 카운터(12)는 제2 카운트 신호(sig_B)를 생성한다.
제1 카운터(10)의 동작을 좀 더 구체적으로 살펴보면, 리프레쉬 신호(refresh signal)가 하이레벨인 경우 인버터(IV4) 및 인버터(IV6)가 인에이블된다. 따라서, 제1 래치(100)가 동작하여 리프레쉬 신호(refresh signal)를 래치하고, 래치된 신호를 제1 카운트 신호(sig_A)로 출력한다. 이때, 노드nd1은 턴온된 PMOS 트랜지스터(PM1)에 의해 하이레벨로 초기화된다. 따라서, 제1 카운트 신호(sig_A)는 로우레벨이다. 이후, 리프레쉬 신호(refresh signal)가 로우레벨로 천이하면 제1 래치(100)의 동작은 중단되고, 인버터(IV6)는 디스에이블되는 한편, 인 버터(IV3) 및 인버터(IV7)가 인에이블된다. 따라서, 제2 래치(102)는 리프레쉬 신호(refresh signal)가 하이레벨일 때, 제1 래치(100)에서 전달된 신호를 래치하여 제1 카운트 신호(sig_A)를 로우레벨로 유지한 상태로 출력한다. 이후, 리프레쉬 신호(refresh signal)가 다시 하이레벨로 천이하면 인버터(IV4) 및 인버터(IV6)가 인에이블되어, 제1 래치(100)의 출력신호를 제1 카운트 신호(sig_A)로 출력한다. 이때, 제1 래치(100)는 리프레쉬 신호(refresh signal)가 로우레벨일 때 인버터(IV3)를 통해 피드백된 제2 래치(102)의 출력신호를 래치하므로, 제1 래치(100)에는 로우레벨이 입력된다. 따라서, 제1 카운트 신호(sig_A)는 제1 래치(100)의 출력신호가 전달되어 하이레벨로 천이한다. 이상 설명한 바와 같이, 제1 카운트 신호(sig_A)는 리프레쉬 신호(refresh signal)가 두번 레벨 천이할 때마다 한번 레벨 천이하는 특성을 갖는다. 도5를 참고하면, 제1 카운터(10)에서 생성된 제1 카운트 신호(sig_A)의 주기가 리프레쉬 신호(refresh signal)의 주기의 두배인 것을 확인할 수 있다.
제2 카운터(12)의 동작을 좀 더 구체적으로 살펴보면, 제1 카운트 신호(sig_A)가 하이레벨인 경우 인버터(IV13) 및 인버터(IV15)가 인에이블된다. 따라서, 제1 래치(120)가 동작하여 제1 카운트 신호(sig_A)를 래치하고, 래치된 신호를 제2 카운트 신호(sig_B)로 출력한다. 이때, 노드nd2는 턴온된 PMOS트랜지스터(PM2)에 의해 하이레벨로 초기화된다. 따라서, 제2 카운트 신호(sig_B)는 로우레벨이다. 이후, 제1 카운트 신호(sig_A)가 로우레벨로 천이하면 제1 래치(120)의 동작은 중단되고, 인버터(IV15)는 디스에이블되는 한편, 인버터(IV12) 및 인버터(IV16)가 인 에이블된다. 따라서, 제2 래치(122)는 제1 카운트 신호(sig_A)가 하이레벨일 때, 제1 래치(120)에서 전달된 신호를 래치하여 제2 카운트 신호(sig_B)를 로우레벨로 유지한 상태로 출력한다. 이후, 제1 카운트 신호(sig_A)가 다시 하이레벨로 천이하면 인버터(IV13) 및 인버터(IV15)가 인에이블되어, 제1 래치(120)의 출력신호를 제1 카운트 신호(sig_B)로 출력한다. 이때, 제1 래치(120)는 제1 카운트 신호(sig_A)가 로우레벨일 때 인버터(IV12)을 통해 피드백된 제2 래치(122)의 출력신호를 래치하므로, 제1 래치(120)에는 로우레벨이 입력된다. 따라서, 제2 카운트 신호(sig_B)는 제1 래치(120)의 출력신호가 전달되어 하이레벨로 천이한다. 이상 설명한 바와 같이, 제2 카운트 신호(sig_B)는 제1 카운트 신호(sig_A)가 두번 레벨 천이할 때마다 한번 레벨 천이하는 특성을 갖는다. 도5를 참고하면, 제2 카운터(12)에서 생성된 제2 카운트 신호(sig_B)의 주기가 제1 카운트 신호(sig_A)의 주기의 두배인 것을 확인할 수 있다.
다음으로, 뱅크 선택부(2)는 리프레쉬 수행을 위해 일부 뱅크를 인에이블 시키는 뱅크 선택신호(BS<0:3>)를 생성한다. 본 실시예에서는, 뱅크 선택신호(BS<0:3>)가 하이레벨일 때 해당 뱅크가 인에이블되는 것으로 가정한다. 예를 들어, 뱅크 선택신호(BS<0>)가 하이레벨이면, 뱅크(Bank<0>)가 인에이블되도록 동작한다.
뱅크 선택부(2) 내부의 낸드게이트(ND3-6)는 제1 및 제2 카운트 신호(sig_A, sig_B)를 입력받아 뱅크 선택신호(BS<0:3>)를 생성한다. 즉, 낸드게이트(ND3)는 제 1 카운트 신호(sig_A)의 반전신호 및 제2 카운트 신호(sig_B)의 반전신호 중 적어도 하나가 로우레벨일 때 하이레벨로 인에이블된 뱅크 선택신호(BS<0>)를 생성한다. 낸드게이트(ND4)는 제1 카운트 신호(sig_A) 및 제2 카운트 신호(sig_B)의 반전신호 중 적어도 하나가 로우레벨일 때 하이레벨로 인에이블된 뱅크 선택신호(BS<1>)를 생성한다. 낸드게이트(ND5)는 제1 카운트 신호(sig_A)의 반전신호 및 제2 카운트 신호(sig_B) 중 적어도 하나가 로우레벨일 때 하이레벨로 인에이블된 뱅크 선택신호(BS<2>)를 생성한다. 낸드게이트(ND6)는 제1 카운트 신호(sig_A)및 제2 카운트 신호(sig_B) 중 적어도 하나가 로우레벨일 때 하이레벨로 인에이블된 뱅크 선택신호(BS<3>)를 생성한다. 도6을 참고하면, 본 실시예에서 도5의 타이밍도에서 보여지는 레벨을 갖는 제1 및 제2 카운트 신호(sig_A, sig_B)에 응답하여 생성되는 뱅크 선택신호(BS<0:3>)의 타이밍도를 확인할 수 있다. 본 실시예에서 생성된 뱅크 선택신호(BS<0:3>)는 각 구간마다 3개의 뱅크에 대응하는 뱅크 선택신호만이 하이레벨로 인에이블된다. 이때, 인에이블된 뱅크에서 리프레쉬가 진행되는 워드라인의 내부 어드레스는 각각의 뱅크마다 다르게 설정될 수 있다. 이는 종래 기술에서 모든 뱅크에 대해 일괄적으로 리프레쉬가 진행되는 경우 뱅크마다 리프레쉬가 진행되는 워드라인의 내부어드레스가 동일한 것과 구별된다.
이상 설명한 바와 같이 본 실시예는 리프레쉬 제어회로에서 생성된 뱅크 선택신호(BS<0:3>)에 의해 리프레쉬 동작을 수행할 때 4개의 뱅크 중 1개의 뱅크를 제외하고 3개의 뱅크에 대해서만 리프레쉬를 수행하므로 25%의 리프레쉬 전류를 절감할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 리프레쉬 제어회로는 리프레시 특성에 따라 리프레시 명령시 모든 뱅크를 선택하여 리프레쉬를 수행하지 않고 리텐션 타임을 초과하지 않는 범위에서 일부 뱅크만을 선택하여 리프레쉬를 수행함으로써, 리프레쉬 전류를 감소할 수 있는 효과가 있다.

Claims (14)

  1. 리프레쉬 명령에 응답하여 인에이블되는 리프레쉬 신호를 입력받아, 카운팅 동작을 통해 상기 리프레쉬 신호의 분주신호를 생성하고, 상기 분주신호로부터 카운트 신호를 생성하는 카운터부 및;
    상기 카운트 신호를 입력받아, 리프레쉬 수행을 위해 일부 뱅크를 인에이블 시키는 뱅크 선택신호를 생성하는 뱅크 선택부를 포함하는 리프레쉬 제어회로.
  2. 제1항에 있어서, 상기 카운터부는
    상기 리프레쉬 신호를 입력받아, 카운팅 동작을 통해 제1 카운트 신호를 생성하는 제1 카운터 및;
    상기 제1 카운트 신호를 입력받아, 카운팅 동작을 통해 제2 카운트 신호를 생성하는 제2 카운터를 포함하는 리프레쉬 제어회로.
  3. 제2항에 있어서,상기 제1 카운트 신호의 주기는 상기 리프레쉬 신호의 주기의 2배 크기로 형성되는 것을 특징으로 하는 리프레쉬 제어회로.
  4. 제2항에 있어서,상기 제2카운트 신호의 주기는 상기 제1카운트 신호의 주기 의 2배 크기로 형성되는 것을 특징으로 하는 리프레쉬 제어회로.
  5. 제2항에 있어서, 상기 제1 카운터는
    상기 리프레쉬 신호를 래치하는 제1 래치와;
    상기 리프레쉬 신호가 제1 레벨인 구간 동안 상기 제1 래치의 출력신호를 전달하는 전달소자 및;
    상기 전달소자로부터 전달된 제1 래치의 신호를 래치하고, 래치된 신호를 상기 제1 카운트 신호로 출력하는 제2 래치를 포함하는 리프레쉬 제어회로.
  6. 제5항에 있어서, 상기 전달소자는 상기 리프레쉬 신호가 제1 레벨일 때 인에이블되고, 상기 리프레쉬 신호가 제2 레벨일 때 디스에이블되는 것을 특징으로 하는 리프레쉬 제어회로.
  7. 제2항에 있어서, 상기 제2 카운터는
    상기 제1 카운트 신호를 래치하는 제1 래치와;
    상기 제1 카운트 신호가 제1 레벨인 구간 동안 상기 제1 래치의 출력신호를 전달하는 전달소자 및;
    상기 전달소자로부터 전달된 제1 래치의 신호를 래치하고, 래치된 신호를 상기 제2 카운트 신호로 출력하는 제2 래치를 포함하는 리프레쉬 제어회로.
  8. 제7항에 있어서, 상기 전달소자는 상기 제1 카운트 신호가 제1 레벨일 때 인에이블되고, 상기 제1 카운트 신호가 제2 레벨일 때 디스에이블되는 것을 특징으로 하는 리프레쉬 제어회로.
  9. 제2항에 있어서, 상기 뱅크 선택부는
    상기 제1카운트 신호 및 제2카운트 신호를 입력받아 디코딩하여 디코딩 신호를 생성하는 디코딩부와;
    상기 디코딩 신호를 입력받아 논리연산하여, 상기 뱅크 선택신호를 생성하는 논리부를 포함하는 리프레쉬 제어회로.
  10. 제9항에 있어서, 상기 디코딩부는
    상기 제1카운트 신호를 버퍼링하는 제1버퍼와;
    상기 제2카운트 신호를 버퍼링하는 제2버퍼를 포함하는 리프레쉬 제어회로.
  11. 제10항에 있어서, 상기 제1 및 제2버퍼는 인버터인 것을 특징으로 하는 리프레쉬 제어회로.
  12. 제10항에 있어서, 상기 논리부는
    상기 제1버퍼의 출력신호와 상기 제2버퍼의 출력신호를 입력받아, 논리연산을 수행하는 제1논리소자와;
    상기 제1 카운트 신호와 상기 제2버퍼의 출력신호를 입력받아, 논리연산을 수행하는 제2논리소자와;
    상기 제1버퍼의 출력신호와 상기 제2카운트 신호를 입력받아, 논리연산을 수행하는 제3논리소자와;
    상기 제1카운트 신호와 상기 제2카운트 신호를 입력받아, 논리연산을 수행하는 제4논리소자를 포함하는 리프레쉬 제어회로.
  13. 제12항에 있어서, 상기 제1 내지 제4 논리소자는 각각 부정논리곱 연산을 수행하는 것을 특징으로 하는 리프레쉬 제어회로.
  14. 제1항에 있어서, 상기 뱅크 선택신호에 의해 3개의 뱅크가 동시에 인에이블되는 것을 특징으로 하는 리프레쉬 제어회로.
KR1020060114746A 2006-11-20 2006-11-20 리프레쉬 제어회로 KR100854456B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060114746A KR100854456B1 (ko) 2006-11-20 2006-11-20 리프레쉬 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060114746A KR100854456B1 (ko) 2006-11-20 2006-11-20 리프레쉬 제어회로

Publications (2)

Publication Number Publication Date
KR20080045528A KR20080045528A (ko) 2008-05-23
KR100854456B1 true KR100854456B1 (ko) 2008-08-27

Family

ID=39662920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060114746A KR100854456B1 (ko) 2006-11-20 2006-11-20 리프레쉬 제어회로

Country Status (1)

Country Link
KR (1) KR100854456B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102269420B1 (ko) 2020-09-18 2021-06-24 전용석 긴급대피용 마스크장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052491A (ko) * 1999-01-12 2000-08-25 윤종용 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
KR20010058365A (ko) * 1999-12-27 2001-07-05 윤종용 반도체 메모리 장치 및 이 장치의 블록 활성화 방법
KR100644221B1 (ko) 2005-07-19 2006-11-10 삼성전자주식회사 반복 리프레쉬를 구동하는 리프레쉬 제어회로 및 이를포함하는 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052491A (ko) * 1999-01-12 2000-08-25 윤종용 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
KR20010058365A (ko) * 1999-12-27 2001-07-05 윤종용 반도체 메모리 장치 및 이 장치의 블록 활성화 방법
KR100644221B1 (ko) 2005-07-19 2006-11-10 삼성전자주식회사 반복 리프레쉬를 구동하는 리프레쉬 제어회로 및 이를포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20080045528A (ko) 2008-05-23

Similar Documents

Publication Publication Date Title
US8854910B2 (en) Semiconductor memory device and refresh method thereof
JP4758228B2 (ja) 半導体メモリ装置のレイテンシ制御回路
KR100474551B1 (ko) 셀프 리프레쉬 장치 및 방법
US9202549B2 (en) Semiconductor memory device and memory system including the same
KR101257366B1 (ko) 반도체 메모리 장치 및 리프레쉬 제어 방법
US8917570B2 (en) Memory device and method for operating the same
US7821812B2 (en) Low-power DRAM and method for driving the same
KR100535071B1 (ko) 셀프 리프레쉬 장치
KR101197273B1 (ko) 리프레쉬회로
KR100834391B1 (ko) 반도체 메모리 장치
KR100854456B1 (ko) 리프레쉬 제어회로
KR20070036598A (ko) 프리차지 제어 장치
US7057953B2 (en) Semiconductor memory device with stable auto-precharge operation
US11107517B2 (en) Semiconductor memory device and method for refreshing memory with refresh counter
KR100646204B1 (ko) 입력 어드레스 제어 회로
KR100819649B1 (ko) 반도체 메모리 소자의 로오 어드레스 카운트회로
KR100892729B1 (ko) 반도체 집적 회로 및 그의 리프레시 방법
KR20050010655A (ko) 셀프 리프레시 전류를 줄인 반도체 메모리 소자
KR101046994B1 (ko) 리프레쉬 주기조절회로
KR100924355B1 (ko) 반도체 메모리 장치
US8009497B2 (en) Auto-refresh control circuit and a semiconductor memory device using the same
KR100858881B1 (ko) 파일드 리프레쉬와 부분 리프레쉬 동작을 수행하는 반도체메모리장치.
KR100811264B1 (ko) 반도체 메모리의 셀프 리프레쉬 장치
KR20070095563A (ko) 반도체 메모리 장치
KR20070002818A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee