KR100644221B1 - 반복 리프레쉬를 구동하는 리프레쉬 제어회로 및 이를포함하는 반도체 메모리 장치 - Google Patents

반복 리프레쉬를 구동하는 리프레쉬 제어회로 및 이를포함하는 반도체 메모리 장치 Download PDF

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Abstract

반복 리프레쉬를 구동하는 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치가 게시된다. 본 발명의 리프레쉬 제어회로는 카운팅 어드레스를 발생하는 어드레스 카운터, 카운팅 어드레스를 형성하는 적어도 1비트에는 무관(無關)하게 메모리 뱅크의 행을 선택하도록 구동되는 로우 디코더, 중복 어드레스를 발생하는 중복 어드레스 선택기 및 상기 중복 어드레스에 상응하는 상기 카운팅 어드레스의 발생에 대응하여 활성화되는 상기 리프레쉬 중복신호를 발생하는 중복 리프레쉬 제어기를 구비한다. 본 발명의 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 비(非)열화된 메모리셀들이 1회씩 리프레쉬를 수행하는 기간 동안에, 열화된 메모리셀은 2회 이상 리프레쉬를 수행한다. 따라서, 본 발명의 리프레쉬 제어회로를 포함하는 반도체 메모리 장치의 리프레쉬 주기는 보다 효율적으로 설정될 수 있다.
리프레쉬, 메모리, 반도체, 열화, 중복

Description

반복 리프레쉬를 구동하는 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치{Refresh Control Circuit for of Repeatedly Self-Refreshing Wordlines And Semiconductor Memory Device having the same}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해를 돕기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 리프레쉬 제어회로와 이를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 2은 종래의 반도체 메모리 장치에서의 리프레쉬 주기 결정방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 리프레쉬 제어회로와 이를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 4는 도 3의 중복 어드레스 선택기를 구체적으로 나타내는 도면이다.
도 5는 파워업시에 따른 파워업 신호의 논리상태를 설명하기 위한 도면이다.
도 6은 도 3의 중복 리프레쉬 제어기의 구체적인 블락도이다.
도 7은 도 6의 리프레쉬 중복 래치부를 더욱 구체적으로 나타내는 회로도이다.
도 8은 도 3의 로우 디코더를 나타내는 블락도이다.
도 9는 도 8의 블락 디코딩부를 더욱 구체적으로 나타내는 회로도이다.
도 10은 도 3의 반도체 메모리 장치에서의 열화된 메모리셀의 리프레쉬 주기를 설명하기 위한 도면이다.
도 11은 도 3의 반도체 메모리 장치에서의 열화된 메모리셀의 리프레쉬 주기를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 일실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
CNT: 카운팅 어드레스 SRRA: 중복 어드레스
RRCS: 리프레쉬 중복신호 DRFEN: 중복 인에이블 신호
FU1~FUn: 제어퓨즈 PRFH: 리프레쉬 진입 신호
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리셀에 저장된 데이터를 유효하게 보존하기 위하여 리프레쉬 동작을 수행하도록 제어하는 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 장치에서는, 메모리셀에 저장된 데이터를 감지증폭하여 재기입하는 리프레쉬 동작이 소정의 리프레쉬 주기마다 수행된다. 이러한 리프레쉬 동작을 통하여, 메모리셀에 저장된 데이터가 유효하게 보존될 수 있다. 이와 같이, 리프레쉬의 수행이 요구되는 반도체 메모리 장치는, 리프레쉬 제어회로를 내장하는 것이 일반적이다.
한편, 반도체 메모리 장치에서는, 제조공정 상의 불균형, 물질의 불균일 및 미진 등에 의하여, 특정의 메모리셀이, 다른 메모리셀에 비하여, 상대적으로 열화된 리프레쉬 특성을 가질 수 있다. 이와 같이 열화된 메모리셀은, 정상의 메모리셀에 비하여, 짧은 리프레쉬 주기가 요구된다.
도 1은 종래의 리프레쉬 제어회로(10)와 이를 포함하는 반도체 메모리 장치를 나타내는 도면이다. 리프레쉬 제어회로(10)는 리프레쉬 진입신호(PRFH)의 활성화에 응답하여, 메모리 뱅크(MBANK)의 행을 순서적으로 선택하고, 선택되는 행에 대응하는 워드라인(WL)을 활성화시키도록 구동된다. 여기서, 상기 리프레쉬 진입신호(PREF)는 소정의 리프레쉬 주기마다 활성화되는 신호로서, 리프레쉬 진입회로(20)로부터 제공된다. 이때, 어드레스 카운터(11)는 상기 리프레쉬 진입신호(PRFH)의 활성화에 응답하여, 순서적으로 가변되는 카운팅 어드레스(CNT<1:n>)를 발생한다. 그리고, 로우 디코더(13)는 상기 카운팅 어드레스(CNT<1:n>)를 디코딩하여, 메모리 뱅크(MBANK)의 행을 선택하여, 선택되는 행의 워드라인을 활성화한다.
그런데, 도 1과 같은 종래의 리프레쉬 제어회로(10)에 의하면, 하나의 메모리 뱅크(MBANK)에 포함되는 메모리셀들은 모두 동일한 주기로 리프레쉬가 수행된 다. 예로서, 도 2에 도시되는 바와 같이, 메모리 뱅크(MBANK) 내에 하나의 열화된 메모리셀(MCi)이라도 존재하는 경우를 가정하자. 이 경우, 상기 메모리 뱅크(MBANK)은 상기 열화된 메모리셀(MCi)을 기준으로 리프레쉬 주기가 결정된다. 만약, 열화된 메모리셀(MCi)에 요구되는 리프레쉬 주기가 128ms이고, 나머지 메모리셀에 요구되는 리프레쉬 주기가 256ms라 가정하자. 그러면, 종래의 반도체 메모리 장치의 리프레쉬 주기는 128ms으로 설정된다. 즉, 열화된 메모리셀(MCi)을 제외한 나머지 메모리셀들의 경우에는, 256ms으로 리프레쉬 주기가 설정될 수 있음에도 불구하고, 상기 열화된 메모리셀(MCi)에 따라 128ms으로 결정된다.
따라서, 종래의 리프레쉬 제어회로(10)를 반도체 메모리 장치에서는, 리프레쉬 주기가 비효율적으로 설정되어, 불필요한 동작의 반복에 기인한 과도한 전력을 소모함으로써, 디램의 특성 저하를 초래하게 되는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 리프레쉬 주기를 보다 효율적으로 설정할 수 있는 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치를 제공함에 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 적어도 하나의 메모리 뱅 크를 가지는 반도체 메모리 장치의 리프레쉬 제어회로에 관한 것이다. 본 발명의 리프레쉬 제어회로는 순서적으로 변화하는 다수개의 비트로 구성되는 카운팅 어드레스를 발생하는 어드레스 카운터; 상기 카운팅 어드레스에 대응하는 상기 메모리 뱅크의 행(row)을 선택하는 로우 디코더로서, 소정의 리프레쉬 중복신호의 활성화에 따라, 상기 카운팅 어드레스를 형성하는 적어도 1비트에는 무관(無關)하게 상기 메모리 뱅크의 행을 선택하도록 구동되는 상기 로우 디코더; 소정의 중복 어드레스를 발생하는 중복 어드레스 선택기; 및 상기 중복 어드레스에 상응하는 상기 카운팅 어드레스의 발생에 대응하여 활성화되는 상기 리프레쉬 중복신호를 발생하는 중복 리프레쉬 제어기를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 메모리 뱅크; 소정의 리프레쉬 주기에 따라 활성화되는 리프레쉬 진입신호를 생성하는 리프레쉬 진입회로; 및 상기 리프레쉬 진입신호에 응답하여, 상기 메모리 뱅크의 행(row)을 순서적으로 선택하도록 구동되는 리프레쉬 제어회로를 구비한다. 그리고, 상기 리프레쉬 제어회로는 소정의 중복 어드레스에 대응하는 상기 메모리 뱅크의 행에 대해서, 1회의 리프레쉬 순환 주기 동안에 적어도 2회 선택하도록 구동된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리 고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 참고로, 본 명세서에서는, 리프레쉬 동작과 관련되는 회로들이 중심적으로 도시되며, 그 밖의 회로들은 설명의 편의를 위하여 생략될 수 있다.
도 3은 본 발명의 일실시예에 따른 리프레쉬 제어회로와 이를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 도면이다. 도 3에서는, 설명의 편의상, 하나의 메모리 뱅크(MBANK)가 도시되나, 메모리 뱅크(MBANK)의 갯수는 2 이상으로 확대될 수 있다.
도 3을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 뱅크(MBANK), 리프레쉬 진입회로(20) 및 리프레쉬 제어회로(100)를 포함한다. 상기 메모리 뱅크(MBANK)는 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들(미도시)을 포함한다. 그리고, 상기 메모리셀들은 비트라인을 별개로 사용하는 적어도 2개의 메모리 블락으로 구분되어 배열된다.
상기 리프레쉬 진입회로(20)는 리프레쉬 진입신호(PRFH)를 발생한다. 상기 리프레쉬 진입신호(PRFH)는 소정의 리프레쉬 주기에 따라 활성화된다. 상기 리프레쉬 제어회로(100)는 상기 리프레쉬 진입신호(PRFH)에 응답하여, 상기 메모리 뱅크(MBANK)의 행(row)을 순서적으로 선택한다. 이때, 중복 어드레스(SRRA<1:n>)에 대응하는 행의 워드라인은, 1회의 리프레쉬 순환 주기 동안에 적어도 2회 선택하도록 구동된다. 본 명세서에서는, 1회의 리프레쉬 순환 주기 동안에 2회 선택하도록 구동되는 실시예가 도시되고 기술된다.
도 3을 계속 참조하면, 상기 리프레쉬 제어회로(100)는 구체적으로 어드레스 카운터(110), 로우 디코더(130), 중복 어드레스 선택기(150) 및 중복 리프레쉬 제어기(170)를 구비한다. 상기 어드레스 카운터(110)는 다수개의 비트로 구성되는 카운팅 어드레스(CNT<1:n>)를 발생한다. 상기 카운팅 어드레스(CNT<1:n>)는 상기 리프레쉬 진입신호(PRFH)의 활성화에 응답하여, 순서적으로 변화한다.
상기 로우 디코더(130)는 상기 카운팅 어드레스(CNT<1:n>)에 대응하는 상기 메모리 뱅크의 행(row)을 선택한다. 이때, 상기 중복 리프레쉬 제어기(170)로부터 제공되는 리프레쉬 중복신호(RRCS)가 활성화하는 경우에는, 상기 메모리 뱅크(MBANK)의 선택되는 행은 상기 카운팅 어드레스(CNT<1:n>) 중의 적어도 1비트에는 무관(無關)하게 된다. 본 실시예에서는, 상기 메모리 뱅크(MBANK)의 선택에 무관하게 되는 비트는 CNT<1>에 해당한다. 상기 로우 디코더(130)에 대한 구체적인 기술은 추후에 계속된다.
상기 중복 어드레스 선택기(150)는 중복 어드레스(SAAR<1:n>)를 선택하여 발생한다. 이때, 중복 어드레스(SAAR<1:n>)는 1회의 리프레쉬 순환 주기 동안에 2회 이상 리프레쉬를 수행하고자 하는 행을 특정하는 어드레스이다.
도 4는 도 3의 중복 어드레스 선택기(150)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 상기 중복 어드레스 선택기(150)는 각자의 제어퓨즈(FU1~FUn)를 포함하는 다수개의 비트 발생부들(151-1 내지 151-n)을 포함한다. 이때, 자신의 상 기 제어퓨즈(FU1~FUn)의 절단여부에 따라, 상기 중복 어드레스(SAAR<1:n>)를 형성하는 각자 비트의 논리상태가 결정된다. 상기 비트 발생부들(151-1 내지 151-n) 각각은 거의 동일한 구성 및 동작을 가진다. 그러므로, 본 명세서에서는, 설명의 편의를 위하여, 제1 비트 발생부(151-1)가 대표적으로 기술된다.
상기 비트 발생부(151-1)는 더욱 구체적으로 파워업 응답수단(401) 및 래치수단(403)을 가진다. 상기 파워업 응답수단(401)은 파워업 신호(VCCH)에 응답하여 소정의 논리상태를 가지는 응답신호(VRES)를 발생한다. 그리고, 상기 래치수단(403)은 상기 응답신호(VRES)를 반전래치하여, 상기 중복 어드레스를 구성하는 비트(SRRA1)를 발생한다. 여기서, 상기 파워업 신호(VCCH)는, 도 5에 도시되는 바와 같이, 파워업시에 논리 "L"로부터 소정의 시간 후에 논리 "H"로 천이되는 신호이다.
따라서, 상기 응답신호(VRES)와 중복 어드레스의 각 비트는 논리상태는 상기 제어퓨즈(FU1)의 절단여부에 의하여 결정된다. 구체적으로 기술하면, 상기 제어퓨즈(FU1)가 절단된 경우에는, 파워업 시에 상기 응답신호(VRES)는 논리 "L"로 제어되고, 어드레스 비트(SRRA1)는 논리 "H"로 제어된다. 반면에, 상기 제어퓨즈(FU1)가 절단되지 않은 경우에는, 파워업 시에 상기 응답신호(VRES)는 논리 "H"로 제어되고, 어드레스 비트(SRRA1)는 논리 "L"로 제어된다.
상기한 바와 같이, 상기 비트 발생부들(151-1 내지 151-n)에 포함되는 제어퓨즈들(FU1 내지 FUn)의 절단을 통하여, 중복 어드레스(SRRA<1:n>)를 특정할 수 있다.
본 실시예에서는, 상기 제어퓨즈들(FU1~FU10) 모두가 절단되지 않는 경우에는, 중복 어드레스(SRRA1~SRRAn)는 모든 어드레스 비트가 "0"인 어드레스가 선택될 수 있다. 한편, 설정된 중복 어드레스의 채택 여부를 결정하는 회로부가, 본 발명의 리프레쉬 제어회로에 포함될 수 있다.
다시 도 3을 참조하면, 상기 중복 리프레쉬 제어기(170)는 상기 리프레쉬 중복신호(RRCS)를 발생한다. 상기 카운팅 어드레스(CNT<1:n>)가 상기 중복 어드레스(SRRA<1:n>)에 해당할 때, 상기 리프레쉬 중복신호(RRCS)는 활성화된다. 바람직하기로는, 상기 중복 리프레쉬 제어기(170)는 소정의 중복 인에이블 신호(DRFEN)에 응답하여 인에이블된다. 이 경우, 상기 중복 인에이블 신호(DRFEN)가 비활성화하는 경우에는, 상기 카운팅 어드레스(CNT<1:n>)가 상기 중복 어드레스(SRRA<1:n>)에 해당하더라도, 상기 리프레쉬 중복신호(RRCS)는 활성화되지 않는다. 본 발명의 반도체 메모리 장치가 다수개의 메모리 뱅크들을 포함하는 경우에, 상기 중복 인에이블 신호(DRFEN)는 상기 메모리 뱅크를 특정하는 뱅크 선택 어드레스로 구현될 수 있다.
도 6은 도 3의 중복 리프레쉬 제어기(170)의 구체적인 블락도이다. 도 6을 참조하면, 상기 중복 리프레쉬 제어기(170)는 구체적으로 어드레스 비교부(610) 및 리프레쉬 중복 래치부(630)를 포함한다. 상기 어드레스 비교부(610)는 상기 중복 어드레스(SRRA<1:n>)에 해당하는 상기 카운팅 어드레스(CNT<1:n>)의 발생에 응답하여 활성화되는 비교신호(VCOM)를 발생한다. 즉, 상기 카운팅 어드레스(CNT<1:n>)가 상기 중복 어드레스(SRRA<1:n>)와 동일할 때, 상기 비교신호(VCOM)는 "H"로 활성화 한다.
상기 리프레쉬 중복 래치부(630)는 상기 비교신호(VCOM)에 대응하는 논리상태를 가지는 상기 리프레쉬 중복신호(RRCS)를 래치하여 발생한다. 바람직하기로는, 상기 리프레쉬 중복 래치부(630)는 상기 중복 인에이블 신호(DRFEN)에 응답하여 인에이블된다.
도 7은 도 6의 리프레쉬 중복 래치부(630)를 더욱 구체적으로 나타내는 회로도이다. 도 7을 참조하면, 상기 리프레쉬 중복 래치부(630)는 버퍼링 수단(701), 전송 게이트(703), 래치수단(705) 및 리셋수단(707)을 포함한다.
상기 버퍼링 수단(701)은 상기 비교신호(VCOM)를 버퍼링한다. 상기 전송 게이트(703)는 상기 중복 인에이블 신호(DRFEN)에 응답하여, 상기 버퍼링 수단(701)의 출력신호를 전송한다. 상기 전송 게이트(703)은 상기 중복 인에이블 신호(DRFEN)가 "H"일 때, 버퍼링된 상기 비교신호(VCOM)를 상기 래치수단(705)으로 전송한다.
상기 리셋수단(707)은 상기 래치수단(705)의 입력단자(N704)를 리셋하도록 구동된다. 상기 리셋수단(707)은 파워업 신호(VCCH)에 응답하여, 상기 래치수단(705)의 입력단(N704)을 초기 셋팅한다.
계속하여, 도 3의 로우 디코더(130)가 구체적으로 기술된다. 도 8은 도 3의 로우 디코더(130)를 나타내는 블락도이다. 도 8을 참조하면, 상기 로우 디코더(130)는 프리 디코딩부(810), 블락 디코딩부(830) 및 워드라인 디코딩부(850)를 포함한다. 상기 프리 디코딩부(810)는 상기 카운팅 어드레스(CNT<1:n>)를 프리 디코 딩하여 프리 디코딩 신호(DRA<1:n>)을 발생한다.
상기 블락 디코딩부(830)는 상기 카운팅 어드레스(CNT<1:n>) 중 상기 메모리 뱅크(MBANK, 도 3 참조)에 포함되는 메모리 블락 중의 어느하나를 선택하는 비트에 대응하는 어드레스를 디코딩한다. 본 실시예에서는, 메모리 블락을 선택하는 비트에 해당하는 카운팅 어드레스와 프리 디코딩 어드레스는 각각 'CNT<1>'와 'DRA<1>'이다.
도 9는 도 8의 블락 디코딩부(830)를 더욱 구체적으로 나타내는 회로도이다. 도 9를 참조하면, 상기 블락 디코딩부(830)는 전송 트랜지스터쌍(511, 513), 래치수단쌍(521, 523) 및 리셋 트랜지스터쌍(531, 533)을 포함한다.
상기 전송 트랜지스터쌍(511, 513)은 상기 중복 인에이블 신호(RFEN)에 응답하여, 상기 블락 비트에 대응하는 어드레스쌍(즉, 프리 디코딩 어드레스쌍(DRA<1>, /DRA<1>)을 전송한다. 그리고, 상기 래치수단쌍(521, 523)은 상기 전송 트랜지스터쌍(511, 513)에 의하여 전송되는 프리 디코딩 어드레스쌍(DRA<1>, /DRA<1>)을 래치한다.
그리고, 상기 리셋 트랜지스터쌍(531, 533)은 상기 리프레쉬 중복신호(RRCS)에 응답하여, 상기 래치수단쌍(521, 523)의 입력단자(N512, N514)를 논리 "H"로 리셋한다. 바람직하기로는, 상기 리셋 트랜지스터쌍(531, 533)는 피모스 트랜지스터이다.
따라서, 상기 리프레쉬 중복신호(RRCS)가 "H"로 활성화되어 있는 경우에는, 상기 리셋 트랜지스터쌍(531, 533)이 턴온되어, 상기 래치수단쌍(521, 523)의 입력 단(N512, N514)를 논리 "H"로 제어한다. 이 경우, 상기 블락 디코딩 어드레스(BDA<1>, /BDA<1>)은 모두 논리 "H"로 된다.
도 9에서 앤모스 트랜지스터쌍(541, 543)은 프리차아지 시에 상기 래치수단쌍(521, 523)의 입력단자(N512, N514)를 논리 "L"로 리셋한다.
정리하면, 상기 블락 디코딩부(830)는, 노말 동작시 즉, 상기 리프레쉬 중복신호(RRCS)가 "L"인 경우에는, 상기 프리 디코딩 어드레스(DRA<1>)에 따라 1쌍의 블락 디코딩 어드레스(MRA<1>, /MRA<1>) 중의 어느하나를 선택적으로 활성화시킨다. 하지만, 상기 리프레쉬 중복신호(RRCS)가 "H"인 경우에는, 1쌍의 블락 디코딩 어드레스(MRA<1>, /MRA<1>)는 상기 블락 비트(즉, 상기 프리 디코딩 신호(DRA<1>))에 관계없이 모두 "H"로 제어된다.
다시 도 8을 참조하면, 상기 워드라인 디코딩부(850)는 상기 블락 디코딩부(830)로부터 제공되는 블락 디코딩 어드레스(BRA<1>)와 상기 프리 디코딩부(810)으로부터 제공되는 프리 디코딩 어드레스(DRA<2:n>)를 디코딩하여, 상기 메모리 뱅크(MBANK)의 워드라인을 구동한다.
본 실시예에서, 상기 카운팅 어드레스(CNT<1:n>)가 중복 어드레스(SAAR<1:n>)와 일치하여 상기 리프레쉬 중복신호(RRCS)가 활성화하는 경우에는, 상기 워드라인 디코딩부(850)는 실질적으로 나머지 프리 디코딩 어드레스들(DRA<2:n>)에 대응하는 로우(row)의 워드라인들이 활성화하게 된다. 따라서, 상기 리프레쉬 중복신호(RRCS)가 활성화하는 경우에는, 하나의 메모리 뱅크(MBANK)에서 2개의 행이 선택되도록 구동된다.
본 발명의 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치를 정리하면, 도 10과 같이, 하나의 메모리 뱅크(MBANK)에 특히 열화된 메모리셀(MCi)가 존재하는 경우에, 상기 열화된 메모리셀(MCi)의 워드라인(WLi)에 해당하는 행을 선택하는 어드레스가 중복 어드레스 선택기(150, 도 3 참조)에서 중복 리프레쉬 어드레스(SRRA<1:n>)로 선택될 수 있다. 이 경우, 제1 메모리 블락(MBK1)의 상기 열화된 메모리셀의 워드라인(WLi)은, 자신에 대응하는 카운팅 어드레스(CNT<1:n>)가 발생하는 경우 뿐만 아니라, 제2 메모리 블락(MBK2)에서 워드라인(WLi')에 대응하는 카운팅 어드레스(CNT<1:n>)가 발생하는 경우에도, 활성화된다. 다시 기술하면, 상기 열화된 메모리셀(MCi)은 1회의 리프레쉬 순환 주기 동안에 2회의 실질적인 리프레쉬가 수행된다. 본 실시예의 경우에는, 외부적으로 256ms의 주기로 리프레쉬가 수행되더라도, 상기 열화된 메모리셀(MCi)은 실질적으로 128ms마다 리프레쉬를 수행하게 된다.
반면에, 열화된 메모리셀(MCi)에 해당하지 않는 워드라인(WLj)의 경우에는, 도 11에 도시되는 바와 같이, 자신에 해당하는 카운팅 어드레스(CNT<1:n)에서만 리프레쉬가 수행된다. 즉, 상기 열화된 메모리셀(MCi)이 아닌 경우에는, 256ms마다 리프레쉬가 수행된다.
한편, 본 발명의 기술적 사상은, 도 12에 도시되는 바와 같이, 2 이상의 메모리 뱅크들(MBANK1, MBANK2)을 가지는 반도체 메모리 장치에도 적용될 수 있다.
도 12를 참조하면, 본 발명의 다른 일실시예에 따른 반도체 메모리 장치는 메모리 뱅크들(MBANK1, MBANK2), 리프레쉬 진입회로(20), 리프레쉬 제어회로들 (100-1, 100-2) 및 뱅크 선택기(200)를 포함한다. 상기 메모리 뱅크들(MBANK1, MBANK2), 리프레쉬 진입회로(20), 리프레쉬 제어회로들(100-1, 100-2)은 도 3의 상기 메모리 뱅크들(MBANK), 리프레쉬 진입회로(20), 리프레쉬 제어회로들(100)과 거의 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
상기 뱅크 선택기(200)는 상기 메모리 뱅크(MBANK1, MBANK2)를 특정하는 뱅크 선택 어드레스(BKADD)를 발생한다. 상기 뱅크 선택기(200)의 구성은, 도 4에 도시되는 비트 발생부들(151-1 내지 151-n) 각각과 거의 동일한 구성 및 동작을 가진다. 그러므로, 본 명세서에서는, 설명의 편의를 위하여, 상기 뱅크 선택기(200)에 대한 구체적인 기술은 생략된다.
도 12의 실시예에서, 각 메모리 뱅크(MBANK1, MBANK2)에 대응하는 리프레쉬 제어회로(100-1, 100-2)의 중복 인에이블 신호(DRFEN)은 상기 뱅크 선택 어드레스(BKADD)가 된다. 예로서, 상기 뱅크 선택 어드레스(BKADD)가 "L"의 논리값을 가지는 경우에는, 상기 리프레쉬 제어회로(100-1)의 중복 인에이블 신호(DRFEN<1>)가 활성화된다. 반면에, 상기 뱅크 선택 어드레스(BKADD)가 "H"의 논리값을 가지는 경우에는, 상기 리프레쉬 제어회로(100-2)의 중복 인에이블 신호(DRFEN<2>)가 활성화된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들어, 본 명세서에서, 하나의 메모리 뱅크가 서로 별개의 비트라인을 사용하는 2개의 메모리 블락으로 구성되는 예가 도시되고 기술되었다. 그러나, 하나의 메모리 뱅크는 4 이상의 메모리 블락으로 구성될 수도 있다. 이 경우, 열화된 메모리셀은 1회의 리프레쉬 순환주기 동안에 4회 이상의 리프레쉬가 수행된다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 비(非)열화된 메모리셀들이 1회씩 리프레쉬를 수행하는 기간 동안에(즉, 1회의 리프레쉬 순환주기에서), 열화된 메모리셀은 2회 이상 리프레쉬를 수행한다. 그러므로, 본 발명의 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 전체적으로 비열화된 메모리셀에 맞추어 긴 리프레쉬 주기로 설정되지만, 열화된 메모리셀에 대해서는 실질적으로 짧은 리프레쉬 주기가 설정된다. 따라서, 본 발명의 리프레쉬 제어회로를 포함하는 반도체 메모리 장치의 리프레쉬 주기는 보다 효율적으로 설정될 수 있다. 그 결과, 불필요한 전류소모가 감소된다.

Claims (12)

  1. 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 적어도 하나의 메모리 뱅크를 가지는 반도체 메모리 장치의 리프레쉬 제어회로에 있어서,
    순서적으로 변화하는 다수개의 비트로 구성되는 카운팅 어드레스를 발생하는 어드레스 카운터;
    상기 카운팅 어드레스에 대응하는 상기 메모리 뱅크의 행(row)을 선택하는 로우 디코더로서, 소정의 리프레쉬 중복신호의 활성화에 따라, 상기 카운팅 어드레스를 형성하는 적어도 1비트에는 무관(無關)하게 상기 메모리 뱅크의 행을 선택하도록 구동되는 상기 로우 디코더;
    소정의 중복 어드레스를 발생하는 중복 어드레스 선택기; 및
    상기 중복 어드레스에 상응하는 상기 카운팅 어드레스의 발생에 대응하여 활성화되는 상기 리프레쉬 중복신호를 발생하는 중복 리프레쉬 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  2. 제1 항에 있어서, 상기 중복 어드레스 선택기는
    각자의 제어퓨즈를 포함하는 다수개의 비트 발생부들로서, 자신의 상기 제어퓨즈의 절단여부에 따라, 상기 중복 어드레스를 형성하는 각자의 어드레스 비트의 논리상태를 결정하는 상기 다수개의 비트 발생부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  3. 제2 항에 있어서, 상기 비트 발생부들 각각은
    파워업 신호에 응답하여 소정의 논리상태를 가지는 응답신호를 발생하되, 상기 제어퓨즈의 절단여부에 따라, 상기 응답신호의 논리상태가 제어되는 파워업 응답수단으로서, 상기 파워업 신호는 파워업시에 소정의 시간 후에 논리상태가 천이되는 상기 파워업 응답수단; 및
    상기 응답신호를 래치하는 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  4. 제1 항에 있어서, 상기 중복 리프레쉬 제어기는
    상기 중복 어드레스에 해당하는 상기 카운팅 어드레스의 발생에 응답하여 활성화되는 비교신호를 발생하는 어드레스 비교부; 및
    상기 비교신호에 대응하는 논리상태를 가지는 상기 리프레쉬 중복신호를 래치하여 발생하는 리프레쉬 중복 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  5. 제4 항에 있어서, 상기 리프레쉬 중복 래치부는
    소정의 중복 인에이블 신호에 응답하여, 상기 비교신호에 따른 신호를 전송하는 전송 게이트; 및
    상기 전송게이트를 통하여 전송되는 신호를 래치하는 래치수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  6. 제5 항에 있어서, 상기 리프레쉬 중복 래치부는
    상기 래치수단을 리셋하도록 구동되는 리셋수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  7. 제1 항에 있어서,
    상기 메모리 뱅크는 적어도 2개의 메모리 블락들을 포함하며,
    상기 로우 디코더는
    상기 카운팅 어드레스 중 상기 메모리 블락들 중 적어도 어느하나를 선택하는 비트에 대응하는 어드레스를 디코딩하여, 적어도 1쌍의 블락 디코딩 어드레스를 선택적으로 활성화하되, 상기 적어도 1쌍의 블락 디코딩 어드레스는, 상기 리프레쉬 중복신호의 활성화에 따라, 상기 메모리 블락을 선택하는 비트의 논리값에 무관 하게 활성화되는 블락 디코딩부; 및
    상기 메모리 블락을 선택하는 비트를 제외한 나머지 카운팅 어드레스에 따른 어드레스들과 상기 블락 디코딩 어드레스를 디코딩하여, 상기 메모리 뱅크의 워드라인을 구동하는 워드라인 디코딩부를 구비하며,
    상기 적어도 1쌍의 블락 디코딩 어드레스는
    상기 리프레쉬 중복신호의 활성화에 따라, 상기 메모리 블락을 선택하는 비트의 논리값에 무관하게 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  8. 제7 항에 있어서, 상기 블락 디코딩부는
    소정의 중복 인에이블 신호에 응답하여, 상기 메모리 블락을 선택하는 비트에 대응하는 어드레스 쌍을 전송하는 전송 트랜지스터쌍;
    상기 전송 트랜지스터쌍에 의하여 전송되는 신호쌍을 래치하는 래치수단쌍; 및
    상기 리프레쉬 중복신호에 응답하여, 상기 래치수단쌍을 리셋하는 리셋 트랜지스터쌍을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.
  9. 반도체 메모리 장치에 있어서,
    행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 메모리 뱅크;
    소정의 리프레쉬 주기에 따라 활성화되는 리프레쉬 진입신호를 생성하는 리프레쉬 진입회로; 및
    상기 리프레쉬 진입신호에 응답하여, 상기 메모리 뱅크의 행(row)을 순서적으로 선택하도록 구동되는 리프레쉬 제어회로를 구비하며,
    상기 리프레쉬 제어회로는
    소정의 중복 어드레스에 대응하는 상기 메모리 뱅크의 행에 대해서, 1회의 리프레쉬 순환 주기 동안에 적어도 2회 선택하도록 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 리프레쉬 제어회로는
    상기 리프레쉬 진입신호에 응답하여, 순서적으로 변화하는 다수개의 비트로 구성되는 카운팅 어드레스를 발생하는 어드레스 카운터;
    상기 카운팅 어드레스에 대응하는 상기 메모리 뱅크의 행(row)을 선택하는 로우 디코더로서, 소정의 리프레쉬 중복신호의 활성화에 따라, 상기 카운팅 어드레스를 형성하는 적어도 1비트에는 무관(無關)하게 상기 메모리 뱅크의 행을 선택하도록 구동되는 상기 로우 디코더;
    소정의 중복 어드레스를 발생하는 중복 어드레스 선택기; 및
    상기 중복 어드레스에 상응하는 상기 카운팅 어드레스의 발생에 대응하여 활 성화되는 상기 리프레쉬 중복신호를 발생하는 중복 리프레쉬 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 메모리 장치에 있어서,
    각각이 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 다수개의 메모리 뱅크들;
    소정의 리프레쉬 주기에 따라 활성화되는 리프레쉬 진입신호를 생성하는 리프레쉬 진입회로;
    각자의 중복 인에이블 신호에 응답하여 인에이블되며, 각자에 대응하는 상기 메모리 뱅크들의 리프레쉬를 제어하는 다수개의 리프레쉬 제어회로들로서, 상기 리프레쉬 진입신호에 응답하여, 각자의 메모리 뱅크의 행(row)을 순서적으로 선택하되, 대응하는 리프레쉬 중복신호의 활성화에 따라, 소정의 중복 어드레스에 대응하는 행에 대해서는, 1회의 리프레쉬 순환 주기 동안에 적어도 2회 선택하도록 구동되는 상기 다수개의 리프레쉬 제어회로들; 및
    상기 메모리 뱅크를 특정하는 뱅크 선택 어드레스를 발생하는 뱅크 선택기를 구비하며,
    각자의 중복 인에이블 신호는
    상기 뱅크 선택 어드레스에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 리프레쉬 제어회로들 각각은
    상기 리프레쉬 진입신호에 응답하여, 순서적으로 변화하는 다수개의 비트로 구성되는 카운팅 어드레스를 발생하는 어드레스 카운터;
    상기 카운팅 어드레스에 대응하는 상기 메모리 뱅크의 행(row)을 선택하는 로우 디코더로서, 소정의 리프레쉬 중복신호의 활성화에 따라, 상기 카운팅 어드레스를 형성하는 적어도 1비트에는 무관(無關)하게 상기 메모리 뱅크의 행을 선택하도록 구동되는 상기 로우 디코더;
    소정의 중복 어드레스를 발생하는 중복 어드레스 선택기; 및
    상기 중복 어드레스에 상응하는 상기 카운팅 어드레스의 발생에 대응하여 활성화되는 상기 리프레쉬 중복신호를 발생하는 중복 리프레쉬 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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