KR20160094686A - 반도체 장치 및 그의 구동방법 - Google Patents

반도체 장치 및 그의 구동방법 Download PDF

Info

Publication number
KR20160094686A
KR20160094686A KR1020150015980A KR20150015980A KR20160094686A KR 20160094686 A KR20160094686 A KR 20160094686A KR 1020150015980 A KR1020150015980 A KR 1020150015980A KR 20150015980 A KR20150015980 A KR 20150015980A KR 20160094686 A KR20160094686 A KR 20160094686A
Authority
KR
South Korea
Prior art keywords
refresh
address
block
refresh operation
control
Prior art date
Application number
KR1020150015980A
Other languages
English (en)
Other versions
KR102299352B1 (ko
Inventor
차재훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150015980A priority Critical patent/KR102299352B1/ko
Priority to US14/732,318 priority patent/US9589628B2/en
Priority to CN201510526398.7A priority patent/CN105845169B/zh
Publication of KR20160094686A publication Critical patent/KR20160094686A/ko
Application granted granted Critical
Publication of KR102299352B1 publication Critical patent/KR102299352B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

리프레쉬 동작을 수행하는 반도체 장치 및 그의 구동방법에 관한 것으로, 복수의 제1 메모리부를 포함하는 제1 메모리 블록; 복수의 제2 메모리부를 포함하는 제2 메모리 블록; 리프레쉬 펄스신호에 응답하여 상기 제1 메모리 블록에 대응하는 제1 블록제어신호와 상기 제2 메모리 블록에 대응하는 제2 블록제어신호를 생성하기 위한 제1 리프레쉬 제어블록; 상기 리프레쉬 펄스신호와 상기 제1 및 제2 블록제어신호에 응답하여 상기 제1 메모리 블록의 제1 리프레쉬 동작 구간에 대응하는 제1 리프레쉬 제어펄스신호와 상기 제2 메모리 블록의 제2 리프레쉬 동작 구간에 대응하는 제2 리프레쉬 제어펄스신호를 생성하기 위한 제2 리프레쉬 제어블록; 및 상기 제1 및 제2 리프레쉬 제어펄스신호에 응답하여, 상기 제1 메모리 블록의 제1 리프레쉬 동작과 상기 제2 메모리 블록의 제2 리프레쉬 동작이 불연속적으로 수행되도록 상기 제1 및 제2 메모리 블록을 제어하기 위한 제3 리프레쉬 제어블록을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 리프레쉬 동작을 수행하는 반도체 장치 및 그의 구동방법에 관한 것이다.
디램(DRAM)과 같은 반도체 장치는 내부에 포함된 복수의 워드라인 사이의 간격이 줄어들고 있고, 그로 인해, 인접한 워드라인 사이의 커플링 효과가 증가하고 있다. 아울러, 데이터가 라이트(write) 또는 리드(read)될 때마다 워드라인이 액티브 상태와 디액티브 상태 사이에서 토글하게 되는데 인접한 워드라인 사이의 커플링 효과가 증가하면서 자주 액티브 되는 워드라인에 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 워드라인 디스터번스(word line disturbance)라고도 한다. 그 워드라인 디스터번스로 인해 메모리 셀이 리프레쉬되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
상기 문제를 해결하기 위하여 스마트(smart) 리프레쉬 기술이 대두되었다. 스마트 리프레쉬 기술은 액티브 빈도수가 높은 타겟 워드라인을 검출하고 상기 타겟 워드라인에 인접한 워드라인들에 연결된 메모리 셀들을 리프레쉬 해주기 위한 기술이다. 스마트 리프레쉬 기술은 노멀 리프레쉬 동작(예: 오토(auto) 리프레쉬 동작)과는 별도로 실시되는 추가적인 리프레쉬 동작이다.
그러나, 상기 반도체 장치는 다음과 같은 문제점이 있다.
상기 반도체 장치에는 스펙(spec.)으로 리프레쉬 시간(예:tRFC)이 규정되어 있다. 그렇기 때문에, 반도체 장치의 메모리 용량이 증가하는 경우 제한된 리프레쉬 시간(예:tRFC) 내에 리프레쉬 동작을 완료할 수 없게 된다. 다시 말해, 상기 메모리 용량이 증가할수록 상기 리프레쉬 시간(예:tRFC)의 마진은 줄어들게 된다. 따라서, 상기 반도체 장치의 메모리 용량이 증가하더라도 제한된 리프레쉬 시간(예:tRFC)의 마진을 확보할 수 있는 기술이 필요하다.
본 발명은 제한된 리프레쉬 시간 내에 리프레쉬 동작을 완료할 수 있는 반도체 장치 및 그의 구동방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 장치는 복수의 제1 메모리부를 포함하는 제1 메모리 블록; 복수의 제2 메모리부를 포함하는 제2 메모리 블록; 리프레쉬 펄스신호에 응답하여 상기 제1 메모리 블록에 대응하는 제1 블록제어신호와 상기 제2 메모리 블록에 대응하는 제2 블록제어신호를 생성하기 위한 제1 리프레쉬 제어블록; 상기 리프레쉬 펄스신호와 상기 제1 및 제2 블록제어신호에 응답하여 상기 제1 메모리 블록의 제1 리프레쉬 동작 구간에 대응하는 제1 리프레쉬 제어펄스신호와 상기 제2 메모리 블록의 제2 리프레쉬 동작 구간에 대응하는 제2 리프레쉬 제어펄스신호를 생성하기 위한 제2 리프레쉬 제어블록; 및 상기 제1 및 제2 리프레쉬 제어펄스신호에 응답하여, 상기 제1 메모리 블록의 제1 리프레쉬 동작과 상기 제2 메모리 블록의 제2 리프레쉬 동작이 불연속적으로 수행되도록 상기 제1 및 제2 메모리 블록을 제어하기 위한 제3 리프레쉬 제어블록을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치의 구동방법은 제1 오토 리프레쉬 동작 구간에 후속하는 제1 스마트 리프레쉬 동작 구간 동안 제1 메모리 블록의 스마트 리프레쉬 동작을 수행하는 단계; 및 제2 오토 리프레쉬 동작 구간에 후속하는 제2 스마트 리프레쉬 동작 구간 동안 제2 메모리 블록의 스마트 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 제한된 리프레쉬 시간 내에 리프레쉬 동작을 완료할 수 있으므로, 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 제1 리프레쉬 제어블록의 일예를 보인 블록 구성도이다.
도 3은 도 1에 도시된 제2 리프레쉬 제어블록의 일예를 보인 블록 구성도이다.
도 4는 도 1에 도시된 제3 리프레쉬 제어블록의 일예를 보인 블록 구성도이다.
도 5는 도 1에 도시된 반도체 장치의 구동방법을 설명하기 위하 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 제1 메모리 블록(110A), 제2 메모리 블록(110B), 제1 리프레쉬 제어블록(120), 제2 리프레쉬 제어블록(130), 제3 리프레쉬 제어블록(140), 및 워드라인 제어블록(150)을 포함할 수 있다.
제1 메모리 블록(110A)은 제1 내지 제8 메모리부(BK0 ~ BK7)를 포함할 수 있다. 예컨대, 제1 내지 제8 메모리부(BK0 ~ BK7)는 각각 매트(MAT) 단위의 메모리부 또는 뱅크(BANK) 단위의 메모리부를 포함할 수 있다. 이하에서는 제1 내지 제8 메모리부(BK0 ~ BK7)를 제1 내지 제8 뱅크(BK0 ~ BK7)라 칭하여 설명한다.
제2 메모리 블록(110B)은 제9 내지 제16 메모리부(BK8 ~ BK15)를 포함할 수 있다. 예컨대, 제1 내지 제8 메모리부(BK0 ~ BK7)는 각각 상기 매트 단위의 메모리부 또는 상기 뱅크 단위의 메모리부를 포함할 수 있다. 이하에서는 제9 내지 제16 메모리부(BK8 ~ BK15)를 제9 내지 제16 뱅크(BK8 ~ BK15)라 칭하여 설명한다.
제1 리프레쉬 제어블록(120)은 리프레쉬 펄스신호(REFI)에 응답하여 제1 메모리 블록(110A)의 제1 스마트 리프레쉬 동작 구간에 대응하여 활성화되는 제1 블록제어신호(SRREFEN0)와 제2 메모리 블록(110B)의 제2 스마트 리프레쉬 동작 구간에 대응하여 활성화되는 제2 블록제어신호(SRREFEN1)를 생성할 수 있다. 여기서, 제1 및 제2 스마트 리프레쉬 동작 구간은 불연속적으로 생성될 수 있다. 예컨대, 제1 리프레쉬 제어블록(120)은 리프레쉬 펄스신호(REFI)가 '8N-1(N은 자연수)'번 펄싱할 때마다 리프레쉬 펄스신호(REFI)의 2주기에 대응하는 구간 동안 제1 및 제2 블록제어신호(SRREFEN0, SRREFEN1) 중 어느 하나를 교대로 활성화할 수 있다.
제2 리프레쉬 제어블록(130)은 리프레쉬 펄스신호(REFI)와 제1 및 제2 블록제어신호(SRREFEN0, SRREFEN1)에 응답하여 제1 메모리 블록(110A)의 상기 제1 스마트 리프레쉬 동작 구간에 대응하는 제1 리프레쉬 제어펄스신호(REFP_A)와 제2 메모리 블록(100B)의 상기 제2 스마트 리프레쉬 동작 구간에 대응하는 제2 리프레쉬 제어펄스신호(REFP_B)를 생성할 수 있다. 그리고, 제2 리프레쉬 제어블록(130)은 로우제어신호(ROWP)와 뱅크 코드신호(RBA<0:3>)에 응답하여 제1 내지 제16 뱅크(BK0 ~ BK15)를 선택하기 뱅크 선택신호(ACTP<0:15>)를 생성할 수 있다.
제3 리프레쉬 제어블록(140)은 제1 및 제2 리프레쉬 제어펄스신호(REFP_A, REFP_B)에 응답하여, 제1 메모리 블록(110A)의 스마트 리프레쉬 동작과 상기 제2 메모리 블록(110B)의 스마트 리프레쉬 동작이 불연속적으로 수행되도록 상기 제1 및 제2 메모리 블록(110A, 110B)을 제어할 수 있다. 상기 스마트 리프레쉬 동작은 제1 내지 제16 뱅크(BK0 ~ BK15) 각각에 대응하여 기 저장된 타겟 워드라인의 이웃 워드라인들을 활성화하는 과정을 포함할 수 있다.
워드라인 제어블록(150)은 제3 리프레쉬 제어블록(140)으로부터 출력되는 제1 내지 제32 출력 어드레스(ROW_TRR<0:31>) 및 리프레쉬 통합펄스신호(SRACTP)에 응답하여, 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 내지 제8 뱅크(BK0 ~ BK7) 각각에 대응하여 기 설정된 타겟 워드라인의 이웃 워드라인들을 활성화할 수 있고, 상기 제2 스마트 리프레쉬 동작 구간 동안 제9 내지 제16 뱅크(BK8 ~ BK15) 각각에 대응하여 기 설정된 타겟 워드라인의 이웃 워드라인들을 활성화할 수 있다.
도 2에는 도 1에 도시된 제1 리프레쉬 제어블록(120)의 일예를 보인 블록 구성도가 도시되어 있다.
도 2를 참조하면, 제1 리프레쉬 제어블록(120)은 리프레쉬 펄스신호(REFI)의 펄싱 횟수를 카운팅하기 위한 카운팅부(121)와, 카운팅부(121)로부터 생성되는 카운팅신호(CNT<0:3>)에 응답하여, 상기 제1 스마트 리프레쉬 구간 동안 활성화되는 제1 블록제어신호(SRREFEN0)와 상기 제2 스마트 리프레쉬 구간 동안 활성화되는 제2 블록제어신호(SRRREFEN1)를 생성하기 위한 블록 선택부(123)를 포함할 수 있다.
예컨대, 카운팅부(121)는 리프레쉬 펄스신호(REFI)의 펄싱 횟수를 1에서 16까지 반복적으로 카운팅할 수 있고, 상기 블록 선택부(123)는 상기 펄싱 횟수가 7과 8일 때 제1 블록제어신호(SRREFEN0)를 활성화할 수 있고 상기 펄싱 횟수가 15와 16일 때 제2 블록제어신호(SRREFEN1)를 활성화할 수 있다. 다시 말해, 블록 선택부(123)는 리프레쉬 펄스신호(REFI)의 일곱 번째 펄스와 여덟 번째 펄스에 대응하는 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 블록제어신호(SRREFEN0)를 활성화할 수 있고, 리프레쉬 펄스신호(REFI)의 열다섯 번째 펄스와 열여섯 번째 펄스에 대응하는 상기 제2 스마트 리프레쉬 동작 구간 동안 제2 블록제어신호(SRREFEN1)를 활성화할 수 있다.
도 3에는 도 1에 도시된 제2 리프레쉬 제어블록(130)의 일예를 보인 블록 구성도가 도시되어 있다.
도 3을 참조하면, 제2 리프레쉬 제어블록(130)은 리프레쉬 펄스신호(REFI)에 응답하여 복수의 제1 내지 제8 제어펄스신호(REFP<0:7>)를 생성하기 위한 제1 펄스 생성부(131)와, 복수의 제1 내지 제8 제어펄스신호(REFP<0:7>)와 제1 블록제어신호(SRREFEN0)에 응답하여 제1 리프레쉬 제어펄스신호(REF_A)를 생성하기 위한 제1 구간 제한부(133)와, 리프레쉬 펄스신호(REFI)에 응답하여 복수의 제9 내지 제16 제어펄스신호(REFP<8:15>)를 생성하기 위한 제2 펄스 생성부(135)와, 복수의 제9 내지 제16 제어펄스신호(REFP<8:15>)와 제2 블록제어신호(SRREFEN1)에 응답하여 제2 리프레쉬 제어펄스신호(REFP_B)를 생성하기 위한 제2 구간 제한부(137)와, 로우제어신호(ROWP)와 뱅크 코드신호(RBA<0:3>)에 응답하여 제1 내지 제16 뱅크(BK0 ~ BK15)를 선택하기 위한 뱅크 선택신호(ACTP<0:15>)를 생성하기 위한 뱅크 선택부(139)를 포함할 수 있다.
예컨대, 제1 펄스 생성부(131)는 리프레쉬 펄스신호(REFI)가 펄싱할 때마다 제1 내지 제8 제어펄스신호(REFP<0:7>)를 반복적으로 생성할 수 있고, 제2 펄스 생성부(135)는 리프레쉬 펄스신호(REFI)가 펄싱할 때마다 제9 내지 제16 제어펄스신호(REFP<8:15>)를 반복적으로 생성할 수 있다. 그리고, 제1 구간 제한부(133)는 제1 블록제어신호(SRREFEN0)가 활성화된 상기 제1 스마트 리프레쉬 구간 동안만 제1 내지 제8 제어펄스신호(REFP<0:7>)를 제1 리프레쉬 제어펄스신호(REFP_A)로써 출력할 수 있다. 그리고, 제2 구간 제한부(135)는 제2 블록제어신호(SRREFEN1)가 활성화된 상기 제2 스마트 리프레쉬 구간 동안만 제9 내지 제16 제어펄스신호(REFP<8:15>)를 제2 리프레쉬 제어펄스신호(REF_B)로써 출력할 수 있다. 또한, 뱅크 선택부(139)는 로우제어신호(ROWP)가 활성화된 경우에만 뱅크 코드신호(RBA<0:3>)를 디코딩하여 뱅크 선택신호(ACTP<0:15>)를 생성할 수 있다.
도 4에는 도 1에 도시된 제3 리프레쉬 제어블록(140)의 일예를 보인 블록 구성도가 도시되어 있다.
도 4를 참조하면, 제3 리프레쉬 제어블록(140)은 신호 처리부(141), 제1 어드레스 래치부(142), 제1 선택부(143), 제2 어드레스 래치부(144), 제2 선택부(145), 제3 선택부(146), 어드레스 증감부(147)를 포함할 수 있다.
신호 처리부(141)는 제1 및 제2 블록제어신호(SRREFEN0, SRREFEN1)와 제1 및 제2 리프레쉬 제어펄스신호(REFP_A, REFP_B)에 응답하여 제1 내지 제16 어드레스 선택신호(TRRSEL_OUT<0:15>)와 어드레스 증감제어신호(MODESEL)와 리프레쉬 통합펄스신호(SRACTP)를 생성할 수 있다. 예컨대, 신호 처리부(141)는 제1 블록제어신호(SRREFEN0)가 활성화된 상기 제1 스마트 리프레쉬 구간 동안 제1 리프레쉬 제어펄스신호(REFP_A)의 펄스에 대응하여 순차적으로 활성화되는 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)를 생성할 수 있고, 제2 블록제어신호(SRREFEN1)가 활성화된 상기 제2 스마트 리프레쉬 구간 동안 제2 리프레쉬 제어펄스신호(REFP_B)의 펄스에 대응하여 순차적으로 활성화되는 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)를 생성할 수 있다.
제1 어드레스 래치부(142)는 제1 뱅크 선택신호(ACTP<0:7>)와 제1 블록제어신호(SRREFEN0)에 응답하여 제1 내지 제8 뱅크(BK0 ~ BK7)에 대응하는 제1 내지 제8 타겟 어드레스(AT<0:7>)를 래치할 수 있다. 예컨대, 제1 어드레스 래치부(142)는 직렬로 입력되는 제1 내지 제8 타겟 어드레스(AT<0:7>)를 제1 뱅크 선택신호(ACTP<0:7>)와 제1 블록제어신호(SRREFEN0)에 응답하여 순차적으로 래치할 수 있다.
제1 선택부(143)는 제1 어드레스 래치부(142)에 래치된 제1 내지 제8 래치 어드레스(TADD<0:7>)를 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)에 응답하여 순차적으로 선택할 수 있다. 예컨대, 제1 선택부(143)는 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)에 응답하여 제1 내지 제8 래치 어드레스(TADD<0:7>)를 하나씩 순차적으로 선택하고 제1 내지 제8 선택 어드레스(AS<0:7>)로써 직렬로 출력할 수 있다. 특히, 제1 선택부(143)는 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)에 응답하여 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 내지 제8 선택 어드레스(AS<0:7>)를 2번 출력할 수 있다.
제2 어드레스 래치부(144)는 제2 뱅크 선택신호(ACTP<8:15>)와 제2 블록제어신호(SRREFEN1)에 응답하여 제9 내지 제16 뱅크(BK8 ~ BK15)에 대응하는 제9 내지 제16 타겟 어드레스(AT<8:15>)를 래치할 수 있다. 예컨대, 제2 어드레스 래치부(144)는 직렬로 입력되는 제8 내지 제16 타겟 어드레스(AT<8:15>)를 제2 뱅크 선택신호(ACTP<8:15>)와 제2 블록제어신호(SRREFEN1)에 응답하여 순차적으로 래치할 수 있다.
제2 선택부(145)는 제2 어드레스 래치부(144)에 래치된 제9 내지 제16 래치 어드레스(TADD<8:15>)를 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)에 응답하여 순차적으로 선택할 수 있다. 예컨대, 제2 선택부(145)는 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)에 응답하여 제9 내지 제16 래치 어드레스(TADD<8:15>)를 하나씩 순차적으로 선택하고 제9 내지 제16 선택 어드레스(AS<8:15>)로써 직렬로 출력할 수 있다. 특히, 제2 선택부(145)는 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)에 응답하여 상기 제2 스마트 리프레쉬 동작 구간 동안 상기 제9 내지 제16 선택 어드레스(AS<8:15>)를 2번 출력할 수 있다.
제3 선택부(146)는 제1 선택부(143)로부터 순차적으로 출력되는 제1 내지 제8 선택 어드레스(AS<0:7>)와 제2 선택부(143, 145)로부터 순차적으로 출력되는 제9 내지 제16 선택 어드레스(AS<8:15>)를 제1 및 제2 블록제어신호(SRREFEN0, SRREFEN1)에 응답하여 순차적으로 선택 및 출력할 수 있다. 예컨대, 제3 선택부(146)는 제1 블록제어신호(SRREFEN0)가 활성화된 상기 제1 스마트 리프레쉬 구간 동안 제1 내지 제8 선택 어드레스(AS<0:7>)를 선택하여 제1 내지 제8 출력 어드레스(ATT<0:7>)로써 출력할 수 있고, 제2 블록제어신호(SRREFEN0)가 활성화된 상기 제2 스마트 리프레쉬 구간 동안 제9 내지 제16 선택 어드레스(AS<8:15>)를 선택하여 제9 내지 제16 출력 어드레스(ATT<8:15>)로써 출력할 수 있다. 특히, 제3 선택부(146)는 상기 제1 스마트 리프레쉬 동작 구간 동안 2번 입력되는 제1 내지 제8 선택 어드레스(AS<0:7>)를 제1 내지 제8 출력 어드레스(ATT<0:7>)로써 상기 어드레스 증감부(147)에게 2번 출력할 수 있고, 상기 제2 리프레쉬 동작 구간 동안 2번 입력되는 제9 내지 제16 선택 어드레스(AS<8:15>)를 제9 내지 제16 출력 어드레스(ATT<8:15>)로써 어드레스 증감부(147)에게 2번 출력할 수 있다.
어드레스 증감부(147)는 어드레스 증감제어신호(MODESEL)와 제3 선택부(146)로부터 순차적으로 출력되는 제1 내지 제16 출력 어드레스(ATT<0:15>)에 응답하여 제1 내지 제32 이웃 어드레스(ROW_TRR<0:31>)를 생성할 수 있다. 예컨대, 어드레스 증감부(147)는 상기 제1 스마트 리프레쉬 동작 구간 동안 2번 입력된 제1 내지 제8 출력 어드레스(ATT<0:7>)에 응답하여 제1 내지 제8 타겟 어드레스AT<0:7>)보다 감소된 제1 내지 제8 이웃 어드레스(ROW_TRR<0:7>)와 제1 내지 제8 타겟 어드레스AT<0:7>)보다 증가된 제9 내지 제16 이웃 어드레스(ROW_TRR<8:15>)를 생성할 수 있다. 그리고, 어드레스 증감부(147)는 상기 제2 스마트 리프레쉬 동작 구간 동안 2번 입력된 제9 내지 제16 출력 어드레스(ATT<8:15>)에 응답하여 제9 내지 제16 타겟 어드레스(AT<8:15>)보다 감소된 제17 내지 제24 이웃 어드레스(ROW_TRR<16:23>)와 제9 내지 제16 타겟 어드레스(AT<8:15>)보다 증가된 제25 내지 제32 이웃 어드레스(ROW_TRR<24:31>)를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 구동방법을 도 5를 참조하여 설명한다.
도 5에는 도 1에 도시된 반도체 장치(100)의 구동방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 5를 참조하면, 반도체 장치(100)의 구동방법은 제1 오토 리프레쉬 동작 구간에 후속하는 제1 스마트 리프레쉬 동작 구간 동안 제1 메모리 블록(110A)의 스마트 리프레쉬 동작을 수행하는 단계와, 제2 오토 리프레쉬 동작 구간에 후속하는 제2 스마트 리프레쉬 동작 구간 동안 제2 메모리 블록(110B)의 스마트 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.
여기서, 상기 제1 오토 리프레쉬 동작 구간, 상기 제1 스마트 리프레쉬 동작 구간, 상기 제2 오토 리프레쉬 동작 구간, 및 상기 제2 스마트 리프레쉬 동작 구간은 리프레쉬 펄스신호(REFI)의 펄싱 횟수에 기초하여 정의될 수 있다. 예컨대, 상기 제1 오토 리프레쉬 동작 구간은 리프레쉬 펄스신호(REFI)의 첫 번째 펄스(도면에 미도시)가 발생한 이후부터 일곱 번째 펄스가 발생하기 직전까지의 구간을 포함할 수 있다. 그리고, 상기 제1 스마트 리프레쉬 동작 구간은 리프레쉬 펄스신호(REFI)의 일곱 번째 펄스가 발생한 이후부터 아홉 번째 펄스(도면에 미도시)가 발생하기 직전까지의 구간을 포함할 수 있다. 그리고, 상기 제2 오토 리프레쉬 동작 구간은 리프레쉬 펄스신호(REFI)의 아홉 번째 펄스(도면에 미도시)가 발생한 이후부터 열다섯 번째 펄스가 발생하기 직전까지의 구간을 포함할 수 있다. 마지막으로, 상기 제2 스마트 리프레쉬 동작 구간은 리프레쉬 펄스신호(REFI)의 열다섯 번째 펄스가 발생한 이후부터 열일곱 번째 펄스(도면에 미도시)가 발생하기 직전까지의 구간을 포함할 수 있다.
이하에서는 본 발명의 요지를 흐트러뜨리지 않도록 하기 위하여 상기 제1 및 제2 스마트 리프레쉬 동작 구간에 대해서만 설명하기로 한다.
먼저, 상기 제1 스마트 리프레쉬 동작 구간에 대하여 설명한다.
상기 제1 스마트 리프레쉬 동작 구간 동안에는 제1 메모리 블록(110A)의 스마트 리프레쉬 동작이 수행될 수 있다. 제1 메모리 블록(110A)의 스마트 리프레쉬 동작은, 리프레쉬 펄스신호(REFI)의 펄싱 횟수를 카운팅하는 제1 단계와, 상기 펄싱 횟수가 예정된 횟수만큼 카운팅되면, 제1 메모리 블록(110A)의 제1 내지 제8 타겟 어드레스(AT<0:7>)에 대응하는 제1 내지 제16 이웃 어드레스(ROW_TRR<0:15>)를 생성하는 제2 단계와, 제1 내지 제16 이웃 어드레스(ROW_TRR<0:15>)에 대응하는 워드라인들을 활성화하는 제3 단계를 포함할 수 있다.
상기 제1 단계를 더욱 자세하게 설명하면, 카운팅부(121)는 리프레쉬 펄스신호(REFI)의 펄싱 횟수를 카운팅할 수 있고, 블록 선택부(123)는 카운팅부(121)의 카운팅 결과에 따라 상기 제1 스마트 리프레쉬 동작 구간 동안 활성화되는 제1 블록선택신호(SRREFEN0)를 생성할 수 있다. 예컨대, 블록 선택부(123)는 리프레쉬 펄스신호(REFI)의 펄싱 횟수가 '7', '8'인 경우에 대응하여 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 블록선택신호(SRREFEN0)를 활성화할 수 있다.
상기 제2 단계를 더욱 자세하게 설명하면, 제1 펄스 생성부(131)는 리프레쉬 펄스신호(REFI)가 펄싱할 때마다 제1 내지 제8 제어펄스신호(REFP<0:7>)를 생성할 수 있고, 제1 구간 제한부(133)는 제1 블록제어신호(SRREFEN0)가 활성화된 상기 제1 스마트 리프레쉬 구간 동안만 제1 내지 제8 제어펄스신호(REFP<0:7>)를 제1 리프레쉬 제어펄스신호(REFP_A)로써 출력할 수 있고, 신호 처리부(141)는 제1 블록제어신호(SRREFEN0)와 제1 리프레쉬 제어펄스신호(REFP_A)에 응답하여 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)와 어드레스 증감제어신호(MODESEL)를 생성할 수 있고, 제1 선택부(143)는 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)에 응답하여 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 내지 제8 타겟 어드레스(AT<0:7>)에 대응하는 제1 내지 제8 선택 어드레스(AS<0:7>)를 출력할 수 있고, 제3 선택부(146)는 제1 블록제어신호(SRREFEN0)에 응답하여 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 내지 제8 선택 어드레스(AS<0:7>)에 대응하는 제1 내지 제8 출력 어드레스(ATT<0:7>)를 출력할 수 있으며, 어드레스 증감부(147)는 어드레스 증감제어신호(MODESEL)에 응답하여 제1 내지 제8 출력 어드레스(ATT<0:7>)에 대응하는 제1 내지 제16 이웃 어드레스(ROW_TRR<0:15>)를 출력할 수 있다.
여기서, 신호 처리부(141)는 상기 제1 스마트 리프레쉬 구간 동안 제1 내지 제8 어드레스 선택신호(TRRSEL_OUT<0:7>)를 2번 활성화할 수 있고, 상기 제1 스마트 리프레쉬 구간 동안 어드레스 증감제어신호(MODESEL)의 논리 레벨을 적어도 1번 천이(transition)시킬 수 있다. 그리고, 제1 선택부(143)는 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 내지 제8 타겟 어드레스(AT<0:7>)를 2번 리드(read)하여 제1 내지 제8 선택 어드레스(AS<0:7>)로써 2번 출력할 수 있고, 제3 선택부(146)는 상기 제1 스마트 리프레쉬 동작 구간 동안 제1 내지 제8 선택 어드레스(AS<0:7>)에 대응하는 제1 내지 제8 출력 어드레스(ATT<0:7>)를 2번 출력할 수 있다. 또한, 어드레스 증감부(147)는 상기 제1 스마트 리프레쉬 동작 구간 동안, 제1 논리 레벨의 어드레스 증감제어신호(MODESEL)에 응답하여 제1 내지 제8 출력 어드레스(ATT<0:7>)보다 감소된 제1 내지 제8 이웃 어드레스(ROW_TRR<0:7>)를 순차적으로 출력한 다음 제2 논리 레벨의 어드레스 증감제어신호(MODESEL)에 응답하여 제1 내지 제8 출력 어드레스(ATT<0:7>)보다 증가된 제9 내지 제16 이웃 어드레스(ROW_TRR<8:15>)를 순차적으로 출력할 수 있다.
상기 3단계를 더욱 자세하게 설명하면, 워드라인 제어블록(150)은 상기 제1 스마트 리프레쉬 동작 구간 동안, 제1 내지 제8 이웃 어드레스(ROW_TRR<0:7>)에 대응하는 제1 워드라인들을 활성화한 다음 제9 내지 제16 이웃 어드레스(ROW_TRR<8:15>)에 대응하는 제2 워드라인들을 활성화할 수 있다. 이에 따라, 제1 메모리 블록(110A)의 스마트 리프레쉬 동작이 수행될 수 있다.
다음, 상기 제2 스마트 리프레쉬 동작 구간에 대하여 설명한다.
상기 제2 스마트 리프레쉬 동작 구간 동안에는 제2 메모리 블록(110B)의 스마트 리프레쉬 동작이 수행될 수 있다. 제2 메모리 블록(110B)의 스마트 리프레쉬 동작은, 상기 제1 단계에 연이어 리프레쉬 펄스신호(REFI)의 펄싱 횟수를 카운팅하는 제4 단계와, 상기 제4 단계에서 상기 펄싱 횟수가 예정된 횟수만큼 카운팅되면, 제2 메모리 블록(110B)의 제9 내지 제16 타겟 어드레스(AT<8:15>)에 대응하는 제17 내지 제32 이웃 어드레스(ROW_TRR<16:31>)를 생성하는 제5 단계와, 제17 내지 제32 이웃 어드레스(ROW_TRR<16:31>)에 대응하는 워드라인들을 활성화하는 제6 단계를 포함할 수 있다.
상기 제4 단계를 더욱 자세하게 설명하면, 카운팅부(121)는 상기 제1 단계에 연이어 리프레쉬 펄스신호(REFI)의 펄싱 횟수를 지속적으로 카운팅할 수 있고, 블록 선택부(123)는 카운팅부(121)의 카운팅 결과에 따라 상기 제2 스마트 리프레쉬 동작 구간 동안 활성화되는 제2 블록선택신호(SRREFEN1)를 생성할 수 있다. 예컨대, 블록 선택부(123)는 리프레쉬 펄스신호(REFI)의 펄싱 횟수가 '15', '16'인 경우에 대응하여 상기 제2 스마트 리프레쉬 동작 구간 동안 제2 블록선택신호(SRREFEN1)를 활성화할 수 있다.
상기 제5 단계를 더욱 자세하게 설명하면, 제2 펄스 생성부(135)는 리프레쉬 펄스신호(REFI)가 펄싱할 때마다 제9 내지 제16 제어펄스신호(REFP<8:15>)를 생성할 수 있고, 제2 구간 제한부(137)는 제2 블록제어신호(SRREFEN1)가 활성화된 상기 제2 스마트 리프레쉬 구간 동안만 제9 내지 제16 제어펄스신호(REFP<8:15>)를 제2 리프레쉬 제어펄스신호(REFP_B)로써 출력할 수 있고, 신호 처리부(141)는 제2 블록제어신호(SRREFEN1)와 제2 리프레쉬 제어펄스신호(REFP_B)에 응답하여 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)와 어드레스 증감제어신호(MODESEL)를 생성할 수 있고, 제2 선택부(145)는 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)에 응답하여 상기 제2 스마트 리프레쉬 동작 구간 동안 제9 내지 제16 타겟 어드레스(AT<8:15>)에 대응하는 제9 내지 제16 선택 어드레스(AS<8:15>)를 출력할 수 있고, 제3 선택부(146)는 제2 블록제어신호(SRREFEN1)에 응답하여 상기 제2 스마트 리프레쉬 동작 구간 동안 제9 내지 제16 선택 어드레스(AS<8:15>)에 대응하는 제9 내지 제16 출력 어드레스(ATT<8:15>)를 출력할 수 있으며, 어드레스 증감부(147)는 어드레스 증감제어신호(MODESEL)에 응답하여 제9 내지 제16 출력 어드레스(ATT<8:15>)에 대응하는 제17 내지 제32 이웃 어드레스(ROW_TRR<16:31>)를 출력할 수 있다.
여기서, 신호 처리부(141)는 상기 제2 스마트 리프레쉬 구간 동안 제9 내지 제16 어드레스 선택신호(TRRSEL_OUT<8:15>)를 2번 활성화할 수 있고, 상기 제2 스마트 리프레쉬 구간 동안 어드레스 증감제어신호(MODESEL)의 논리 레벨을 적어도 1번 천이시킬 수 있다. 그리고, 제2 선택부(145)는 상기 제2 스마트 리프레쉬 동작 구간 동안 제9 내지 제16 타겟 어드레스(AT<8:15>)를 2번 리드하여 제9 내지 제16 선택 어드레스(AS<8:15>)로써 2번 출력할 수 있고, 제3 선택부(146)는 상기 제2 스마트 리프레쉬 동작 구간 동안 제9 내지 제16 선택 어드레스(AS<8:15>)에 대응하는 제9 내지 제16 출력 어드레스(ATT<8:15>)를 2번 출력할 수 있다. 또한, 어드레스 증감부(147)는 상기 제2 스마트 리프레쉬 동작 구간 동안, 상기 제1 논리 레벨의 어드레스 증감제어신호(MODESEL)에 응답하여 제9 내지 제16 출력 어드레스(ATT<8:15>)보다 감소된 제17 내지 제24 이웃 어드레스(ROW_TRR<16:23>)를 순차적으로 출력한 다음 상기 제2 논리 레벨의 어드레스 증감제어신호(MODESEL)에 응답하여 제9 내지 제16 출력 어드레스(ATT<8:15>)보다 증가된 제25 내지 제32 이웃 어드레스(ROW_TRR<24:31>)를 순차적으로 출력할 수 있다.
상기 6단계를 더욱 자세하게 설명하면, 워드라인 제어블록(150)은 상기 제2 스마트 리프레쉬 동작 구간 동안, 제17 내지 제24 이웃 어드레스(ROW_TRR<16:23>)에 대응하는 제3 워드라인들을 활성화한 다음 제25 내지 제32 이웃 어드레스(ROW_TRR<24:31>)에 대응하는 제4 워드라인들을 활성화할 수 있다. 이에 따라, 제2 메모리 블록(110B)의 스마트 리프레쉬 동작이 수행될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 스마트 리프레쉬 동작을 메모리 블록별로 분리하여 수행함으로써 뱅크의 개수, 즉 메모리 용량이 증가하더라도 제한된 리프레쉬 시간 내에 모든 뱅크의 스마트 리프레쉬 동작을 완료할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 110A : 제1 메모리 블록
110B : 제2 메모리 블록 120 : 제1 리프레쉬 제어블록
121 : 카운팅부 123 : 블록 선택부
130 : 제2 리프레쉬 제어블록 131 : 제1 펄스 생성부
133 : 제1 구간 제한부 135 : 제2 펄스 생성부
137 : 제2 구간 제한부 139 : 뱅크 선택부
140 : 제3 리프레쉬 제어블록 141 : 신호 처리부
142 : 제1 어드레스 래치부 143 : 제1 선택부
144 : 제2 어드레스 래치부 145 : 제2 선택부
146 : 제3 선택부 147 : 어드레스 증감부
150 : 워드라인 제어블록

Claims (15)

  1. 복수의 제1 메모리부를 포함하는 제1 메모리 블록;
    복수의 제2 메모리부를 포함하는 제2 메모리 블록;
    리프레쉬 펄스신호에 응답하여 상기 제1 메모리 블록에 대응하는 제1 블록제어신호와 상기 제2 메모리 블록에 대응하는 제2 블록제어신호를 생성하기 위한 제1 리프레쉬 제어블록;
    상기 리프레쉬 펄스신호와 상기 제1 및 제2 블록제어신호에 응답하여 상기 제1 메모리 블록의 제1 리프레쉬 동작 구간에 대응하는 제1 리프레쉬 제어펄스신호와 상기 제2 메모리 블록의 제2 리프레쉬 동작 구간에 대응하는 제2 리프레쉬 제어펄스신호를 생성하기 위한 제2 리프레쉬 제어블록; 및
    상기 제1 및 제2 리프레쉬 제어펄스신호에 응답하여, 상기 제1 메모리 블록의 제1 리프레쉬 동작과 상기 제2 메모리 블록의 제2 리프레쉬 동작이 불연속적으로 수행되도록 상기 제1 및 제2 메모리 블록을 제어하기 위한 제3 리프레쉬 제어블록
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 리프레쉬 동작은 각각 스마트 리프레쉬 동작을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 리프레쉬 제어블록은 상기 리프레쉬 펄스신호가 예정된 횟수만큼 펄싱할 때마다 제1 및 제2 블록제어신호를 교대로 활성화하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 리프레쉬 제어블록은,
    상기 리프레쉬 펄스신호의 펄싱 횟수를 카운팅하기 위한 카운팅부; 및
    상기 카운팅부로부터 생성되는 카운팅신호에 응답하여, 상기 제1 리프레쉬 구간 동안 활성화되는 상기 제1 블록제어신호와 상기 제2 리프레쉬 구간 동안 활성화되는 상기 제2 블록제어신호를 생성하기 위한 블록 선택부를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 리프레쉬 제어블록은,
    상기 리프레쉬 펄스신호에 응답하여 복수의 제1 제어펄스신호를 생성하기 위한 제1 펄스 생성부;
    상기 복수의 제1 제어펄스신호와 상기 제1 블록제어신호에 응답하여 상기 제1 리프레쉬 제어펄스신호를 생성하기 위한 제1 구간 제한부;
    상기 리프레쉬 펄스신호에 응답하여 복수의 제2 제어펄스신호를 생성하기 위한 제2 펄스 생성부; 및
    상기 복수의 제2 제어펄스신호와 상기 제2 블록제어신호에 응답하여 상기 제2 리프레쉬 제어펄스신호를 생성하기 위한 제2 구간 제한부를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 리프레쉬 제어블록은, 로우제어신호와 메모리 코드신호에 응답하여 상기 복수의 제1 및 제2 메모리부를 선택하기 위한 메모리 선택신호를 생성하기 위한 메모리 선택부를 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제3 리프레쉬 제어블록은,
    상기 제1 및 제2 블록제어신호와 상기 제1 및 제2 리프레쉬 제어펄스신호에 응답하여 제1 및 제2 어드레스 선택신호와 어드레스 증감제어신호와 리프레쉬 통합펄스신호를 생성하기 위한 신호 처리부;
    상기 복수의 제1 메모리부에 대응하는 복수의 제1 타겟 어드레스가 저장된 제1 어드레스 래치부;
    상기 제1 어드레스 선택신호에 응답하여 상기 복수의 제1 타겟 어드레스를 순차적으로 선택하기 위한 제1 선택부;
    상기 복수의 제2 메모리부에 대응하는 복수의 제2 타겟 어드레스가 저장된 제2 어드레스 래치부;
    상기 제2 어드레스 선택신호에 응답하여 상기 복수의 제2 타겟 어드레스를 순차적으로 선택하기 위한 제2 선택부;
    상기 제1 선택부로부터 출력되는 제1 선택 어드레스와 상기 제2 선택부로부터 출력되는 제2 선택 어드레스를 상기 제1 및 제2 블록제어신호에 응답하여 선택적으로 출력하기 위한 제3 선택부; 및
    상기 제3 선택부로부터 출력되는 출력 어드레스를 상기 어드레스 증감제어신호에 응답하여 상기 복수의 제1 타겟 어드레스에 대응하는 복수의 제1 및 제2 이웃 어드레스와 상기 복수의 제2 타겟 어드레스에 대응하는 복수의 제3 및 제4 이웃 어드레스를 생성하기 위한 어드레스 증감부를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 선택부는 상기 제1 리프레쉬 동작 구간 동안 상기 복수의 제1 타겟 어드레스에 대응하는 상기 제1 선택 어드레스를 2번 출력하고,
    상기 제2 선택부는 상기 제2 리프레쉬 동작 구간 동안 상기 복수의 제2 타겟 어드레스에 대응하는 상기 제2 선택 어드레스를 2번 출력하고,
    상기 제3 선택부는 상기 제1 리프레쉬 동작 구간 동안 2번 출력되는 상기 제1 선택 어드레스를 상기 출력 어드레스로써 상기 어드레스 증감부로 출력하고, 상기 제2 리프레쉬 동작 구간 동안 2번 출력되는 상기 제2 선택 어드레스를 상기 출력 어드레스로써 상기 어드레스 증감부로 출력하는 반도체 장치.
  9. 제8항에 있어서,
    상기 어드레스 증감부는,
    상기 제1 리프레쉬 동작 구간 동안 2번 입력된 상기 출력 어드레스에 응답하여 상기 복수의 제1 타겟 어드레스보다 감소된 상기 복수의 제1 이웃 어드레스와 상기 복수의 제1 타겟 어드레스보다 증가된 상기 복수의 제2 이웃 어드레스를 생성하고,
    상기 제2 리프레쉬 동작 구간 동안 2번 입력된 상기 출력 어드레스에 응답하여 상기 복수의 제2 타겟 어드레스보다 감소된 상기 복수의 제3 이웃 어드레스와 상기 복수의 제2 타겟 어드레스보다 증가된 상기 복수의 제4 이웃 어드레스를 생성하는 반도체 장치.
  10. 제1 오토 리프레쉬 동작 구간에 후속하는 제1 스마트 리프레쉬 동작 구간 동안 제1 메모리 블록의 스마트 리프레쉬 동작을 수행하는 단계; 및
    제2 오토 리프레쉬 동작 구간에 후속하는 제2 스마트 리프레쉬 동작 구간 동안 제2 메모리 블록의 스마트 리프레쉬 동작을 수행하는 단계
    를 포함하는 반도체 장치의 구동방법.
  11. 제10항에 있어서,
    상기 제1 오토 리프레쉬 동작 구간, 상기 제1 스마트 리프레쉬 동작 구간, 상기 제2 오토 리프레쉬 동작 구간, 상기 제2 스마트 리프레쉬 동작 구간은 리프레쉬 펄스신호의 펄싱 횟수에 기초하여 정의되는 반도체 장치의 구동방법.
  12. 제10항에 있어서,
    상기 제1 메모리 블록의 스마트 리프레쉬 동작을 수행하는 단계는,
    리프레쉬 펄스신호의 펄싱 횟수를 카운팅하는 단계;
    상기 펄싱 횟수가 예정된 횟수만큼 카운팅되면, 상기 제1 메모리 블록의 제1 타겟 어드레스에 대응하는 제1 및 제2 이웃 어드레스를 생성하는 단계; 및
    상기 제1 및 제2 이웃 어드레스에 대응하는 제1 및 제2 워드라인을 활성화하는 단계를 포함하는 반도체 장치의 구동방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 이웃 어드레스를 생성하는 단계는,
    기 저장된 상기 제1 타겟 어드레스를 상기 제1 스마트 리프레쉬 동작 구간 동안 2번 리드(read)하는 단계; 및
    첫 번째 리드된 상기 제1 타겟 어드레스보다 감소된 상기 제1 이웃 어드레스를 생성하고, 두 번째 리드된 상기 제1 타겟 어드레스보다 증가된 상기 제2 이웃 어드레스를 생성하는 단계를 포함하는 반도체 장치의 구동방법.
  14. 제12항에 있어서,
    상기 제2 메모리 블록의 스마트 리프레쉬 동작을 수행하는 단계는,
    상기 리프레쉬 펄스신호의 펄싱 횟수를 카운팅하는 단계;
    상기 펄싱 횟수가 예정된 횟수만큼 카운팅되면, 상기 제2 메모리 블록의 제2 타겟 어드레스에 대응하는 제3 및 제4 이웃 어드레스를 생성하는 단계; 및
    상기 제3 및 제4 이웃 어드레스에 대응하는 제3 및 제4 워드라인을 활성화하는 단계를 포함하는 반도체 장치의 구동방법.
  15. 제14항에 있어서,
    상기 제3 및 제5 이웃 어드레스를 생성하는 단계는,
    기 저장된 상기 제2 타겟 어드레스를 상기 제2 스마트 리프레쉬 동작 구간 동안 2번 리드하는 단계; 및
    첫 번째 리드된 상기 제2 타겟 어드레스보다 감소된 상기 제3 이웃 어드레스를 생성하고, 두 번째 리드된 상기 제2 타겟 어드레스보다 증가된 상기 제4 이웃 어드레스를 생성하는 단계를 포함하는 반도체 장치의 구동방법.
KR1020150015980A 2015-02-02 2015-02-02 반도체 장치 및 그의 구동방법 KR102299352B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150015980A KR102299352B1 (ko) 2015-02-02 2015-02-02 반도체 장치 및 그의 구동방법
US14/732,318 US9589628B2 (en) 2015-02-02 2015-06-05 Semiconductor device performing refresh operation and method for driving the same
CN201510526398.7A CN105845169B (zh) 2015-02-02 2015-08-25 半导体器件及其驱动方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150015980A KR102299352B1 (ko) 2015-02-02 2015-02-02 반도체 장치 및 그의 구동방법

Publications (2)

Publication Number Publication Date
KR20160094686A true KR20160094686A (ko) 2016-08-10
KR102299352B1 KR102299352B1 (ko) 2021-09-08

Family

ID=56554606

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150015980A KR102299352B1 (ko) 2015-02-02 2015-02-02 반도체 장치 및 그의 구동방법

Country Status (3)

Country Link
US (1) US9589628B2 (ko)
KR (1) KR102299352B1 (ko)
CN (1) CN105845169B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180038342A (ko) * 2016-10-06 2018-04-16 에스케이하이닉스 주식회사 반도체장치
KR20220121406A (ko) * 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치 및 그 동작방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120307582A1 (en) * 2011-06-02 2012-12-06 Elpida Memory, Inc. Semiconductor device performing self refresh operation
US20130268727A1 (en) * 2012-04-10 2013-10-10 Kyo Min Sohn Memory system for access concentration decrease management and access concentration decrease method
US20150003180A1 (en) * 2013-06-28 2015-01-01 SK Hynix Inc. Semiconductor device and operation method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002013384A1 (fr) * 2000-08-04 2002-02-14 Nec Corporation Circuit de minuterie et memoire a semi-conducteur dans laquelle est incorpore ce circuit de minuterie
JP2003123470A (ja) * 2001-10-05 2003-04-25 Mitsubishi Electric Corp 半導体記憶装置
KR100591760B1 (ko) * 2004-01-09 2006-06-22 삼성전자주식회사 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치
JP4608235B2 (ja) * 2004-04-14 2011-01-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶システム
US20080151670A1 (en) * 2006-12-22 2008-06-26 Tomohiro Kawakubo Memory device, memory controller and memory system
KR20090124506A (ko) * 2008-05-30 2009-12-03 삼성전자주식회사 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅방법
KR101190680B1 (ko) * 2010-08-30 2012-10-16 에스케이하이닉스 주식회사 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치
JP5932236B2 (ja) * 2011-04-13 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びシステム
KR20130117424A (ko) * 2012-04-17 2013-10-28 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로
KR101975029B1 (ko) * 2012-05-17 2019-08-23 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
US9183917B1 (en) * 2012-12-21 2015-11-10 Samsung Electronics Co., Ltd. Memory device, operating method thereof, and system having the memory device
KR102185894B1 (ko) * 2014-01-20 2020-12-03 에스케이하이닉스 주식회사 반도체 장치
KR20150105054A (ko) * 2014-03-07 2015-09-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160045461A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120307582A1 (en) * 2011-06-02 2012-12-06 Elpida Memory, Inc. Semiconductor device performing self refresh operation
US20130268727A1 (en) * 2012-04-10 2013-10-10 Kyo Min Sohn Memory system for access concentration decrease management and access concentration decrease method
US20150003180A1 (en) * 2013-06-28 2015-01-01 SK Hynix Inc. Semiconductor device and operation method thereof

Also Published As

Publication number Publication date
US20160225432A1 (en) 2016-08-04
CN105845169A (zh) 2016-08-10
CN105845169B (zh) 2021-01-05
US9589628B2 (en) 2017-03-07
KR102299352B1 (ko) 2021-09-08

Similar Documents

Publication Publication Date Title
US11955158B2 (en) Apparatuses and methods for access based refresh timing
US10957377B2 (en) Apparatuses and methods for distributed targeted refresh operations
US11361808B2 (en) Apparatuses and methods for selective row refreshes
US9691466B1 (en) Memory device including refresh controller
US9349430B2 (en) Memory device and memory system including the same
US9627027B2 (en) Semiconductor device performing different types of refresh operations and method of driving the same
KR20180114712A (ko) 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치
KR102133380B1 (ko) 반도체 메모리 장치 및 그의 동작방법
US10020073B2 (en) Memory device and operating method thereof
US10699759B2 (en) Semiconductor devices
KR20180100804A (ko) 반도체 장치 및 그의 구동 방법
KR20180049314A (ko) 어드레스 카운팅 회로, 메모리 장치 및 메모리 장치의 동작 방법
KR20170083466A (ko) 메모리 장치
KR20150033949A (ko) 메모리 및 이를 포함하는 메모리 시스템
KR20160000626A (ko) 메모리 장치
KR20150064953A (ko) 반도체 메모리 장치
US20150162066A1 (en) Address storage circuit and memory and memory system including the same
US20150162071A1 (en) Address storage circuit and memory and memory system including the same
KR102436992B1 (ko) 리프레시 제어 장치
US7835180B2 (en) Semiconductor memory device
KR20160094686A (ko) 반도체 장치 및 그의 구동방법
KR100857428B1 (ko) 반도체 메모리 장치의 워드 라인 선택회로 및 방법
CN117476087A (zh) 存储芯片的测试方法、装置、设备及存储介质

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant