KR20130117424A - 반도체 메모리 장치의 리프레쉬 회로 - Google Patents

반도체 메모리 장치의 리프레쉬 회로 Download PDF

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김영훈
정인철
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삼성전자주식회사
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Abstract

반도체 메모리 장치의 고상한 리프레쉬 회로가 개시되어 있다. 본 발명의 실시 예에 따른 리프레쉬 회로는, 리프레쉬 동작 구간에서 서로 다른 타이밍을 갖는 복수의 리프레쉬 신호들을 생성하는 신호 생성부를 포함한다. 또한, 리프레쉬 회로는 상기 신호 생성부의 출력을 수신하여 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 리프레쉬 회로와, 상기 제1 메모리 그룹과는 다른 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제2 리프레쉬 회로를 포함한다. 여기서, 제1,2 리프레쉬 회로의 인에이블 타이밍은 서로 일치됨이 없이 스큐를 갖게 된다.

Description

반도체 메모리 장치의 리프레쉬 회로{Refresh circuit in semiconductor memory device}
본 발명은 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 리프레쉬 동작에서 피크 전류를 최소화 하거나 줄일 수 있는 반도체 메모리 장치의 리프레쉬 회로에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치는 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되어지고 있다.
DRAM은 전원이 오프되면 메모리 셀에 저장하고 있던 데이터가 소멸되어 버리는 휘발성 반도체 메모리 장치이다. 또한, DRAM은 메모리 동작 시에 흐르는 누설전류(leakage current)에 기인하여, 메모리 셀에 저장된 데이터를 읽은 다음 해당 메모리 셀로 읽은 데이터를 리스토어링 하는 리프레쉬 동작을 필요로 한다.
DRAM의 리프레쉬 동작은 데이터 리드 동작과 유사하지만 데이터를 장치 외부로 출력하지 않는다는 점에서 데이터 리드 동작과는 구별된다.
일반적으로 DRAM의 리프레쉬 동작은, RASB(row address strobe)신호를 논리 '하이'에서 논리 '로우'로 변경하여 DRAM에 인가하고, 리프레쉬 되어질 로우 어드레스에 대응되는 워드 라인을 활성화한 후, 메모리 셀의 데이터를 센싱하는 비트라인 센스 앰프를 구동함에 의해 이루어진다.
DRAM의 메모리 밀도가 증가되더라도 리프레쉬 시간은 보장되어야 하므로 리프레쉬 사이클 수를 감소시키는 방법이 강구되어왔다. 그러한 방법은 로우(row)의 수 많큼 리프레쉬 사이클을 수행하는 것이 아니라, 리프레쉬 동작에서는 액티베이션되는 로우의 개수를 증가시키는 것이다. 예를 들어, 반도체 메모리 장치가 노말 동작을 할 경우에는 로우 액티베이션(activation)을 1/8로 수행시킨다고 하면, 리프레쉬 동작의 경우에는 로우 액티베이션을 1/4 또는 1/2로 수행시키는 것이다. 이에 따라, 리프레쉬 동작 시에 액티베이션되는 로우(row) 수는 노말 동작의 경우에 비해 2배 또는 4배로 증가되어 리프레쉬 사이클 수는 감소된다.
그러나 리프레쉬 동작에서 로우 액티베이션(activation)을 증가시키면서 나타나는 단점은 동시에 동작되는 메모리 부분(portion)이 증가되므로 노이즈 피크(noise peak) 값이 커진다.
결국, DRAM의 리프레쉬 동작에서 리프레쉬 사이클 수를 줄이기 위해 한번에 액티베이션되는 로우의 개수를 증가시키면, 피크 전류를 최소화 또는 줄이기가 어렵게 된다.
본 발명이 해결하고자 하는 기술적 과제는, 리프레쉬 동작에서 피크 전류를 분산시킬 수 있는 반도체 메모리 장치의 리프레쉬 회로를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 복수의 로우 액티베이션을 수행하는 리프레쉬 동작에서 피크 전류를 최소화 또는 줄일 수 있는 반도체 메모리 장치의 개선된 리프레쉬 회로를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따라, 반도체 메모리 장치의 리프레쉬 회로는,
리프레쉬 동작 구간에서 서로 다른 타이밍을 갖는 복수의 리프레쉬 신호들을 생성하는 신호 생성부;
상기 복수의 리프레쉬 신호들의 일부를 사용하여 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 리프레쉬 회로; 및
상기 복수의 리프레쉬 신호들의 나머지 일부 또는 전부를 사용하여 상기 제1 메모리 그룹과는 다른 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제2 리프레쉬 회로를 포함하되,
상기 제1,2 리프레쉬 회로의 인에이블 타이밍은 서로 일치되지 않는다.
본 발명에 따른 일실시 예에서, 상기 제1,2 메모리 그룹들은 메모리 뱅크 단위 또는 메모리 블록 단위일 수 있다.
본 발명에 따른 일실시 예에서, 상기 리프레쉬 대상 라인들은 서로 다른 로우 어드레스를 가지는 워드 라인들일 수 있다.
본 발명에 따른 일실시 예에서, 상기 2회의 동작 구간들의 사이에는 비트라인 프리차아지 시간을 보장하기 위한 디세이블 구간이 존재할 수 있다.
본 발명에 따른 일실시 예에서, 상기 신호 생성부는,
외부에서 인가되는 메모리 코맨드 신호들을 디코딩하여 리프레쉬 코맨드 신호를 생성하는 코맨드 디코더; 및
상기 리프레쉬 코맨드 신호를 순차적으로 지연하여 제1 그룹 리프레쉬 신호들과 제2 그룹 리프레쉬 신호들을 상기 복수의 리프레쉬 신호들로서 생성하는 리프레쉬 신호 발생기를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 제1 리프레쉬 회로는,
상기 리프레쉬 신호 발생기의 상기 제1 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제1 그룹 로우 인에이블 신호를 생성하는 제1 그룹 로우 인에이블 발생기;
상기 제1 그룹 로우 인에이블 신호의 천이에 응답하여 카운팅을 수행함에 의해 내부 리프레쉬 어드레스를 출력하는 리프레쉬 카운터;
상기 제1 그룹 로우 인에이블 신호의 상태에 따라 상기 내부 리프레쉬 어드레스와 외부 리프레쉬 어드레스 중 하나를 출력하는 멀티플렉서; 및
상기 멀티플렉서로부터 상기 내부 리프레쉬 어드레스가 출력될 때, 상기 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제1 워드라인 구동 신호들을 생성하는 제1 워드라인 구동 신호 발생기를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 제2 리프레쉬 회로는,
상기 리프레쉬 신호 발생기의 상기 제2 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제2 그룹 로우 인에이블 신호를 생성하는 제2 그룹 로우 인에이블 발생기; 및
상기 멀티플렉서로부터 상기 내부 리프레쉬 어드레스가 출력될 때, 상기 메모리 셀 어레이 내의 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제2 워드라인 구동 신호들을 생성하는 제2 워드라인 구동 신호 발생기를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따라, 반도체 메모리 장치의 리프레쉬 회로는,
리프레쉬 동작 구간에서 서로 다른 타이밍을 갖는 복수의 리프레쉬 신호들을 생성하는 신호 생성부;
상기 복수의 리프레쉬 신호들의 일부를 사용하여 메모리 셀 어레이 내의 제1 메모리 뱅크의 제1 메모리 블록에 관련된 서로 다른 워드라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 리프레쉬 회로; 및
상기 복수의 리프레쉬 신호들의 나머지 일부 또는 전부를 사용하여 상기 제1 메모리 뱅크의 제2 메모리 블록에 관련된 서로 다른 워드라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제2 리프레쉬 회로를 포함하되,
상기 제1,2 리프레쉬 회로의 인에이블 타이밍은 서로 스큐를 가진다.
본 발명에 따른 일실시 예에서, 상기 반도체 메모리 장치의 메모리 셀 어레이는 4개 이상의 메모리 뱅크들을 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 제1 메모리 블록에 관련된 서로 다른 워드라인들은 각기 1회의 동작구간마다 2개 이상씩 인에이블될 수 있다.
본 발명에 따른 일실시 예에서, 상기 2회의 동작구간들의 사이에는 비트라인 프리차아지 시간을 보장하기 위한 디세이블 구간이 존재할 수 있다.
본 발명에 따른 일실시 예에서, 상기 신호 생성부는,
외부에서 인가되는 메모리 코맨드 신호들을 디코딩하여 리프레쉬 코맨드 신호를 생성하는 코맨드 디코더; 및
상기 리프레쉬 코맨드 신호를 종속적으로 지연하여 서로 다른 타이밍을 가지는 제1 그룹 리프레쉬 신호들과 제2 그룹 리프레쉬 신호들을 상기 복수의 리프레쉬 신호들로서 생성하는 리프레쉬 신호 발생기를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 제1 리프레쉬 회로는,
상기 리프레쉬 신호 발생기의 상기 제1 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제1 그룹 로우 인에이블 신호를 생성하는 제1 그룹 로우 인에이블 발생기;
상기 제1 그룹 로우 인에이블 신호의 천이에 응답하여 카운팅을 수행함에 의해 내부 리프레쉬 어드레스를 출력하는 리프레쉬 카운터;
상기 제1 그룹 로우 인에이블 신호의 상태에 응답하여 상기 내부 리프레쉬 어드레스와 외부 리프레쉬 어드레스 중 하나를 출력하는 멀티플렉서; 및
상기 멀티플렉서로부터 상기 내부 리프레쉬 어드레스가 출력될 때, 상기 제1 메모리 블록에 관련된 워드라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제1 워드라인 구동 신호들을 생성하는 제1 워드라인 구동 신호 발생기를 포함할 수 있다.
본 발명에 따른 일실시 예에서, 상기 제2 리프레쉬 회로는,
상기 리프레쉬 신호 발생기의 상기 제2 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제2 그룹 로우 인에이블 신호를 생성하는 제2 그룹 로우 인에이블 발생기; 및
상기 멀티플렉서로부터 상기 내부 리프레쉬 어드레스가 출력될 때, 상기 제2 메모리 블록에 관련된 워드라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제2 워드라인 구동 신호들을 생성하는 제2 워드라인 구동 신호 발생기를 포함할 수 있다.
본 발명의 실시 예적인 리프레쉬 회로의 구성에 따르면, 리프레쉬 동작에서 피크 전류가 최소화 또는 줄어들므로, 반도체 메모리 장치의 퍼포먼스가 개선된다.
도 1은 본 발명의 실시 예에 따른 리프레쉬 회로의 블록도,
도 2는 도 1에 따른 리프레쉬 동작관련 타이밍도,
도 3은 도 1중 리프레쉬 신호 발생기의 예시적 상세회로도,
도 4는 도 1중 제1,2 그룹 로우 인에이블 발생기의 예시적 상세회로도,
도 5는 도 1에 관련된 동작 타이밍도,
도 6은 도 1의 리프레쉬 동작에 따라 리페어된 리던던시 워드라인 및 노말 워드라인의 인에이블을 도식적으로 보인 도면,
도 7은 도 7은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도, 및
도 8은 전자 기기에 임베디드된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 등과 같은 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작과 리프레쉬 동작 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 리프레쉬 회로의 블록도이다.
도면을 참조하면, 리프레쉬 회로(100)는 코맨드 디코더(10), 리프레쉬 신호 발생기(20), 제1 그룹 로우 인에이블 발생기(30), 제2 그룹 로우 인에이블 발생기(40), 리프레쉬 카운터(50), 멀티플렉서(60), 제1 워드라인 구동 신호 발생기(70), 제2 워드라인 구동 신호 발생기(80)를 포함한다.
상기 코맨드 디코더(10)와 리프레쉬 신호 발생기(20)는 리프레쉬 동작 구간에서 서로 다른 타이밍을 갖는 복수의 리프레쉬 신호들을 생성하는 신호 생성부를 구성한다.
상기 제1 그룹 로우 인에이블 발생기(30), 리프레쉬 카운터(50), 멀티플렉서(60), 및 제1 워드라인 구동 신호 발생기(70)는, 상기 복수의 리프레쉬 신호들의 일부를 사용하여 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 리프레쉬 회로를 구성한다.
상기 제2 그룹 로우 인에이블 발생기(40) 및 제2 워드라인 구동 신호 발생기(80)는, 상기 복수의 리프레쉬 신호들의 나머지 일부 또는 전부를 사용하여 상기 제1 메모리 그룹과는 다른 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제2 리프레쉬 회로를 구성한다.
여기서, 상기 제1,2 리프레쉬 회로의 인에이블 타이밍은 서로 일치되지 않는다. 즉, 타임 스큐를 갖게 된다.
상기 신호 생성부의 상기 코맨드 디코더(10)는 외부에서 인가되는 메모리 코맨드 신호들(RASB,CASB,WEB,CSB)을 디코딩하여 리프레쉬 코맨드 신호(REF)를 생성한다.
상기 신호 생성부의 상기 리프레쉬 신호 발생기(20)는 상기 리프레쉬 코맨드 신호(REF)를 순차적으로 지연하여 제1 그룹 리프레쉬 신호들과 제2 그룹 리프레쉬 신호들을 상기 복수의 리프레쉬 신호들로서 생성한다. 여기서, 상기 제1 그룹 리프레쉬 신호들은 라인(L10)을 통해 출력되며, 상기 제2 그룹 리프레쉬 신호들은 라인(L20)을 통해 출력된다.
상기 제1 리프레쉬 회로의 상기 제1 그룹 로우 인에이블 발생기(30)는, 상기 리프레쉬 신호 발생기(20)의 상기 제1 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제1 그룹 로우 인에이블 신호(ROW_EN_1G)를 생성한다.
상기 제1 리프레쉬 회로의 리프레쉬 카운터(50)는, 상기 제1 그룹 로우 인에이블 신호의 천이에 응답하여 카운팅을 수행함에 의해 내부 리프레쉬 어드레스(REF_ADD)를 출력한다.
상기 제1 리프레쉬 회로의 상기 멀티플렉서(60)는 상기 제1 그룹 로우 인에이블 신호(ROW_EN_1G)의 상태에 따라 상기 내부 리프레쉬 어드레스(REF_ADD)와 외부 리프레쉬 어드레스(EXT_ADD)중 하나를 출력한다. 즉, 상기 멀티플렉서(60)는 상기 제1 그룹 로우 인에이블 신호(ROW_EN_1G)가 활성화된 경우에 상기 내부 리프레쉬 어드레스(REF_ADD)를 라인(L16)으로 출력한다.
상기 제1 리프레쉬 회로의 제1 워드라인 구동 신호 발생기(70)는 상기 멀티플렉서(60)로부터 상기 내부 리프레쉬 어드레스(REF_ADD)가 출력될 때, 상기 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들(예컨대 워드 라인들)을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제1 워드라인 구동 신호들(FWL(i+j))을 생성한다.
상기 제2 리프레쉬 회로의 제2 그룹 로우 인에이블 발생기(40)는, 상기 리프레쉬 신호 발생기(20)의 상기 제2 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제2 그룹 로우 인에이블 신호(ROW_EN_2G)를 생성한다.
상기 제2 리프레쉬 회로의 제2 워드라인 구동 신호 발생기(80)는, 상기 멀티플렉서(60)로부터 상기 내부 리프레쉬 어드레스(REF_ADD))가 출력될 때, 상기 메모리 셀 어레이 내의 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제2 워드라인 구동 신호들(SWL(i+j))을 생성한다.
여기서, 상기 제1,2 메모리 그룹들은 메모리 뱅크 단위 또는 메모리 블록 단위일 수 있다. 상기 리프레쉬 대상 라인들은 서로 다른 로우 어드레스를 가지는 워드 라인들일 수 있다. 또한, 상기 2회의 동작 구간들의 사이에는 비트라인 프리차아지 시간을 보장하기 위한 디세이블 구간이 존재할 수 있다.
도 2는 도 1에 따른 리프레쉬 동작관련 타이밍도이다.
도 2를 참조하면, 리프레쉬 코맨드 신호(REF)가 인가될 때 리프레쉬 신호 발생기(20)는 리프레쉬 인에이블 신호(REF_EN)를 본 발명의 실시 예에 따른 리프레쉬 동작의 마스터 신호로서 생성한다.
일반적인 리프레쉬 동작의 경우에는 상기 리프레쉬 인에이블 신호(REF_EN)가 하이일 때, 해당 메모리 뱅크의 워드라인들이 액티베이션되고, 비트라인 센싱이 수행된다. 한편, 상기 리프레쉬 인에이블 신호(REF_EN)가 로우일 때, 해당 메모리 뱅크의 워드라인들이 디세이블되고 비트라인 프리차아지가 수행된다.
본 발명의 실시 예에서는 상기 리프레쉬 인에이블 신호(REF_EN)를 리프레쉬 동작의 마스터 신호로서 이용하고, 제1,2 그룹 로우 인에이블 신호들(ROW_EN_1G, ROW_EN_2G)을 생성하여, 그에 따라 워드라인들을 액티베이션한다.
즉, 도 1내의 제1 리프레쉬 회로의 상기 제1 그룹 로우 인에이블 발생기(30)는, 상기 리프레쉬 신호 발생기(20)로부터 인가되는 상기 제1 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제1 그룹 로우 인에이블 신호(ROW_EN_1G)를 생성한다. 상기 제1 그룹 로우 인에이블 신호(ROW_EN_1G)의 파형은 도 2의 파형 ROW_EN_1G으로서 나타난다.
한편, 도 1내의 제2 리프레쉬 회로의 상기 제2 그룹 로우 인에이블 발생기(40)는, 상기 리프레쉬 신호 발생기(20)로부터 인가되는 상기 제2 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제2 그룹 로우 인에이블 신호(ROW_EN_2G)를 생성한다. 상기 제2 그룹 로우 인에이블 신호(ROW_EN_2G)의 파형은 도 2의 파형 ROW_EN_2G으로서 나타난다.
도 2에서, 상기 제2 그룹 로우 인에이블 신호(ROW_EN_2G)의 파형은 제1 그룹 로우 인에이블 신호(ROW_EN_1G)의 파형에 비해 타임 T1 만큼 지연되어 생성됨을 알 수 있다. 즉, 상기 제2 그룹 로우 인에이블 신호(ROW_EN_2G)와 제1 그룹 로우 인에이블 신호(ROW_EN_1G)는 서로 타임 T1만큼의 타임 스큐(skew)를 가지고서 생성된다.
또한, 상기 제1 그룹 로우 인에이블 신호(ROW_EN_1G)는 상기 리프레쉬 인에이블 신호(REF_EN)의 하이 구간 내에서, 2개의 하이 구간들(Ta,Tc)과 1개의 로우 구간(Tb)을 가진다. 상기 하이 구간들(Ta,Tc)에서는 복수의 워드라인들이 활성화된다. 또한, 상기 로우 구간(Tb)에서는 리드된 셀 데이터를 해당 메모리 셀로 리스토어하는 동작이 수행된다. 하나의 하이 구간(Ta)에서 복수의 워드 라인들이 동시에 활성화될 수 있다.
상기 제2 그룹 로우 인에이블 신호(ROW_EN_2G)의 경우에도 상기 제1 그룹 로우 인에이블 신호(ROW_EN_1G)와 마찬가지로 2개의 하이 구간들과 1개의 로우 구간이 존재한다.
상기한 바와 같은 제1,2 그룹 로우 인에이블 신호(ROW_EN_1G, ROW_EN_2G)의 발생에 의해, 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 워드 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 워드라인 구동 신호들(FWL(i+j))과, 상기 메모리 셀 어레이 내의 제2 메모리 그룹에 관련된 리프레쉬 대상 워드 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제2 워드라인 구동 신호들(SWL(i+j))이 생성된다.
따라서, 메모리 뱅크나 메모리 블록별로 동시에 리프레쉬가 이루어지지 않고 일정한 구간 만큼 시차를 갖고 리프레쉬가 이루어질 수 있다. 또한, 동일한 메모리 뱅크나 메모리 블록 내에서 복수의 워드라인들이 2회의 동작 구간들에 분산되어 활성화된다. 따라서, 리프레쉬 동작에서 피크 전류가 최소화 또는 줄어든다.
한편, 상기 제1,2 그룹 로우 인에이블 신호(ROW_EN_1G, ROW_EN_2G)의 발생에 관련된 변형 예로서, 변형된 제1,2 그룹 로우 인에이블 신호(ROW_EN_1G1, ROW_EN_2G1)의 파형이 도 2에서 나타나 있다.
즉, 변형된 제2 그룹 로우 인에이블 신호(ROW_EN_2G1)의 인에이블 시점은 변형된 제1 그룹 로우 인에이블 신호(ROW_EN_1G1)에 비해 타임 D1 만큼 지연된다. 그러나, 디세이블 시점들은 타임 포인트 tp1,tp2에서 보여지는 바와 같이 서로 일치된다.
도 3은 도 1중 리프레쉬 신호 발생기의 예시적 상세회로도이다.
도 3을 참조하면, 리프레쉬 신호 발생기(20)는 인에이블 신호 발생기(21), 복수의 딜레이 회로들(22-27), 및 딜레이 유닛(28)을 포함한다.
상기 인에이블 신호 발생기(21)는 도 1의 코맨드 디코더(10)로부터 인가되는 리프레쉬 코맨드 신호(REF)를 수신하여 리프레쉬 인에이블 신호(REF_EN)를 생성한다. 여기서, 상기 리프레쉬 인에이블 신호(REF_EN)의 파형은 도 5의 파형 REF_EN으로 나타날 수 있다.
상기 딜레이 회로들(22-27)중의 제1 딜레이 회로(22)는 상기 리프레쉬 인에이블 신호(REF_EN)를 지연 및 게이팅하여 제1 리프레쉬 지연신호(REF_1)를 생성한다.
제2 딜레이 회로(23)는 상기 제1 리프레쉬 지연신호(REF_1)를 지연 및 게이팅하여 제2 리프레쉬 지연신호(REF_2)를 생성한다.
제3 딜레이 회로(24)는 상기 제2 리프레쉬 지연신호(REF_2)를 지연 및 게이팅하여 제3 리프레쉬 지연신호(REF_3)를 생성한다.
제4 딜레이 회로(25)는 상기 제3 리프레쉬 지연신호(REF_3)를 지연 및 게이팅하여 제4 리프레쉬 지연신호(REF_4)를 생성한다.
제5 딜레이 회로(26)는 상기 제4 리프레쉬 지연신호(REF_4)를 지연 및 게이팅하여 제5 리프레쉬 지연신호(REF_5)를 생성한다.
제6 딜레이 회로(27)는 상기 제5 리프레쉬 지연신호(REF_5)를 지연 및 게이팅하여 제6 리프레쉬 지연신호(REF_6)를 생성한다.
상기 딜레이 유닛(28)은 상기 제6 리프레쉬 지연신호(REF_6)를 지연하여 리프레쉬 디세이블 신호(REF_DIS)를 생성한다.
상기 리프레쉬 디세이블 신호(REF_DIS)는 상기 인에이블 신호 발생기(21)와 상기 제1-6 딜레이 회로들(22-27)에 인가된다.
상기 제1-6 리프레쉬 지연신호들(REF_1-REF_6)과 상기 리프레쉬 디세이블 신호(REF_DIS)의 파형은 도 5의 파형들 REF_1-REF_6, 및 REF_DIS로서 각기 나타날 수 있다.
도 3에서, 상기 복수의 딜레이 회로들(22-27)의 각각은 복수의 인버터들(I1-In, n은 4보다 큰 2의 배수)로 이루어진 인버터 딜레이, 상기 리프레쉬 디세이블 신호(REF_DIS)를 인버팅하는 인버터(INV1), 및 앤드 게이트(AND1)를 포함하는 구성을 가질 수 있다. 여기서, 상기 앤드 게이트(AND1)는 상기 인버터 딜레이의 출력과 상기 인버터(INV1)의 출력을 수신하여 앤드 응답을 생성한다. 따라서, 상기 딜레이 회로(DC)의 출력단에는 입력된 리프레쉬 지연신호가 더 지연된 신호로서 나타난다.
도 4는 도 1중 제1,2 그룹 로우 인에이블 발생기의 예시적 상세회로도이다.
도 4를 참조하면, 제1 그룹 로우 인에이블 발생기(30)는 2개의 인버터들, 2개의 앤드 게이트들, 및 1개의 오아 게이트를 포함한다.
유사하게, 제2 그룹 로우 인에이블 발생기(40)는 2개의 인버터들, 2개의 앤드 게이트들, 및 1개의 오아 게이트를 포함한다.
상기 제1 그룹 로우 인에이블 발생기(30)는 도 1의 라인(L10)을 통해 상기 리프레쉬 인에이블 신호(REF_EN), 제2 리프레쉬 지연신호(REF_2), 제4 리프레쉬 지연신호(REF_4), 및 제6 리프레쉬 지연신호(REF_2)를 수신한다.
상기 제1 그룹 로우 인에이블 발생기(30)는 인버팅 및 게이팅을 수행하여, 제1 그룹 로우 인에이블 신호(ROW_EN_1G)를 도 5에서 대응되는 파형과 같이 생성한다.
한편, 상기 제2 그룹 로우 인에이블 발생기(40)는 도 1의 라인(L20)을 통해 상기 리프레쉬 디세이블 신호(REF_DIS), 제1 리프레쉬 지연신호(REF_1), 제3 리프레쉬 지연신호(REF_3), 및 제5 리프레쉬 지연신호(REF_5)를 수신한다.
상기 제2 그룹 로우 인에이블 발생기(40)는 인버팅 및 게이팅을 수행하여, 제2 그룹 로우 인에이블 신호(ROW_EN_2G)를 도 5에서 대응되는 파형과 같이 생성한다.
도 5는 도 1에 관련된 동작 타이밍도이다.
도 5를 참조하면, 리프레쉬 코맨드 신호(REF), 리프레쉬 인에이블 신호(REF_EN), 리프레쉬 디세이블 신호(REF_DIS), 제1-6 리프레쉬 지연신호들(REF_1-REF_6), 및 제1,2 그룹 로우 인에이블 신호들(ROW_EN_1G, ROW_EN_2G)의 발생 파형이 나타나 있다.
도 5에서, 제1 워드라인 구동 신호들(FWL(i))은 제1 그룹 로우 인에이블 신호(ROW_EN_1G)의 제1 구간(도 2의 Ta)과 관련하여 화살 부호들(AR10,AR11)로서 안내된 바와 같이 생성된다.
또한, 제1 워드라인 구동 신호들(FWL(j))은 제1 그룹 로우 인에이블 신호(ROW_EN_1G)의 제2 구간(도 2의 Tc)과 관련하여 화살 부호들(AR12,AR13)로서 안내된 바와 같이 생성된다.
도 6은 도 1의 리프레쉬 동작에 따라 리페어된 리던던시 워드라인 및 노말 워드라인의 인에이블을 도식적으로 보여준다.
도 6을 참조하면, 하나의 메모리 블록 또는 하나의 메모리 뱅크에서 임의의 워드라인(WL10)은 메모리 셀의 결함으로 인해 리던던시 워드라인(RWL)으로 대치된 예가 나타나 있다. 이러한 경우에 또 다른 노말 워드라인(WL30)이 상기 리던던시 워드라인(RWL)과 함께 리프레쉬 되는 워드라인이라고 한다면, 일반적인 리프레쉬 동작 구간(도 2의 파형 REF_EN의 하이 구간에 대응)에서는 구간(TA)동안에 하이펄스로서 인가되는 블로킹 신호 bloking의 입력에 기인하여 상기 노말 워드라인(WL30)이 상기 리던던시 워드라인(RWL)과 함께 활성화되지 못한다. 그러나, 본 발명의 실시 예의 경우에는 제2 구간(도 2의 Tc)에서 상기 노말 워드라인(WL30)을 활성화할 수 있으므로, 하나의 리프레쉬 동작에서 상기 노말 워드라인(WL30)이 인에이블되는 이점이 있다.
여기서, 상기 워드라인들(RWL1, WL30)은 메모리 셀 어레이 내의 동일 메모리 메모리 뱅크에 속한 워드 라인들일 수 있다. 이 경우에 상기 워드라인들(RWL1, WL30)은 동일 메모리 메모리 뱅크에 속해 있지만, 동일 메모리 블록에 속한 워드라인들이 아닐 수 있다.
통상적인 DRAM의 리프레쉬 규격은 4Mega에서 16ms/1024(cycle)이다. 즉, 15.6μ초(sec)의 리프레쉬 간격(refresh interval)을 유지하도록 권고되고 있다. 15.6μsec의 주기로 메모리 콘트롤러에서는 DRAM으로 리프레쉬 코맨드(refresh command)를 인가한다. 리프레쉬 시간(refresh time)은 전체 로우(row) 개수 및 DRAM의 리프레쉬 사이클(refresh cycle) 수에 따라 결정된다. 예컨대 4096 리프레쉬 사이클의 경우 리프레쉬 시간은 15.6μsec와 4096의 곱으로 되어 64밀리 초(ms)가 된다. 메모리 용량이 커짐에 따라, 리프레쉬 시간을 계속적으로 증가시키기는 어려우므로, 복수의 워드라인들을 동시에 액티베이션하는 스킴이 사용되었다.
그러한 경우에 피크 전류가 증가되므로, 본 발명의 실시 예에서는 한번의 외부 리프레쉬 코맨드 발생 시 적어도 N(N은 2이상의 자연수)회의 리프레쉬 동작을 내부적으로 수행한다. 여기서, 각 회의 리프레쉬 동작에서 복수의 워드라인들이 동시에 액티베이션될 수 있다. 결국, 20개의 서로 다른 워드라인들을 동시에 액티베이션하는 통상적인 리프레쉬 동작과는 달리, 본 발명의 실시 예에서는 리프레쉬 동작이 2회로 나뉘어지고 각 회당 10개의 워드라인들이 동시에 액티베이션되는 것이다. 따라서, 피크전류가 1/N 만큼 감소된다.
더구나, 여러 개의 메모리 뱅크들을 갖는 DRAM의 경우에, 여러 개의 뱅크를 동시에 리프레쉬하지 않고, 소정의 시간만큼 지연시간을 두고 리프레쉬를 함에 의해, 피크 전류가 분산되도록 한다. 즉, 각 뱅크들의 리프레쉬 동작이 일정 간격을 두고 수행된다. 메모리 뱅크들과 연결되는 전원 발생부들도 승압 전압과 센스 앰프 전원을 발생한다. 따라서, 시차를 두고 전원 발생부들이 구동되므로, 리프레쉬 동작에서 메모리 셀 데이터 센싱에 따른 피크 전류도 발생되지 않는다.
도 7은 도 7은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 7을 참조하면, 메모리 시스템은 콘트롤러(1000)와 메모리 디바이스(2000)를 포함한다. 상기 메모리 디바이스(2000)는 본 발명의 실시 예에 따른 리프레쉬 회로를 포함하는 반도체 메모리 장치 예컨대 DRAM이 될 수 있다. 상기 콘트롤러(1000)는 버스(B1)를 통해 제어 신호들(CON)을 상기 메모리 디바이스(2000)에 인가할 수 있다. 또한 상기 콘트롤러(1000)는 버스(B2)를 통해 어드레스 신호들(ADD) 및 데이터(DATA)를 상기 메모리 디바이스(2000)에 인가할 수 있다.
상기 메모리 디바이스(2000)는 상기 제어 신호들을 디코딩하여 본 발명의 실시 예에 따른 멀티 인에이블 스큐 리프레쉬 동작을 수행한다. 따라서, 메모리 디바이스의 리프레쉬 동작에서 피크 전류가 최소화 또는 줄어들어, 메모리 시스템의 동작 신뢰성이 높아진다.
도 8은 전자 기기에 임베디드된 본 발명의 응용 예를 도시한 블록도이다.
도 8을 참조하면, 전자 기기는 모뎀 등을 포함하는 베이스 밴드 모듈(2150), 제1 콘트롤러(2100), 멀티 포트 DRAM(1100), 플래시 메모리(1150), 제2 콘트롤러(2200), 및 인터페이스 유닛(2300)을 포함한다.
상기 멀티포트 DRAM(1100)와 플래시 메모리(1150)는 멀티 칩 패키지로서 제조될 수 있다. 또한, 상기 제1 콘트롤러(2100), 및 멀티 포트 DRAM(1100), 및 플래시 메모리(1150)는 하나의 칩으로서 제조되어 상기 전자 기기에 임베디드될 수 있다.
상기 전자기기가 휴대용 통신 디바이스인 경우에, 상기 베이스 밴드 모듈(2150)은 통신 데이터의 변복조 기능을 수행한다.
상기 제1 콘트롤러(2100)는 미리 설정된 프로그램에 따라 음성 및 데이터 통신에 관련된 동작을 제어한다.
상기 멀티 포트 DRAM(1100)은 시스템 버스를 통해 상기 제1,2 콘트롤러들(2100,2200)에 공통으로 연결되며, 상기 제1,2 콘트롤러들(2100,2200)의 메인 메모리로서 기능한다. 상기 멀티 포트 DRAM(1100)은 상기 제1,2 콘트롤러들(2100,2200)에 의해 공유적으로 억세스되는 경우에, 본 발명의 실시 예에 따른 멀티 인에이블 스큐 리프레쉬 동작을 수행한다. 이 경우에, 멀티 포트 DRAM(1100)의 리프레쉬 동작에서 피크 전류가 최소화 또는 줄어들어, 상기 전자 기기의 동작 퍼포먼스가 높아진다.
상기 플래시 메모리(1150)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 제2 콘트롤러(2200)는 미리 설정된 프로그램에 따라 어플리케이션에 관련된 제반 동작을 제어한다.
상기 인터페이스 유닛(2300)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 인간 간을 인터페이싱하는 역할을 한다.
상기 전자 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 전자기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
또한 상기 전자기기에는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등으로 이루어질 수 있는 디스플레이 유닛이 더 구비될 수 있다. 상기 디스플레이 유닛은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 도 기능할 것이다.
비록 도면에는 도시되지 않았지만, 상기 전자기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 멀티포트 DRAM 칩이나 상기 플래시 메모리 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 8에서 플래시 메모리가 전자기기에 채용되는 것을 예로 들었으나,타의 불휘발성 스토리지가 사용될 수 있다.
상기 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 리프레쉬 회로의 세부적 구성이나 리프레쉬 인에이블 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 코맨드 디코더
20: 리프레쉬 신호 발생기
30: 제1 그룹 로우 인에이블 발생기
40: 제2 그룹 로우 인에이블 발생기
50: 리프레쉬 카운터
60: 멀티플렉서
70: 제1 워드라인 구동신호 발생기
80: 제2 워드라인 구동신호 발생기

Claims (10)

  1. 리프레쉬 동작 구간에서 서로 다른 타이밍을 갖는 복수의 리프레쉬 신호들을 생성하는 신호 생성부;
    상기 복수의 리프레쉬 신호들의 일부를 사용하여 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 리프레쉬 회로; 및
    상기 복수의 리프레쉬 신호들의 나머지 일부 또는 전부를 사용하여 상기 제1 메모리 그룹과는 다른 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제2 리프레쉬 회로를 포함하되,
    상기 제1,2 리프레쉬 회로의 인에이블 타이밍은 서로 일치되지 않는 반도체 메모리 장치의 리프레쉬 회로.
  2. 제1항에 있어서, 상기 제1,2 메모리 그룹들은 메모리 뱅크 단위인 반도체 메모리 장치의 리프레쉬 회로.
  3. 제1항에 있어서, 상기 제1,2 메모리 그룹들은 메모리 블록 단위인 반도체 메모리 장치의 리프레쉬 회로.
  4. 제1항에 있어서, 상기 리프레쉬 대상 라인들은 서로 다른 로우 어드레스를 가지는 워드 라인들인 반도체 메모리 장치의 리프레쉬 회로.
  5. 제1항에 있어서, 상기 2회의 동작 구간들의 사이에는 비트라인 프리차아지 시간을 보장하기 위한 디세이블 구간이 존재하는 반도체 메모리 장치의 리프레쉬 회로.
  6. 제1항에 있어서, 상기 신호 생성부는,
    외부에서 인가되는 메모리 코맨드 신호들을 디코딩하여 리프레쉬 코맨드 신호를 생성하는 코맨드 디코더; 및
    상기 리프레쉬 코맨드 신호를 순차적으로 지연하여 제1 그룹 리프레쉬 신호들과 제2 그룹 리프레쉬 신호들을 상기 복수의 리프레쉬 신호들로서 생성하는 리프레쉬 신호 발생기를 포함하는 반도체 메모리 장치의 리프레쉬 회로.
  7. 제6항에 있어서, 상기 제1 리프레쉬 회로는,
    상기 리프레쉬 신호 발생기의 상기 제1 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제1 그룹 로우 인에이블 신호를 생성하는 제1 그룹 로우 인에이블 발생기;
    상기 제1 그룹 로우 인에이블 신호의 천이에 응답하여 카운팅을 수행함에 의해 내부 리프레쉬 어드레스를 출력하는 리프레쉬 카운터;
    상기 제1 그룹 로우 인에이블 신호의 상태에 따라 상기 내부 리프레쉬 어드레스와 외부 리프레쉬 어드레스 중 하나를 출력하는 멀티플렉서; 및
    상기 멀티플렉서로부터 상기 내부 리프레쉬 어드레스가 출력될 때, 상기 메모리 셀 어레이 내의 제1 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제1 워드라인 구동 신호들을 생성하는 제1 워드라인 구동 신호 발생기를 포함하는 반도체 메모리 장치의 리프레쉬 회로.
  8. 제7항에 있어서, 상기 제2 리프레쉬 회로는,
    상기 리프레쉬 신호 발생기의 상기 제2 그룹 리프레쉬 신호들을 논리적으로 게이팅하여 제2 그룹 로우 인에이블 신호를 생성하는 제2 그룹 로우 인에이블 발생기; 및
    상기 멀티플렉서로부터 상기 내부 리프레쉬 어드레스가 출력될 때, 상기 메모리 셀 어레이 내의 제2 메모리 그룹에 관련된 리프레쉬 대상 라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하기 위한 제2 워드라인 구동 신호들을 생성하는 제2 워드라인 구동 신호 발생기를 포함하는 반도체 메모리 장치의 리프레쉬 회로.
  9. 리프레쉬 동작 구간에서 서로 다른 타이밍을 갖는 복수의 리프레쉬 신호들을 생성하는 신호 생성부;
    상기 복수의 리프레쉬 신호들의 일부를 사용하여 메모리 셀 어레이 내의 제1 메모리 뱅크의 제1 메모리 블록에 관련된 서로 다른 워드라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제1 리프레쉬 회로; 및
    상기 복수의 리프레쉬 신호들의 나머지 일부 또는 전부를 사용하여 상기 제1 메모리 뱅크의 제2 메모리 블록에 관련된 서로 다른 워드라인들을 적어도 2회의 동작구간들에 걸쳐 인에이블 하는 제2 리프레쉬 회로를 포함하되,
    상기 제1,2 리프레쉬 회로의 인에이블 타이밍은 서로 스큐를 가지게 되는 반도체 메모리 장치의 리프레쉬 회로.
  10. 제9항에 있어서, 상기 반도체 메모리 장치의 메모리 셀 어레이는 4개 이상의 메모리 뱅크들을 포함하는 반도체 메모리 장치의 리프레쉬 회로.
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