KR20140070303A

KR20140070303A - 인접 로우 어드레스 생성 기능을 갖는 반도체 메모리 장치

Info

Publication number: KR20140070303A
Application number: KR1020130019360A
Authority: KR
Inventors: 이동수
Original assignee: 삼성전자주식회사
Priority date: 2012-11-29
Filing date: 2013-02-22
Publication date: 2014-06-10

Abstract

본 발명에 따른 반도체 메모리 장치는, 휘발성 메모리 셀들로 이루어진 노말 메모리 셀 어레이와 스페어 메모리 셀 어레이를 포함하는 메모리 셀 어레이를 포함한다. 또한, 반도체 메모리 장치는 집중 로우 어드레스의 인가에 의해 상기 메모리 셀 어레이의 특정 워드라인이 집중적으로 억세스될 때 상기 집중 로우 어드레스를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성하는 인접 로우 어드레스 생성기를 포함함에 의해, 반도체 메모리 셀 어레이의 특정한 워드라인을 억세스하는 어드레스가 집중적으로 발생될 때 특정 워드라인에 물리적으로 인접한 인접 워드라인들에 연결된 메모리 셀들이 데이터 리텐션 특성 저하 방지를 위해 정확하게 캐어링된다.

Description

인접 로우 어드레스 생성 기능을 갖는 반도체 메모리 장치{Semiconductor memory device with function for generating adjacent row addresses}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 다이나믹 랜덤 억세스 등과 같은 반도체 메모리 장치에서 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성하는 반도체 메모리 장치에 관한 것이다.

통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 반도체 메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되어지고 있다.

그러한 반도체 메모리 장치와 메모리 콘트롤 장치를 포함하는 메모리 시스템은 마이크로프로세서 등과 같은 호스트 장치에 내장되거나 흔히 연결될 수 있다.

메모리 시스템에서, DRAM 등의 반도체 메모리의 특정한 워드라인이나 특정한 비트라인이 억세스되는 횟수가 다른 워드라인들이나 비트라인들에 비해 월등히 많은 경우에, 그 특정한 워드라인의 인접 워드라인들에 연결된 메모리 셀들이나, 그 특정한 비트라인의 인접 비트라인들에 연결된 메모리 셀들의 데이터 리텐션 신뢰성은 상대적으로 저하될 수 있다.

즉, 특정 어드레스가 집중적으로 반도체 메모리에 인가되는 경우에 특정 어드레스가 가리키는 워드라인 또는 비트라인에 연결된 메모리 셀들과 그에 인접한 메모리 셀들의 데이터 안정성은 나빠질 수 있다. 왜냐하면, DRAM 등의 반도체 메모리에서 다이나믹 커플링, 전기장 간섭, 또는 웰 바이어스 변동이 빈번하게 발생되면 스토리지 커패시터에 충전된 전하량이 변동되기 때문이다. 결국, DRAM 등의 반도체 메모리에서 1 또는 0을 나타내는 데이터는 메모리 셀을 구성하는 스토리지 커패시터에 전하(charge)량의 크기에 따라 결정된다. DRAM의 제조공정이 미세화됨에 따라 특정한 워드라인에 대한 억세스가 집중될 경우, 특정한 워드라인의 인접 워드라인들에 연결된 메모리 셀들이 디스터브(disturb)되거나 특정한 워드라인에 연결된 억세스 트랜지스터들에 스트레스(stress)를 받을 수 있다. 따라서, 메모리 셀들의 데이터 리텐션 타임(retention time)이 줄어들어 리드 동작특성이나 리프레쉬(refresh)특성이 나빠질 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 워드라인 스크램블링이 적용된 반도체 메모리 장치의 경우에도, 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 정확히 생성할 수 있는 반도체 메모리 장치를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따라, 반도체 메모리 장치는,

휘발성 메모리 셀들로 이루어진 노말 메모리 셀 어레이와 스페어 메모리 셀 어레이를 포함하는 메모리 셀 어레이; 및

집중 로우 어드레스의 인가에 의해 상기 메모리 셀 어레이의 특정 워드라인이 집중적으로 억세스될 때 상기 집중 로우 어드레스를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성하는 인접 로우 어드레스 생성기를 포함한다.

본 발명의 개념에 따른 실시 예에서, 상기 인접 로우 어드레스 생성기는,

상기 집중 로우 어드레스를 래치하는 래치; 및

상기 래치에 의해 래치된 상기 집중 로우 어드레스의 비트 값을 카운팅 제어신호에 따라 증감 카운팅하여 제1,2 인접 로우 어드레스들을 출력하는 카운터를 포함할 수 있다.

상기 집중 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력하는 제1 카운터;

상기 집중 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력하는 제2 카운터;

상기 제1 카운터의 출력 어드레스를 래치하는 제1 래치;

상기 제2 카운터의 출력 어드레스를 래치하는 제2 래치; 및

상기 제1,2 래치들의 출력들을 멀티플렉싱하는 멀티플렉서를 포함할 수 있다.

상기 집중 로우 어드레스를 설정된 스크램블 팔리시에 따라 스크램블링하는 스크램블러;

상기 스크램블된 상기 집중 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력하는 제1 카운터;

상기 스크램블된 상기 집중 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력하는 제2 카운터;

상기 제1 카운터의 출력 어드레스를 대응되는 메모리 뱅크에 적용되도록 하기 위해 스크램블링하는 제1 뱅크 스크램블러;

상기 제2 카운터의 출력 어드레스를 상기 메모리 뱅크에 적용되도록 하기 위해 스크램블링하는 제2 뱅크 스크램블러;

상기 제1 뱅크 스크램블러의 출력 어드레스를 래치하는 제1 래치;

상기 제2 뱅크 스크램블러의 출력 어드레스를 래치하는 제2 래치; 및

본 발명의 개념에 따른 실시 예에서, 상기 집중 로우 어드레스가 어드레스 인가 패쓰를 통해 워드라인 스크램블링 되는 경우에, 상기 인접 로우 어드레스 생성기는,

상기 제1 카운터의 출력 어드레스를 스크램블링하는 제1 스크램블러;

상기 제2 카운터의 출력 어드레스를 스크램블링하는 제2 스크램블러;

상기 제1 스크램블러의 출력 어드레스를 래치하는 제1 래치;

상기 제2 스크램블러의 출력 어드레스를 래치하는 제2 래치; 및

본 발명의 개념에 따른 실시 예에서, 상기 인접 로우 어드레스 생성기의 입력이 상기 집중 로우 어드레스가 프리 디코더로 인가되는 싱글 글로벌 라인에 연결될 경우에, 상기 집중 로우 어드레스를 출력하는 어드레스 입력 버퍼는 상기 집중 로우 어드레스와 상기 인접 워드라인들의 로우 어드레스들 중 하나를 선택적으로 출력하는 멀티플렉서를 포함할 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 집중 로우 어드레스가 제1 글로벌 라인을 통해 인가될 경우에 상기 인접 로우 어드레스 생성기로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들은 제2 글로벌 라인을 통해 인가될 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 제1 글로벌 라인을 통해 인가되는 제1 입력과 상기 제2 글로벌 라인을 통해 인가되는 제2 입력 중 하나를 선택하여 프리 디코딩하는 프리 디코더를 더 구비할 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 프리 디코더는 상기 메모리 셀 어레이의 특정 워드라인이 집중적으로 억세스될 때 인가되는 집중 억세스 검출 신호의 활성화에 응답하여 상기 제2 글로벌 라인을 통해 인가되는 제2 입력을 선택할 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 집중 억세스 검출신호는 모드 레지스터 셋 신호로서 인가될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따라, 반도체 메모리 장치는,

로우 어드레스를 버퍼링하여 출력하는 어드레스 입력 버퍼;

상기 메모리 셀 어레이의 특정 워드라인을 집중적으로 억세스하는 집중 로우 어드레스가 상기 어드레스 입력 버퍼로부터 출력될 때, 상기 집중 로우 어드레스를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성하는 인접 로우 어드레스 생성기;

상기 입력 버퍼로부터 출력되는 상기 로우 어드레스와 상기 인접 로우 어드레스 생성기로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들 중에서 하나를 프리 디코딩하여 로우 프리 디코딩 신호로서 출력하는 프리 디코더; 및

상기 로우 프리 디코딩 신호를 디코딩하여 상기 메모리 셀 어레이의 선택된 워드라인들 중 적어도 하나를 활성화하기 위해 구성된 로우 디코더를 포함하는 반도체 메모리 장치.

본 발명의 개념에 따른 실시 예에서, 상기 인접 워드라인들에 대한 리프레쉬는 1리프레쉬 사이클 동안에 적어도 2회 이상 수행될 수 있다.

본 발명의 개념에 따른 실시 예에서, 상기 인접 로우 어드레스 생성기의 입력이 상기 어드레스 입력 버퍼와 상기 프리 디코더 간에 배치된 싱글 글로벌 라인에 연결될 경우에, 상기 어드레스 입력 버퍼는 상기 로우 어드레스 또는 상기 인접 워드라인들의 로우 어드레스들을 선택적으로 출력하는 멀티플렉서를 포함할 수 있다.

본 발명의 실시 예들에 따르면, 특정한 워드라인이 집중적으로 억세스될 경우에 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성할 수 있으므로, 해당 메모리 셀들이 받게 될 스트레스나 디스터브가 리프레쉬 동작을 통해 완화된다. 따라서, 메모리 셀들의 데이터 리텐션 타임 특성 저하가 방지된다.

도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 구성 블록도.
도 2는 도 1중 DRAM의 개략적 회로 블록도.
도 3은 도 1중 DRAM에 로우 어드레스 스크램블링이 적용된 경우를 나타내는 예시도.
도 4는 도 2중 로우 프리 디코더의 예시도.
도 5는 도 2중 로우 디코더의 예시도.
도 6은 일반적인 로우 어드레스 패쓰 회로블록을 보여주는 블록도.
도 7은 도 2에 따른 로우 어드레스 패쓰 회로블록을 보여주는 블록도.
도 8은 도 2중 인접 로우 어드레스 생성기의 일 예를 보여주는 구체적 회로블록도.
도 9는 도 2중 인접 로우 어드레스 생성기의 다른 예를 보여주는 구체적 회로블록도.
도 10은 도 2중 인접 로우 어드레스 생성기의 또 다른 예를 보여주는 구체적 회로블록도.
도 11은 도 7의 변형 예를 나타내는 블록도.
도 12는 도 11중 인접 로우 어드레스 생성기의 일 예를 보여주는 구체적 회로블록도.
도 13은 도 7의 다른 변형 예를 나타내는 블록도.
도 14는 도 7의 또 다른 변형 예를 나타내는 블록도.
도 15는 본 발명의 개념이 적용된 데이터 스토리지 장치의 예시적 블록도.
도 16은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 17은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 등과 같은 반도체 메모리 장치에 대한 기본적 데이터 억세스 동작과 리프레쉬 동작 및 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념적 실시 예에 따른 메모리 시스템의 구성 블록도이다.

도 1을 참조하면, 프로세서(100)에 연결된 메모리 시스템은, 메모리 콘트롤 장치(200)와 반도체 메모리 장치(300)를 포함한다.

메모리 콘트롤 장치(200)는 어드레스 변환부(210), 모니터(230), 및 제어 로직(220)을 포함할 수 있다.

상기 어드레스 변환부(210)는 버스(B2)를 통해 인가되는 논리 어드레스(LADD)를 수신하여 반도체 메모리 장치(300)의 억세스를 위한 물리 어드레스(ADD)로 변환한다.

상기 모니터(230)는 상기 물리 어드레스(ADD)와 코멘드 신호(CMD)를 수신하여, 상기 반도체 메모리 장치(300)의 특정한 워드라인이 집중적으로 억세스되는 지를 감시할 수 있다. 상기 모니터(230)는 상기 반도체 메모리 장치(300)의 설정된 리프레쉬 주기 동안에 N(예시적으로 N은 100,000이상의 자연수)회 이상 어드레스의 집중이 일어나는 지를 내부의 카운터를 이용하여 카운팅할 수 있다. 결국, 특정한 워드라인을 선택하는 로우 어드레스가 설정된 타임 구간 동안에 일정 횟수 이상으로 발생되면, 상기 모니터(230)에 의해 어드레스 집중이 감지된다.

상기 제어 로직(220)은 상기 논리 어드레스(LADD)와, 버스(B3)를 통해 인가되는 메모리 요청 신호(MREQ)를 수신하며, 상기 모니터(230)의 출력결과가 집중 어드레스로서 나타난 경우에 집중 어드레스 검출신호를 라인(L3)상에 출력한다. 이에 따라, 상기 반도체 메모리 장치(300)의 상기 특정한 워드라인에 인접된 워드라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 완화되도록 하기 위해 상기 메모리 셀들을 대상으로 리프레쉬 동작이 수행될 수 있다.

비록 도면에서는 상기 메모리 콘트롤 장치(200)가 버스들(B1,B2,B3)을 통해 프로세서(100)와 연결되어 있는 것으로 나타나 있지만, 상기 메모리 콘트롤 장치(200)는 상기 프로세서(100)에 임베디드되어 구성될 수도 있다.

상기 반도체 메모리 장치(300)는 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 휘발성 반도체 메모리 장치일 수 있다.

상기 DRAM(300)에는 반도체 메모리 셀 어레이(320)의 특정한 워드라인을 억세스하는 어드레스가 집중적으로 발생될 때 인가되는 집중 어드레스 검출신호에 응답하여 상기 특정한 워드라인에 인접된 워드라인들이 리프레쉬 되도록 하는 집중 어드레스 처리부(301)가 구비될 수 있다.

특정한 노말 워드라인이 집중적으로 억세스되는 경우에 상기 DRAM(300)의 내부에서 상기 특정한 노말 워드라인에 인접한 인접 노말 워드라인들의 로우 어드레스들을 찾는 기능회로가 필요하다.

그러나, 억세스 집중된 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 정확히 찾는 작업은 쉽지 않다. 예를 들면, 메모리 코어 레이아웃(Layout)을 효율적으로 구현하기 위해 콘택(Contact)등이 공유(Share)되도록 설계할 경우에, 실제로 물리적(Physical)인 로우 어드레스의 순서가 외부에서 인가하는 로우 어드레스의 순서와는 다를 수 있다. 이러한 것을 워드라인 스크램블(Word-line Scramble)이라고 한다.

따라서, 설정된 워드라인 스크램블 팔리시까지 고려하여 억세스 집중된 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 정확히 찾아야만, 해당 메모리 셀들이 받게 될 스트레스나 디스터브가 캐어링될 수 있는 것이다.

이를 위해 도 2에서와 같은 기능 블록들이 DRAM(300)에 마련된다.

도 2는 도 1중 DRAM의 개략적 회로 블록도이다.

도 2를 참조하면, DRAM(300)은 어드레스 입력 버퍼(301), 인접 로우 어드레스 생성기(380), 로우 프리 디코더(303), 로우 디코더(310), 메모리 셀 어레이(320)를 포함한다.

상기 메모리 셀 어레이(320)는 휘발성 메모리 셀들로 이루어진 노말 메모리 셀 어레이와 스페어 메모리 셀 어레이를 포함할 수 있다.

상기 메모리 셀 어레이(320)는 복수의 메모리 셀을 행과 열의 매트릭스 형태로 구비한다. 각 메모리 셀(C1,C2,C3,C4)은 하나의 억세스 트랜지스터와 스토리지 커패시터로 구성된다. 상기 억세스 트랜지스터의 게이트는 대응되는 워드라인(WLi)에 연결된다. 상기 억세스 트랜지스터의 드레인은 대응되는 비트라인(BLi)에 연결된다. 동일 워드라인에 연결된 복수의 메모리 셀은 메모리 페이지를 이룬다.

메모리 셀(예 C1)에 저장되는 셀 데이터의 상태는 스토리지 커패시터에 저장되는 전하의 양으로써 결정된다. 상기 스토리지 커패시터에 저장되는 전하는 시간이 경과함에 따라 누설되므로, 셀 데이터의 상태가 변하기 전에 데이터를 리스토어하는 리프레쉬 동작이 필요하다.

DRAM(300)의 리프레쉬 동작은 데이터 리드 동작과 유사하지만 데이터를 장치 외부로 출력하지 않는다는 점에서 데이터 리드 동작과는 구별된다.

일반적으로 DRAM의 리프레쉬 동작은, RASB(row address strobe)신호를 논리 '하이'에서 논리 '로우'로 변경하여 DRAM에 인가하고, 리프레쉬 되어질 로우 어드레스에 대응되는 워드 라인을 활성화한 후, 메모리 셀의 데이터를 센싱하는 비트라인 센스 앰프를 구동함에 의해 이루어진다.

통상적인 DRAM의 리프레쉬 규격은 4Mega에서 16ms/1024(cycle)이다. 즉, 15.6μ초(sec)의 리프레쉬 간격(refresh interval)을 유지하도록 권고되고 있다. 15.6μsec의 주기로 메모리 콘트롤 장치(200)에서는 DRAM(300)으로 리프레쉬 코맨드(refresh command)를 인가한다. 리프레쉬 시간(refresh time)은 전체 로우(row) 개수 및 DRAM의 리프레쉬 사이클(refresh cycle) 수에 따라 결정된다. 예컨대 4096 리프레쉬 사이클의 경우 리프레쉬 시간은 15.6μsec와 4096의 곱으로 되어 64밀리 초(ms)가 된다.

어드레스 입력 버퍼(301)는 로우 어드레스(AD)를 버퍼링하여 라인(L10)을 통해 출력한다.

인접 로우 어드레스 생성기(380)는 상기 메모리 셀 어레이(320)의 특정 워드라인(예 WL2)을 집중적으로 억세스하는 집중 로우 어드레스가 상기 어드레스 입력 버퍼(301)로부터 출력될 때, 상기 집중 로우 어드레스(RA<11:0>)를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들(RA'<11:0>)을 라인(L20)을 통해 생성한다.

로우 프리 디코더(303)는 상기 어드레스 입력 버퍼(301)로부터 출력되는 상기 로우 어드레스(RA<11:0>)와 상기 인접 로우 어드레스 생성기(380)로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들(RA'<11:0>) 중에서 하나를 스위치(305)를 통해 선택적으로 입력한다. 상기 로우 프리 디코더(303)는 멀티플렉서 등으로 구현된 상기 스위치(305)를 통해 선택 입력된 로우 어드레스를 프리 디코딩하여 로우 프리 디코딩 신호로서 라인(L40)을 통해 출력한다.

로우 디코더(310)는 상기 로우 프리 디코딩 신호를 디코딩하여 상기 메모리 셀 어레이(320)의 선택된 워드라인들 중 적어도 하나를 활성화한다.

상기 로우 디코더(310)는 특정한 워드라인(예 WL2)이 집중적으로 억세스될 경우에 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들(WL1,WL3)을 활성화할 수 있으므로, 인접 워드라인들(WL1,WL3)에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 리프레쉬 동작을 통해 완화된다. 따라서, 집중 억세스로 인해 희생되는 메모리 셀들의 데이터 리텐션 타임 특성 저하가 방지된다.

도 3은 도 1중 DRAM에 로우 어드레스 스크램블링이 적용된 경우를 나타내는 예시도이다.

도 3을 참조하면, 워드라인 스크램블 팔리시에 의해 구현된 예시가 워드라인 레이아웃 순서의 예시가 나타나 있다. 워드라인들은 WL0-WL7까지는 순서대로 배치되나, WL14, WL12, WL13, WL10, WL11, WL8, WL9, WL15, 및 WL17 순으로 불규칙하게 배치됨을 알 수 있다. 이와 같이, 스크램블 시에는 실제로 물리적으로 배치되는 워드라인의 어드레스 순서가 외부에서 인가되는 어드레스의 순서와는 다르게 된다.

그러므로, 워드라인 스크램블 시 스크램블을 고려해 주어야만 특정 로우 어드레스와 물리적으로 인접한 로우 어드레스들을 정확하게 찾아낼 수 있다. 즉, 외부 로우 어드레스만을 이용해서는 물리적으로 인접한 인접 로우 어드레스들을 찾아내기 어렵다. 이와 같이, 물리적으로 인접한 로우 어드레스를 정확하게 생성하기 위해서는 코어 레이아웃 상황에 기인하는 워드라인 스크램블도 함께 고려하여야 필요성이 있다. 도 3에서 나타낸 노말 워드라인 인에이블 신호(NWEI0,NWEI1)와 서브 워드라인 신호(PXIDi)는 후술되는 도 5에서 나타나 있다.

따라서, 도 10이나 도 12등에서는 워드라인 스크램블(Word-line Scramble)을 처리하는 스크램블 회로가 인접 로우 어드레스 생성기(380)에 내부적으로 포함될 수 있다.

도 4는 도 2중 로우 프리 디코더의 예시도이다.

로우 어드레스 프리-디코더(Row Address Pre-Decoder)의 기능을 수행하는 로우 프리 디코더(304)는 복수의 낸드 게이트들과 복수의 인버터들로 구성될 수 있다.

로우 프리 디코더(304)는 상기 어드레스 입력 버퍼(301)로부터 출력되는 상기 로우 어드레스와 상기 인접 로우 어드레스 생성기(380)로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들 중에서 하나를 프리 디코딩하여 로우 프리 디코딩 신호로서 출력한다.

로우 프리 디코더(304)는 상기 로우 어드레스를 수신 할 경우에, 로우 어드레스들(RA0 ~ RA11)을 게이팅하여 어드레스 프리 디코딩 신호들(DRA01 ~ DRA91011)을 발생한다.

어드레스 프리 디코딩 신호 DRA01은 로우 어드레스들 RA0와 RA1을 조합하여 만들어진 신호이다. 어드레스 프리 디코딩 신호 DRA234는 로우 어드레스 신호들 RA2,RA3,RA4을 조합함에 의해 생성된다. 어드레스 프리 디코딩 신호 DRA56은 로우 어드레스 신호들RA5,RA6을 조합하여 만들어진다. 어드레스 프리 디코딩 신호 DRA78은 로우 어드레스 신호 RA7, RA8을 조합함에 의해 생성된다. 어드레스 프리 디코딩 신호 DRA91011은 로우 어드레스 신호들 RA9,RA10,RA11을 조합하여 만들어진 신호이다.

도 4에서 나타낸 상기 로우 프리 디코더(304)에는 도 2에서 보여지는 멀티플렉서로 구현될 수 있는 스위치(305)가 생략되어 있으나, 로우 프리 디코더의 입력단에 스위치(305)가 설치될 수 있음을 이해하여야 한다.

도 5는 도 2중 로우 디코더의 예시도이다.

로우 디코더(310)는 서브 워드라인 디코더(310a)와 워드라인 드라이버(310b 및 310c)를 포함한다.

상기 서브 워드라인 디코더(310a)는 어드레스 프리 디코딩 신호들 DAR01와 DRA91011을 조합하여 서브 워드라인 신호들(PXi,PXiB)을 발생한다. 서브 워드라인 디코더(310a)는 승압전압(Vpp)으로써 구동되기 때문에 서브 워드라인 신호들(PXi,PXiB)의 전압 레벨은 전원 전압(Vcc)보다 높은 승압전압(Vpp)으로 나타난다.

워드라인 드라이버는 메인 디코더(310b)와 드라이버(310c)를 포함한다. 메인 디코더(310b)는 프리차아지 신호(PRECH)에 응답하는 피모스 트랜지스터(311)와 어드레스 디코딩 신호들(DRA234,DRA56, DRA78, DRA91011) 각각에 응답하는 직렬 연결된 엔모스 트랜지스터들(312,313,314,315)과, 상기 피모스 트랜지스터(311)와 상기 제1 엔모스 트랜지스터(312) 사이의 노드 A에 나타나는 전압 레벨을 반전하는 인버터(316)를 포함한다. 상기 인버터(316)의 출력은 노멀 워드라인 인에이블 신호(NWEi)가 된다.

상기 드라이버(310c)는 승압전압(Vpp)에 응답하여 노멀 워드라인 인에이블 신호(NWEi)를 노드 B로 전달하는 엔모스 트랜지스터(321), 서브 워드라인 신호(PXi)에 응답하여 노멀 워드라인 인에이블 신호(NWEi)를 워드라인(WLi)으로 전달하는 엔모스 트랜지스터(322), 노드 B 전압에 응답하여 서브 워드라인 신호(PXi)를 워드라인(WLi)으로 전달하는 엔모스 트랜지스터(323) 및 상보 서브 워드라인 신호(PXiB)에 응답하여 워드라인(WLi)을 접지 전압으로 디스차아지하는 엔모스 트랜지스터(324)를 포함한다.

로우 액티브 명령(Row Active Command)의 활성화 구간 마다 프리 디코딩된 어드레스 신호들(DRAij)을 수신하여 서브 워드라인 신호(PXi)와 노멀 워드라인 인에이블 신호들(NWEi, i는 2 이상의 자연수)을 발생시킨다. 상기 드라이버(310c)는 노말 워드라인 인에이블 신호(NWEi)와 서브 워드라인 신호(PXi)를 수신하여 선택된 워드라인(WLi)을 활성화한다.

도 6은 일반적인 로우 어드레스 패쓰 회로블록을 보여주는 블록도이다.

도 6을 참조하면, 외부에서 인가된 로우 어드레스(AD<11:0>)는 입력 버퍼(Input Buffer) 및 어드레스 플립플롭을 거쳐 어드레스 입력 버퍼(R_RA:301)에 인가된다. 상기 어드레스 버퍼(301)는 상기 로우 어드레스를 액티브 코맨드 정보(active Command Inform.)에 의해 생성된 내부 신호에 응답하여 래치한다. 상기 래치된 로우 어드레스(RA<11:0>)는 글로벌 라인인 라인(L10)을 통해 각각의 메모리 뱅크에 위치된 프리 디코더(R_DRA :303)로 인가된다. 상기 프리 디코더(R_DRA :303)는 수신되는 로우 어드레스(RA<11:0>)를 프리 디코딩하여 로우 디코더(310:Rowdec)으로 인가한다.

이 경우에 도 6의 회로는 상기 메모리 셀 어레이(320)의 특정 워드라인(예 WL2)을 집중적으로 억세스하는 집중 로우 어드레스가 상기 어드레스 입력 버퍼(301)로부터 출력될 때, 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들을 활성화하기 어렵다. 따라서, 도 7에 도시된 바와 같은 개선된 로우 어드레스 패쓰(path) 회로블록이 마련된다.

도 7은 도 2에 따른 로우 어드레스 패쓰 회로블록을 보여주는 블록도이다.

도 7을 참조하면, 도 6의 글로벌 라인(L10)과는 별도의 글로벌 라인(L20)에 연결된 인접 로우 어드레스 생성기(AAG:380)가 설치된다.

어드레스 입력 버퍼(301)는 외부에서 입력되는 로우 어드레스(AD)를 버퍼링하여 라인(L10)을 통해 로우 어드레스(RA<11:0>)를 출력한다.

상기 AAG(380)는 상기 메모리 셀 어레이(320)의 특정 워드라인(예 WL2)을 집중적으로 억세스하는 집중 로우 어드레스가 상기 어드레스 입력 버퍼(301)로부터 출력될 때, 상기 집중 로우 어드레스(RA<11:0>)를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들(RA'<11:0>)을 라인(L20)을 통해 출력한다.

로우 프리 디코더(303)는 상기 어드레스 입력 버퍼(301)로부터 출력되는 상기 로우 어드레스(RA<11:0>)와 상기 AAG(380)로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들(RA'<11:0>) 중에서 하나를 멀티플렉서(305)를 통해 선택적으로 수신한다. 상기 로우 프리 디코더(303)는 선택적으로 수신된 로우 어드레스를 프리 디코딩하여 로우 디코더(310)로 로우 프리 디코딩 신호로서 인가한다.

상기 로우 프리 디코더(303)의 상기 멀티플렉서(305)는 상기 메모리 셀 어레이(320)의 특정 워드라인이 집중적으로 억세스될 때 인가되는 집중 억세스 검출 신호(SCS)가 활성화될 경우에 제2 글로벌 라인(L20)을 통해 인가되는 제2 입력을 선택한다.

결국, 상기 로우 프리 디코더(303)는 리드/라이트 동작 및 스탠바이 동작이 수행되는 노말 동작 시에는 상기 로우 어드레스(RA<11:0>)를 프리 디코딩한다. 이에 따라 외부에서 인가된 입력 로우 어드레스에 대응되는 워드라인이 인에이블(Enable, 또는 활성화)된다.

한편, 집중 억세스에 의해 희생되는 메모리 셀들을 캐어링하는 동작 모드에서는 상기 로우 어드레스(RA'<11:0>)를 프리 디코딩한다.

상기 로우 디코더(310)는 특정한 워드라인(예 WL2)이 집중적으로 억세스될 경우에 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들(WL1,WL3)을 활성화할 수 있다. 따라서, 인접 워드라인들(WL1,WL3)에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 리프레쉬 동작을 통해 완화된다.

집중 억세스되는 워드라인에 인접한 인접 워드라인들의 인접 로우 어드레스들은 상위 인접 로우 어드레스와 하위 인접 로우 어드레스를 포함할 수 있다.

상기 인접 워드라인(WL1)은 상기 상위 인접 로우 어드레스에 의해 인에이블 될 수 있다. 한편, 상기 인접 워드라인(WL3)은 상기 하위 인접 로우 어드레스에 의해 인에이블 될 수 있다.

도 8은 도 2중 인접 로우 어드레스 생성기의 일 예를 보여주는 구체적 회로블록도이다.

도 8을 참조하면, 상기 인접 로우 어드레스 생성기(380)는 래치(382) 및 업/다운 카운터(384)를 포함한다.

상기 래치(382)는 상기 로우 어드레스(RA<11:0>)를 래치한다.

상기 업/다운 카운터(384)는 상기 래치된 상기 로우 어드레스의 비트 값을 카운팅 제어신호(CC)에 따라 증감 카운팅하여 제1,2 인접 로우 어드레스들(RA-1 <11:0>, RA+1 <11:0> )을 출력단(OUT)으로 출력한다.

도 9는 도 2중 인접 로우 어드레스 생성기의 다른 예를 보여주는 구체적 회로블록도이다.

도 9를 참조하면, 상기 인접 로우 어드레스 생성기(380)는 제1,2 카운터들(383,384)과 제1,2 래치들(386,387), 및 멀티플렉서(388)를 포함할 수 있다.

상기 제1 카운터(383)는 상기 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력한다. 여기서, 상기 로우 어드레스가 특정한 워드라인을 집중적으로 억세스하는 것으로 판명된 경우에 상기 로우 어드레스는 집중 로우 어드레스가 되는 셈이다.

상기 제2 카운터(384)는 상기 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력한다.

상기 제1 래치(386)는 상기 제1 카운터(383)의 출력 어드레스를 래치하고, 상기 제2 래치(387)는 상기 제2 카운터(384)의 출력 어드레스를 래치한다.

선택 스위치로서 기능하는 상기 멀티플렉서(388)는 상기 제1,2 래치들(386,387)의 출력들을 멀티플렉싱한다.

도 9 및 도 8의 회로에서는 워드라인 스크램블링이 고려되지 않은 상태에서 집중 로우 어드레스를 이용하여 인접 로우 어드레스들이 생성되는 것이 설명되었다.

도 10에서는 워드라인 스크램블링을 고려하여 인접 로우 어드레스들을 생성하는 것이 설명될 것이다.

도 10은 도 2중 인접 로우 어드레스 생성기의 또 다른 예를 보여주는 구체적 회로블록도이다.

도 10을 참조하면, 도 9의 회로 구성에 더하여 스크램블러들(381,385-1,385-2)이 설치된다.

즉, 상기 인접 로우 어드레스 생성기(380)는,

상기 집중 로우 어드레스를 설정된 스크램블 팔리시에 따라 스크램블링하는 스크램블러(381)와,

상기 스크램블된 상기 집중 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력하는 제1 카운터(383)와,

상기 스크램블된 상기 집중 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력하는 제2 카운터(384)를 구비한다.

또한, 상기 인접 로우 어드레스 생성기(380)는,

상기 제1 카운터의 출력 어드레스를 대응되는 메모리 뱅크에 적용되도록 하기 위해 스크램블링하는 제1 뱅크 스크램블러(385-1)와,

상기 제2 카운터의 출력 어드레스를 상기 메모리 뱅크에 적용되도록 하기 위해 스크램블링하는 제2 뱅크 스크램블러(385-2)와,

상기 제1 뱅크 스크램블러(385-1)의 출력 어드레스를 래치하는 제1 래치(386)와,

상기 제2 뱅크 스크램블러(385-2)의 출력 어드레스를 래치하는 제2 래치(387)를 구비한다.

또한, 상기 인접 로우 어드레스 생성기(380)는,

상기 제1,2 래치들(386,387)의 출력들을 멀티플렉싱하여 출력단(OUT)으로 출력하는 멀티플렉서(388)를 포함한다.

도 10에서는 스크램블 로직(381)을 활용하여 스크램블이 감안된 로우 어드레스 (QA<11:0>)를 만들고, 이를 활용하여 -1, +1을 카운팅함에 의해, QA-1, QA+1 어드레스가 생성됨을 알 수 있다. 상기 QA-1, QA+1 어드레스를 각 메모리 뱅크에서 사용 가능한 로우 어드레스로 재전환하기 위해서는 스크램블 로직이 다시 적용된다. 재 적용된 스크램블 로직(385-1,385-2)을 통해 RA-1, RA+1 어드레스가 얻어진다.

도 11은 도 7의 변형 예를 나타내는 블록도이다.

도 11을 참조하면, 도 7과는 달리 스크램블러(381)가 메인 어드레스 패쓰에 설치되어 있는 것이 보여진다.

이와 같이, 스크램블러(381)가 기본적으로 적용되어 있는 경우에, 상기 인접 로우 어드레스 생성기(380)는 도 12와 같이 구성될 수 있다.

도 12는 도 11중 인접 로우 어드레스 생성기의 일 예를 보여주는 구체적 회로블록도이다.

도 12를 참조하면, 도 10의 회로 구성에서 스크램블러(381)가 제외된 나머지 구성이 나타나 있다.

도 12에서 도 10의 스크램블러(381)가 제거된 이유는 도 11의 스크램블러(381)가 상기 도 10의 스크램블러(381)의 역할을 수행하기 때문이다.

도 13은 도 7의 다른 변형 예를 나타내는 블록도이다.

도 13을 참조하면, 도 7에서 나타나 있는 제1,2 글로벌 라인들(L10,L20)을 하나로 통합하는 싱글 글로벌 라인(L14)이 설치된 것이 보여진다.

이 경우에 상기 인접 로우 어드레스 생성기(380)의 입력은 상기 싱글 글로벌 라인(L14)에 연결된다.

이 경우에, 어드레스 입력 버퍼(301a)는 상기 집중 로우 어드레스나 상기 인접 워드라인들의 로우 어드레스들을 선택적으로 출력하기 위한 멀티플렉서(MX)를 포함할 수 있다.

상기 멀티플렉서(MX)가 상기 어드레스 입력 버퍼(301a)의 내부에 설치되는 것을 예로 들었으나, 본 발명은 이에 한정되지 않는다. 즉, 상기 멀티플렉서(MX)는 상기 어드레스 입력 버퍼(301a)의 외부에 설치될 수도 있다.

도 13과 같이 RA' 라인(Line)을 별도로 구비하지 않고 RA 라인을 공유적으로 사용하면, 라인 배치의 부담이 경감된다.

도 14는 도 7의 또 다른 변형 예를 나타내는 블록도이다.

도 14를 참조하면, 인접 로우 어드레스 생성기(380)가 제거된 회로 구성이 나타나 있다.

이 경우에 인접 로우 어드레스들(N-1/N+1 어드레스들)은 아예 외부에서부터 인가된다. 그러므로, 상기 인접 로우 어드레스 생성기(380)는 별도로 구비하지 않아도 되며, 필요에 따라 워드라인 스크램블 처리만 고려해주면 된다. 따라서, 메인 어드레스 패쓰(Main Address Path)에 워드라인 스크램블 로직인 스크램블러(301-2)가 설치된다. 스크램블을 고려하여야 할 경우에는 상기 스크램블러(301-2)에 의한 스크램블링이 적용되도록 하고, 스크램블의 고려가 필요치 않는 경우에는 상기 스크램블러(301-2)를 디세이블할 수 있다.

도 14의 회로는 스크램블의 유무만을 고려하면 되므로, 회로 구성이 비교적 심플하다.

상술한 바와 같이, 특정 로우 어드레스에 물리적으로 인접한 인접 로우 어드레스들이 정확하게 얻어진다.

예를 들어, 특정 로우 어드레스가 미리 설정된 회수(Ex. 100,000회)이상으로 반복적으로 들어오면, 도 1의 모니터(230)의 모니터링 동작에 의해 어드레스 집중이 감지된다.

어드레스 집중의 감지 시에, 인접 워드라인들에 연결된 메모리 셀들의 데이터 리텐션 특성을 개선하는 집중 어드레스 캐어링 방법들 중의 하나로서, 리프레쉬의 수행 방법이 실시될 수 있다.

결국, 상기 인접 로우 어드레스 생성기의 사용에 의해, 억세스 집중된 워드라인에 인접한 워드라인들에 연결된 메모리 셀들이 받게 될 스트레스나 디스터브가 상대적으로 빈번한 리프레쉬 수행에 의해 완화될 수 있다. 따라서, 억세스 집중이 발생될 시 반도체 메모리의 셀 데이터 변질(corruption)이 방지 또는 완화되어, 휘발성 반도체 메모리 장치의 리드 동작 신뢰성이 개선된다.

도 15는 본 발명의 개념이 적용된 데이터 스토리지 장치의 예시적 블록도이다.

도 15를 참조하면, 데이터 스토리지 장치는 마이크로 프로세서(100), 입출력 디바이스(500), 메모리 콘트롤러(200), DRAM(300), 및 플래시 메모리(400)를 포함할 수 있다.

버스(B1)를 통해 상기 마이크로 프로세서(100)에 연결된 메모리 콘트롤러(200)는 버스(B2)를 통해 DRAM(300)과 연결된다.

불휘발성 메모리로서 플래시 소거가 가능한 플래시 메모리(400)는 버스(B3)를 통해 상기 메모리 콘트롤러(200)와 연결된다.

입출력 소자(500)는 버스(B4)를 통해 상기 마이크로 프로세서(100)에 연결된다.

상기 메모리 콘트롤러(200)는 SSD 등과 같은 데이터 스토리지 장치 내에서 상기 DRAM(300)을 유우저 데이터 버퍼로서 이용할 수 있다.

상기 DRAM(300)은 도 2에서 도시된 바와 같은 인접 로우 어드레스 생성기를구비하므로, 특정한 워드라인이 집중적으로 억세스될 경우에 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성할 수 있다. 따라서, DRAM(300)내의 해당 메모리 셀들이 받게 될 스트레스나 디스터브가 리프레쉬 동작을 통해 완화될 수 있으므로, DRAM(300)의 리드 에러가 최소화 또는 방지되어, 데이터 스토리지 장치의 신뢰성이 개선된다.

도 16은 메모리 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 16을 참조하면, 메모리 시스템은 콘트롤러(1000)와 메모리 디바이스(2000)를 포함한다. 상기 콘트롤러(1000)는 모니터(230)를 구비하며 상기 메모리 디바이스(2000)는 집중 어드레스 처리부(301)를 구비한다.

상기 메모리 디바이스(2000)는 도 2에서 같은 DRAM(300)으로 구현될 될 수 있다.

상기 메모리 디바이스(2000)는 도 2에서 도시된 바와 같은 인접 로우 어드레스 생성기를 구비함에 의해, 특정한 워드라인이 집중적으로 억세스될 경우에 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성할 수 있다. 따라서, 해당 메모리 셀들이 받게 될 스트레스나 디스터브가 캐어링된 리프레쉬 동작을 통해 완화될 수 있으므로, 메모리 디바이스(2000)의 리드 퍼포먼스가 개선된다.

칩 셋으로서 기능하는 상기 콘트롤러(1000)는 버스(BUS)를 통해 코맨드, 어드레스, 및 라이트 데이터를 상기 메모리 디바이스(2000)에 인가할 수 있다.

도 17은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 17을 참조하면, 모바일 기기는 트랜시버 및 모뎀(1010), CPU(1001), DRAM(2001), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 유우저 인터페이스(1030)를 포함할 수 있다.

상기 CPU(1001), DRAM(2001), 및 플래시 메모리(1040)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 DRAM(2001) 및 플래시 메모리(1040)는 상기 모바일 기기에 임베디드될 수도 있다.

상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 트랜시버 및 모뎀(1010)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행한다.

상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다. 여기서, 상기 CPU(1001)는 도 1에 따른 모니터(230)를 구비할 수 있다.

상기 DRAM(2001)은 시스템 버스(1100)를 통해 상기 CPU(1001)와 연결되며, 도 1에서와 같은 집중 어드레스 처리부(301)를 포함할 수 있다. 또한, 상기 DRAM(2001)은 상기 CPU(1001)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다.

상기 CPU(1001)는 시스템 버스(1100)를 통해 코맨드, 어드레스, 및 라이트 데이터를 상기 DRAM(2001)에 인가할 수 있다.

또한, 상기 DRAM(2001)은 도 2에서 도시된 바와 같은 인접 로우 어드레스 생성기를 구비할 수 있다. 따라서, 특정한 워드라인이 집중적으로 억세스될 경우에 집중적으로 억세스되는 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들이 생성될 수 있다. 따라서, 해당 메모리 셀들이 받게 될 스트레스나 디스터브가 상대적으로 빈번히 수행되는 리프레쉬 동작을 통해 완화될 수 있으므로, DRAM(2001)의 리드 에러가 최소화 또는 방지되어, 모바일 기기의 동작 신뢰성이 개선된다.

한편, 상기 플래시 메모리(1040)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.

상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 유우저 인터페이스(1030)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.

상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 DRAM(2001)칩 및 상기 CPU(1001)의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

비록, 도 13에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 어드레스 집중에 기인하는 셀 데이터의 데이터 리텐션 특성을 개선하는 방식을 다양하게 변경 및 변형할 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
303: 프리 디코더
310: 로우 디코더
320: 메모리 셀 어레이
380: 인접 로우 어드레스 생성기

Claims

휘발성 메모리 셀들로 이루어진 노말 메모리 셀 어레이와 스페어 메모리 셀 어레이를 포함하는 메모리 셀 어레이; 및
집중 로우 어드레스의 인가에 의해 상기 메모리 셀 어레이의 특정 워드라인이 집중적으로 억세스될 때 상기 집중 로우 어드레스를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성하는 인접 로우 어드레스 생성기를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 인접 로우 어드레스 생성기는,
상기 집중 로우 어드레스를 래치하는 래치; 및
상기 래치에 의해 래치된 상기 집중 로우 어드레스의 비트 값을 카운팅 제어신호에 따라 증감 카운팅하여 제1,2 인접 로우 어드레스들을 출력하는 카운터를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 인접 로우 어드레스 생성기는,
상기 집중 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력하는 제1 카운터;
상기 집중 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력하는 제2 카운터;
상기 제1 카운터의 출력 어드레스를 래치하는 제1 래치;
상기 제2 카운터의 출력 어드레스를 래치하는 제2 래치; 및
상기 제1,2 래치들의 출력들을 멀티플렉싱하는 멀티플렉서를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 인접 로우 어드레스 생성기는,
상기 집중 로우 어드레스를 설정된 스크램블 팔리시에 따라 스크램블링하는 스크램블러;
상기 스크램블된 상기 집중 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력하는 제1 카운터;
상기 스크램블된 상기 집중 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력하는 제2 카운터;
상기 제1 카운터의 출력 어드레스를 대응되는 메모리 뱅크에 적용되도록 하기 위해 스크램블링하는 제1 뱅크 스크램블러;
상기 제2 카운터의 출력 어드레스를 상기 메모리 뱅크에 적용되도록 하기 위해 스크램블링하는 제2 뱅크 스크램블러;
상기 제1 뱅크 스크램블러의 출력 어드레스를 래치하는 제1 래치;
상기 제2 뱅크 스크램블러의 출력 어드레스를 래치하는 제2 래치; 및
상기 제1,2 래치들의 출력들을 멀티플렉싱하는 멀티플렉서를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 집중 로우 어드레스가 어드레스 인가 패쓰를 통해 워드라인 스크램블링 되는 경우에, 상기 인접 로우 어드레스 생성기는,
상기 집중 로우 어드레스의 비트 값을 증가 카운팅하여 제1 인접 로우 어드레스를 출력하는 제1 카운터;
상기 집중 로우 어드레스의 비트 값을 감소 카운팅하여 제2 인접 로우 어드레스를 출력하는 제2 카운터;
상기 제1 카운터의 출력 어드레스를 스크램블링하는 제1 스크램블러;
상기 제2 카운터의 출력 어드레스를 스크램블링하는 제2 스크램블러;
상기 제1 스크램블러의 출력 어드레스를 래치하는 제1 래치;
상기 제2 스크램블러의 출력 어드레스를 래치하는 제2 래치; 및
상기 제1,2 래치들의 출력들을 멀티플렉싱하는 멀티플렉서를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 인접 로우 어드레스 생성기의 입력이 상기 집중 로우 어드레스가 프리 디코더로 인가되는 싱글 글로벌 라인에 연결될 경우에, 상기 집중 로우 어드레스를 출력하는 어드레스 입력 버퍼는 상기 집중 로우 어드레스와 상기 인접 워드라인들의 로우 어드레스들 중 하나를 선택적으로 출력하는 멀티플렉서를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 집중 로우 어드레스가 제1 글로벌 라인을 통해 인가될 경우에 상기 인접 로우 어드레스 생성기로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들은 제2 글로벌 라인을 통해 인가되는 반도체 메모리 장치.
제7항에 있어서, 상기 집중 로우 어드레스의 인가 시에 집중 억세스 검출신호가 모드 레지스터 셋 신호로서 인가되는 반도체 메모리 장치.
휘발성 메모리 셀들로 이루어진 노말 메모리 셀 어레이와 스페어 메모리 셀 어레이를 포함하는 메모리 셀 어레이; 및
로우 어드레스를 버퍼링하여 출력하는 어드레스 입력 버퍼;
상기 메모리 셀 어레이의 특정 워드라인을 집중적으로 억세스하는 집중 로우 어드레스가 상기 어드레스 입력 버퍼로부터 출력될 때, 상기 집중 로우 어드레스를 이용하여 상기 특정 워드라인에 물리적으로 인접한 인접 워드라인들의 로우 어드레스들을 생성하는 인접 로우 어드레스 생성기;
상기 어드레스 입력 버퍼로부터 출력되는 상기 로우 어드레스와 상기 인접 로우 어드레스 생성기로부터 출력되는 상기 인접 워드라인들의 로우 어드레스들 중에서 하나를 프리 디코딩하여 로우 프리 디코딩 신호로서 출력하는 프리 디코더; 및
상기 로우 프리 디코딩 신호를 디코딩하여 상기 메모리 셀 어레이의 선택된 워드라인들 중 적어도 하나를 활성화하기 위해 구성된 로우 디코더를 포함하는 반도체 메모리 장치.
제9항에 있어서, 상기 인접 로우 어드레스 생성기는,
상기 집중 로우 어드레스를 래치하는 래치; 및
상기 래치에 의해 래치된 상기 집중 로우 어드레스의 비트 값을 카운팅 제어신호에 따라 증감 카운팅하여 상기 인접 워드라인들의 로우 어드레스들을 제1,2 인접 로우 어드레스들로서 출력하는 카운터를 포함하는 반도체 메모리 장치.