KR20190066685A - 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치는 단일 비트를 저장하는 메모리 셀, 상기 메모리 셀에 연결되는 워드라인, 상기 메모리 셀에 연결되는 비트라인, 상기 메모리 셀에 연결되는 상보 비트라인, 제1 기입 회로 및 제2 기입 회로를 포함한다. 상기 제1 기입 회로는 상기 비트라인의 제1 종단과 상기 상보 비트라인의 제1 종단에 연결되어 입력 데이터를 상기 메모리 셀에 기입한다. 상기 제2 기입 회로는 상기 비트라인의 제2 종단과 상기 상보 비트라인의 제2 종단에 연결되어 상기 입력 데이터를 상기 제1 기입 회로와 동시에 상기 메모리 셀에 기입한다.

Description

메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법{Memory devices, system on chips including the same and methods of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법에 관한 것이다.
일반적으로 SRAM(Static Random Access Memory) 장치는 기입 동작 시 데이터를 비트라인과 상보 비트라인을 통해 메모리 셀의 래치 회로에 저장하고, 독출 동작 시, 상기 래치 회로에 저장된 데이터에 기초하여 결정되는 상기 비트라인과 상기 상보 비트라인 사이의 전압 차이를 센싱하여 상기 래치 회로에 저장된 데이터를 독출한다.
SRAM 장치의 경우, 기입 성능을 향상시키기 위하여 기입 어시시트 동작을 수행한다.
본 발명의 일 목적은 기입 성능을 향상시킬 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 기입 성능을 향상시킬 수 있는 메모리 장치를 포함하는 시스템 온 칩을 제공하는 것이다.
본 발명의 일 목적은 기입 성능을 향상시킬 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는 단일 비트를 저장하는 메모리 셀, 상기 메모리 셀에 연결되는 워드라인, 상기 메모리 셀에 연결되는 비트라인, 상기 메모리 셀에 연결되는 상보 비트라인, 제1 기입 회로 및 제2 기입 회로를 포함한다. 상기 제1 기입 회로는 상기 비트라인의 제1 종단과 상기 상보 비트라인의 제1 종단에 연결되어 입력 데이터를 상기 메모리 셀에 기입한다. 상기 제2 기입 회로는 상기 비트라인의 제2 종단과 상기 상보 비트라인의 제2 종단에 연결되어 상기 입력 데이터를 상기 제1 기입 회로와 동시에 상기 메모리 셀에 기입한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 시스템 온 칩은 메모리 장치, 프로세싱 회로 및 전력 관리 집적 회로를 포함한다. 상기 메모리 장치는 데이터를 저장하는 복수의 비트셀들을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함한다. 상기 프로세싱 회로는 상기 메모리 셀 어레이에 데이터가 저장되도록 상기 메모리 장치에 데이터를 제공하고, 상기 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신한다. 상기 전력 관리 집적 회로는 상기 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 제공하고 상기 주변 회로에 제2 전원 전압을 제공한다. 상기 메모리 장치는 단일 비트를 저장하는 메모리 셀, 상기 메모리 셀에 연결되는 워드라인, 상기 메모리 셀에 연결되는 비트라인, 상기 메모리 셀에 연결되는 상보 비트라인, 제1 기입 회로 및 제2 기입 회로를 포함한다. 상기 제1 기입 회로는 상기 비트라인의 제1 종단과 상기 상보 비트라인의 제1 종단에 연결되어 입력 데이터를 상기 메모리 셀에 기입한다. 상기 제2 기입 회로는 상기 비트라인의 제2 종단과 상기 상보 비트라인의 제2 종단에 연결되어 상기 입력 데이터를 상기 제1 기입 회로와 동시에 상기 메모리 셀에 기입한다.
상기 본 발명의 일 목적을 달성하기 달성하기 위하여, 본 발명의 실시예들에 따른 복수의 워드라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트라인들 및 상기 제2 방향으로 연장되는 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치의 동작 방법에서는 상기 비트라인들과 상기 상보 비트라인들을 프리차지하고, 외부의 메모리 컨트롤러로부터 기입 커맨드와 데이터를 수신하고, 상기 비트라인들 각각의 제1 종단 및 상기 상보 비트라인들 각각의 제1 종단에 연결되는 제1 기입 회로 및 상기 비트라인들 각각의 제2 종단 및 상기 상보 비트라인들 각각의 제2 종단에 연결되는 제2 기입 회로를 통하여 상기 메모리 셀들 중 선택된 메모리 셀들에 데이터를 기입한다.
본 발명의 실시예들에 따른 메모리 장치는 비트라인들 및 상보 비트라인들의 제1 종단에 연결되는 제1 기입 회로 및 비트라인들 및 상보 비트라인들의 제2 종단에 연결되는 제2 기입 회로를 통하여 데이터를 동시에 메모리 셀에 기입함으로써 기입 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치에서 제1 기입 회로, 제2 기입 회로 및 메모리 셀 어레이의 구성을 나타내는 블록도이다.
도 3은 도 2의 메모리 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 5는 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 6은 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 7은 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 8은 본 발명의 다른 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 9는 도 1의 메모리 장치에서 메모리 셀 어레이를 나타낸다.
도 10은 도 1에 도시된 메모리 장치의 기입 성능 향상 효과를 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 12는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 메모리 장치를 모바일 장치에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10a)는 메모리 셀 어레이(110), 컨트롤러(210), 로우 디코더(220), 칼럼 디코더(230), 데이터 입출력 버퍼(240), 감지 증폭기 회로(250), 제1 기입 회로(310), 제1 칼럼 선택기(330), 제2 기입 회로(350) 및 제2 칼럼 선택기(370)를 포함할 수 있다.
실시예에 있어서, 제1 칼럼 선택기(330) 및 제2 칼럼 선택기(370)는 메모리 장치(10)에 포함되지 않을 수 있다. 또한, 메모리 장치(10)는 SRAM(Static Random Access Memory) 장치일 수 있다.
메모리 셀 어레이(110)는 제1 내지 제n 워드라인들(WL1~WLn) 및 제1 내지 제m 비트라인들(BL1~BLm)에 연결되어 로우들 및 칼럼들로 배치되는 복수의 메모리 셀(120)들을 포함할 수 있다. 여기서, n 및 m은 양의 정수를 나타낸다. 상기 복수의 메모리 셀(120)들 각각은 단일 비트를 저장할 수 있는 SRAM(Static Random Access Memory) 셀(또는 비트 셀)일 수 있다.
컨트롤러(210)는 외부로부터 수신되는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 메모리 장치(10)의 전반적인 동작을 제어할 수 있다.
컨트롤러(210)는 어드레스 신호(ADDR)에 기초하여 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 생성하고, 로우 어드레스(RA)를 로우 디코더(220)에 제공하고, 칼럼 어드레스(CA)를 칼럼 디코더(230)에 제공할 수 있다. 또한, 컨트롤러(210)는 커맨드 신호(CMD)에 기초하여 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)를 생성하고, 기입 인에이블 신호(WEN)를 제1 기입 회로(310) 및 제2 기입 회로(350)에 제공하고 독출 인에이블 신호(REN)를 감지 증폭기 회로(250)에 제공할 수 있다.
로우 디코더(220)는 제1 내지 제n 워드라인들(WL1~WLn)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 로우 디코더(220)는 컨트롤러(210)로부터 제공되는 로우 어드레스(RA)를 디코딩하여 제1 내지 제n 워드라인들(WL1~WLn) 중에서 로우 어드레스(RA)에 상응하는 워드라인을 활성화시킴으로써 메모리 셀 어레이(100)에 포함되는 복수의 로우들 중의 하나를 선택할 수 있다. 예를 들어, 로우 디코더(220)는 로우 어드레스(RA)에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 디코더(230)는 컨트롤러(210)로부터 제공되는 칼럼 어드레스(CA)를 디코딩하여 칼럼 선택 신호(YSEL)를 생성하고, 칼럼 선택 신호(YSEL)를 제1 칼럼 선택기(330) 및 제2 칼럼 선택기(370)에 제공할 수 있다.
제1 칼럼 선택기(330) 및 제2 칼럼 선택기(370)는 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 제1 칼럼 선택기(330) 및 제2 칼럼 선택기(370)는 칼럼 선택 신호(YSEL)에 응답하여 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 중에서 칼럼 어드레스(CA)에 상응하는 비트라인 및 상보 비트라인을 선택할 수 있다.
데이터 입출력 버퍼(230)는 외부 장치로부터 수신되는 입력 데이터(DI)를 제1 기입 회로(310) 및 제2 기입 회로(350)에 제공할 수 있다. 제1 기입 회로(310) 및 제2 기입 회로(350) 및 기입 인에이블 신호(WEN)에 응답하여 입력 데이터(DIN)를 상응하는 메모리 셀에 기입할 수 있다.
감지 증폭기 회로(350)는 제2 칼럼 선택기(370)에 연결되고, 독출 인에이블 신호(REN)에 응답하여 선택된 비트라인의 전압 및 선택된 상보 비트라인의 전압에 기초하여 출력 데이터(DO)를 생성하고, 데이터 입출력 버퍼(240)는 감지 증폭기 회로(250)로부터 제공되는 출력 데이터(DO)를 상기 외부 장치에 제공할 수 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 메모리 장치(10a)는 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 제1 종단에 연결되는 제1 기입 회로(310)와 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 제2 종단에 연결되는 제2 기입 회로(350)를 포함할 수 있다. 따라서, 메모리 셀 어레이(110)의 크기가 증가하여 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm) 각각의 저항이 증가하여도 기입 동작에서의 기입 성능을 향상시킬 수 있다.
도 2는 도 1의 메모리 장치에서 제1 기입 회로, 제2 기입 회로 및 메모리 셀 어레이의 구성을 나타내는 블록도이다.
도 2에서는 설명의 편의상, 제1 기입 회로(310)와 제2 기입 회로(350)가 메모리 셀 어레이(110)에 직접 연결되는 것으로 도시한다. 또한, 도 2에서는 메모리 셀 어레이(110)에 포함되는 제1 내지 제m 칼럼들 중에서 제k 칼럼에 상응하는 구성요소들만이 도시된다.
도 2를, 메모리 셀 어레이(110)의 상기 제k 칼럼은 제1 내지 제n 워드라인들(WL1~WLn)에 각각 연결되는 n개의 메모리 셀들(120)을 포함할 수 있다.
메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들(120)의 구조는 동일하므로, 예시적으로 상기 제k 칼럼에서 제1 워드라인(WL1)에 연결되는 메모리 셀(120)의 구조에 대해서만 설명한다.
메모리 셀(120)은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 데이터 저장 회로(130)를 포함할 수 있다. 데이터 저장 회로(130)는 하나의 비트를 저장할 수 있다. 데이터 저장 회로(130)는 제1 인버터(INV11) 및 제2 인버터(INV12)를 포함할 수 있다. 제1 인버터(INV11)의 출력 단자는 제2 인버터(INV12)의 입력 단자에 연결되고, 제2 인버터(INV12)의 출력 단자는 제1 인버터(INV11)의 입력 단자에 연결되어 래치 회로를 구성할 수 있다.
제1 트랜지스터(M1)는 제k 비트라인(BLk)과 제1 인버터(INV11)의 입력 단자 사이에 연결될 수 있다. 또한, 제1 트랜지스터(M1)는 제1 워드라인(WL1)에 연결되는 게이트를 포함할 수 있다. 제2 트랜지스터(M2)는 제k 상보 비트라인(BLBk)과 제2 인버터(INV12)의 입력 단자 사이에 연결될 수 있다. 또한, 제2 트랜지스터(M2)는 제1 워드라인(WL1)에 연결되는 게이트를 포함할 수 있다.
메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들(120) 각각은 상술한 상기 제k 칼럼에서 제1 워드라인(WL1)에 연결되는 메모리 셀(101)과 동일한 구조를 가질 수 있다.
제1 기입 회로(310)는 제k 비트라인(BLk)의 제1 종단에 연결되는 제1 기입 드라이버(WD1), 제k 상보 비트라인(BLBk)의 제1 종단에 연결되는 제2 기입 드라이버(WD2) 및 인버터(313)를 포함할 수 있다. 인버터(313)는 제2 기입 드라이버(WD2)의 입력과 제1 기입 드라이버(WD1)의 입력 사이에 연결될 수 있다.
제2 기입 드라이버(WD2)는 입력 데이터(DI)의 비트(DIk)를 제k 상보 비트라인(BLBk)을 통하여 메모리 셀(120)에 기입하고, 인버터(313)는 입력 데이터(DI)의 비트(DIk)를 반전시켜 반전된 비트(DIBk)를 출력하고, 제1 기입 드라이버(WD1)는 반전된 비트(DIBk)를 제k 비트라인(BLk)을 통하여 메모리 셀(120)에 기입할 수 있다.
제2 기입 회로(350)는 제k 비트라인(BLk)의 제2 종단에 연결되는 제3 기입 드라이버(WD3), 제k 상보 비트라인(BLBk)의 제2 종단에 연결되는 제4 기입 드라이버(WD4) 및 인버터(353)를 포함할 수 있다. 인버터(353)는 제4 기입 드라이버(WD4)의 입력과 제3 기입 드라이버(WD3)의 입력 사이에 연결될 수 있다.
제4 기입 드라이버(WD4)는 입력 데이터(DI)의 비트(DIk)를 제k 상보 비트라인(BLBk)을 통하여 메모리 셀(120)에 기입하고, 인버터(353)는 입력 데이터(DI)의 비트(DIk)를 반전시켜 반전된 비트(DIBk)를 출력하고, 제3 기입 드라이버(WD3)는 반전된 비트(DIBk)를 제k 비트라인(BLk)을 통하여 메모리 셀(120)에 기입할 수 있다.
따라서 기입 동작 시에, 제k 비트라인(BLk)의 저항들(R11~Rn1) 및 제k 상보 비트라인(BLBk)의 저항들(R12~Rn2)로 인한, 비트(DIk)와 반전된 비트(DIBk)에 응답한 제k 비트라인(BLk)의 전압과 제k 상보 비트라인(BLBk)으 전압이 감소되어 기입 성능이 저하되는 것을 방지할 수 있다.
도 3은 도 2의 메모리 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 3을 참조하면, 제1 인버터(INV11)는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)를 포함할 수 있고, 제2 인버터(INV12)는 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1)는 전원 전압(VDDCE)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인 및 제2 노드(N2)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제1 풀다운 트랜지스터(PD1)는 제1 노드(N1)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제2 노드(N2)에 연결되는 엔모스 트랜지스터일 수 있다.
제2 풀업 트랜지스터(PU2)는 전원 전압(VDDCE)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인 및 제1 노드(N1)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제2 풀다운 트랜지스터(PD2)는 제2 노드(N2)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제1 노드(N1)에 연결되는 엔모스 트랜지스터일 수 있다. 제1 노드(N1)는 도 2의 제2 트랜지스터(M2)에 연결될 수 있고, 제2 노드(N2)는 도 2의 제1 트랜지스터(M1)에 연결될 수 있다.
도 4는 본 발명의 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 컬럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 4에서도 설명의 편의를 위하여, 메모리 셀 어레이(110) 중 제k 칼럼에 대응되는 구성 요소들만을 도시한다.
도 4를 참조하면, 제1 기입 회로(310a)는 제1 엔모스 트랜지스터(311), 제2 엔모스 트랜지스터(312) 및 인버터(313)를 포함할 수 있다. 제2 기입 회로(350a)는 제3 엔모스 트랜지스터(351), 제4 엔모스 트랜지스터(352) 및 인버터(353)를 포함할 수 있다. 제1 엔모스 트랜지스터(311)는 제1 기입 드라이버(WD1)에 해당할 수 있고, 제2 엔모스 트랜지스터(312)는 제2 기입 드라이버(WD2)에 해당할 수 있고, 제3 엔모스 트랜지스터(351)는 제3 기입 드라이버(WD3)에 해당할 수 있고, 제4 엔모스 트랜지스터(352)는 제4 기입 드라이버(WD4)에 해당할 수 있다.
제1 칼럼 선택기(330a)는 제5 엔모스 트랜지스터(331) 및 제6 엔모스 트랜지스터(332)를 포함할 수 있고, 제2 칼럼 선택기(370a)는 제7 엔모스 트랜지스터(371) 및 제8 엔모스 트랜지스터(372)를 포함할 수 있다.
제1 엔모스 트랜지스터(311)는 반전된 비트(DIBk)가 입력되는 게이트, 제5 엔모스 트랜지스터(331)에 연결되는 제1 전극, 접지 전압(VSS)에 연결되는 제2 전극을 포함한다. 제2 엔모스 트랜지스터(312)는 입력 데이터(DI)의 비트(DIBk)가 입력되는 게이트, 제6 엔모스 트랜지스터(332)에 연결되는 제1 전극, 접지 전압(VSS)에 연결되는 제2 전극을 포함한다. 인버터(313)는 제1 엔모스 트랜지스터(311)의 게이트에 연결되는 출력 단자 및 제2 엔모스 트랜지스터(312)의 게이트에 연결되는 입력 단자를 구비하고, 입력 데이터(DI)의 비트(DIk)를 반전시켜 반전된 비트(DIBk)를 제공한다.
제5 엔모스 트랜지스터(331)는 제1 엔모스 트랜지스터(311)와 제k 비트라인(BLk)의 제1 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 포함한다. 제6 엔모스 트랜지스터(332)는 제2 엔모스 트랜지스터(312)와 제k 상보 비트라인(BLBk)의 제1 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 포함한다.
제3 엔모스 트랜지스터(351)는 반전된 비트(DIBk)가 입력되는 게이트, 제7 엔모스 트랜지스터(371)에 연결되는 제1 전극, 접지 전압(VSS)에 연결되는 제2 전극을 포함한다. 제4 엔모스 트랜지스터(352)는 입력 데이터(DI)의 비트(DIBk)가 입력되는 게이트, 제8 엔모스 트랜지스터(372)에 연결되는 제1 전극, 접지 전압(VSS)에 연결되는 제2 전극을 포함한다. 인버터(353)는 제3 엔모스 트랜지스터(351)의 게이트에 연결되는 출력 단자 및 제4 엔모스 트랜지스터(352)의 게이트에 연결되는 입력 단자를 구비하고, 입력 데이터(DI)의 비트(DIBk)를 반전시켜 반전된 비트(DIBk)를 제공한다.
제7 엔모스 트랜지스터(371)는 제3 엔모스 트랜지스터(351)와 제k 비트라인(BLk)의 제2 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 포함한다. 제8 엔모스 트랜지스터(372)는 제4 엔모스 트랜지스터(352)와 제k 상보 비트라인(BLBk)의 제2 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 포함한다.
따라서, 기입 동작에서, 비트(DIk)가 로우 레벨이면, 엔모스 트랜지스터들(311, 351)이 턴-온되고, 데이터 저장 회로(120)의 제1 노드(N1)에 로우 레벨의 데이터가 저장된다. 또한, 기입 동작에서, 비트(DIk)가 하이 레벨이면, 엔모스 트랜지스터들(312, 352)이 턴-온되고, 데이터 저장 회로(120)의 제1 노드(N1)에 하이 레벨의 데이터가 저장된다.
이러한 기입 동작에서, 제k 비트라인(BLk)과 제k 상보 비트라인(BLBk) 각각의 제1 종단에 연결되는 제1 기입 드라이버(310a)와 제k 비트라인(BLk)과 제k 상보 비트라인(BLBk) 각각의 제2 종단에 연결되는 제2 기입 드라이버(350a)에서 입력 데이터(DI)의 비트(DIk)와 반전된 비트(DIBk)를 제k 비트라인(BLk)과 제k 상보 비트라인(BLBk)를 통하여 메모리 셀들(120)에 저장하기 때문에, 메모리 장치(10a)의 기입 성능이 향상될 수 있다.
도 5는 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 5의 메모리 장치는 제1 칼럼 선택기(330b)와 제2 칼럼 선택기(370b)를 포함한다는 점에서 도 4의 메모리 장치와 차이가 있다.
도 5를 참조하면, 제1 칼럼 선택기(330b)는 제1 전송 게이트(TG1) 및 제2 전송 게이트(TG2)를 포함하고, 제2 칼럼 선택기(370b)는 제3 전송 게이트(TG3) 및 제4 전송 게이트(TG4)를 포함할 수 있다.
제1 전송 게이트(TG1)는 제1 엔모스 트랜지스터(311)와 제k 비트라인(BLk)의 제1 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(341)와 칼럼 선택 신호(YSELk)가 반전된 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(342)를 포함한다. 제2 전송 게이트(TG2)는 제2 엔모스 트랜지스터(312)와 제k 상보 비트라인(BLBk)의 제1 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(343)와 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(344)를 포함한다.
제3 전송 게이트(TG3)는 제3 엔모스 트랜지스터(351)와 제k 비트라인(BLk)의 제2 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(381)와 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(382)를 포함한다. 제4 전송 게이트(TG4)는 제4 엔모스 트랜지스터(352)와 제k 상보 비트라인(BLBk)의 제2 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(383)와 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(384)를 포함한다.
도 6은 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 6의 메모리 장치는 제1 기입 회로(310a)와 제2 기입 회로(350a) 대신에 제1 기입 회로(310b)와 제2 기입 회로(350b)를 포함한다는 점에서 도 4의 메모리 장치와 차이가 있다.
제1 기입 회로(310b)는 제1 인버터(321), 제2 인버터(322) 및 인버터(323)를 포함할 수 있고, 제2 기입 회로(350b)는 제3 인버터(361), 제4 인버터(362) 및 인버터(363)를 포함할 수 있다.
제1 인버터(321)는 반전된 비트(DIBk)를 반전시켜 제5 엔모스 트랜지스터(331)의 제1 단자에 제공하고, 제2 인버터(322)는 입력 데이터(DI)의 비트(DIk)를 반전시켜 제6 엔모스 트랜지스터(332)의 제1 단자에 제공한다. 인버터(323)는 입력 데이터(DI)의 비트(DIk)를 반전시켜 제1 인버터(321)에 제공한다. 제3 인버터(361)는 반전된 비트(DIBk)를 반전시켜 제7 엔모스 트랜지스터(371)의 제1 단자에 제공하고, 제4 인버터(362)는 입력 데이터(DI)의 비트(DIk)를 반전시켜 제8 엔모스 트랜지스터(372)의 제1 단자에 제공한다. 인버터(363)는 입력 데이터(DI)의 비트(DIk)를 반전시켜 제3 인버터(361)에 제공한다.
도 7은 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
도 7의 메모리 장치는 제1 칼럼 선택기(330a)와 제2 칼럼 선택기(370a) 대신에 제1 칼럼 선택기(330b)와 제2 칼럼 선택기(370b)를 포함한다는 점에서 도 6의 메모리 장치와 차이가 있다.
도 7을 참조하면, 도 6은 본 발명의 다른 실시예들에 따른 도 1의 메모리 장치에서 제1 기입 회로, 제1 칼럼 선택기, 제2 기입 회로 및 제2 칼럼 선택기의 구성을 나타낸다.
제1 칼럼 선택기(330b)는 제1 전송 게이트(TG1) 및 제2 전송 게이트(TG2)를 포함하고, 제2 칼럼 선택기(370b)는 제3 전송 게이트(TG3) 및 제4 전송 게이트(TG4)를 포함할 수 있다.
제1 전송 게이트(TG1)는 제1 인버터(321)의 출력과 제k 비트라인(BLk)의 제1 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(341)와 칼럼 선택 신호(YSELk)가 반전된 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(342)를 포함한다. 제2 전송 게이트(TG2)는 제2 인버터(322)의 출력과 제k 상보 비트라인(BLBk)의 제1 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(343)와 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(344)를 포함한다.
제3 전송 게이트(TG3)는 제3 인버터(361)의 출력과 제k 비트라인(BLk)의 제2 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(381)와 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(382)를 포함한다. 제4 전송 게이트(TG4)는 제4 인버터(362)의 출력과 제k 상보 비트라인(BLBk)의 제2 종단 사이에 연결되고, 칼럼 선택 신호(YSELk)를 수신하는 게이트를 구비하는 엔모스 트랜지스터(383)와 반전 칼럼 선택 신호(YSELBk)를 수신하는 피모스 트랜지스터(384)를 포함한다.
도 5 내지 도 7에 도시된 메모리 장치들 각각도 제k 비트라인(BLk)과 제k 상보 비트라인(BLBk) 각각의 제1 종단에 연결되는 제1 기입 드라이버(310a, 310b)와 제k 비트라인(BLk)과 제k 상보 비트라인(BLBk) 각각의 제2 종단에 연결되는 제2 기입 드라이버(350a, 350b)에서 입력 데이터(DI)의 비트(DIk)와 반전된 비트(DIBk)를 제k 비트라인(BLk)과 제k 상보 비트라인(BLBk)를 통하여 메모리 셀들(120)에 저장하기 때문에, 메모리 장치(10a)의 기입 성능이 향상될 수 있다.
도 8은 본 발명의 다른 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 8의 메모리 장치(10b)는 칼럼 디코더(230), 제1 칼럼 선택 회로(330) 및 제2 칼럼 선택 회로(370)를 포함하지 않고, 제1 기입 회로(410)와 제2 기입 회로(430)가 제1 내지 제m 비트라인들(BL1~BLm) 및 제1 내지 제m 상보 비트라인들(BLB1~BLBm)을 통해 메모리 셀 어레이(110)와 연결된다는 점에서 도 1의 메모리 장치(10a)와 차이가 있다.
도 8을 참조하면, 메모리 장치(10b)는 메모리 셀 어레이(110), 컨트롤러(215), 로우 디코더(220), 데이터 입출력 버퍼(240), 감지 증폭기 회로(250), 제1 기입 회로(410) 및 제2 기입 회로(430)를 포함할 수 있다.
컨트롤러(215)는 어드레스 신호(ADDR)에 기초하여 칼럼 어드레스(CA)를 생성하고, 칼럼 어드레스(CA)와 커맨드(CMD)에 기초하여 생성된 기입 인에이블 신호(WEN)를 제1 기입 회로(410)와 제2 기입 회로(430)에 제공한다는 점에서 도 1의 메모리 장치(10a)와 차이가 있다. 나머지 구성 요소들의 구성과 동작은 도 1의 메모리 장치(10a)의 상응하는 구성 요소들의 구성 및 동작과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
제1 기입 회로(410) 및 제2 기입 회로(430) 각각은 도 4의 제1 기입 회로(310a) 및 제2 기입 회로(350a) 각각을 채용할 수 있고, 도 6의 제1 기입 회로(310b) 및 제2 기입 회로(350b) 각각을 채용할 수 있다.
도 9는 도 1의 메모리 장치에서 메모리 셀 어레이를 나타낸다.
도 9를 참조하면, 메모리 셀 어레이(110b)는 메모리 셀들(110)이 배치되는 데이터 셀 영역(140), 데이터 셀 영역(140)의 제1 에지(141)와 제2 방향(D2)으로 인접하는 제1 더미 셀 영역(150) 및 데이터 셀 영역(140)의 제2 에지(142)와 제2 방향(D2)으로 인접하는 제2 더미 셀 영역(160)을 포함한다. 제1 더미 셀 영역(150)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장되는 제1 더미 워드라인(DWL1)에 연결되는 제1 더미 셀들(DC1)을 포함할 수 있다. 제2 더미 셀 영역(160)은 제1 방향(D1)으로 연장되는 제2 더미 워드라인(DWL2)에 연결되는 제2 더미 셀들(DC2)을 포함할 수 있다.
워드라인들(WL1~WLn)은 제1 방향(D1)으로 연장될 수 있고, 비트라인들(BL1~BLm) 및 상보 비트라인들(BLB1~BLBm)은 제2 방향(D2)으로 연장될 수 있다. 제1 기입 회로(310)는 비트라인들(BL1~BLm) 및 상보 비트라인들(BLB1~BLBm) 각각의 제1 종단에 연결될 수 있고, 제2 기입 회로(350)는 비트라인들(BL1~BLm) 및 상보 비트라인들(BLB1~BLBm) 각각의 제2 종단에 연결될 수 있다. 제1 기입 회로(310) 및 제2 기입 회로(350)는 동시에 입력 데이터(DI)를 메모리 셀들(110b) 중 선택된 메모리 셀들에 기입하여 비트라인들(BL1~BLm) 및 상보 비트라인들(BLB1~BLBm) 각각의 저항으로 인한 기입 성능의 저하를 방지할 수 있다.
도 10은 도 1에 도시된 메모리 장치의 기입 성능 향상 효과를 설명하기 위한 도면이다.
기입 동작 시, 기입 인에이블 신호(WEN)가 활성화되는 동안 메모리 장치(10)에 포함되는 제1 기입 드라이버(310) 및 제2 기입 드라이버(350)는 하나의 데이터 비트를 비트라인(BLk)과 상보 비트라인(BLBk)을 통해 메모리 셀(120)의 데이터 저장 회로에 저장할 수 있다.
도 10은 메모리 셀(120)에 논리 하이 레벨의 비트가 저장된 상태에서 논리 로우 레벨의 비트를 기입하는 과정을 나타낸다.
기입 인에이블 신호(WEN)가 활성화된 후 제1 기입 드라이버(330)와 제2 기입 드라이버(350)가 로우 레벨의 전압을 비트라인(BLk)에 인가하면, 비트라인의 전압(V_BL)은 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다.
이 때, 제1 기입 드라이버(330)와 제2 기입 드라이버(350)가 입력 데이터 비트(DI)를 인가하는 경우, 비트라인(BLk)의 저항 및 상보 비트라인(BLBk)의 저항에도 불구하고, 제1 그래프(G1)와 같이 비트라인의 전압(V_BL)은 빠른 속도로 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다.
이에 반해, 제1 기입 드라이버(330)와 제2 기입 드라이버(350) 중 하나만이 입력 데이터 비트(DI)를 인가하는 경우, 제2 그래프(G2)와 같이 비트라인의 전압(V_BL)은 느린 속도로 논리 하이 레벨에서 논리 로우 레벨로 하강할 수 있다. 따라서 기입 인에이블 신호(WEN)가 비활성화되기 전에 기입 동작이 완료되지 않아 기입 에러가 발생할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 11을 참조하면, 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL1~WLn), 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 비트라인들(BL1~BLm) 및 상기 제2 방향(D2)으로 연장되는 복수의 상보 비트라인들(BLB1~BLBm)에 연결되는 복수의 메모리 셀들(120) 메모리 셀 어레이(110)를 포함하는 메모리 장치(10)의 동작 방법에서는, 상기 비트라인들(BL1~BLm)과 상기 상보 비트라인들(BLB1~BLBm)을 프리차지한다(S710). 예를 들어, 상기 비트라인들(BL1~BLm)과 상기 상보 비트라인들(BLB1~BLBm)은 전원 전압 레벨(하이 레벨)로 프리차지될 수 있다.
외부의 메모리 컨트롤러로부터 기입 커맨드와 데이터를 수신한다(S720). 메모리 장치(10)의, 비트라인들(BL1~BLm) 각각의 제1 종단 및 상기 상보 비트라인들(BLB1~BLBm) 각각의 제1 종단에 연결되는 제1 기입 회로(310) 및 상기 비트라인들(BL1~BLm) 각각의 제2 종단 및 상기 상보 비트라인들(BLB1~BLBm) 각각의 제2 종단에 연결되는 제2 기입 회로(350)를 통하여 상기 메모리 셀들 중 선택된 메모리 셀들에 데이터를 기입한다(S750).
따라서 메모리 셀 어레이(110)의 크기가 증가하여 비트라인들(BL1~BLm) 및 상보 비트라인들(BLB1~BLBm)의 저항이 증가하여도 별도의 어시스트 회로를 구비하지 않고 기입 성능을 향상시킬 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 12를 참조하면, 시스템-온-칩(700)은 메모리 장치(710), 프로세싱 회로(740) 및 전력 관리 집적 회로(750)를 포함할 수 있다. 일 실시예에서, 시스템-온-칩(700)은 어플리케이션 프로세서(Application Processor; AP)일 수 있다.
메모리 장치(710)는 데이터를 저장하는 메모리 셀 어레이(720), 및 메모리 셀 어레이(710)를 제어하는 주변 회로(730)를 포함할 수 있다. 일 실시예에서, 메모리 장치(710)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)일 수 있다. 프로세싱 회로(740)는 메모리 셀 어레이(720)에 데이터가 저장되도록 휘발성 메모리 장치(710)에 데이터(DIN)를 제공하고, 메모리 장치(710)로부터 메모리 셀 어레이(720)에 저장된 데이터(DOUT)를 수신할 수 있다.
전력 관리 집적 회로(750)는 제1 전원 전압 배선(755)을 통하여 메모리 장치(710)의 메모리 셀 어레이(720)에 제1 전원 전압(VDDCE)을 공급할 수 있다. 또한, 전력 관리 집적 회로(760)는 제2 전원 전압 배선(765)을 통하여 프로세싱 회로(740) 및 메모리 장치(710)의 주변 회로(730)에 제2 전원 전압(VDDPE)을 공급할 수 있다.
실시예에 있어서, 전력 관리 집적 회로(750)는 제1 전원 전압(VDDCE)을 생성하는 제1 전압 레귤레이터 및 제2 전원 전압(VDDPE)를 생성하는 제2 전압 레귤레이터를 포함할 수 있다.
실시예에 있어서, 주변 회로(730)는 비트라인들(BL) 및 상보 비트라인들(BLB)의 제1 종단에 연결되는 제1 기입 회로(731) 및 비트라인들(BL) 및 상보 비트라인들(BLB)의 제1 종단에 연결되는 제2 기입 회로(732)를 포함할 수 있다. 제1 기입 회로(731) 및 제2 기입 회로(732)는 동시에 상응하는 비트라인 및 상보 비트라인들 통하여 선택된 메모리 셀에 데이터(DIN)를 기입함으로써 메모리 장치(710)의 기입 성능을 향상시킬 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 장치를 모바일 장치에 적용한 예를 나타내는 블록도이다.
도 13을 참조하면, 모바일 장치(900)는 어플리케이션 프로세서(910) 및 이미지 센서(940)를 포함하며, 통신 회로(920), 저장 장치(930), 사용자 인터페이스(950) 및 전력 관리 집적 회로(960)를 더 포함할 수 있다.
어플리케이션 프로세서(910)는 모바일 장치(900)의 전반적인 동작을 제어할 수 있다. 어플리케이션 프로세서(910)는 정적 메모리 장치(911)를 포함할 수 있고, 정적 메모리 장치(911)는 본 발명의 실시예들에 따른 도 1의 메모리 장치(10a) 또는 도 8의 메모리 장치(10b)일 수 있다.
이미지 센서(940)는 프로세서(910)에 의해 제어되며, 피사체를 촬상하여 이미지 신호를 생성하고, 이미지 신호를 저장 장치(930)에 저장하거나 이미지 신호를 어플리케이션 프로세서(910)에 제공할 수 있다.
통신 회로(920)는 외부 장치와 통신을 수행할 수 있다. 저장 장치(930)는 모바일 장치(900)의 동작에 필요한 데이터들을 저장할 수 있다.
사용자 인터페이스(950)는 키보드, 터치 스크린 등과 같은 입력 장치 및 디스플레이 등과 같은 출력 장치를 포함할 수 있다.
전력 관리 집적 회로(960)는 모바일 장치(900)의 동작에 필요한 구동 전압을 제공할 수 있다. 전력 관리 집적 회로(960)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 생성하고, 제1 전원 전압(VDDCE)는 정적 메모리 장치(911)의 메모리 셀 어레이에 제공하고, 제2 전원 전압(VDDPE)은 정적 메모리 장치(911)의 주변 회로에 제공할 수 있다.
상기 주변 회로는 제1 기입 회로 및 제2 기입 회로를 포함할 수 있다. 상기 제1 기입 회로 및 제2 기입 회로는 비트라인들 및 상보 비트라인들(BLB)의 제1 종단과 제2 종단에 연결되고 상응하는 비트라인들 및 상보 비트라인들 통하여 선택된 메모리 셀에 데이터를 기입함으로써 메모리 장치(911)의 기입 성능을 향상시킬 수 있다.
모바일 장치(900) 또는 모바일 장치(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 정적 랜덤 액세스 메모리 장치 및 이를 포함하는 시스템에 채용되어 메모리 장치의 기입 성능을 향상시키는 데에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 단일 비트를 저장하는 메모리 셀;
    상기 메모리 셀에 연결되는 워드라인;
    상기 메모리 셀에 연결되는 비트라인;
    상기 메모리 셀에 연결되는 상보 비트라인;
    상기 비트라인의 제1 종단과 상기 상보 비트라인의 제1 종단에 연결되어 입력 데이터를 상기 메모리 셀에 기입하는 제1 기입 회로; 및
    상기 비트라인의 제2 종단과 상기 상보 비트라인의 제2 종단에 연결되어 상기 입력 데이터를 상기 제1 기입 회로와 동시에 상기 메모리 셀에 기입하는 제2 기입 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 기입 회로는
    상기 비트라인의 제1 종단에 연결되는 제1 기입 드라이버; 및
    상기 상보 비트라인의 제1 종단에 연결되는 제2 기입 드라이버를 포함하고,
    상기 제2 기입 회로는
    상기 비트라인의 제2 종단에 연결되는 제3 기입 드라이버; 및
    상기 상보 비트라인의 제3 종단에 연결되는 제4 기입 드라이버를 포함하고,
    상기 제1 기입 드라이버는 상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 입력 데이터의 반전 비트를 수신하는 게이트 및 접지 전압에 연결되는 제2 전극을 포함하는 제1 엔모스 트랜지스터를 포함하고,
    상기 제2 기입 드라이버는 상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 입력 데이터의 비트를 수신하는 게이트 및 상기 접지 전압에 연결되는 제2 전극을 포함하는 제2 엔모스 트랜지스터를 포함하고,
    상기 제3 기입 드라이버는 상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 입력 데이터의 상기 반전 비트를 수신하는 게이트 및 접지 전압에 연결되는 제2 전극을 포함하는 제3 엔모스 트랜지스터를 포함하고,
    상기 제4 기입 드라이버는 상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 입력 데이터의 상기 비트를 수신하는 게이트 및 상기 접지 전압에 연결되는 제2 전극을 포함하는 제4 엔모스 트랜지스터를 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 기입 회로는
    상기 비트라인의 제1 종단에 연결되는 제1 기입 드라이버; 및
    상기 상보 비트라인의 제1 종단에 연결되는 제2 기입 드라이버를 포함하고,
    상기 제2 기입 회로는
    상기 비트라인의 제2 종단에 연결되는 제3 기입 드라이버; 및
    상기 상보 비트라인의 제3 종단에 연결되는 제4 기입 드라이버를 포함하고,
    상기 제1 기입 드라이버는 상기 비트라인의 제1 종단에 연결되고, 상기 입력 데이터의 반전 비트를 상기 비트라인에 제공하는 제1 인버터를 포함하고,
    상기 제2 기입 드라이버는 상기 상보 비트라인의 제1 종단에 연결되고 상기 입력 데이터의 비트를 상기 상보 비트라인에 제공하는 제2 인버터를 포함하고,
    상기 제3 기입 드라이버는 상기 비트라인의 제2 종단에 연결되고, 상기 입력 데이터의 상기 반전 비트를 상기 비트라인에 제공하는 제3 인버터를 포함하고,
    상기 제4 기입 드라이버는 상기 상보 비트라인의 제2 종단에 연결되고, 상기 입력 데이터의 상기 비트를 상기 상보 비트라인에 제공하는 제4 인버터를 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 기입 회로는
    상기 비트라인의 제1 종단에 연결되는 제1 기입 드라이버; 및
    상기 상보 비트라인의 제1 종단에 연결되는 제2 기입 드라이버를 포함하고,
    상기 제2 기입 회로는
    상기 비트라인의 제2 종단에 연결되는 제3 기입 드라이버; 및
    상기 상보 비트라인의 제3 종단에 연결되는 제4 기입 드라이버를 포함
    상기 제1 기입 회로와 상기 비트라인의 제1 종단 및 상기 상보 비트라인의 제1 종단 사이에 연결되는 제1 칼럼 선택기; 및
    상기 제2 기입 회로와 상기 비트라인의 제2 종단 및 상기 상보 비트라인의 제2 종단 사이에 연결되는 제2 칼럼 선택기를 더 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 기입 드라이버는 상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 입력 데이터의 반전 비트를 수신하는 게이트 및 접지 전압에 연결되는 제2 전극을 포함하는 제1 엔모스 트랜지스터를 포함하고,
    상기 제2 기입 드라이버는 상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 입력 데이터의 비트를 수신하는 게이트 및 상기 접지 전압에 연결되는 제2 전극을 포함하는 제2 엔모스 트랜지스터를 포함하고,
    상기 제3 기입 드라이버는 상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 입력 데이터의 상기 반전 비트를 수신하는 게이트 및 접지 전압에 연결되는 제2 전극을 포함하는 제3 엔모스 트랜지스터를 포함하고,
    상기 제4 기입 드라이버는 상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 입력 데이터의 상기 비트를 수신하는 게이트 및 상기 접지 전압에 연결되는 제2 전극을 포함하는 제4 엔모스 트랜지스터를 포함
    상기 제1 칼럼 선택기는
    상기 비트라인의 제1 종단과 상기 제1 엔모스 트랜지스터 사이에 연결되고, 칼럼 선택 신호를 수신하는 게이트를 구비하는 제5 엔모스 트랜지스터; 및
    상기 상보 비트라인의 제1 종단과 상기 제2 엔모스 트랜지스터 사이에 연결되고, 상기 칼럼 선택 신호를 수신하는 게이트를 구비하는 제6 엔모스 트랜지스터를 포함하고,
    상기 제2 칼럼 선택기는
    상기 비트라인의 제2 종단과 상기 제3 엔모스 트랜지스터 사이에 연결되고, 칼럼 선택 신호를 수신하는 게이트를 구비하는 제7 엔모스 트랜지스터; 및
    상기 상보 비트라인의 제2 종단과 상기 제4 엔모스 트랜지스터 사이에 연결되고, 상기 칼럼 선택 신호를 수신하는 게이트를 구비하는 제8 엔모스 트랜지스터를 포함하는 메모리 장치.
  6. 제4항에 있어서,
    상기 제1 기입 드라이버는 상기 비트라인의 제1 종단에 연결되는 제1 전극, 상기 입력 데이터의 반전 비트를 수신하는 게이트 및 접지 전압에 연결되는 제2 전극을 포함하는 제1 엔모스 트랜지스터를 포함하고,
    상기 제2 기입 드라이버는 상기 상보 비트라인의 제1 종단에 연결되는 제1 전극, 상기 입력 데이터의 비트를 수신하는 게이트 및 상기 접지 전압에 연결되는 제2 전극을 포함하는 제2 엔모스 트랜지스터를 포함하고,
    상기 제3 기입 드라이버는 상기 비트라인의 제2 종단에 연결되는 제1 전극, 상기 입력 데이터의 상기 반전 비트를 수신하는 게이트 및 접지 전압에 연결되는 제2 전극을 포함하는 제3 엔모스 트랜지스터를 포함하고,
    상기 제4 기입 드라이버는 상기 상보 비트라인의 제2 종단에 연결되는 제1 전극, 상기 입력 데이터의 상기 비트를 수신하는 게이트 및 상기 접지 전압에 연결되는 제2 전극을 포함하는 제4 엔모스 트랜지스터를 포함하고,
    상기 제1 칼럼 선택기는
    상기 비트라인의 제1 종단과 상기 제1 엔모스 트랜지스터 사이에 연결되고, 칼럼 선택 신호와 반전 칼럼 선택 신호를 수신하는 제1 전송 게이트; 및
    상기 상보 비트라인의 제1 종단과 상기 제2 엔모스 트랜지스터 사이에 연결되고, 상기 칼럼 선택 신호와 상기 반전 칼럼 선택 신호를 수신하는 제2 전송 게이트를 포함하고,
    상기 제2 칼럼 선택기는
    상기 비트라인의 제2 종단과 상기 제3 엔모스 트랜지스터 사이에 연결되고, 상기 칼럼 선택 신호와 상기 반전 칼럼 선택 신호를 수신하는 제3 전송 게이트; 및
    상기 상보 비트라인의 제2 종단과 상기 제4 엔모스 트랜지스터 사이에 연결되고, 상기 칼럼 선택 신호와 상기 반전 칼럼 선택 신호를 수신하는 제4 전송 게이트를 포함하는 메모리 장치.
  7. 제4항에 있어서,
    상기 제1 기입 드라이버는 상기 비트라인의 제1 종단에 연결되고, 상기 입력 데이터의 반전 비트를 상기 비트라인에 제공하는 제1 인버터를 포함하고,
    상기 제2 기입 드라이버는 상기 상보 비트라인의 제1 종단에 연결되고 상기 입력 데이터의 비트를 상기 상보 비트라인에 제공하는 제2 인버터를 포함하고,
    상기 제3 기입 드라이버는 상기 비트라인의 제2 종단에 연결되고, 상기 입력 데이터의 상기 반전 비트를 상기 비트라인에 제공하는 제3 인버터를 포함하고,
    상기 제4 기입 드라이버는 상기 상보 비트라인의 제2 종단에 연결되고, 상기 입력 데이터의 상기 비트를 상기 상보 비트라인에 제공하는 제4 인버터를 포함하고,
    상기 제1 칼럼 선택기는
    상기 비트라인의 제1 종단과 상기 제1 인버터 사이에 연결되고, 칼럼 선택 신호와 반전 칼럼 선택 신호를 수신하는 제1 전송 게이트; 및
    상기 상보 비트라인의 제1 종단과 상기 제2 인버터 사이에 연결되고, 상기 칼럼 선택 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터를 포함하고,
    상기 제2 칼럼 선택기는
    상기 비트라인의 제2 종단과 상기 제3 인버터 사이에 연결되고, 칼럼 선택 신호를 수신하는 게이트를 구비하는 제3 엔모스 트랜지스터; 및
    상기 상보 비트라인의 제2 종단과 상기 제4 인버터 사이에 연결되고, 상기 칼럼 선택 신호를 수신하는 게이트를 구비하는 제4 엔모스 트랜지스터를 포함하는 메모리 장치.
  8. 제4항에 있어서,
    상기 제1 기입 드라이버는 상기 비트라인의 제1 종단에 연결되고, 상기 입력 데이터의 반전 비트를 상기 비트라인에 제공하는 제1 인버터를 포함하고,
    상기 제2 기입 드라이버는 상기 상보 비트라인의 제1 종단에 연결되고 상기 입력 데이터의 비트를 상기 상보 비트라인에 제공하는 제2 인버터를 포함하고,
    상기 제3 기입 드라이버는 상기 비트라인의 제2 종단에 연결되고, 상기 입력 데이터의 상기 반전 비트를 상기 비트라인에 제공하는 제3 인버터를 포함하고,
    상기 제4 기입 드라이버는 상기 상보 비트라인의 제2 종단에 연결되고, 상기 입력 데이터의 상기 비트를 상기 상보 비트라인에 제공하는 제4 인버터를 포함하고,
    상기 제1 칼럼 선택기는
    상기 비트라인의 제1 종단과 상기 제1 인버터 사이에 연결되고, 칼럼 선택 신호를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터; 및
    상기 상보 비트라인의 제1 종단과 상기 제2 인버터 사이에 연결되고, 상기 칼럼 선택 신호와 상기 반전 칼럼 선택 신호를 수신하는 제2 전송 게이트를 포함하고,
    상기 제2 칼럼 선택기는
    상기 비트라인의 제2 종단과 상기 제3 인버터 사이에 연결되고, 상기 칼럼 선택 신호와 상기 반전 칼럼 선택 신호를 수신하는 제3 전송 게이트; 및
    상기 상보 비트라인의 제2 종단과 상기 제4 인버터 사이에 연결되고, 상기 칼럼 선택 신호와 상기 반전 칼럼 선택 신호를 수신하는 제4 전송 게이트를 포함하는 메모리 장치.
  9. 제1항에 있어서,
    외부로부터의 어드레스에 기초하여 칼럼 어드레스를 제공하는 컨트롤러;
    상기 칼럼 어드레스에 기초하여 칼럼 선택 신호를 제공하는 칼럼 디코더;
    상기 제1 기입 회로와 상기 비트라인의 제1 종단 및 상기 상보 비트라인의 제1 종단 사이에 연결되는 제1 칼럼 선택기; 및
    상기 제2 기입 회로와 상기 비트라인의 제2 종단 및 상기 상보 비트라인의 제2 종단 사이에 연결되는 제2 칼럼 선택기를 더 포함하고,
    상기 제1 칼럼 선택기는 상기 칼럼 선택 신호에 응답하여 상기 제1 기입 회로와 상기 비트라인 및 상기 상보 비트라인을 연결시키고,
    상기 제2 칼럼 선택기는 상기 칼럼 선택 신호에 응답하여 상기 제2 기입 회로와 상기 비트라인 및 상기 상보 비트라인을 연결시키고,
    상기 워드라인은 제1 방향으로 신장되고.
    상기 메모리 장치는 상기 메모리 셀이 형성되는 데이터 셀 영역의 제1 에지에 제2 방향으로 인접하여 형성되는 제1 더미 셀 영역과 상기 데이터 셀 영역의 제2 에지에 상기 제2 방향으로 인접하여 형성되는 제2 더미 셀 영역을 더 포함하는 메모리 장치.
  10. 데이터를 저장하는 복수의 비트셀들을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함하는 메모리 장치;
    상기 메모리 셀 어레이에 데이터가 저장되도록 상기 메모리 장치에 데이터를 제공하고, 상기 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신하는 프로세싱 회로; 및
    상기 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 제공하고 상기 주변 회로에 제2 전원 전압을 제공하는 전력 관리 집적 회로를 포함하고,
    상기 메모리 장치는
    단일 비트를 저장하는 메모리 셀;
    상기 메모리 셀에 연결되는 워드라인;
    상기 메모리 셀에 연결되는 비트라인;
    상기 메모리 셀에 연결되는 상보 비트라인;
    상기 비트라인의 제1 종단과 상기 상보 비트라인의 제1 종단에 연결되어 입력 데이터를 상기 메모리 셀에 기입하는 제1 기입 회로; 및
    상기 비트라인의 제2 종단과 상기 상보 비트라인의 제2 종단에 연결되어 상기 입력 데이터를 상기 제1 기입 회로와 동시에 상기 메모리 셀에 기입하는 제2 기입 회로를 포함하는 시스템 온 칩.
  11. 복수의 워드라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트라인들 및 상기 제2 방향으로 연장되는 복수의 상보 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치의 동작 방법으로서
    상기 비트라인들과 상기 상보 비트라인들을 프리차지하는 단계;
    외부의 메모리 컨트롤러로부터 기입 커맨드와 데이터를 수신하는 단계; 및
    상기 비트라인들 각각의 제1 종단 및 상기 상보 비트라인들 각각의 제1 종단에 연결되는 제1 기입 회로 및 상기 비트라인들 각각의 제2 종단 및 상기 상보 비트라인들 각각의 제2 종단에 연결되는 제2 기입 회로를 통하여 상기 메모리 셀들 중 선택된 메모리 셀들에 데이터를 기입하는 단계를 포함하는 메모리 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113539326A (zh) * 2020-04-20 2021-10-22 意法半导体国际有限公司 低功率存储器写入操作

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